JP2022059297A - スイッチング素子の駆動回路及びスイッチング回路 - Google Patents
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Abstract
【課題】スイッチング素子の駆動回路において、負バイアス電圧による損失を低減し、サージ電圧によるスイッチング素子の破壊を防止するとともに、スイッチングノイズによるスイッチング素子の誤点弧を防止する。【解決手段】スイッチング素子を駆動する駆動回路であって、前記スイッチング素子のゲート端子に接続される第1端子と該スイッチング素子のソース端子に接続される第2端子とを有し、前記第1端子から前記ゲート端子に制御信号を出力する制御部と、並列に接続された第1コンデンサ及び第1抵抗と、並列に接続された第2コンデンサ及び第2抵抗と、を備え、前記ゲート端子と前記第1端子とを接続する第1接続線の前記ゲート端子側に、前記第1コンデンサ及び第1抵抗が、該第1接続線に直列に接続され、前記第1接続線の前記第1端子側に、前記第2コンデンサ及び第2抵抗が、該第1接続線に直列に接続されたことを特徴とする。【選択図】図3
Description
本発明は、スイッチング素子の駆動回路及びこれを備えたスイッチング回路に関する。
従来、電力変換器等におけるスイッチング素子としてSiC(シリコンカーバイド)を材料としたJFET等を用いる技術が提案されていた。このようなスイッチング素子の駆動回路では、誤動作を防止するために、ドレイン・ゲート間に生じる浮遊容量よりも大きな容量を有するコンデンサをスイッチング素子のゲート・ソース間に設けている。さらに、誤動作を防止するために、スピードアップコンデンサCgDを用いて、負バイアス化を実現する技術が提案されている(例えば、特許文献1を参照)。また、同様に、ツェナーダイオードを用いて、負バイアス化を実現する技術も提案されている(例えば、特許文献2を参照)。
ここで、上述のような従来のスイッチング素子の駆動回路において負バイアス化を用いることで、負バイアス電圧に比例して、スイッチング素子の内部ダイオードによる逆導通損失が増加するという不都合が生じる場合があった。また、逆導通損失は周波数にも比例するため、スイッチングが高周波化する場合にも、逆導通損失の増加は問題となる。
上述した特許文献1記載のスイッチング素子を含むアームを直列に接続してハーフブリッジを構成した場合には、両方のスイッチング素子がともにオフとなるデッドタイム期間に上述したような逆導通損失が増加するのに加え、さらなる問題が生じる。すなわち、ゲートにスピードアップコンデンサCgDを含むRC回路を設けることにより、ゲートターンオフ時にゲートサージが増加する。このようなゲートサージにより、ゲート電圧として定格電圧Vrat以上の電圧が印加されると、スイッチング素子が破壊される可能性がある。また、一方のスイッチング素子のターンオフ時にはRC時定数によりゲート電圧が0Vに減衰していくため、他方のスイッチング素子のスイッチングによるスイッチングノイズが発生すると、ゲート電圧が高くなり誤点弧の可能性がある。ここで、誤点弧しないように負バイアスを大きくすると、ゲート電圧が定格電圧Vratを超えてしまうこととなる。
本発明は、上記のような問題に鑑みてなされたものであり、スイッチング素子の駆動回路において、負バイアス電圧による損失を低減し、サージ電圧によるスイッチング素子の破壊を抑制するとともに、スイッチングノイズによるスイッチング素子の誤点弧を抑制することが可能な技術を提供することを目的とする。
上記の課題を解決するための本発明は、
スイッチング素子を駆動する駆動回路であって、
前記スイッチング素子のゲート端子に第1接続線を介して接続される第1端子と該スイッチング素子のソース端子に第2接続線を介して接続される第2端子とを有し、前記第1
端子から前記ゲート端子に制御信号を出力する制御部と、
並列に接続された第1コンデンサ及び第1抵抗と、
並列に接続された第2コンデンサ及び第2抵抗と、
を備え、
前記第1接続線の前記ゲート端子側に、前記第1コンデンサ及び第1抵抗が、該第1接続線に直列に接続され、
前記第1接続線の前記第1端子側に、前記第2コンデンサ及び第2抵抗が、該第1接続線に直列に接続されたことを特徴とする。
スイッチング素子を駆動する駆動回路であって、
前記スイッチング素子のゲート端子に第1接続線を介して接続される第1端子と該スイッチング素子のソース端子に第2接続線を介して接続される第2端子とを有し、前記第1
端子から前記ゲート端子に制御信号を出力する制御部と、
並列に接続された第1コンデンサ及び第1抵抗と、
並列に接続された第2コンデンサ及び第2抵抗と、
を備え、
前記第1接続線の前記ゲート端子側に、前記第1コンデンサ及び第1抵抗が、該第1接続線に直列に接続され、
前記第1接続線の前記第1端子側に、前記第2コンデンサ及び第2抵抗が、該第1接続線に直列に接続されたことを特徴とする。
本発明によれば、スイッチング素子の入力容量に蓄積された電荷を、第1接続線に直列に接続された第1コンデンサ及び第2コンデンサを通じて放電することにより、スイッチング素子がターンオフ状態に遷移し、このときスイッチング素子のゲート・ソース間電圧が高い電圧でターンオフすることができるのでゲート・ソース間のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、スイッチング素子の入力容量、第1コンデンサ及び第2コンデンサは、第1コンデンサに並列に接続された第1抵抗と、第2コンデンサに並列に接続された第2抵抗を通って充放電されるので、スイッチングノイズ発生時のゲート・ソース間電圧を低く保持することによりスイッチング素子の誤点弧を防止することができる。スイッチング素子のゲート・ソース間電圧は高い電圧に保持される。これにより、負バイアスによる逆導通損失を低減することができる。
また、本発明においては、
前記第1接続線の前記第1コンデンサ及び第1抵抗と前記第2コンデンサ及び第2抵抗との中点と、前記第2接続線との間に、ミラークランプ回路を設けてもよい。
前記第1接続線の前記第1コンデンサ及び第1抵抗と前記第2コンデンサ及び第2抵抗との中点と、前記第2接続線との間に、ミラークランプ回路を設けてもよい。
これによれば、ミラークランプ回路によりミラー電流のインピーダンスを小さくすることができるので、スイッチング素子のゲート・ソース間電圧に発生するスイッチングノイズを低減することができる。
また、本発明においては、
直列に接続された第1ダイオード及び第3抵抗を、前記第2コンデンサ及び第2抵抗に並列に接続し、
前記第1ダイオードのカソード端子が前記第1端子に接続されるようにしてもよい。
直列に接続された第1ダイオード及び第3抵抗を、前記第2コンデンサ及び第2抵抗に並列に接続し、
前記第1ダイオードのカソード端子が前記第1端子に接続されるようにしてもよい。
これによれば、スイッチング素子のターンオフ時のゲート・ソース間電圧の減少を、第1ダイオード及び第3抵抗により調整することができるので、ゲート・ソース間電圧を高い値に保持することができ、逆導通損失を低減することができる。
また、本発明においては、
前記第1接続線の、前記第1コンデンサ及び第1抵抗と前記ゲート端子との間と、前記第2接続線との間に、直列に接続された第2ダイオード及び第4抵抗を接続し、
前記第2ダイオードのカソード端子が前記第1接続線に接続されるようにしてもよい。
前記第1接続線の、前記第1コンデンサ及び第1抵抗と前記ゲート端子との間と、前記第2接続線との間に、直列に接続された第2ダイオード及び第4抵抗を接続し、
前記第2ダイオードのカソード端子が前記第1接続線に接続されるようにしてもよい。
これによれば、第2ダイオード及び第4抵抗を設けることにより、負バイアスが0Vに向けて変化する期間のゲート・ソース間電圧の増加を調整することができるので、この期間のスイッチング素子の逆導通損失を低減することができる。
また、本発明においては、
前記第2コンデンサの前記第1端子側に第5抵抗を直列に接続し、
前記第2コンデンサ及び前記第5抵抗は、前記第2抵抗に並列に接続され、
直列に接続された第3ダイオードと第6抵抗が、前記第5抵抗に並列に接続され、
前記第3ダイオードのカソード端子が前記第1端子に接続されるようにしてもよい。
前記第2コンデンサの前記第1端子側に第5抵抗を直列に接続し、
前記第2コンデンサ及び前記第5抵抗は、前記第2抵抗に並列に接続され、
直列に接続された第3ダイオードと第6抵抗が、前記第5抵抗に並列に接続され、
前記第3ダイオードのカソード端子が前記第1端子に接続されるようにしてもよい。
これによれば、第5抵抗、第6抵抗及び第3ダイオードを設けることにより、スイッチング素子のスイッチング速度を調整することができる。
また、本発明においては、
前記スイッチング素子の前記ソース端子に対する前記ゲート端子の電圧を所定電圧値以下に保持するクランプ回路を設けてもよい。
前記スイッチング素子の前記ソース端子に対する前記ゲート端子の電圧を所定電圧値以下に保持するクランプ回路を設けてもよい。
これによれば、所定電圧値より大きい電圧がスイッチング素子のゲート端子とソース端子との間に印加された場合にも、クランプ回路により所定電圧値以下に保持されるので、過大なゲートサージを抑制することができる。
また、本発明においては、
前記第1接続線における、前記第1コンデンサ及び第1抵抗並びに前記第2コンデンサ及び第2抵抗の中点と、前記第2接続線との間に、第4ダイオードを接続し、
前記第4ダイオードのカソード端子が前記第1接続線に接続されるようにしてもよい。
前記第1接続線における、前記第1コンデンサ及び第1抵抗並びに前記第2コンデンサ及び第2抵抗の中点と、前記第2接続線との間に、第4ダイオードを接続し、
前記第4ダイオードのカソード端子が前記第1接続線に接続されるようにしてもよい。
これによれば、第2接続線から第1接続線へ向けて電流が流れる方向が順方向となるように接続された第4ダイオードにより低インピーダンス化されるので、スイッチング素子にスイッチングノイズが発生した場合でも、ノイズをバイパスすることができ、スイッチングノイズを低減することができる。
また、本発明は、
前記スイッチング素子の駆動回路によって駆動される前記スイッチング素子を備えたスイッチング回路として構成することもできる。
前記スイッチング素子の駆動回路によって駆動される前記スイッチング素子を備えたスイッチング回路として構成することもできる。
これに本発明に係るスイッチング素子の駆動回路によって駆動されるスイッチング素子を備えたスイッチング回路を構成することにより、スイッチング素子のゲート・ソース間電圧のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、他のスイッチング素子によるスイッチングノイズ発生時の、スイッチング素子の誤点弧を防止することができる。
また、本発明においては、
前記スイッチング素子によって構成されるハーフブリッジ回路を含むようにしてもよい。
前記スイッチング素子によって構成されるハーフブリッジ回路を含むようにしてもよい。
これによれば、ハーフブリッジ回路を含むスイッチング回路において、スイッチング素子のゲート・ソース間電圧のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、他のスイッチング素子によるスイッチングノイズ発生時の、スイッチング素子の誤点弧を防止することができる。
また、本発明においては、
前記スイッチング素子によって構成されるフルブリッジ回路を含むようにしてもよい。
前記スイッチング素子によって構成されるフルブリッジ回路を含むようにしてもよい。
これによれば、フルブリッジ回路を含むスイッチング回路において、スイッチング素子のゲート・ソース間電圧のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、他のスイッチング素
子によるスイッチングノイズ発生時の、スイッチング素子の誤点弧を防止することができる。
子によるスイッチングノイズ発生時の、スイッチング素子の誤点弧を防止することができる。
本発明によれば、スイッチング素子の駆動回路において、負バイアス電圧による損失を低減し、サージ電圧によるスイッチング素子の破壊を抑制するとともに、スイッチングノイズによるスイッチング素子の誤点弧を抑制することが可能な技術を提供することが可能となる。
〔適用例〕
以下、本発明の適用例について、図面を参照しつつ説明する。
本発明に係るゲート駆動回路は、例えば、図2に示すようにハーフブリッジ回路である同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2をそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2に適用することができる。
以下、本発明の適用例について、図面を参照しつつ説明する。
本発明に係るゲート駆動回路は、例えば、図2に示すようにハーフブリッジ回路である同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2をそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2に適用することができる。
まず、図30を参照して、同期整流型昇圧チョッパ回路100のゲート駆動回路GD1及びゲート駆動回路GD2に同様に適用できる従来のゲート駆動回路300について説明する。
ゲート駆動回路300は、JFET(Junction Field Effect Transistor)301のゲート側にゲート抵抗302が設けられ、スイッチ303を介してゲート電源304に接続されている。そして、ゲート抵抗302とスイッチ303との間に、第2のゲート抵抗305が直列に接続され、この第2のゲート抵抗305と並列にコンデンサ306が接続されている。
ゲート駆動回路300では、ターンオン時にスイッチ303bが切れてスイッチ303aがオンとなる。このため、JFET301には、第2のゲート抵抗305とコンデンサ306の並列回路及びゲート抵抗302を通してゲート電源304からゲート電流が注入される。そして、ターンオフ時には、スイッチ303aが切れてスイッチ303bがオンとなる。このため、JFET301のゲートとソースは、ゲート抵抗302と、第2のゲート抵抗305及びコンデンサ306の並列回路を通して短絡される。
このようなゲート駆動回路300を、同期整流型昇圧チョッパ回路100のゲート駆動回路GD1及びゲート駆動回路GD2として用いた場合の動作シーケンスを図31に示す。ここでは、vds_Q1及びvgs_Q1は、それぞれスイッチング素子Q1のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。vds_Q2及びvgs_Q2は、それぞれスイッチング素子Q2のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。In1及びIn2は、それぞれゲート駆動回路GD1及びゲート駆動回路GD2の入力信号を示す。
このようなゲート駆動回路300を用いた場合には、図31において、vgs_Q1についてモードIVprに見られるようにターンオフ時のゲートサージSr0_Q1が増加する。同様に、vgs_Q2についてモードIIprに見られるようにターンオフ時のゲートサージSr0_Q2が増加する。これらのゲートサージによってゲート電圧定格Vrat以上の電圧が印加されるとスイッチング素子であるJFET301が破壊させる可能性がある。また、スイッチング素子Q1及びスイッチング素子Q2がともにオフとなるデッドタイム期間であるモードIIpr及びモードIVprにおいて、逆導通損失が増加する。また、ターンオフ時には、RC時定数によりゲート電圧が0Vに減衰していくため、スイッチングノイズ、例えばNz0_Q1が高くなり、誤点弧(誤動作)する恐れがある。一方、誤点弧しないように負バイアスを大きくすると、上述のようにゲートサージによりゲート電圧定格Vratを超えてしまうこととなる。
これに対して、本発明の適用例であるゲート駆動回路1では、ゲートターンオフ時のゲート電圧を高く保持することにより、ターンオフサージによるスイッチング素子の破壊を抑制するとともに逆導通損失を低減する。さらに、ゲート駆動回路1では、スイッチングノイズ発生時のゲート電圧を低く保持することで誤点弧を抑制している。
ゲート駆動回路1の具体的な構成を図3に示す。
直流電源(ゲート電源)VsにスイッチS1及びスイッチS2が直列に接続されている。ゲート電源Vsのマイナス側はグランド(GND)に接続されている。スイッチS1及びスイッチS2は、入力信号Vsigに応じて開閉される。出力端子Voutは、接続線11によりスイッチング素子Qのゲート端子に接続され、スイッチS2のGND側端子は接続線12を介してスイッチング素子Qのソース端子に接続される。スイッチング素子Qのゲート端子と、出力端子Voutとの間には、ゲート端子側から、並列に接続されたコンデンサCs及び抵抗Rsと、並列に接続されたコンデンサCp及び抵抗Rpとが直列に接続されている。コンデンサCs及びコンデンサCpにより、スイッチング素子Qのゲート電圧に対する負バイアスを生成することができる。
直流電源(ゲート電源)VsにスイッチS1及びスイッチS2が直列に接続されている。ゲート電源Vsのマイナス側はグランド(GND)に接続されている。スイッチS1及びスイッチS2は、入力信号Vsigに応じて開閉される。出力端子Voutは、接続線11によりスイッチング素子Qのゲート端子に接続され、スイッチS2のGND側端子は接続線12を介してスイッチング素子Qのソース端子に接続される。スイッチング素子Qのゲート端子と、出力端子Voutとの間には、ゲート端子側から、並列に接続されたコンデンサCs及び抵抗Rsと、並列に接続されたコンデンサCp及び抵抗Rpとが直列に接続されている。コンデンサCs及びコンデンサCpにより、スイッチング素子Qのゲート電圧に対する負バイアスを生成することができる。
図4は、実施例1に係るゲート駆動回路を、ゲート駆動回路GD1及びゲート駆動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。ここでは、vds_Q1及びvgs_Q1は、それぞれスイッチング素子Q1のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。vds_Q2及びvgs_Q2は、それぞれスイッチング素子Q2のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。In1及びIn2は、それぞれゲート駆動回路GD1及びゲート駆動回路GD2の入力信号を示す。
このようなコンデンサCsと抵抗Rsに対して、スイッチS1及びスイッチS2側に、並列に接続されたコンデンサCp及び抵抗Rpを接続することにより、スイッチング素子Qのゲートターンオフ時のゲート電圧(ゲート・ソース間電圧)を高く保持することができる。これにより、図4に示すように、サージ電圧を低減し、サージ電圧が定格電圧Vratを超えることによるスイッチング素子Qの破壊を抑制することができる。さらに、他方のアームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低く保持することができる。これにより、図4に示すように、ゲート電圧がVthを超え
ないので、スイッチング素子Qが誤点弧することを抑制できる。
このようなコンデンサCsと抵抗Rsに対して、スイッチS1及びスイッチS2側に、並列に接続されたコンデンサCp及び抵抗Rpを接続することにより、スイッチング素子Qのゲートターンオフ時のゲート電圧(ゲート・ソース間電圧)を高く保持することができる。これにより、図4に示すように、サージ電圧を低減し、サージ電圧が定格電圧Vratを超えることによるスイッチング素子Qの破壊を抑制することができる。さらに、他方のアームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低く保持することができる。これにより、図4に示すように、ゲート電圧がVthを超え
ないので、スイッチング素子Qが誤点弧することを抑制できる。
〔実施例1〕
以下では、本発明の実施例に係るゲート駆動回路について、図面を用いて、より詳細に説明する。
本実施例に係るゲート駆動回路は、スイッチング素子のゲート側に接続される回路である。本実施例に係るスイッチング素子としては、例えば、JFETを用いることができるが、ゲート・ソース間に抵抗を追加したMOSFET(Metal Oxide semiconductor Field Effect Transistor)を用いることができる。
以下では、本発明の実施例に係るゲート駆動回路について、図面を用いて、より詳細に説明する。
本実施例に係るゲート駆動回路は、スイッチング素子のゲート側に接続される回路である。本実施例に係るスイッチング素子としては、例えば、JFETを用いることができるが、ゲート・ソース間に抵抗を追加したMOSFET(Metal Oxide semiconductor Field Effect Transistor)を用いることができる。
図1は、本実施例に係るゲート駆動回路を備えたスイッチング素子を含むスイッチング回路を示す。図1(A)は、スイッチング素子Q1及びスイッチング素子Q2を含む二つのアームが直列に接続されたレグが、入力電源Vinに直列に接続されたハーフブリッジ回路100である。スイッチング素子Q1及びスイッチング素子Q2は、それぞれゲート駆動回路GD1及びゲート駆動回路GD2によりゲート駆動される。フルブリッジ回路200では、それぞれのレグに含まれる二つのアームの中点から出力端子Voが引き出される。図1(B)は、スイッチング素子Q1及びスイッチング素子Q2を含む二つのアームが直列に接続されたレグと、スイッチング素子Q3及びスイッチング素子Q4を含む二つのアームが直列に接続されたレグが、入力電源に並列に二つ接続されたフルブリッジ回路200である。スイッチング素子Q1、スイッチング素子Q2、スイッチング素子Q3及
びスイッチング素子Q4は、それぞれゲート駆動回路GD1、ゲート駆動回路GD2、ゲート駆動回路GD3及びゲート駆動回路GD4によりゲート駆動される。フルブリッジ回路200では、それぞれのレグに含まれる二つのアームの中点から出力端子Voが引き出される。
びスイッチング素子Q4は、それぞれゲート駆動回路GD1、ゲート駆動回路GD2、ゲート駆動回路GD3及びゲート駆動回路GD4によりゲート駆動される。フルブリッジ回路200では、それぞれのレグに含まれる二つのアームの中点から出力端子Voが引き出される。
図2に、ハーフブリッジ回路の例として、同期整流型昇圧チョッパ回路100を示す。同期整流型昇圧チョッパ回路100では、スイッチング素子Q1及びスイッチング素子Q2をそれぞれ含むアームが直列に接続されたレグを含む。スイッチング素子Q1のゲート端子とソース端子には、入力信号In1に従ってスイッチング素子Q1のゲートを駆動するゲート駆動回路GD1が接続されている。また、スイッチング素子Q2のゲート端子とソース端子には、入力信号In2に従ってスイッチング素子Q2のゲートを駆動するゲート駆動回路GD2が接続されている。
そして、入力電源101が、スイッチング素子Q1のソース端子とスイッチング素子Q2のドレイン端子との中点と、スイッチング素子Q2のソース端子側とに、スイッチング素子Q2に並列に接続されている。入力電源101は、スイッチング素子Q1のソース端子とスイッチング素子Q2のドレイン端子との中点側がプラス、スイッチング素子Q2のソース端子側にマイナスとなるように接続される。そして、入力電源101のプラス側がプラスとなるように、入力電源101に並列に有極性電解コンデンサ102が接続されている。さらに、有極性電解コンデンサ102のプラス側と、スイッチング素子Q1のソース端子とスイッチング素子Q2のドレイン端子との中点との間にはインダクタンス103が直列に接続されている。
スイッチング素子Q1のドレイン端子側と、スイッチング素子Q2のソース端子側とに、負荷104がレグに並列になるように接続されている。また、負荷104に並列に、スイッチング素子Q1のドレイン端子側がプラスとなるように有極性電解コンデンサが接続されている。
図3は、図1に示す同期整流型昇圧チョッパ回路100のゲート駆動回路GD1の詳細構成を説明する回路図である。ゲート駆動回路GD1及びゲート駆動回路GD2は、同一の構成を有する。ゲート駆動回路GD1及びゲート駆動回路GD2両者に共通する構成の説明には「1」及び「2」を省略する。
ゲート電源VsにスイッチS1及びスイッチS2が直列に接続されている。ゲート電源Vsのマイナス側はグランド(GND)に接続されている。スイッチS1及びスイッチS2は、入力信号Vsigに応じて開閉される。スイッチS1とスイッチS2との中点である出力端子Voutは、接続線11によってスイッチング素子Qのゲート端子に接続され、スイッチS2のGND側端子Vgndは接続線12によってスイッチング素子Qのソース端子に接続される。スイッチS1、スイッチS2、出力端子Vout及びGND側端子Vgndを含んでゲートドライバ10が構成される。ゲートドライバ10の出力端子Voutからは、スイッチS1及びスイッチS2のオンオフにより、スイッチング素子Qのゲート端子に対する制御信号が出力される。スイッチS1及びスイッチS2としては、例えばMOSFET等の公知のスイッチング素子を用いることができる。ここでは、ゲートドライバ10が本発明の制御部に対応する。接続線11及び接続線12が、それぞれ本発明の第1接続線及び第2接続線に対応する。また、出力端子Vout及びGND側端子Vgndが、それぞれ本発明の第1端子および第2端子に対応する。
接続線12の出力端子Voutと、スイッチング素子Qのゲート端子との間には、それぞれ抵抗と並列に接続されたコンデンサが2つ直列に接続されている。スイッチング素子Qのゲート端子側には、コンデンサCsと、これに並列に接続される抵抗Rsが配置され
ている。そして、スイッチS1及びスイッチS2の中点側には、コンデンサCpとこれに並列に接続された抵抗Rpが配置されている。コンデンサCs及びコンデンサCpは、スイッチング素子Qのスイッチング時に、瞬間的にスイッチング素子Qの電荷を充放電するスピードアップコンデンサとして機能する。また、抵抗Rs及び抵抗Rpはスイッチング素子Qのオン時に微小電流を流すための制限抵抗として機能する。コンデンサCs及びコンデンサCpにより、スイッチング素子Qのゲート電圧に対する負バイアスを生成することができる。ここでは、コンデンサCs及び抵抗Rsが、それぞれ本発明の第1コンデンサ及び第1抵抗に対応する。そして、コンデンサCp及び抵抗Rpが、それぞれ本発明の第2コンデンサ及び第2抵抗に対応する。
ている。そして、スイッチS1及びスイッチS2の中点側には、コンデンサCpとこれに並列に接続された抵抗Rpが配置されている。コンデンサCs及びコンデンサCpは、スイッチング素子Qのスイッチング時に、瞬間的にスイッチング素子Qの電荷を充放電するスピードアップコンデンサとして機能する。また、抵抗Rs及び抵抗Rpはスイッチング素子Qのオン時に微小電流を流すための制限抵抗として機能する。コンデンサCs及びコンデンサCpにより、スイッチング素子Qのゲート電圧に対する負バイアスを生成することができる。ここでは、コンデンサCs及び抵抗Rsが、それぞれ本発明の第1コンデンサ及び第1抵抗に対応する。そして、コンデンサCp及び抵抗Rpが、それぞれ本発明の第2コンデンサ及び第2抵抗に対応する。
図4は、実施例1に係るゲート駆動回路を、ゲート駆動回路GD1及びゲート駆動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。ここでは、vds_Q1及びvgs_Q1は、それぞれスイッチング素子Q1のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。vds_Q2及びvgs_Q2は、それぞれスイッチング素子Q2のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。In1及びIn2は、それぞれゲート駆動回路GD1及びゲート駆動回路GD2の入力信号を示す。
このようなコンデンサCsと抵抗Rsに対して、スイッチS1及びスイッチS2側に、並列に接続されたコンデンサCp及び抵抗Rpを接続することにより、スイッチング素子Qのゲートターンオフ時のゲート電圧(ゲート・ソース間電圧)を高く保持することができる。これにより、サージ電圧を低減し、サージ電圧が定格電圧Vratを超えることによるスイッチング素子Qの破壊を抑制することができる。図4では、vgs_Q1につきモードIVS
、vgs_Q2につきモードIISにおける波形に示されているように、ゲートターンオフ時のゲ
ート・ソース間電圧は、サージSr1_Q1及びSr1_Q2が発生しても定格電圧Vratを超えない。さらに、他方のアームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低く保持することができる。これにより、ゲート電圧がVthを超えてス
イッチング素子Qが誤点弧することを抑制できる。図4では、vgs_Q1につきモードIS、vgs_Q2につきモードIIISにおける波形に示されているように、スイッチングノイズNz1_Q1及びNz1_Q2発生時のゲート・ソース間電圧はVthを超えないので誤点弧が抑制される。
、vgs_Q2につきモードIISにおける波形に示されているように、ゲートターンオフ時のゲ
ート・ソース間電圧は、サージSr1_Q1及びSr1_Q2が発生しても定格電圧Vratを超えない。さらに、他方のアームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低く保持することができる。これにより、ゲート電圧がVthを超えてス
イッチング素子Qが誤点弧することを抑制できる。図4では、vgs_Q1につきモードIS、vgs_Q2につきモードIIISにおける波形に示されているように、スイッチングノイズNz1_Q1及びNz1_Q2発生時のゲート・ソース間電圧はVthを超えないので誤点弧が抑制される。
次に、実施例1に係るゲート駆動回路1の動作原理について詳細に説明する。図5(A)~(E)は、ゲート駆動回路における電流の経路の遷移を説明する図である。図6は、スイッチS1及びS2のオンオフによる、ゲート・ソース間電圧vgs、コンデンサCpの
電圧vcp、コンデンサCsの電圧vcsの変化を示すグラフである。
電圧vcp、コンデンサCsの電圧vcsの変化を示すグラフである。
モードIDについて説明する。モードIDにおける電流の経路を図5(A)に示す。ここでは、スイッチング素子Qは寄生ダイオードDiとこれに並列に接続された入力容量Cissで表現している。まず、時刻T0でゲートドライバのスイッチS1がターンオンされる。このとき、ゲート電源Vsから供給される電流がコンデンサCp及びコンデンサCsを通り、スイッチング素子Qの入力容量Cissを充電する。スイッチング素子Qの入力容量Cissが充電されることによって、図6に示すように、スイッチング素子Qのゲート・ソース間電圧vgsが大きくなり、ターンオン状態に遷移する。
次に、モードIIDについて説明する。モードIIDにおける電流の経路を図5(B)に示す。モードIIDは、スイッチング素子Qの入力容量Cissが充電され、時刻T1でターン
オンされている期間である。このとき、スイッチング素子Qの寄生ダイオードDiにより、図6に示すようにゲート・ソース間電圧vgsは一定電圧VFにクランプされる。
オンされている期間である。このとき、スイッチング素子Qの寄生ダイオードDiにより、図6に示すようにゲート・ソース間電圧vgsは一定電圧VFにクランプされる。
次に、モードIIIDについて説明する。モードIIIDにおける電流の経路を図5(C)に示す。ここでは、時刻T2でスイッチS1がターンオフされ、スイッチS2がターンオンさ
れる。これによって、図6に示すように、スイッチング素子Qの入力容量CissがコンデンサCp及びコンデンサCsを通って放電されて、ターンオフ状態に遷移する。図6に示すように、スイッチング素子Qのゲート・ソース間電圧vgsは高い電圧でターンオフす
るので、ゲートサージを低減し、スイッチング素子Qの破壊を抑制することができる。
れる。これによって、図6に示すように、スイッチング素子Qの入力容量CissがコンデンサCp及びコンデンサCsを通って放電されて、ターンオフ状態に遷移する。図6に示すように、スイッチング素子Qのゲート・ソース間電圧vgsは高い電圧でターンオフす
るので、ゲートサージを低減し、スイッチング素子Qの破壊を抑制することができる。
次に、モードIVDについて説明する。モードIVDにおける電流の経路を図5(D)に示す。このとき、スイッチング素子Qの入力容量Ciss、コンデンサCp及びコンデンサCsは、抵抗Rp及び抵抗Rsを通って充放電される。図6に示すように、スイッチング素子Qのゲート・ソース間電圧vgsは高い電圧を保持するので、逆導通損失を低減すること
ができる。
ができる。
次に、モードVDについて説明する。モードVDにおける電流の経路を図5(E)に示す。このとき、スイッチング素子Qの入力容量Ciss及びコンデンサCsは、抵抗Rs及び抵抗Rpを通って放電される。図6に示すように、スイッチング素子Qのゲート・ソース間電圧vgsは、RC時定数により0V方向へと移行する。
(シミュレーション)
次に、実施例1に係るゲート駆動回路1に対応するモデルとして図7に示すゲート駆動回路Sim1を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nFと設定してシミュレーションを行った。
次に、実施例1に係るゲート駆動回路1に対応するモデルとして図7に示すゲート駆動回路Sim1を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nFと設定してシミュレーションを行った。
図8の上段はスイッチング素子Qのゲート電圧vgsの変化を示し、図8の下段は入力信
号Vsigの変化を示す。図8に網掛けで示すように、スイッチング素子Qのターンオフ時(入力信号Vsigがオフになった時)には、ゲート電圧vgsは高い電圧時にターンオフを実現
していることが確認できる。
号Vsigの変化を示す。図8に網掛けで示すように、スイッチング素子Qのターンオフ時(入力信号Vsigがオフになった時)には、ゲート電圧vgsは高い電圧時にターンオフを実現
していることが確認できる。
(フルブリッジ回路)
本実施例に係るゲート駆動回路1を、図2に示すようなハーフブリッジ回路の一つのレグの対向アームを構成するスイッチング素子Q1及びスイッチング素子Q2のゲート駆動回路として用いる場合について説明してきたが、ゲート駆動回路1は、図1(B)に示すような二つのレグを有するフルブリッジ回路に含まれるスイッチング素子のゲート駆動回路として用いることもできる。図9は、このようなフルブリッジ回路の二つのレグの下アームのみを示した図である。ここでは、左側のアームがスイッチング素子Q1を備え、右側のアームがスイッチング素子Q2を備える。スイッチング素子Q1及びスイッチング素子Q2のそれぞれに対するゲート駆動回路1-1及びゲート駆動回路1-2の構成要素は符号の後に1又は2を付している。各構成要素は上述のゲート駆動回路1と同様であるため説明は省略する。ここでは、スイッチング素子Q1のゲート駆動回路1-1及びスイッチング素子Q2のゲート駆動回路1-2を同一のゲート電源Vsによって動作させている。
本実施例に係るゲート駆動回路1を、図2に示すようなハーフブリッジ回路の一つのレグの対向アームを構成するスイッチング素子Q1及びスイッチング素子Q2のゲート駆動回路として用いる場合について説明してきたが、ゲート駆動回路1は、図1(B)に示すような二つのレグを有するフルブリッジ回路に含まれるスイッチング素子のゲート駆動回路として用いることもできる。図9は、このようなフルブリッジ回路の二つのレグの下アームのみを示した図である。ここでは、左側のアームがスイッチング素子Q1を備え、右側のアームがスイッチング素子Q2を備える。スイッチング素子Q1及びスイッチング素子Q2のそれぞれに対するゲート駆動回路1-1及びゲート駆動回路1-2の構成要素は符号の後に1又は2を付している。各構成要素は上述のゲート駆動回路1と同様であるため説明は省略する。ここでは、スイッチング素子Q1のゲート駆動回路1-1及びスイッチング素子Q2のゲート駆動回路1-2を同一のゲート電源Vsによって動作させている。
このように、ゲート駆動回路1をフルブリッジ回路のスイッチング素子のゲート駆動に適用した場合には、スイッチング素子Q1及びスイッチング素子Q2のそれぞれのソース端子と、ゲート電源Vsのマイナス端子間に、コンデンサ及び抵抗が存在しないため、ゲート駆動回路1-1とゲート駆動回路1-2との間に相互干渉が生じない。例えば、スイッチング素子Q1がオンした瞬間(ゲートターンオン時)には、図10(A)の破線で示すような経路で電流が流れ、スイッチング素子Q1がオフした瞬間(ゲートオフ時)には
、図10(B)の破線で示すような経路で電流が流れるため、ゲート・ソース間電圧のノイズが増加したり、負バイアス値が干渉したりすることがない。スイッチング素子Q1及びスイッチング素子Q2のそれぞれのソース端子と、ゲート電源Vsのマイナス端子間に、コンデンサ及び抵抗が存在すると、配線の寄生インダクタンスにより、他方(上の例ではゲート駆動回路1-2の接続線12-2にも電流が流れるので、スイッチング素子Q2側のコンデンサが充電される。これにより、スイッチング素子Q2のノイズがゲート・ソース間電圧vgs2のノイズが増加したり、負バイアスに影響が発生したりするという干渉が生じる。ゲート駆動回路1をフルブリッジ回路のスイッチング素子のゲート駆動に用いても、このような相互干渉は発生しないため、上述のような、ゲート・ソース間電圧にノイズの増加や負バイアス値の干渉を抑制することができる。
、図10(B)の破線で示すような経路で電流が流れるため、ゲート・ソース間電圧のノイズが増加したり、負バイアス値が干渉したりすることがない。スイッチング素子Q1及びスイッチング素子Q2のそれぞれのソース端子と、ゲート電源Vsのマイナス端子間に、コンデンサ及び抵抗が存在すると、配線の寄生インダクタンスにより、他方(上の例ではゲート駆動回路1-2の接続線12-2にも電流が流れるので、スイッチング素子Q2側のコンデンサが充電される。これにより、スイッチング素子Q2のノイズがゲート・ソース間電圧vgs2のノイズが増加したり、負バイアスに影響が発生したりするという干渉が生じる。ゲート駆動回路1をフルブリッジ回路のスイッチング素子のゲート駆動に用いても、このような相互干渉は発生しないため、上述のような、ゲート・ソース間電圧にノイズの増加や負バイアス値の干渉を抑制することができる。
図11は、スイッチング素子Q1のゲート・ソース間電圧vgs1を実線で示し、スイッチング素子Q2のゲート・ソース間電圧vgs2を破線で示す。上述したように、ゲート・ソース間電圧vgs1及びゲート・ソース間電圧vgs2のいずれにもノイズの増加や負バイアス値の干渉は見られない。
〔実施例2〕
次に、本発明の実施例2に係るゲート駆動回路2について説明する。実施例1と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路2について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路2は、図12に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
次に、本発明の実施例2に係るゲート駆動回路2について説明する。実施例1と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路2について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路2は、図12に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
図12に本実施例に係るゲート駆動回路2を示す。本実施例に係るゲート駆動回路2は、実施例1に係るゲート駆動回路1にミラークランプ回路21を追加した構成である。図13は、実施例2に係るゲート駆動回路2を、ゲート駆動回路GD1及びゲート駆動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。
ミラークランプ回路21は、NチャネルMOSFETであるスイッチング素子Qs、コンパレータ211、クランプロジック回路部212及び定電圧源213を有する。コンパレータ211の反転入力端子とスイッチング素子Qsのドレイン端子とは、コンデンサCsとコンデンサCpとの間において、出力端子Voutとスイッチング素子Qのゲート端子との接続線11に接続される。コンパレータ211の非反転入力端子は、電圧Vthを出力する定電圧源213のプラス端子に接続される。コンパレータ211の出力端子は、クランプロジック回路部212の入力端子に接続される。定電圧源213のマイナス端子は接続線12に接続される。スイッチング素子Qsのゲート端子はクランプロジック回路部212の出力端子に接続され、ソース端子は接続線12に接続される。スイッチS1、スイッチS2、出力端子Vout、GND側端子Vgnd及びミラークランプ回路21を含んでゲートドライバ20が構成される。
コンパレータ211は、非反転入力端子に入力される電圧、すなわち、コンデンサCsとコンデンサCpとの中点との電圧が、反転入力端子に入力される閾値Vthよりも大きい場合には、出力端子からHigh信号を出力し、非反転入力端子に入力される電圧が、反転入力端子に入力される電圧よりも小さい場合には、出力端子からLow信号を出力する。クランプロジック回路部212は、コンパレータ211からLow信号が入力された場合には、スイッチング素子Qsをオンさせる。
このように、実施例2に係るゲート駆動回路2では、実施例1の構成にミラークランプ
回路21を追加することにより、図13のモードIVSにおけるvds_Q1(モードIISにおけるvds_Q2についても同様である。)に見られるように、スイッチング素子Qのゲート電圧を2段階で変化させることができる。このため、実施例1に係るゲート駆動回路1に比べて、スイッチング素子Q2がターンオンされる時刻T3におけるvgs_Q1の波形に見られるようにスイッチングノイズ発生時のスイッチング素子Qのゲート電圧を低く保持することができる。また、ミラークランプ回路21のスイッチング素子Qsによりミラー電流のインピーダンスを小さくすることができる。これにより、スイッチングノイズを低減することができる。
回路21を追加することにより、図13のモードIVSにおけるvds_Q1(モードIISにおけるvds_Q2についても同様である。)に見られるように、スイッチング素子Qのゲート電圧を2段階で変化させることができる。このため、実施例1に係るゲート駆動回路1に比べて、スイッチング素子Q2がターンオンされる時刻T3におけるvgs_Q1の波形に見られるようにスイッチングノイズ発生時のスイッチング素子Qのゲート電圧を低く保持することができる。また、ミラークランプ回路21のスイッチング素子Qsによりミラー電流のインピーダンスを小さくすることができる。これにより、スイッチングノイズを低減することができる。
次に、実施例2に係るゲート駆動回路2の動作原理について詳細に説明する。図14(A)~(E)は、ゲート駆動回路における電流の経路の遷移を説明する図である。図15は、スイッチS1及びS2のオンオフによる、ゲート・ソース間電圧vgs、コンデンサC
pの電圧vcp、コンデンサCsの電圧vcs、スイッチング素子Qsの電圧vqsの変化を示す
グラフである。
pの電圧vcp、コンデンサCsの電圧vcs、スイッチング素子Qsの電圧vqsの変化を示す
グラフである。
モードIDについて説明する。モードIDにおける電流の経路を図14(A)に示す。ここでは、スイッチング素子Qは寄生ダイオードDiとこれに並列に接続された入力容量Cissで表現している。まず、時刻T0でゲートドライバのスイッチS1がターンオンされる。このとき、ゲート電源Vsから供給される電流がコンデンサCp及びコンデンサCsを通り、スイッチング素子Qの入力容量Cissを充電する。スイッチング素子Qの入力容量Cissが充電されることによって、図15に示すように、スイッチング素子Qのゲート・ソース間電圧vgsが大きくなり、ターンオン状態に遷移する。
次に、モードIIDについて説明する。モードIIDにおける電流の経路を図14(B)に示す。モードIIDは、スイッチング素子Qの入力容量Cissが充電され、時刻T1でター
ンオンされている期間である。このとき、スイッチング素子Qの寄生ダイオードDiにより、図15に示すようにゲート・ソース間電圧vgsは一定電圧VFにクランプされる。
ンオンされている期間である。このとき、スイッチング素子Qの寄生ダイオードDiにより、図15に示すようにゲート・ソース間電圧vgsは一定電圧VFにクランプされる。
次に、モードIIIDについて説明する。モードIIIDにおける電流の経路を図14(C)に示す。ここでは、時刻T2でスイッチS1がターンオフされ、スイッチS2がターンオンされる。これによって、図14(C)に示すように、スイッチング素子Qの入力容量CissがコンデンサCp及びコンデンサCsを通って放電されて、ターンオフ状態に遷移する。図15に示すように、スイッチング素子Qのゲート・ソース間電圧vgsは高い電圧で
ターンオフするので、ゲートサージを低減し、スイッチング素子Qの破壊を抑制することができる。
Vcp_II及びVcs_IIはそれぞれモードIID終わりのコンデンサCp及びコンデンサCsの
両端の電圧、Vqs_III及びVcp_IIIはそれぞれモードIIID終わりのミラークランプ回路21のスイッチング素子Qsのドレイン・ソース間電圧及びコンデンサCpの両端の電圧である。また、Qgは及びCissはスイッチング素子Qのゲート電荷量及び入力容量である。Cp及びCsは、それぞれコンデンサCp及びコンデンサCsの容量である。これらの物理量と、ミラークランプ回路21のスイッチング素子Qsがオンする閾値電圧Vthとの間に以下の
式が成り立つ。
ターンオフするので、ゲートサージを低減し、スイッチング素子Qの破壊を抑制することができる。
Vcp_II及びVcs_IIはそれぞれモードIID終わりのコンデンサCp及びコンデンサCsの
両端の電圧、Vqs_III及びVcp_IIIはそれぞれモードIIID終わりのミラークランプ回路21のスイッチング素子Qsのドレイン・ソース間電圧及びコンデンサCpの両端の電圧である。また、Qgは及びCissはスイッチング素子Qのゲート電荷量及び入力容量である。Cp及びCsは、それぞれコンデンサCp及びコンデンサCsの容量である。これらの物理量と、ミラークランプ回路21のスイッチング素子Qsがオンする閾値電圧Vthとの間に以下の
式が成り立つ。
次に、モードIVDについて説明する。モードIVDにおける電流の経路を図14(D)に示す。このとき、スイッチング素子Qの入力容量Ciss、コンデンサCp及びコンデンサCsは、抵抗Rp及び抵抗Rsを通って充放電される。図15に示すように、スイッチング素子Qのゲート・ソース間電圧vgsは高い電圧を保持するので、逆導通損失を低減する
ことができる。
ことができる。
次に、モードVDについて説明する。モードVDにおける電流の経路を図14(E)に示す。スイッチング素子Qsのドレイン・ソース間電圧がVth以下になると、スイッチング素子Qsは導通状態に移行する。これにより、モードIVDとモードVDとにわたるスイッチ
ング素子Qの2段階ターンオフが実現する。上述したように、スイッチング素子Qsのドレイン端子は、コンデンサCsとコンデンサCpとの中点に接続され、ソース端子は接続線12に接続されている。スイッチング素子Qの負バイアス値を大きくすることで、対向アームのスイッチング素子のスイッチング時のスイッチングノイズによる誤動作を防止することができる。
ング素子Qの2段階ターンオフが実現する。上述したように、スイッチング素子Qsのドレイン端子は、コンデンサCsとコンデンサCpとの中点に接続され、ソース端子は接続線12に接続されている。スイッチング素子Qの負バイアス値を大きくすることで、対向アームのスイッチング素子のスイッチング時のスイッチングノイズによる誤動作を防止することができる。
次に、モードVIDについて説明する。モードVIDにおける電流の経路を図14(F)に示す。このとき、スイッチング素子Qの入力容量Ciss及びコンデンサCsは、抵抗Rs及びオンされたスイッチング素子Qsを通って放電される。図15に示すように、スイッチング素子Qのゲート・ソース間電圧vgsは、RC時定数により0V方向へと移行する。
(シミュレーション)
次に、実施例2に係るゲート駆動回路2に対応するモデルとして図16に示すゲート駆動回路Sim2を作成し、シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、実施例1の場合と同様に、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nFと設定してシミュレーションを行った。
次に、実施例2に係るゲート駆動回路2に対応するモデルとして図16に示すゲート駆動回路Sim2を作成し、シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、実施例1の場合と同様に、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nFと設定してシミュレーションを行った。
図17の上段はスイッチング素子Qのゲート電圧vgsの変化を示し、図17の下段は入
力信号Vsigの変化を示す。図17に網掛けで示すように、スイッチング素子Qのターンオフ時(入力信号Vsigがオフになった時)には、ゲート電圧vgsは高い電圧時にターンオフ
を実現していることが確認できる。そして、ミラークランプ回路のスイッチング素子Qsが導通するとゲート電圧vgsが急峻に減衰していることが分かる。例えば、対向アームの
スイッチング素子のスイッチング時にゲート・ソース間電圧vgsを低くすることでスイッ
チングノイズを低減し、誤動作を抑制することができる。
力信号Vsigの変化を示す。図17に網掛けで示すように、スイッチング素子Qのターンオフ時(入力信号Vsigがオフになった時)には、ゲート電圧vgsは高い電圧時にターンオフ
を実現していることが確認できる。そして、ミラークランプ回路のスイッチング素子Qsが導通するとゲート電圧vgsが急峻に減衰していることが分かる。例えば、対向アームの
スイッチング素子のスイッチング時にゲート・ソース間電圧vgsを低くすることでスイッ
チングノイズを低減し、誤動作を抑制することができる。
〔実施例3〕
次に、本発明の実施例3に係るゲート駆動回路3について説明する。実施例1及び実施例2と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路3は、図9に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
次に、本発明の実施例3に係るゲート駆動回路3について説明する。実施例1及び実施例2と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路3は、図9に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
図18に本実施例に係るゲート駆動回路3を示す。本実施例に係るゲート駆動回路3は、実施例2に係るゲート駆動回路2に、ダイオードDt及び抵抗Rtを追加した構成である。図19は、実施例3に係るゲート駆動回路3を、ゲート駆動回路GD1及びゲート駆
動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。
動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。
ゲート駆動回路3では、直列に接続されたダイオードDt及び抵抗Rtが、コンデンサCp及び抵抗Rpと並列に接続されている。ダイオードDtは、スイッチング素子Qのゲート端子から出力端子Voutに向かう方向が順方向となるように接続される。ダイオードDtのカソード端子が出力端子Voutに接続され、ダイオードDtのアノード端子が抵抗Rtに接続される。一端をダイオードDtのアノード端子に接続された抵抗Rtの他端は、コンデンサCs及び抵抗Rsに接続される。ここでは、ダイオードDt及び抵抗Rtが、それぞれ本発明の第1ダイオード及び第3抵抗に対応する。
実施例2に係るゲート駆動回路2に、ダイオードDt及び抵抗Rtを追加することにより、モードIVDにおけるスイッチング素子Qのゲート電圧vgsの減少を調整することができる。これにより、モードIVD期間のゲート電圧を高い値で保持できるので、モードIVSにおけるスイッチング素子Q1の逆導通損失を低減することができる(モードIISにおけるス
イッチング素子Q2についても同様)。また、ゲート駆動回路3は、実施例2と同様にミラークランプ回路21を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Q2のターンオン時のスイッチングノイズNz2_Q1によるスイッチング素子Q1の誤動作を防止することができる。
イッチング素子Q2についても同様)。また、ゲート駆動回路3は、実施例2と同様にミラークランプ回路21を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Q2のターンオン時のスイッチングノイズNz2_Q1によるスイッチング素子Q1の誤動作を防止することができる。
(シミュレーション)
次に、実施例3に係るゲート駆動回路3に対応するモデルとして図20に示すゲート駆動回路Sim3を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nF、抵抗Rtの抵抗値300Ωと設定してシミュレーションを行った。
次に、実施例3に係るゲート駆動回路3に対応するモデルとして図20に示すゲート駆動回路Sim3を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nF、抵抗Rtの抵抗値300Ωと設定してシミュレーションを行った。
図21の上段はスイッチング素子Qのゲート電圧vgsの変化を示し、図22の下段は入
力信号Vsigの変化を示す。図18の上段では、破線が実施例2に対応するモデルであるゲート駆動回路Sim2のゲート電圧vgsの波形を示し、実線が実施例3に対応するモデル
であるゲート駆動回路Sim3のゲート電圧vgsの波形を示す。実施例3に係るゲート駆
動回路3では、図21に網掛けで示すように、抵抗Rtの抵抗値を変更することでモードIVsの時間を調整することができる。これにより、例えば、対向アームのスイッチング素
子のスイッチングタイミングに合わせて抵抗Rtの抵抗値を調整し、ゲート・ソース間電圧vgsを低くすることでスイッチングノイズを低減し、誤動作を抑制することができる。
力信号Vsigの変化を示す。図18の上段では、破線が実施例2に対応するモデルであるゲート駆動回路Sim2のゲート電圧vgsの波形を示し、実線が実施例3に対応するモデル
であるゲート駆動回路Sim3のゲート電圧vgsの波形を示す。実施例3に係るゲート駆
動回路3では、図21に網掛けで示すように、抵抗Rtの抵抗値を変更することでモードIVsの時間を調整することができる。これにより、例えば、対向アームのスイッチング素
子のスイッチングタイミングに合わせて抵抗Rtの抵抗値を調整し、ゲート・ソース間電圧vgsを低くすることでスイッチングノイズを低減し、誤動作を抑制することができる。
〔実施例4〕
次に、本発明の実施例4に係るゲート駆動回路4について説明する。実施例1、実施例2及び実施例3と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路4は、図9に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
次に、本発明の実施例4に係るゲート駆動回路4について説明する。実施例1、実施例2及び実施例3と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路4は、図9に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
図22に本実施例に係るゲート駆動回路4を示す。本実施例に係るゲート駆動回路4は、実施例3に係るゲート駆動回路3に、ダイオードDf及び抵抗Rfを追加した構成である。図23は、実施例4に係るゲート駆動回路4を、ゲート駆動回路GD1及びゲート駆
動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。
動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。
ゲート駆動回路4では、直列に接続されたダイオードDf及び抵抗Rfが、スイッチング素子Qのゲート・ソース間に並列に接続されている。ダイオードDfは、スイッチング素子Qのソース端子からゲート端子に向かう方向が順方向となるように接続される。ダイオードDfのカソード端子は、スイッチング素子Qのゲート素子と出力端子Voutとの接続線11における、スイッチング素子Qのゲート素子と、コンデンサCs及び抵抗Rsとの間に接続される。ダイオードDfのアノード端子は、抵抗Rfの一端に接続される。そして、抵抗Rfの他端は、スイッチング素子Qのソース端子と、ミラークランプ回路21との間において接続線12に接続される。ここで、ダイオードDf及び抵抗Rfは、それぞれ本発明の第2ダイオード及び第4抵抗に対応する。
ゲート駆動回路4は、実施例3に係るゲート駆動回路3に、ダイオードDf及び抵抗Rfを追加することにより、モードIS及びモードIISおけるスイッチング素子Q1のゲート
電圧vgs_Q1の増加(モードIIIS及びモードIVSにおけるスイッチング素子Q2のゲート電
圧vgs_Q2の増加も同様である。)を調整することができる。また、ゲート駆動回路4は、実施例2と同様にミラークランプ回路21を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Q2のターンオン時のスイッチングノイズNz4_Q1によるスイッチング素子Q1の誤動作を防止することができる。また、ゲート駆動回路4は、実施例3と同様に、コンデンサCp及び抵抗Rpに並列に、ダイオードDt及び抵抗Rtを備えるので、モードIVSにおけるスイッチング素子Qのゲ
ート電圧vgsの減少を調整することができる。これにより、モードIVS期間のゲート電圧を高い値で保持できるので、モードIVSにおけるスイッチング素子Q1の逆導通損失を低減
することができる(モードIISにおけるスイッチング素子Q2についても同様)。
電圧vgs_Q1の増加(モードIIIS及びモードIVSにおけるスイッチング素子Q2のゲート電
圧vgs_Q2の増加も同様である。)を調整することができる。また、ゲート駆動回路4は、実施例2と同様にミラークランプ回路21を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Q2のターンオン時のスイッチングノイズNz4_Q1によるスイッチング素子Q1の誤動作を防止することができる。また、ゲート駆動回路4は、実施例3と同様に、コンデンサCp及び抵抗Rpに並列に、ダイオードDt及び抵抗Rtを備えるので、モードIVSにおけるスイッチング素子Qのゲ
ート電圧vgsの減少を調整することができる。これにより、モードIVS期間のゲート電圧を高い値で保持できるので、モードIVSにおけるスイッチング素子Q1の逆導通損失を低減
することができる(モードIISにおけるスイッチング素子Q2についても同様)。
(シミュレーション)
次に、実施例4に係るゲート駆動回路4に対応するモデルとして図24に示すゲート駆動回路Sim4を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nF、抵抗Rtの抵抗値300Ω、抵抗Rfの抵抗値150Ωと設定してシミュレーションを行った。
次に、実施例4に係るゲート駆動回路4に対応するモデルとして図24に示すゲート駆動回路Sim4を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
回路シミュレータソフトでは、ゲート電圧を12V、駆動周波数を100kHz、デューティ比を50%、抵抗Rpの抵抗値を130Ω、抵抗Rsの抵抗値を200Ω、コンデンサCpの容量を600pF、コンデンサCsの容量を22nF、抵抗Rtの抵抗値300Ω、抵抗Rfの抵抗値150Ωと設定してシミュレーションを行った。
図25の上段はスイッチング素子Qのゲート電圧vgsの変化を示し、図25の下段は入
力信号Vsigの変化を示す。図25の上段では、破線が実施例3に対応するモデルであるゲート駆動回路Sim3のゲート電圧vgsの波形を示し、実線が実施例4に対応するモデル
であるゲート駆動回路Sim4のゲート電圧vgsの波形を示す。スイッチング素子Qのタ
ーンオフ時において、抵抗Rfの抵抗値を変更することでモードIs、モードIIsにおける
ゲート電圧vgsの増加を調整することができる。これにより、例えば、図25に網掛けで
示すデッドタイム時間に合わせて抵抗Rfの抵抗値を調整することで、ゲート・ソース間電圧vgsを高くでき、逆導通損失を低減することが可能となる。
力信号Vsigの変化を示す。図25の上段では、破線が実施例3に対応するモデルであるゲート駆動回路Sim3のゲート電圧vgsの波形を示し、実線が実施例4に対応するモデル
であるゲート駆動回路Sim4のゲート電圧vgsの波形を示す。スイッチング素子Qのタ
ーンオフ時において、抵抗Rfの抵抗値を変更することでモードIs、モードIIsにおける
ゲート電圧vgsの増加を調整することができる。これにより、例えば、図25に網掛けで
示すデッドタイム時間に合わせて抵抗Rfの抵抗値を調整することで、ゲート・ソース間電圧vgsを高くでき、逆導通損失を低減することが可能となる。
〔実施例5〕
次に、本発明の実施例5に係るゲート駆動回路5について説明する。実施例1、実施例2、実施例3及び実施例4と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適
用することができる。また、ゲート駆動回路5は、図9に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
次に、本発明の実施例5に係るゲート駆動回路5について説明する。実施例1、実施例2、実施例3及び実施例4と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適
用することができる。また、ゲート駆動回路5は、図9に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
図26に本実施例に係るゲート駆動回路5を示す。本実施例に係るゲート駆動回路5は、実施例4に係るゲート駆動回路4に、抵抗Rgonと、直列に接続されたDp及び抵抗Rgoffとを追加した構成である。図27は、実施例5に係るゲート駆動回路5を、ゲート駆動回路GD1及びゲート駆動回路GD2として備えた同期整流型昇圧チョッパ回路100の動作シーケンスを示す。
ゲート駆動回路5では、コンデンサCpの出力端子Vout側に抵抗Rgonが接続されている。これにより、直列に接続されたコンデンサCp及び抵抗Rgonと、抵抗Rpと、直列に接続されたダイオードDt及び抵抗Rtとが、並列に接続される。さらに、ゲート駆動回路5では、抵抗Rgonに対して、直列に接続されたダイオードDpと抵抗Rgoffが並列に接続される。ダイオードDpは、スイッチング素子Qのゲート端子から出力端子Voutに向かう方向が順方向となるように接続される。ダイオードDpのカソード端子が出力端子Voutに接続され、アノード端子が抵抗Rgoffの一端に接続される。Rgoffの他端は、コンデンサCpの出力端子Vout側に接続される。ここでは、抵抗Rgon、抵抗Rgoff及びダイオードDpが、それぞれ第5抵抗、第6抵抗及び第3ダイオードに対応する。
ゲート駆動回路5は、実施例3に係るゲート駆動回路3の、コンデンサCpと、抵抗Rpと、直列に接続されたダイオードDt及び抵抗Rtとが並列に接続された構成に、抵抗Rgon、ダイオードDp及び抵抗Rgoffを追加することにより、スイッチング素子Qのスイッチング速度を調整することができる。これにより、ゲート駆動回路3よりもスイッチングノイズやターンオフサージを低減することができる。また、ゲート駆動回路5は、実施例2と同様にミラークランプ回路21を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Q2のターンオン時のスイッチングノイズNz5_Q1によるスイッチング素子Q1の誤動作を防止することができる。また、ゲート駆動回路5は、実施例4と同様にダイオードDf及び抵抗Rfを備えるので、モードIS及びモードIISおけるスイッチング素子Q1のゲート電圧vgs_Q1の増加(
モードIIIS及びモードIVSにおけるスイッチング素子Q2のゲート電圧vgs_Q2の増加も同
様である。)を調整することができる。
モードIIIS及びモードIVSにおけるスイッチング素子Q2のゲート電圧vgs_Q2の増加も同
様である。)を調整することができる。
〔実施例6〕
次に、本発明の実施例6に係るゲート駆動回路6について説明する。実施例1、実施例2、実施例3、実施例4及び実施例5と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路6について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路6は、図9に示すようなフルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
次に、本発明の実施例6に係るゲート駆動回路6について説明する。実施例1、実施例2、実施例3、実施例4及び実施例5と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路6について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路6は、図9に示すようなフルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
図28に本実施例に係るゲート駆動回路6を示す。本実施例に係るゲート駆動回路6は、実施例5に係るゲート駆動回路5に、直列に接続された抵抗Rg及びコンデンサCgと、直列に接続されたダイオードDg及びツェナーダイオードZDgを追加した構成である。
ゲート駆動回路6では、スイッチング素子Qのゲート端子及びソース端子と、ダイオードDf及び抵抗Rfとの間において、接続線11及び接続線12との間に、直列に接続さ
れたダイオードDg及びツェナーダイオードZDgが接続される。ダイオードDgのアノード端子が接続線11に接続され、ダイオードDgのカソード端子がツェナーダイオードZDgのカソード端子に接続され、ツェナーダイオードZDgのアノード端子が接続線12に接続される。そして、コンデンサCgがツェナーダイオードZDgに接続される。すなわち、コンデンサCgの一端はダイオードDgのカソード端子とツェナーダイオードZDgのカソード端子との中点に接続され、コンデンサCgの他端は接続線12に接続される。さらに、コンデンサCgの一端は、抵抗Rgの一端に接続される。抵抗Rgの他端は、ゲートドライバ20のスイッチS1の出力端子Vout側とは逆側の端部を介して、ゲート電源Vsのプラス側に接続される。
れたダイオードDg及びツェナーダイオードZDgが接続される。ダイオードDgのアノード端子が接続線11に接続され、ダイオードDgのカソード端子がツェナーダイオードZDgのカソード端子に接続され、ツェナーダイオードZDgのアノード端子が接続線12に接続される。そして、コンデンサCgがツェナーダイオードZDgに接続される。すなわち、コンデンサCgの一端はダイオードDgのカソード端子とツェナーダイオードZDgのカソード端子との中点に接続され、コンデンサCgの他端は接続線12に接続される。さらに、コンデンサCgの一端は、抵抗Rgの一端に接続される。抵抗Rgの他端は、ゲートドライバ20のスイッチS1の出力端子Vout側とは逆側の端部を介して、ゲート電源Vsのプラス側に接続される。
ゲート駆動回路6では、上述のように接続された抵抗Rg、コンデンサCg及びツェナーダイオードZDgにより定電圧をゲート電源Vsから生成する。このときの定電圧値は、ツェナーダイオードZDgのツェナー電圧に応じて設計される。このため、定電圧値よりも大きいゲート電圧vgsが印加された場合には、ゲート電流は接続線11からダイオー
ドDgへと流れる。このとき、ツェナー電流が流れるツェナーダイオードZDgの電圧はツェナー電圧に保持されるため、ゲート電圧vgsは定電圧値以下に保持され、電圧クラン
プが可能となる。このような構成により、ゲート駆動回路6では、過大なゲートサージを抑制することができる。また、図28に示すように、スイッチング素子Qとして電流駆動のJFETを用いた場合には、ゲート電流に応じてゲート電圧が印加されるため、ゲート電圧を抑制、すなわちゲート電流を抑制することにより、短絡時の短絡電流を抑制することができる。ここでは、抵抗Rg、コンデンサCg、ツェナーダイオードZDg及びダイオードDgが本発明のクランプ回路に対応し、ツェナーダイオードのツェナー電圧に応じて設計される定電圧値が本発明の所定電圧値に対応する。
ここでは、抵抗Rg、コンデンサCg及びツェナーダイオードZDgによって定電圧回路を生成しているが、定電圧回路の構成はこれに限られず、レギュレータ等により構成することもできる。
ドDgへと流れる。このとき、ツェナー電流が流れるツェナーダイオードZDgの電圧はツェナー電圧に保持されるため、ゲート電圧vgsは定電圧値以下に保持され、電圧クラン
プが可能となる。このような構成により、ゲート駆動回路6では、過大なゲートサージを抑制することができる。また、図28に示すように、スイッチング素子Qとして電流駆動のJFETを用いた場合には、ゲート電流に応じてゲート電圧が印加されるため、ゲート電圧を抑制、すなわちゲート電流を抑制することにより、短絡時の短絡電流を抑制することができる。ここでは、抵抗Rg、コンデンサCg、ツェナーダイオードZDg及びダイオードDgが本発明のクランプ回路に対応し、ツェナーダイオードのツェナー電圧に応じて設計される定電圧値が本発明の所定電圧値に対応する。
ここでは、抵抗Rg、コンデンサCg及びツェナーダイオードZDgによって定電圧回路を生成しているが、定電圧回路の構成はこれに限られず、レギュレータ等により構成することもできる。
〔実施例7〕
次に、本発明の実施例7に係るゲート駆動回路6について説明する。実施例1、実施例2、実施例3、実施例4、実施例5及び実施例6と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路7について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路7は、図9に示すようなフルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
次に、本発明の実施例7に係るゲート駆動回路6について説明する。実施例1、実施例2、実施例3、実施例4、実施例5及び実施例6と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路7について、図1及び図2に示すスイッチング回路及び同期整流型昇圧チョッパ回路100のスイッチング素子Q1及びスイッチング素子Q2のゲートをそれぞれ駆動するゲート駆動回路GD1及びゲート駆動回路GD2として適用することができる。また、ゲート駆動回路7は、図9に示すようなフルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
図29に本実施例に係るゲート駆動回路7を示す。本実施例に係るゲート駆動回路7は、実施例6に係るゲート駆動回路6にダイオードDcを追加した構成である。
ゲート駆動回路7では、接続線11におけるコンデンサCsとコンデンサCpとの中点と、接続線12との間にダイオードDcが接続される。ダイオードDcのカソード端子は、接続線11側に接続され、アノード端子は、接続線12における抵抗Rfとミラークランプ回路21との間に接続される。ここではダイオードDcは、本発明の第4ダイオードに対応する。
ゲート駆動回路7では、上述のように、スイッチング素子Qのソース端子に接続された接続線12から、ゲート端子に接続された接続線11に向けて電流が流れる方向が順方向となるようにダイオードDcを接続している。このため、スイッチング素子Qのターンオフ期間中にゲート電圧vgsにスイッチングノイズが生じた場合に、ダイオードDcにより
低インピーダンス化し、ノイズをバイパスさせることができる。これにより、スイッチング素子Qに発生するスイッチングノイズを低減することができる。
低インピーダンス化し、ノイズをバイパスさせることができる。これにより、スイッチング素子Qに発生するスイッチングノイズを低減することができる。
なお、以下には本発明の構成要件と実施例の構成とを対比可能とするために、本発明の構成要件を図面の符号付きで記載しておく。
スイッチング素子(Q)を駆動する駆動回路(1,2,3,4,5)であって、
前記スイッチング素子(Q)のゲート端子に接続される第1端子(Vout)と該スイッチング素子(Q)のソース端子に接続される第2端子(Vgnd)とを有し、前記第1端子(Vout)から前記ゲート端子に制御信号を出力する制御部(10)と、
並列に接続された第1コンデンサ(Cs)及び第1抵抗(Rs)と、
並列に接続された第2コンデンサ(Cp)及び第2抵抗(Rp)と、
を備え、
前記ゲート端子と前記第1端子(Vout)とを接続する第1接続線(11)の前記ゲート端子側に、前記第1コンデンサ(Cs)及び第1抵抗(Rs)が、該第1接続線(11)に直列に接続され、
前記第1接続線(11)の前記第1端子(Vout)側に、前記第2コンデンサ(Cp)及び第2抵抗(Rp)が、該第1接続線(11)に直列に接続されたことを特徴とするスイッチング素子(Q)の駆動回路(1,2,3,4,5)。
<発明1>
スイッチング素子(Q)を駆動する駆動回路(1,2,3,4,5)であって、
前記スイッチング素子(Q)のゲート端子に接続される第1端子(Vout)と該スイッチング素子(Q)のソース端子に接続される第2端子(Vgnd)とを有し、前記第1端子(Vout)から前記ゲート端子に制御信号を出力する制御部(10)と、
並列に接続された第1コンデンサ(Cs)及び第1抵抗(Rs)と、
並列に接続された第2コンデンサ(Cp)及び第2抵抗(Rp)と、
を備え、
前記ゲート端子と前記第1端子(Vout)とを接続する第1接続線(11)の前記ゲート端子側に、前記第1コンデンサ(Cs)及び第1抵抗(Rs)が、該第1接続線(11)に直列に接続され、
前記第1接続線(11)の前記第1端子(Vout)側に、前記第2コンデンサ(Cp)及び第2抵抗(Rp)が、該第1接続線(11)に直列に接続されたことを特徴とするスイッチング素子(Q)の駆動回路(1,2,3,4,5)。
<発明1>
1,2,3,4,5 :ゲート駆動回路
10 :ゲートドライバ
11,12 :接続線
100,200 :スイッチング回路
Q :スイッチング素子
Cs,Cp :コンデンサ
Rs,Rp :抵抗
10 :ゲートドライバ
11,12 :接続線
100,200 :スイッチング回路
Q :スイッチング素子
Cs,Cp :コンデンサ
Rs,Rp :抵抗
Claims (10)
- スイッチング素子を駆動する駆動回路であって、
前記スイッチング素子のゲート端子に第1接続線を介して接続される第1端子と該スイッチング素子のソース端子に第2接続線を介して接続される第2端子とを有し、前記第1端子から前記ゲート端子に制御信号を出力する制御部と、
並列に接続された第1コンデンサ及び第1抵抗と、
並列に接続された第2コンデンサ及び第2抵抗と、
を備え、
前記第1接続線の前記ゲート端子側に、前記第1コンデンサ及び第1抵抗が、該第1接続線に直列に接続され、
前記第1接続線の前記第1端子側に、前記第2コンデンサ及び第2抵抗が、該第1接続線に直列に接続されたことを特徴とするスイッチング素子の駆動回路。 - 前記第1接続線の前記第1コンデンサ及び第1抵抗と前記第2コンデンサ及び第2抵抗との中点と、前記第2接続線との間に、ミラークランプ回路を設けたことを特徴とする請求項1に記載のスイッチング素子の駆動回路。
- 直列に接続された第1ダイオード及び第3抵抗を、前記第2コンデンサ及び第2抵抗に並列に接続し、
前記第1ダイオードのカソード端子が前記第1端子に接続されることを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。 - 前記第1接続線の、前記第1コンデンサ及び第1抵抗と前記ゲート端子との間と、前記第2接続線との間に、直列に接続された第2ダイオード及び第4抵抗を接続し、
前記第2ダイオードのカソード端子が前記第1接続線に接続されることを特徴とする請求項1乃至3のいずれか1項に記載のスイッチング素子の駆動回路。 - 前記第2コンデンサの前記第1端子側に第5抵抗を直列に接続し、
前記第2コンデンサ及び前記第5抵抗は、前記第2抵抗に並列に接続され、
直列に接続された第3ダイオードと第6抵抗が、前記第5抵抗に並列に接続され、
前記第3ダイオードのカソード端子が前記第1端子に接続されることを特徴とする請求項1乃至4のいずれか1項に記載のスイッチング素子の駆動回路。 - 前記スイッチング素子の前記ソース端子に対する前記ゲート端子の電圧を所定電圧値以下に保持するクランプ回路を設けたことを特徴とする請求項1乃至5のいずれか1項に記載のスイッチング素子の駆動回路。
- 前記第1接続線における、前記第1コンデンサ及び第1抵抗並びに前記第2コンデンサ及び第2抵抗の中点と、前記第2接続線との間に、第4ダイオードを接続し、
前記第4ダイオードのカソード端子が前記第1接続線に接続されることを特徴とする請求項1乃至6のいずれか1項に記載のスイッチング素子の駆動回路。 - 請求項1乃至7のいずれか1項に記載のスイッチング素子の駆動回路によって駆動される前記スイッチング素子を備えたスイッチング回路。
- 前記スイッチング素子によって構成されるハーフブリッジ回路を含む請求項8に記載のスイッチング回路。
- 前記スイッチング素子によって構成されるフルブリッジ回路を含む請求項8に記載のス
イッチング回路。
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