JP6842837B2 - ゲート駆動回路 - Google Patents

ゲート駆動回路 Download PDF

Info

Publication number
JP6842837B2
JP6842837B2 JP2016067602A JP2016067602A JP6842837B2 JP 6842837 B2 JP6842837 B2 JP 6842837B2 JP 2016067602 A JP2016067602 A JP 2016067602A JP 2016067602 A JP2016067602 A JP 2016067602A JP 6842837 B2 JP6842837 B2 JP 6842837B2
Authority
JP
Japan
Prior art keywords
gate
switch element
voltage
source
gate drive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016067602A
Other languages
English (en)
Other versions
JP2017183979A (ja
Inventor
達也 柳
達也 柳
浩隆 大嶽
浩隆 大嶽
澤田　高志
高志 澤田
喜多川　聖也
聖也 喜多川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2016067602A priority Critical patent/JP6842837B2/ja
Priority to US15/474,223 priority patent/US10917080B2/en
Publication of JP2017183979A publication Critical patent/JP2017183979A/ja
Application granted granted Critical
Publication of JP6842837B2 publication Critical patent/JP6842837B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)

Description

本発明は、ゲート駆動回路に関する。
従来、スイッチング電源やモータドライバなどのスイッチ素子をスイッチングさせるゲート駆動回路では、スイッチ素子のゲート電圧をスイッチングの瞬間だけ一時的に変化させることにより、高速スイッチングを実現する手法が提案されている（例えば特許文献１〜３を参照）。
特開２００９−２００８９１号公報 特許第４８０４１４２号明細書 特開２０１０−５１１６５号公報
しかしながら、特許文献１では、ゲート電圧を一時的に高める手段として、非常に多くの受動素子を必要とするため、回路規模が大きくなってしまうという課題があった。
また、特許文献２では、複数の電源を切り替えることによりゲート電圧を一時的に高めているので、回路規模の増大を招くだけでなく、複雑なコントロールも必要になるという課題があった。
また、特許文献３では、定常オン状態でもゲート電流を流し続けなければならない電流駆動型のスイッチ素子（接合型ＦＥＴ）が駆動対象とされていた。そのため、当該文献で提案されているコンデンサは、あくまで、必須の回路素子であるゲート抵抗に並列接続されるものであり、これを単独で用いることについては何ら想定されていなかった。この点において、特許文献３の従来技術は、後述の本発明とは似て非なるものであり、その本質的な構成が明確に異なっている。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、簡易に高速スイッチングを実現することのできるゲート駆動回路を提供することを目的とする。
本明細書中に開示されているゲート駆動回路は、電圧駆動型であるスイッチ素子のゲート端子に直列接続された第１コンデンサ及び第１ゲート駆動電圧源を有し、前記第１ゲート駆動電圧源は、第１ゲート駆動電圧として、前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧と、前記第１ゲート駆動電圧源と前記スイッチ素子のゲート端子との間に介在する回路素子のうち前記第１コンデンサ以外の回路素子に印加される電圧との和よりも高い電圧を供給する構成（第１の構成）とされている。
なお、上記第１の構成から成るゲート駆動回路において、前記第１ゲート駆動電圧は、前記スイッチ素子のゲート・ソース（エミッタ）間のＤＣ定格電圧よりも高く、前記スイッチ素子のゲート・ソース（エミッタ）間のサージ定格電圧よりも低い電圧値であり、前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧は、前記ＤＣ定格電圧よりも低くなるように調整されている構成（第２の構成）にするとよい。
また、上記第１または第２の構成から成るゲート駆動回路は、前記第１コンデンサに並列接続されて前記スイッチ素子のオフ時に前記第１コンデンサを放電する第１放電部をさらに有する構成（第３の構成）にしてもよい。
また、上記第３の構成から成るゲート駆動回路において、前記第１放電部は第１抵抗を含み、前記ゲート駆動回路は、前記スイッチ素子のゲート・ソース（エミッタ）間に接続された第２抵抗をさらに有する構成（第４の構成）にしてもよい。
また、上記第４の構成から成るゲート駆動回路において、前記第１コンデンサの容量値をＣｇとし、前記スイッチ素子の定常オン状態におけるゲート・ソース（エミッタ）間寄生容量の容量値をＣｇｓとし、前記第１抵抗の抵抗値をＲｇとし、前記第２抵抗の抵抗値をＲｇｓとしたとき、Ｃｇ：（Ｃｇ＋Ｃｇｓ）＝（Ｒｇ／／Ｒｇｓ）：Ｒｇという関係が成立する構成（第５の構成）にすれば、駆動条件に依らず分圧を保つことができる。
また、上記第３の構成から成るゲート駆動回路において、前記第１放電部はスイッチを含む構成（第６の構成）にしてもよい。
また、上記第３〜第６いずれかの構成から成るゲート駆動回路は、第１ゲート駆動電圧源側に接続された第２ゲート駆動電圧源を更に有する構成（第７の構成）にしてもよい。
また、上記第３〜第６いずれかの構成から成るゲート駆動回路は、第１端が前記スイッチ素子のゲート端子に接続された第２放電部と、前記第２放電部の第２端側に接続された第２ゲート駆動電圧源と、をさらに有する構成（第８の構成）にしてもよい。
また、上記第８の構成から成るゲート駆動回路において、前記第２放電部は第２コンデンサを含む構成（第９の構成）にしてもよい。
また、上記第８の構成から成るゲート駆動回路において、前記第２放電部は第３抵抗を含む構成（第１０の構成）にしてもよい。
また、本明細書中に開示されているゲート駆動回路は、電圧駆動型であるスイッチ素子のゲート端子に直列接続されたコンデンサ及びゲート駆動電圧源を有し、前記スイッチ素子のゲート端子に直接接続されている回路素子は、前記コンデンサのみである構成（第１１の構成）とされている。
本明細書中に開示されている発明によれば、簡易に高速スイッチングを実現することのできるゲート駆動回路を提供することが可能となる。
本発明と対比すべきゲート駆動回路の一参考例を示す等価回路図 本参考例におけるターンオン過渡特性のスイッチング波形図 Ｉｄ−Ｖｇｓ特性図 ゲート駆動回路の第１実施形態を示す等価回路図 Ｖｇｓ、Ｖｇｓ（ｒｅａｌ）のターンオン挙動を示す電圧波形図 第１実施形態におけるターンオン過渡特性のスイッチング波形図 ゲート駆動回路の第２実施形態を示す等価回路図 ゲート駆動回路の第３実施形態を示す等価回路図 ゲート駆動回路の第４実施形態を示す等価回路図 ゲート駆動回路の第５実施形態を示す等価回路図 ゲート駆動回路の第６実施形態を示す等価回路図 ゲート駆動回路の第７実施形態を示す等価回路図 ゲート駆動回路の第８実施形態を示す等価回路図 ゲート駆動回路の第９実施形態を示す等価回路図
＜参考例＞
以下では、本発明の説明に先立って、これと対比すべきゲート駆動回路の一参考例を紹介する。図１は、ゲート駆動回路の一参考例を示す等価回路図である。本参考例のゲート駆動回路１０は、ディスクリートのスイッチ素子２０を駆動するためのアナログ回路であり、駆動部ＤＲＶ１と、外付けゲート抵抗Ｒｇ（ｏｎ）と、放電抵抗Ｒｇｏとを有する。
駆動部ＤＲＶ１は、これに入力される制御信号の論理レベルに応じて、その出力端子から２値の電圧（電源電圧ＶＣＣまたは接地電圧ＧＮＤ）を出力することにより、スイッチ素子２０のゲート端子を電圧駆動する。
外付けゲート抵抗Ｒｇ（ｏｎ）は、駆動部ＤＲＶ１の出力端子とスイッチ素子２０のゲート端子との間に接続されている。放電抵抗Ｒｇｏは、スイッチ素子２０のゲート端子とグランド（ＧＮＤ）との間に接続されている。なお、外付けゲート抵抗Ｒｇ（ｏｎ）と放電抵抗Ｒｇｏは、Ｒｇ（ｏｎ）＜＜Ｒｇｏの関係にある。
スイッチ素子２０は、ゲート駆動回路１０によりスイッチングされる半導体スイッチ素子であり、ここでは、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＭ１が用いられている。
なお、本図で等価的に示したように、トランジスタＭ１のゲート・ソース間には、ゲート・ソース間寄生容量Ｃｇｓが付随しており、トランジスタＭ１のゲート・ドレイン間には、ゲート・ドレイン間寄生容量Ｃｇｄが付随している。トランジスタＭ１の入力容量Ｃｉｓｓは、ゲート・ソース間寄生容量Ｃｇｓとゲート・ドレイン間寄生容量Ｃｇｄとの和（＝Ｃｇｓ＋Ｃｇｄ）として表すことができる。
また、トランジスタＭ１のゲートには、内部ゲート抵抗Ｒｉｎが付随しており、トランジスタＭ１のドレイン・ソース間には、図示の極性でボディダイオードＤ１が付随している。また、トランジスタＭ１には、寄生インダクタンスも付随しているが、ここでは、図示の便宜上、その描写及び説明を割愛する。
スイッチ素子２０各部の電圧や電流について、Ｖｇｓはゲート・ソース間電圧、Ｖｇｓ（ｒｅａｌ）はゲート・ソース間寄生容量Ｃｇｓの両端間電圧、Ｖｄｓはドレイン・ソース間電圧、Ｉｄはドレイン電流、Ｉｇはゲート電流をそれぞれ示している。なお、ゲート電流Ｉｇが流れているときには、内部ゲート抵抗Ｒｉｎの両端間に電圧が（＝Ｉｇ×Ｒｉｎ）が生じるので、Ｖｇｓ≠Ｖｇｓ（ｒｅａｌ）となる。一方、ゲート電流Ｉｇが流れていないときには、内部ゲート抵抗Ｒｉｎの両端間電圧がゼロ値となるので、寄生インダクタンスを無視するとＶｇｓ＝Ｖｇｓ（ｒｅａｌ）となる。
図２は、本参考例におけるスイッチ素子２０のターンオン過渡特性を示すスイッチング波形図である。本図中の実線はゲート・ソース間電圧Ｖｇｓ、小破線はドレイン・ソース間電圧Ｖｄｓ、大破線はドレイン電流Ｉｄをそれぞれ示している。また、横軸の一目盛は１００ｎｓ／ｄｉｖであり、縦軸の一目盛は、Ｖｇｓが５Ｖ／ｄｉｖ、Ｖｄｓが２００Ｖ／ｄｉｖ、Ｉｄが２０Ａ／ｄｉｖである。
なお、本図では、スイッチ素子２０として高耐圧のＳｉＣ−ＭＯＳＦＥＴ（定格１２００Ｖ）を用い、これに誘導負荷（コイルなど）を接続したアプリケーションにおいて、ＶＣＣ＝１８Ｖ、Ｒｇ（ｏｎ）＝０．０１Ω、Ｒｇｏ＝４．７ｋΩという条件（＝Ｒｇ（ｏｎ）を限界まで下げることにより、スイッチング速度を高めた条件）の下で、スイッチ素子２０をターンオンしたときの過渡特性が描写されている。
上記の諸条件下において、スイッチ素子２０のターンオン期間Ｔ１０（＝スイッチ素子２０がオフ状態からオン状態に切り替わるまでの所要期間）は、ほぼ２６０ｎｓとなることが実測で確認された。以下では、このターンオン期間Ｔ１０を時系列順に３つの期間Ｔ１１〜Ｔ１３に大別して、それぞれの詳細な説明を行う。
まず、期間Ｔ１１について説明する。期間Ｔ１１は、Ｖｇｓ（ｒｅａｌ）＜Ｖｔｈ（ただしＶｔｈはトランジスタＭ１のオンスレッショルド電圧）が成立している期間に相当する。この期間Ｔ１１には、ドレイン電流Ｉｄがゼロ値に維持されたまま、ゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ（ｒｅａｌ））が所定の時定数τ（＝（Ｒｇ（ｏｎ）＋Ｒｉｎ）×Ｃｉｓｓ）で増加していく。
次に、期間Ｔ１２について説明する。期間Ｔ１２は、Ｖｔｈ≦Ｖｇｓ（ｒｅａｌ）＜Ｖｐ（ただしＶｐはトランジスタＭ１のドレイン電流Ｉｄの定常値におけるプラトー電圧）が成立している期間に相当する。ここでドレイン電流Ｉｄの定常値とはスイッチング前に誘導負荷に流れていた電流値のことを指す。 この期間Ｔ１２には、ドレイン・ソース間電圧Ｖｄｓが保持されつつ、ドレイン電流Ｉｄが増加していく。なお、期間Ｔ１２は、ドレイン電流Ｉｄが定常値に達した時点で満了する。
ここで、ＳｉＣ−ＭＯＳＦＥＴは、その相互コンダクタンスがＳｉ−ＭＯＳＦＥＴの相互コンダクタンスよりも一般的に小さく、ドレイン電流Ｉｄが大きくなるほどプラトー電圧Ｖｐが高くなる傾向を示す。この点について、図３を参照しながら詳細に説明する。
図３は、縦軸をドレイン電流Ｉｄとし、横軸をゲート・ソース間電圧ＶｇｓとしたＩｄ−Ｖｇｓ特性図である。なお、実線はＳｉＣ−ＭＯＳＦＥＴのＩｄ−Ｖｇｓ特性を示しており、一点鎖線はＳｉ−ＭＯＳＦＥＴのＩｄ−Ｖｇｓ特性を示している。
前述の通り、ＳｉＣ−ＭＯＳＦＥＴの相互コンダクタンスは、Ｓｉ−ＭＯＳＦＥＴの相互コンダクタンスよりも一般的に小さい。従って、ＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＭＯＳＦＥＴと比べて、Ｉｄ−Ｖｇｓ特性（実線）の傾き（＝ｄ（Ｉｄ）／ｄ（Ｖｇｓ））が小さくなる。
そのため、Ｓｉ−ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ（一点鎖線）は、ドレイン電流Ｉｄが変化しても殆ど変化しないが、ＳｉＣ−ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ（実線）は、ドレイン電流Ｉｄに応じて大きく変化する。
このように、ＳｉＣ−ＭＯＳＦＥＴでは、ドレイン電流Ｉｄが大きいほどプラトー電圧Ｖｐが高くなる。その結果、プラトー領域への遷移タイミング（＝期間Ｔ１２から期間Ｔ１３への遷移タイミング）が遅くなるので、スイッチ素子２０のターンオン期間Ｔ１０が長くなる。
図２に戻り、期間Ｔ１３（＝プラトー領域）について説明する。期間Ｔ１３は、Ｖｇｓ（ｒｅａｌ）＝Ｖｐ）が成立している期間に相当する。この期間Ｔ１３には、ゲート・ソース間電圧Ｖｇｓが保持されつつ、ドレイン・ソース間電圧Ｖｄｓが減少していく。
ここで、ＳｉＣ−ＭＯＳＦＥＴでは、前述の通り、ドレイン電流Ｉｄが大きいほどプラトー電圧Ｖｐが高くなるので、スイッチ素子２０に印加されているゲート・ソース間電圧Ｖｇｓ（＝ＶＣＣ）とプラトー電圧Ｖｐ（＝Ｖｇｓ（ｒｅａｌ））との差が小さくなる。その結果、ゲート電流Ｉｇ（＝（Ｖｇｓ−Ｖｐ）／（Ｒｇ（ｏｎ）＋Ｒｉｎ））が減少するので、ゲート・ドレイン間寄生容量Ｃｇｄの充電時間が長くなり、期間Ｔ１３（延いてはターンオン期間Ｔ１０）が長くなる。特に、内部ゲート抵抗Ｒｉｎが大きいほど、ゲート電流Ｉｇが小さくなるので、上記の期間Ｔ１２及びＴ１３が長くなる。
例えば、スイッチ素子２０をスイッチング電源に適用する場合、スイッチ素子２０の高周波駆動は受動素子の小型化に繋がるが、スイッチ素子２０のターンオン期間Ｔ１０およびターンオフ期間（ゲート・ソース間電圧Ｖｇｓが下がり始めてからドレイン電流Ｉｄが０Ａに到達するまでの時間）が長いほど、スイッチング損失が増大してしまったり、大きなデッドタイムの確保が必要になったりするので、スイッチ素子２０の高周波駆動を行うためには、スイッチ素子２０の高速スイッチングを実現することが極めて重要となる。
なお、スイッチ素子２０のターンオン時に印加されるゲート・ソース間電圧Ｖｇｓを高めてやれば、ゲート電流Ｉｇが増えるので、期間Ｔ１２及びＴ１３（延いてはターンオン期間Ｔ１０）を短縮することができる。しかしながら、素子破壊防止の観点から、スイッチ素子２０の定常オン状態において、ＤＣ定格電圧（例えば２２Ｖ）よりも高いゲート・ソース間電圧Ｖｇｓをスイッチ素子２０に印加し続けることはできない。
そこで、以下に説明する実施形態では、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓをターンオンの瞬間だけ一時的に高めることにより、高速スイッチングを実現することのできるゲート駆動回路１０について提案する。
＜第１実施形態＞
図４は、ゲート駆動回路１０の第１実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、先出の参考例（図１）と同様、電圧駆動型のスイッチ素子２０（例えばＳｉＣ−ＭＯＳＦＥＴ）を駆動するためのアナログ回路であり、先に説明した駆動部ＤＲＶ１のほか、スイッチ素子２０のゲート端子に対して直列に接続されたコンデンサＣｇとゲート駆動電圧源Ｖ１を有する。
駆動部ＤＲＶ１は、これに入力されるパルス制御信号の論理レベルに応じて、その出力端子から２値のパルス電圧（ゲート駆動電圧（ＶＣＣ＋α）または接地電圧ＧＮＤ）を出力することにより、スイッチ素子２０のゲート端子を電圧駆動する。
コンデンサＣｇは、駆動部ＤＲＶ１の出力端子とスイッチ素子２０のゲート端子との間に接続されている。特に、本実施形態のゲート駆動回路１０は、電圧駆動型のスイッチ素子２０を駆動対象としており、スイッチ素子２０の定常オン状態においてゲート電流Ｉｇを流し続ける必要はない。従って、スイッチ素子２０のゲート端子に直接接続される必須の回路素子としては、コンデンサＣｇのみで足りる。
なお、定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される電圧は、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比によって決まる。そのため、コンデンサＣｇについては、定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される電圧がＤＣ定格電圧以下になるように、その素子設計を行うことが望ましい。ＳｉＣ−ＭＯＳＦＥＴを例に挙げると、そのゲート・ソース間寄生容量Ｃｇｓの容量値が２ｎＦ程度であることに鑑み、コンデンサＣｇが例えば３０ｎＦ程度の容量値を持つように設計することが望ましい。
ゲート駆動電圧源Ｖ１は、駆動部ＤＲＶ１に対して電源電圧ＶＣＣ（例えば１８Ｖ）よりも高いゲート駆動電圧（ＶＣＣ＋α）（例えば２３Ｖ）を供給する。
より詳細に述べると、スイッチ素子２０の定常オン状態においてゲート・ソース間寄生容量Ｃｇｓの両端間に印加される電圧をＶｘとし、ゲート駆動電圧源Ｖ１とスイッチ素子２０のゲート端子との間に介在する回路素子のうち、コンデンサＣｇ以外の回路素子（駆動部ＤＲＶ１の出力段を形成する上側トランジスタなど）に印加される電圧をＶｙとした場合、ゲート駆動電圧源Ｖ１は、ゲート駆動電圧（ＶＣＣ＋α）として、上記両電圧の和（＝Ｖｘ＋Ｖｙ）よりも実質的に高い電圧を供給すればよい。
すなわち、ゲート駆動電圧源Ｖ１では、スイッチ素子２０の定常オン状態においても、コンデンサＣｇの両端間電圧が実質的にゼロ値とならないように、ゲート駆動電圧（ＶＣＣ＋α）の電圧値を適宜設定しておけばよい。
なお、従来のゲート駆動回路では、ゲート抵抗（図１のＲｇ（ｏｎ）を参照）と並列にスピードアップコンデンサを接続して用いることも多い。しかしながら、スイッチ素子の定常オン状態では、ゲート抵抗にゲート電流が流れなくなるので、スピードアップコンデンサの両端間電圧はゼロ値となる。この点において、上記のコンデンサＣｇと従来のスピードアップコンデンサとは、全くの別物であると言える。もちろん、スピードアップコンデンサの両端間電圧は、リーク電流などの影響により完全にゼロ値とはならないが、これについては、実質的にゼロ値とみなすことができる。
さて、上記構成から成るゲート駆動回路１０を用いて、スイッチ素子２０のスイッチング駆動を行う場合、スイッチ素子２０のターンオン直後には、ゲート駆動電圧源Ｖ１からコンデンサＣｇを介してゲート電流Ｉｇが流れる。ここで、動作開始時にはコンデンサＣｇの両端間には電圧が掛かっていないため、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓとして、ゲート駆動電圧（ＶＣＣ＋α）がほぼそのまま印加される。その結果、ゲート入力容量Ｃｉｓｓがゲート駆動電圧（ＶＣＣ＋α）を用いて充電されるので、スイッチ素子２０を高速にターンオンすることが可能となる。
その後、スイッチ素子２０が定常オン状態（＝ゲート電流Ｉｇが流れない状態）に至ると、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ（ｒｅａｌ））は、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比で定まる電圧値に収束する。
例えば、スイッチ素子２０の定常オン状態では、ゲート・ソース間寄生容量Ｃｇｓの両端間に電源電圧ＶＣＣが掛かり、コンデンサＣｇの両端間に電圧αが掛かるように、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比を適宜設定しておけばよい。
図５は、上記で説明したＶｇｓ及びＶｇｓ（ｒｅａｌ）のターンオン挙動を示す電圧波形図である。なお、本図中の破線は、ゲート・ソース間電圧Ｖｇｓのターンオン挙動を示しており、実線はゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ）のターンオン挙動を示している。
先にも述べたように、スイッチ素子２０のターンオン直後には、ゲート・ソース間電圧Ｖｇｓとしてゲート駆動電圧（ＶＣＣ＋α）がほぼそのまま印加される。一方、ゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ）は、ゼロ値から上昇していく。その後、スイッチ素子２０が定常オン状態に至ると、両電圧はいずれも電源電圧ＶＣＣに収束する。
このように、本実施形態のゲート駆動回路１０であれば、回路規模の増大や複雑なコントロールを要することなく、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓをターンオンの瞬間だけ一時的に高めることができる。従って、極めて簡易な構成によりスイッチ素子２０の高速スイッチングを実現することが可能となる。
なお、スイッチ素子２０のゲート・ソース間には、素子破壊防止の観点から、ＤＣ定格電圧ＶＡ（＝定常的な印加が許容される電圧）と、サージ定格電圧ＶＢ（＝瞬時的な印加が許容される電圧）が定められている。これを鑑みると、ゲート駆動電圧（ＶＣＣ＋α）は、ＤＣ定格電圧ＶＡよりも高く、サージ定格電圧ＶＢよりも低い電圧値（ＶＡ＜（ＶＣＣ＋α）＜ＶＢ）に設定することが望ましい。例えば、ＶＡ＝２２Ｖであり、ＶＢ＝２６Ｖである場合には、（ＶＣＣ＋α）＝２３〜２５Ｖに設定すればよい。
また、スイッチ素子２０の定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される両端間電圧Ｖｇｓ（ｒｅａｌ）（例えばＶｇｓ（ｒｅａｌ）＝ＶＣＣ）については、上記のＤＣ定格電圧ＶＡよりも低く、かつ、スイッチ素子２０のオン抵抗値を十分に低減することのできる電圧値（例えば１８Ｖ）に設定しておけばよい。
このような設定を行うことにより、スイッチ素子２０の定格動作範囲内で、そのスイッチング速度をできるだけ高めることが可能となる。
図６は、第１実施形態におけるスイッチ素子２０のターンオン過渡特性を示すスイッチング波形図である。先の図２と同様、本図中の実線はゲート・ソース間電圧Ｖｇｓ、小破線はドレイン・ソース間電圧Ｖｄｓ、大破線はドレイン電流Ｉｄをそれぞれ示している。また、横軸の一目盛は１００ｎｓ／ｄｉｖであり、縦軸の一目盛は、Ｖｇｓが５Ｖ／ｄｉｖ、Ｖｄｓが２００Ｖ／ｄｉｖ、Ｉｄが２０Ａ／ｄｉｖである。
なお、本図では、スイッチ素子２０として高耐圧のＳｉＣ−ＭＯＳＦＥＴ（定格１２００Ｖ）を用い、これに誘導負荷（コイルなど）を接続したアプリケーションにおいて、（ＶＣＣ＋α）＝２３Ｖ、Ｃｇ＝３０ｎＦという条件の下で、スイッチ素子２０をターンオンしたときの過渡特性が描写されている。
また、本図のターンオン期間Ｔ２０は、時系列順に３つの期間Ｔ２１〜Ｔ２３に大別されているが、この点については、図２のターンオン期間Ｔ１０と同様であり、本図の期間Ｔ２１〜Ｔ２３は、図２の期間Ｔ１１〜Ｔ１３にそれぞれ対応している。
上記の諸条件下において、スイッチ素子２０のターンオン期間Ｔ２０は、ほぼ２３５ｎｓとなることが実測で確認された。すなわち、第１実施形態のゲート駆動回路１０によれば、先出の参考例（図１及び図２を参照）と比べて、スイッチ素子２０のターンオン期間を１０％短縮することが可能となる（Ｔ１０＝２６０ｎｓ→Ｔ２０＝２３５ｎｓ）。
なお、上記ではスイッチ素子２０としてＳｉＣ−ＭＯＳＦＥＴを用いた例を挙げたが、先述の効果はスイッチ素子２０の材質やデバイス構造を問うものではなく、例えば、Ｓｉ−ＭＯＳＦＥＴやＳｉ−ＩＧＢＴ［insulated gate bipolar transistor］、ＳｉＣ−ＩＧＢＴについても、同様にスイッチング速度の向上が見込まれ、電圧駆動型のスイッチ素子を駆動対象とするゲート駆動回路全般に広く適用することができる。ＩＧＢＴを駆動対象とする場合には、上記説明中におけるトランジスタＭ１の端子名として、「ソース」を「エミッタ」と読み替えるとともに、「ドレイン」を「コレクタ」と読み替えればよい。
ただし、先にも述べた通り、ＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＭＯＳＦＥＴよりも相互コンダクタンスが小さく、ドレイン電流Ｉｄの大きいアプリケーションでは、そのターンオン期間が長くなることから、上記構成によるスイッチング速度の向上効果が高いと考えられる。これを鑑みると、本実施形態の構成は、特に、ＳｉＣベースのスイッチ素子を駆動するゲート駆動回路に好適であると言える。
＜第２実施形態＞
図７は、ゲート駆動回路の第２実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１実施形態（図４）をベースとしつつ、放電部ＤＣＨＧ１をさらに有する。放電部ＤＣＨＧ１は、コンデンサＣｇに並列接続されており、スイッチ素子２０のターンオフ時に、コンデンサＣｇの電荷を放電する。このような構成とすることにより、スイッチ素子２０をターンオフする際、スイッチ素子２０のゲート端子に負電圧が掛からないようにしたり、スイッチ素子２０のゲート端子に印加される電圧を必要に応じて調整したりすることが可能となる。
＜第３実施形態＞
図８は、ゲート駆動回路の第３実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図７）をベースとしつつ、放電部ＤＣＨＧ１として抵抗Ｒｇを含むとともに、スイッチ素子２０のゲート・ソース間に接続された抵抗Ｒｇｓをさらに有する。
このとき、抵抗Ｒｇ及びＲｇｓについて、それぞれの抵抗値がＲｇ＜Ｒｇｓとなるように調整しておけば、スイッチ素子２０の定常オン状態時に印加されるゲート・ソース間電圧Ｖｇｓの大部分をゲート・ソース間寄生容量Ｃｇｓの両端間に印加することができる。また、この構成を取ることによりターンオン時にコンデンサＣｇに蓄えられた電荷が、ターンオフ時にゲートに対してスイッチングの瞬間だけ負バイアスを印加させることも可能になり、ターンオンだけでなくターンオフのスイッチング高速化も可能になる。ターンオフ時のプラトー領域では、ゲート・ソース間寄生容量Ｃｇｓに印加される電圧はＶｐ（＞Ｖｔｈ）であって負にはなりえないため、この効果は負側のゲート・ソース間ＤＣ定格電圧がゼロに近く、定常的に大きな負バイアス印加が掛けられないようなデバイスに対して大きな影響を及ぼす。
特に、Ｒｇ、Ｒｇｓ＞＞Ｒｉｎが成立し、回路上でＲｉｎが実質的に無視できる場合には、Ｃｇ：（Ｃｇ＋Ｃｇｓ）＝（Ｒｇ／／Ｒｇｓ）：Ｒｇという関係が成立するように、各回路素子の物性値を調整しておくことにより、スイッチ素子２０の駆動条件（駆動周波数など）に依ることなく、また、各回路定数のアンバランスに起因する不要な電圧変動を起こすことなく、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量分圧比を一定とすることができる。なお、Ｒｇ、Ｒｇｓ＞＞Ｒｉｎが成立しない場合でも、ＲｉｎとＣｇｓを考慮してＲｇ、Ｒｇｓ、Ｃｇを適宜調整することにより、同様の効果を得ることができる。
例えば、Ｃｇｓ＝２ｎＦ、Ｃｇ＝３０ｎＦである場合には、Ｒｇ＝１ｋΩ、Ｒｇｓ＝１５ｋΩとしておくことにより、スイッチ素子２０の駆動条件に依らず、その定常オン状態において、ゲート・ソース間寄生容量Ｃｇｓの両端間に電源電圧ＶＣＣが掛かり、コンデンサＣｇの両端間に電圧αが掛かるようになる。
＜第４実施形態＞
図９は、ゲート駆動回路の第４実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図７）をベースとしつつ、放電部ＤＣＨＧ１としてスイッチＳＷを含む。このような構成によれば、スイッチ素子２０のターンオフ時以外には、スイッチＳＷをオフ状態としておくことにより、コンデンサＣｇに蓄えられた電荷を放電せずに維持する一方、スイッチ素子２０のターンオフ時には、スイッチＳＷをオン状態に切り替えることにより、コンデンサＣｇに蓄えられた電荷を速やかに放電することが可能となる。
＜第５実施形態＞
図１０は、ゲート駆動回路の第５実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図７）をベースとしつつ、駆動部ＤＲＶ２をさらに有する。また、これらの回路素子追加に伴い、駆動部ＤＲＶ１の動作についても一部変更が加えられている。
駆動部ＤＲＶ１は、これに入力される制御信号の論理レベルに応じて、その出力状態を第１状態（＝（ＶＣＣ＋α）出力状態）と第２状態（＝Ｈｉ−Ｚ状態）との間で切り替える。また、駆動部ＤＲＶ２は、これに入力される反転制御信号（＝制御信号の論理反転信号に相当）の論理レベルに応じて、その出力状態を第１状態（＝Ｈｉ−Ｚ状態）と第２状態（＝ＶＥＥ出力状態）との間で切り替える。なお、このような動作を実現する駆動部ＤＲＶ１及びＤＲＶ２としては、３ステートバッファや３ステートインバータなどを用いることができる。
ゲート駆動電圧源Ｖ２は、駆動部ＤＲＶ２に対して負側のゲート駆動電圧ＶＥＥ（例えば−２Ｖ）を供給する。なお、負側のゲート駆動電圧ＶＥＥについては、ゲート・ソース間の負側ＤＣ定格電圧＜ＶＥＥ≦ＧＮＤを満たしていればよい。
このような構成を採用することより、ターンオン用駆動経路とターンオフ用駆動経路を分けることができるので、スイッチ素子２０のターンオフ時におけるゲート・ソース間電圧Ｖｇｓを正側のゲート駆動電圧（ＶＣＣ＋α）に依らない電圧値（すなわち−αではない電圧値）に設定することができる。これにより、大きな逆バイアスの印加を防止することができるので、負側ＤＣ定格電圧を考慮したゲート電圧駆動を行うことが可能となる。
＜第６実施形態＞
図１１は、ゲート駆動回路の第６実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第５実施形態（図１０）をベースとしつつ、放電部ＤＣＨＧ２をさらに有する。放電部ＤＣＨＧ２は、駆動部ＤＲＶ２の出力端子とスイッチ素子２０のゲート端子との間に接続されている。
このような構成を採用することより、ターンオフ時の放電条件をターンオン時とは切り分けて設計することができるようになる。
＜第７実施形態＞
図１２は、ゲート駆動回路の第７実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図１１）をベースとしつつ、放電部ＤＣＨＧ２としてコンデンサＣｇ２を含む。このように、放電部ＤＣＨＧ２がコンデンサＣｇ２であれば、スイッチ素子２０のターンオフ動作についても高速化することが可能となる。
＜第８実施形態＞
図１３は、ゲート駆動回路の第８実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図１１）をベースとしつつ、放電部ＤＣＨＧ２として抵抗Ｒｇ２を含む。このように、スイッチ素子２０のターンオフ動作を高速化する必要がない場合には、放電部ＤＣＨＧ２として抵抗Ｒｇ２を用いることも可能である。
＜第９実施形態＞
図１４は、ゲート駆動回路の第９実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図１１）をベースとしつつ、駆動部ＤＲＶ１及びＤＲＶ２として、スイッチＳＷ１及びＳＷ２を含む。
先にも述べたように、駆動部ＤＲＶ１は、これに入力される制御信号に応じて、その出力状態を第１状態（＝（ＶＣＣ＋α）出力状態）と第２状態（＝Ｈｉ−Ｚ状態）との間で切り替えることができれば足りる。従って、ゲート駆動電圧源Ｖ１とコンデンサＣｇ及び放電部ＤＣＨＧ１との間でオン／オフされるスイッチＳＷ１を用いることにより、駆動部ＤＲＶ１を簡易に実現することが可能となる。
同様に、駆動部ＤＲＶ２は、これに入力される反転制御信号に応じて、その出力状態を第１状態（＝Ｈｉ−Ｚ状態）と第２状態（＝ＶＥＥ出力状態）との間で切り替えることができれば足りる。従って、ゲート駆動電圧源Ｖ２と放電部ＤＣＨＧ２との間でオン／オフされるスイッチＳＷ２を用いることにより、駆動部ＤＲＶ２を簡易に実現することが可能となる。
＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されているゲート駆動回路は、例えば、スイッチング電源やモータドライバなどのスイッチ素子を駆動する手段として用いられるものであり、民生機器や産業機械などの様々な分野で広く利用することが可能である。
１０ ゲート駆動回路
２０ スイッチ素子
Ｖ１、Ｖ２ ゲート駆動電圧源
ＤＲＶ１、ＤＲＶ２ 駆動部
Ｒｇ（ｏｎ） 外付けゲート抵抗
Ｒｇｏ 放電抵抗
Ｍ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒｉｎ 内部ゲート抵抗
Ｃｇｓ ゲート・ソース間寄生容量
Ｃｇｄ ゲート・ドレイン間寄生容量
Ｄ１ ボディダイオード
Ｃｇ、Ｃｇ２ コンデンサ
ＤＣＨＧ１、ＤＣＨＧ２ 放電部
Ｒｇ、Ｒｇｓ、Ｒｇ２ 抵抗
ＳＷ、ＳＷ１、ＳＷ２ スイッチ

Claims (8)

  1. 電圧駆動型であるスイッチ素子のゲート端子に直列接続された第１コンデンサ及び第１ゲート駆動電圧源を有し、
    前記第１ゲート駆動電圧源は、第１ゲート駆動電圧として、前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧と、前記第１ゲート駆動電圧源と前記スイッチ素子のゲート端子との間に介在する回路素子のうち前記第１コンデンサ以外の回路素子に印加される電圧との和よりも高い電圧を供給し、
    前記第１ゲート駆動電圧は、前記スイッチ素子のゲート・ソース（エミッタ）間のＤＣ定格電圧よりも高く、前記スイッチ素子のゲート・ソース（エミッタ）間のサージ定格電圧よりも低い電圧値であり、
    前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧は、前記ＤＣ定格電圧よりも低くなるように調整されており、
    前記第１コンデンサに並列接続されて前記スイッチ素子のオフ時に前記第１コンデンサを放電する第１放電部をさらに有し、
    前記第１放電部は第１抵抗を含み、
    前記スイッチ素子のゲート・ソース（エミッタ）間に接続された第２抵抗をさらに有し、
    前記第１コンデンサの容量値をＣｇとし、前記スイッチ素子の定常オン状態におけるゲート・ソース（エミッタ）間寄生容量の容量値をＣｇｓとし、前記第１抵抗の抵抗値をＲｇとし、前記第２抵抗の抵抗値をＲｇｓとしたときに、Ｃｇ：（Ｃｇ＋Ｃｇｓ）＝（Ｒｇ／／Ｒｇｓ）：Ｒｇという関係が成立することを特徴とするゲート駆動回路。
  2. 電圧駆動型であるスイッチ素子のゲート端子に直列接続された第１コンデンサ及び第１ゲート駆動電圧源を有し、
    前記第１ゲート駆動電圧源は、第１ゲート駆動電圧として、前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧と、前記第１ゲート駆動電圧源と前記スイッチ素子のゲート端子との間に介在する回路素子のうち前記第１コンデンサ以外の回路素子に印加される電圧との和よりも高い電圧を供給し、
    前記第１ゲート駆動電圧は、前記スイッチ素子のゲート・ソース（エミッタ）間のＤＣ定格電圧よりも高く、前記スイッチ素子のゲート・ソース（エミッタ）間のサージ定格電圧よりも低い電圧値であり、
    前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧は、前記ＤＣ定格電圧よりも低くなるように調整されており、
    前記第１コンデンサに並列接続されて前記スイッチ素子のオフ時に前記第１コンデンサを放電する第１放電部をさらに有し、
    前記第１放電部はスイッチを含むことを特徴とするゲート駆動回路。
  3. 前記第１放電部の前記第１ゲート駆動電圧源側に接続された第２ゲート駆動電圧源をさらに有することを特徴とする請求項１または請求項２に記載のゲート駆動回路。
  4. 電圧駆動型であるスイッチ素子のゲート端子に直列接続された第１コンデンサ及び第１ゲート駆動電圧源を有し、
    前記第１ゲート駆動電圧源は、第１ゲート駆動電圧として、前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧と、前記第１ゲート駆動電圧源と前記スイッチ素子のゲート端子との間に介在する回路素子のうち前記第１コンデンサ以外の回路素子に印加される電圧との和よりも高い電圧を供給し、
    前記第１ゲート駆動電圧は、前記スイッチ素子のゲート・ソース（エミッタ）間のＤＣ定格電圧よりも高く、前記スイッチ素子のゲート・ソース（エミッタ）間のサージ定格電圧よりも低い電圧値であり、
    前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧は、前記ＤＣ定格電圧よりも低くなるように調整されており、
    前記第１コンデンサに並列接続されて前記スイッチ素子のオフ時に前記第１コンデンサを放電する第１放電部をさらに有し、
    前記第１放電部の前記第１ゲート駆動電圧源側に接続された第２ゲート駆動電圧源をさらに有することを特徴とするゲート駆動回路。
  5. 第１端が前記スイッチ素子のゲート端子に接続された第２放電部と、
    前記第２放電部の第２端側に接続された第２ゲート駆動電圧源と、
    をさらに有することを特徴とする請求項１または請求項２に記載のゲート駆動回路。
  6. 電圧駆動型であるスイッチ素子のゲート端子に直列接続された第１コンデンサ及び第１ゲート駆動電圧源を有し、
    前記第１ゲート駆動電圧源は、第１ゲート駆動電圧として、前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧と、前記第１ゲート駆動電圧源と前記スイッチ素子のゲート端子との間に介在する回路素子のうち前記第１コンデンサ以外の回路素子に印加される電圧との和よりも高い電圧を供給し、
    前記第１ゲート駆動電圧は、前記スイッチ素子のゲート・ソース（エミッタ）間のＤＣ定格電圧よりも高く、前記スイッチ素子のゲート・ソース（エミッタ）間のサージ定格電圧よりも低い電圧値であり、
    前記スイッチ素子の定常オン状態において前記スイッチ素子のゲート・ソース（エミッタ）間寄生容量に印加される電圧は、前記ＤＣ定格電圧よりも低くなるように調整されており、
    前記第１コンデンサに並列接続されて前記スイッチ素子のオフ時に前記第１コンデンサを放電する第１放電部をさらに有し、
    第１端が前記スイッチ素子のゲート端子に接続された第２放電部と、
    前記第２放電部の第２端側に接続された第２ゲート駆動電圧源と、
    をさらに有することを特徴とするゲート駆動回路。
  7. 前記第２放電部は第２コンデンサを含むことを特徴とする請求項５または請求項６に記載のゲート駆動回路。
  8. 前記第２放電部は第３抵抗を含むことを特徴とする請求項５または請求項６に記載のゲート駆動回路。
JP2016067602A 2016-03-30 2016-03-30 ゲート駆動回路 Active JP6842837B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016067602A JP6842837B2 (ja) 2016-03-30 2016-03-30 ゲート駆動回路
US15/474,223 US10917080B2 (en) 2016-03-30 2017-03-30 Gate drive circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016067602A JP6842837B2 (ja) 2016-03-30 2016-03-30 ゲート駆動回路

Publications (2)

Publication Number Publication Date
JP2017183979A JP2017183979A (ja) 2017-10-05
JP6842837B2 true JP6842837B2 (ja) 2021-03-17

Family

ID=59959820

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016067602A Active JP6842837B2 (ja) 2016-03-30 2016-03-30 ゲート駆動回路

Country Status (2)

Country Link
US (1) US10917080B2 (ja)
JP (1) JP6842837B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220146566A1 (en) * 2019-04-08 2022-05-12 Rohm Co., Ltd. Method of measuring a device parameter

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019116825A1 (ja) 2017-12-12 2019-06-20 ローム株式会社 ゲート駆動回路
US11011970B2 (en) 2017-12-12 2021-05-18 Rohm Co., Ltd. Gate drive circuit
FR3089719B1 (fr) * 2018-12-05 2021-04-02 Commissariat Energie Atomique Convertisseur de puissance de classe Phi-2 comprenant un circuit auto-oscillant de commande de commutation
JP7337618B2 (ja) * 2019-09-17 2023-09-04 株式会社東芝 半導体装置
FR3105657B1 (fr) * 2019-12-20 2022-12-16 Valeo Systemes De Controle Moteur Système d’interrupteurs et convertisseur de tension comportant un tel système

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS484142B1 (ja) 1968-12-20 1973-02-06
JPH0378313A (ja) * 1989-08-21 1991-04-03 Seiko Epson Corp Ｍｏｓ―電界効果トランジスタ駆動回路
JP2000216671A (ja) * 1999-01-27 2000-08-04 Hitachi Ltd Ｍｏｓｆｅｔの駆動回路
FI116109B (fi) * 2004-05-10 2005-09-15 Abb Oy Puolijohdekomponentin ohjauskytkentä
JP4804142B2 (ja) 2005-12-21 2011-11-02 東洋電機製造株式会社 高速ゲート駆動回路
US8624636B2 (en) * 2006-05-22 2014-01-07 Brillouin Energy Corp. Drive circuit and method for semiconductor devices
JP2008235952A (ja) * 2007-03-16 2008-10-02 Furukawa Electric Co Ltd:The デプレッション型スイッチング素子の駆動回路
JP2009200891A (ja) 2008-02-22 2009-09-03 Fuji Electric Holdings Co Ltd ゲート駆動回路
US7977721B2 (en) * 2008-04-30 2011-07-12 Agere Systems Inc. High voltage tolerant metal-oxide-semiconductor device
JP2010051165A (ja) 2008-07-24 2010-03-04 Panasonic Corp 半導体装置のゲート駆動回路及びそれを用いた電力変換装置
NZ596253A (en) * 2009-05-11 2014-02-28 Power Integrations Inc Gate driver for enhancement-mode and depletion-mode wide bandgap semiconductor jfets
JP5840975B2 (ja) * 2012-02-22 2016-01-06 三菱電機株式会社 ゲート駆動回路
WO2014068352A2 (en) * 2012-10-31 2014-05-08 Freescale Semiconductor, Inc. Method and apparatus for driving a power transistor gate
US20160056813A1 (en) * 2013-03-15 2016-02-25 Avago Technologies General Ip (Singapore) Pte. Ltd. Displacement current compensation circuit
KR101495334B1 (ko) * 2013-04-19 2015-02-24 주식회사 맵스 입력 절연형 스위칭 소자용 게이트 드라이버
JP2016040967A (ja) * 2014-08-12 2016-03-24 ニチコン株式会社 ゲート駆動回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220146566A1 (en) * 2019-04-08 2022-05-12 Rohm Co., Ltd. Method of measuring a device parameter
US11933836B2 (en) * 2019-04-08 2024-03-19 Rohm Co., Ltd. Method of measuring a device parameter

Also Published As

Publication number Publication date
JP2017183979A (ja) 2017-10-05
US10917080B2 (en) 2021-02-09
US20170288657A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
JP6842837B2 (ja) ゲート駆動回路
JP6934087B2 (ja) ゲート駆動回路
JP4804142B2 (ja) 高速ゲート駆動回路
CN107980199B (zh) 电源开关装置
CN104065251B (zh) 具有受控栅极放电电流的驱动器电路
US20200313537A1 (en) Gate Drive Circuit
US9831856B2 (en) Electronic drive circuit and method
CN110365324B (zh) 一种功率管栅极驱动电路
CN110943722B (zh) 驱动电路
US10666137B2 (en) Method and circuitry for sensing and controlling a current
JP2017168924A (ja) 半導体装置
JP2018007201A (ja) ゲート駆動回路
US20150358000A1 (en) Drive circuit and semiconductor apparatus
JP2008029155A (ja) 電圧駆動型素子の駆動回路
US9318973B2 (en) Driving device
CN105991052B (zh) 具有减小的反向恢复时间的整流器电路
JP2018074676A (ja) ゲート駆動回路
US6813169B2 (en) Inverter device capable of reducing through current
JP2021150532A (ja) 半導体装置
JP4830829B2 (ja) 絶縁ゲートトランジスタの駆動回路
US20230387912A1 (en) Driving circuit for switching element and switching circuit
WO2022200819A1 (ja) 駆動回路
JP2019057982A (ja) 半導体素子の駆動回路及び半導体素子の駆動方法
Shi et al. A Cost-efficient Hybrid Gate Driver For SiC MOSFETs and IGBTs
CN114696595A (zh) 驱动装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200707

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210222

R150 Certificate of patent or registration of utility model

Ref document number: 6842837

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250