JP6934087B2 - ゲート駆動回路 - Google Patents
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Description
題となる。
第1端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第2端が前記第1電圧よりも低い第2電圧の印加端に接続され、前記第1トランジスタと逆相駆動される第2トランジスタと;
第1端が前記第2電圧よりも高い第3電圧の印加端に接続され、第2端が第1整流素子を介して前記スイッチ素子のゲートに接続され、前記第1トランジスタと同相駆動される第3トランジスタと;
第1端が第2整流素子を介して前記スイッチ素子のゲートに接続され、第2端が前記第3電圧よりも低い第4電圧の印加端に接続され、前記第2トランジスタと同相駆動される第4トランジスタと;
を有し、
前記第1電圧が前記第3電圧よりも高くかつ前記第2電圧が前記第4電圧と等しい、又は、前記第2電圧が前記第4電圧よりも低くかつ前記第1電圧が前記第3電圧と等しい、若しくは、前記第1電圧が前記第3電圧よりも高くかつ前記第2電圧が前記第4電圧よりも低い構成としている(第1の構成)。
ス間に接続されたリーク抵抗をさらに有する構成としてもよい(第4の構成)。
第1端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第2端が前記第1電圧よりも低い第2電圧の印加端に接続され、前記第1トランジスタと逆相駆動される第2トランジスタと;
第1端が前記第1電圧よりも低くかつ前記第2電圧よりも高い第3電圧の印加端に接続され、第2端が第1整流素子を介して前記スイッチ素子のゲートに接続され、前記第1トランジスタと同相駆動される第3トランジスタ、若しくは、第1端が第2整流素子を介して前記スイッチ素子のゲートに接続され、第2端が前記第2電圧よりも高くかつ前記第1電圧よりも低い第4電圧の印加端に接続され、前記第2トランジスタと同相駆動される第4トランジスタの一方と;
を有する構成としている(第13の構成)。
図1は、本発明の一実施形態に係るゲート駆動回路の構成を示す回路図である。図1に示すゲート駆動回路1は、トランジスタ2を駆動する。ゲート駆動回路1と、トランジスタ2とから各種の電力変換装置(コンバータ、インバータ等)を構成することができる。トランジスタ2は、一例として、SiCを半導体材料として用いたnチャネル型MOSFETとしており、図1および後述する図2、図4A〜4D、図5A〜5D、図6、図7では、トランジスタ2の主な等価回路を示している。ここで、図9に、トランジスタ2のモデル図を示す。図9に示すように、トランジスタ2は、内部ゲート抵抗Rg、寄生容量であるゲート・ソース間容量Cgs、および寄生容量であるゲート・ドレイン間容量Cgdを含む。内部ゲート抵抗Rgは、ゲート・ソース間容量Cgsとゲート・ドレイン間容量Cgdとが接続される接続ノードとゲート端GTとの間に接続される。図1等に示したトランジスタ2では、内部ゲート抵抗Rgとともに、ゲート・ソース間容量Cgsとゲート・ドレイン間容量Cgdとの合成容量である入力容量Cissを示している。入力容量Cissは、入力側から見たトランジスタ2全体の容量である。
次に、上述した構成である本実施形態に係るゲート駆動回路1の動作について説明する。ここでは、図3のタイミングチャートを用いて説明する。図3は、トランジスタ2のターンオン時およびターンオフ時の動作に関するタイミングチャートである。図3において、上段から順に、ゲート駆動信号Q1a_g、ゲート駆動信号Q1b_g、ゲート駆動信号Q2_g、ゲート駆動信号Q3_g、インダクタ電流IL、ゲート電流Ig、出力電圧Vout、およびゲート電圧Vgを示す。
まず、トランジスタ2のターンオン時の動作について、図3および図4A〜図4Dを用いて説明する。ゲート駆動信号Q1a_gがLowでトランジスタQ1aがオフ、ゲート駆動信号Q2_gがHighでトランジスタQ2がオフ、ゲート駆動信号Q3_gがHighでトランジスタQ3がオンの状態で、タイミングt1において、ゲート駆動信号Q1b_gがLowからHighへ切替えられ、トランジスタQ1bがオンとされる。
次に、トランジスタ2のターンオフ時の動作について、図3および図5A〜図5Dを用いて説明する。ゲート駆動信号Q1b_gがLowでトランジスタQ1bがオフ、ゲート駆動信号Q2_gがLowでトランジスタQ2がオン、ゲート駆動信号Q3_gがLowでトランジスタQ3がオフの状態で、タイミングt4において、ゲート駆動信号Q1a_gがLowからHighへ切替えられ、トランジスタQ1aがオンとされる。
ここで、図2は、本発明との比較に用いる従来のゲート駆動回路の構成を示す回路図である。図2に示す従来のゲート駆動回路1’の構成は、図1に示した本実施形態に係るゲート駆動回路1の構成から、コンデンサC1,C2、トランジスタQ1a,Q1b、ダイオードD20,D30、およびインダクタLを除いた構成となる。
る値である。ゲート電流Igが流れ始めて、入力容量Cissの充電が開始される。これにより、ゲート電圧Vg(破線)は、ゼロから上昇を開始する。そして、充電が進んでゲート電圧Vgが電源電圧Vccに達すると、ゲート電流Igはゼロとなる。これにより、入力容量Cissの充電が完了する。
図6は、変形例に係るゲート駆動回路101の構成を示す回路図である。ゲート駆動回路101は、先述した図1の構成との相違点として、トランジスタQ1aの代わりにダイオードD40とし、ダイオードD30を設けない。
って、ゲート駆動回路101によれば、ターンオンのみ高速に行うことが要求される場合に、素子を簡略化してコストを低減することができる。
図8は、図9に示すトランジスタ2のターンオン時の各種波形を示すタイミングチャートである。図8は、ゲート電圧Vg、ドレイン電圧Vd、およびドレイン電流Idの時間的推移を示す。
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
以下では、本発明の説明に先立って、これと対比すべきゲート駆動回路の一参考例を紹介する。図11は、ゲート駆動回路の一参考例を示す等価回路図である。本参考例のゲート駆動回路10は、ディスクリートのスイッチ素子20を駆動するためのアナログ回路であり、駆動部DRV1と、外付けゲート抵抗Rg(on)と、放電抵抗Rgsとを有する。
ート端子との間に接続されている。放電抵抗Rgsは、スイッチ素子20のゲート端子とグランド(GND)との間に接続されている。なお、外付けゲート抵抗Rg(on)と放電抵抗Rgsは、Rg(on)<<Rgsの関係にある。
ンジスタM1が用いられている。
Vdsが保持されつつ、ドレイン電流Idが増加していく。なお、期間T12は、ドレイン電流Idが定常値に達した時点で満了する。
期間T10)を短縮することができる。しかしながら、素子破壊防止の観点から、スイッチ素子20の定常オン状態において、DC定格電圧(例えば22V)よりも高いゲート・ソース間電圧Vgsをスイッチ素子20に印加し続けることはできない。
図14は、ゲート駆動回路10の第1実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、先出の参考例(図11)と同様、電圧駆動型のスイッチ素子20(例えばSiC−MOSFET)を駆動するためのアナログ回路であり、先に説明した駆動部DRV1のほか、スイッチ素子20のゲート端子に対して直列に接続されたコンデンサCgとゲート駆動電圧源V1を有する。
は、上記のDC定格電圧VAよりも低く、かつ、スイッチ素子20のオン抵抗値を十分に低減することのできる電圧値(例えば18V)に設定しておけばよい。
GBTについても、同様にスイッチング速度の向上が見込まれ、電圧駆動型のスイッチ素子を駆動対象とするゲート駆動回路全般に広く適用することができる。IGBTを駆動対象とする場合には、上記説明中におけるトランジスタM1の端子名として、「ソース」を「エミッタ」と読み替えるとともに、「ドレイン」を「コレクタ」と読み替えればよい。
図17は、ゲート駆動回路の第2実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第1実施形態(図14)をベースとしつつ、放電部DCHG1をさらに有する。放電部DCHG1は、コンデンサCgに並列接続されており、スイッチ素子20のターンオフ時に、コンデンサCgの電荷を放電する。このような構成とすることにより、スイッチ素子20をターンオフする際、スイッチ素子20のゲート端子に負電圧が掛からないようにしたり、スイッチ素子20のゲート端子に印加される電圧を必要に応じて調整したりすることが可能となる。
図18は、ゲート駆動回路の第3実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第2実施形態(図17)をベースとしつつ、放電部DCHG1として抵抗Rgを含むとともに、スイッチ素子20のゲート・ソース間に接続された抵抗Rgsをさらに有する。
図19は、ゲート駆動回路の第4実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第2実施形態(図17)をベースとしつつ、放電部DCHG1としてスイッチSWを含む。このような構成によれば、スイッチ素子20のターンオフ時以外には、スイッチSWをオフ状態としておくことにより、コンデンサCgに蓄えられた電荷を放電せずに維持する一方、スイッチ素子20のターンオフ時には、スイッチSWをオン状態に切り替えることにより、コンデンサCgに蓄えられた電荷を速やかに放電することが可能となる。
図20は、ゲート駆動回路の第5実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第2実施形態(図17)をベースとしつつ、駆動部DRV2をさらに有する。また、これらの回路素子追加に伴い、駆動部DRV1の動作についても一部変更が加えられている。
RV1及びDRV2としては、3ステートバッファや3ステートインバータなどを用いることができる。
図21は、ゲート駆動回路の第6実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第5実施形態(図20)をベースとしつつ、放電部DCHG2をさらに有する。放電部DCHG2は、駆動部DRV2の出力端子とスイッチ素子20のゲート端子との間に接続されている。
図22は、ゲート駆動回路の第7実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第6実施形態(図21)をベースとしつつ、放電部DCHG2としてコンデンサCg2を含む。このように、放電部DCHG2がコンデンサCg2であれば、スイッチ素子20のターンオフ動作についても高速化することが可能となる。
図23は、ゲート駆動回路の第8実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第6実施形態(図21)をベースとしつつ、放電部DCHG2として抵抗Rg2を含む。このように、スイッチ素子20のターンオフ動作を高速化する必要がない場合には、放電部DCHG2として抵抗Rg2を用いることも可能である。
図24は、ゲート駆動回路の第9実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第6実施形態(図21)をベースとしつつ、駆動部DRV1及びDRV2として、スイッチSW1及びSW2を含む。
これまでに説明してきたように、第1〜第9実施形態のゲート駆動装置10であれば、簡易にスイッチ素子20の高速スイッチングを実現することが可能となる。ただし、容量比Cg:Cissがばらつくと、スイッチ素子20のゲート電圧(=トランジスタM1に付随するゲート・ソース間寄生容量Cgsの両端間電圧Vgs(real))がばらつくので、スイッチング損失の増大やゲート電圧の定格超えを生じるおそれがある。
図25は、ゲート駆動回路の第10実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、Pチャネル型MOS電界効果トランジスタQ1と、Nチャネル型MOS電界効果トランジスタQ2と、Pチャネル型MOS電界効果トランジスタQ3と、Nチャネル型MOS電界効果トランジスタQ4と、コンデンサCgと、ダイオードD1と、ダイオードD2と、を含む。なお、本図では、トランジスタQ1〜Q4として、いずれもMOS電界効果トランジスタを用いたが、これに限定されるものではない。
の印加端に接続されている。第3電圧V3は、スイッチ素子20の推奨動作電圧(=ゲート・ソース間電圧Vgs(real)の最大定格値よりも低い電圧、例えば18V)に設定しておくとよい。トランジスタQ3のドレインは、ダイオードD1(=第1整流素子に相当)のアノードに接続されている。ダイオードD1のカソードは、コンデンサCgの第2端に接続されている。トランジスタQ3のゲートは、制御信号S1の印加端に接続されている。従って、トランジスタQ3は、制御信号S1がローレベルであるときにオンし、制御信号S1がハイレベルであるときにオフする。
図である。なお、先出の図27と同じく、本図の上段には、ゲート・ソース間電圧Vgs(実線)及びVgs(real)(小破線)と充電電圧Vcg(大破線)が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Vds(実線)、及び、ドレイン電流Id(破線)が描写されている。
なお、SiCデバイス(SiC−MOSFETなど)は、オン閾値電圧Vthが低く、トランスコンダクタンスgmが小さい。そのため、ゲート・ソース間電圧Vgs(real)の立ち上がりが遅いと、ドレイン・ソース間電圧Vdsが下がりにくいため、スイッチング損失が大きくなる。定常時においても容量比Cg:CissのばらつきによりVgs(real)が小さくなるとオン抵抗増大により導通損失が増大する。また、SiCデバイスは、その内部ゲート抵抗Rinが高いので、ゲート電流Igが小さく制限される。これを鑑みると、ゲート電流Igを過渡的に増強して高速スイッチングを実現することのできる第10実施形態(図25)のゲート駆動回路10は、SiCデバイスの駆動手段として好適であると言える。
図32は、ゲート駆動回路の第11実施形態を示す等価回路図である。本実施形態のゲート駆動回路10では、第10実施形態(図25)をベースとしつつ、スイッチ素子20のターンオフ時において、トランジスタQ2のオンタイミングがトランジスタQ4のオンタイミングに対して遅延されている(例えば30ns)。なお、本実施形態を実現するための手段としては、例えば、制御信号S2の立上りタイミングだけを遅らせてトランジスタQ2のゲートに出力する遅延回路(不図示)を設ければよい。
れ始める。従って、これ以降、スイッチ素子20のターンオン時に蓄えられたコンデンサCgの充電電圧Vcgを用いてトランジスタM1の入力容量Cissが急速放電される。このとき、Vgs=VEE−Vcgとなり、ダイオードD2が逆バイアスとなるので、それまで第4電圧V4の印加端に向けて流れていた電流は一旦遮断される。
図35は、ゲート駆動回路の第12実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第10実施形態(図25)をベースとしつつ、スイッチ素子20のターンオン時において、トランジスタQ1のオンタイミングがトランジスタQ3のオンタイミングに対して遅延されている(例えば30ns)。なお、本実施形態を実現するための手段としては、例えば、制御信号S1の立下りタイミングだけを遅らせてトランジスタ
Q1のゲートに出力する遅延回路(不図示)を設ければよい。
実施形態(図25)と比べて、ゲート・ソース間電圧Vgs(real)がオン閾値電圧Vthからプラトー電圧Vpに上昇するまでの所要時間を短縮することができるので、ターンオン時のスイッチング損失をより効果的に抑制することが可能となる。
図38は、ゲート駆動回路の第13実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第10実施形態(図25)をベースとしつつ、スイッチ素子20のターンオフ時において、トランジスタQ2のオンタイミングがトランジスタQ4のオンタイミングに対して遅延されており、かつ、スイッチ素子20のターンオン時において、トランジスタQ1のオンタイミングがトランジスタQ3のオンタイミングに対して遅延されている。すなわち、本実施形態は、先の第11実施形態(図32)と第12実施形態(図35)の組み合わせに相当する。このような構成であれば、ターンオン時とターンオフ時双方のスイッチング損失をより効果的に抑制することが可能となる。
図39は、ゲート駆動回路の第14実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第10実施形態(図25)をベースとしつつ、各電圧V1〜V4の設定値が変更されている。
図40は、ゲート駆動回路の第15実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第10実施形態(図25)をベースとしつつ、各電圧V1〜V4の設定値が変更されている。具体的に述べると、本実施形態では、第1電圧V1(=VCC+α)が第3電圧V3(=VCC)よりも高く、かつ、第2電圧V2(=VEE−β)が第4電圧V4(=VEE)よりも低いように、各電圧V1〜V4が設定されている。すなわち、本実施形態は、先出の第10実施形態(図25)と第14実施形態(図39)との組み合わせに相当する。
図41は、ゲート駆動回路の第16実施形態を示す等価回路図である。本実施形態のゲート駆動回路10は、第10実施形態(図25)をベースとしつつ、スイッチ素子20のゲート・ソース間に接続された抵抗Rgsをさらに有する。このような構成とすることにより、スイッチ素子20のゲートをプルダウンすることができるので、スイッチ素子20を確実にオフさせることが可能となる。
次に、これまでに説明してきたゲート駆動回路10とスイッチ素子20を用いたスイッチモジュールについて考察する。
次に、これまでに説明してきたゲート駆動回路10とスイッチ素子20を用いたDC/DCコンバータについて考察する。
ル帰還制御を行ってもよいし、或いは、エラーアンプやPWMコンパレータなどを用いたアナログ帰還制御を行ってもよい。
また、上記の第10〜第16実施形態では、終始一貫して4つのトランジスタQ1〜Q4を有する構成を例に挙げたが、素子数の削減を優先するのであれば、例えば、第10実施形態(図25)からトランジスタQ4とダイオードD2を割愛したり、第14実施形態(図39)からトランジスタQ3とダイオードD1を割愛したりすることも可能である。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
2 トランジスタ
3 制御部
L インダクタ
C1,C2 コンデンサ
Q1a,Q1b,Q2,Q3 トランジスタ
D20,D30,D40,D50 ダイオード
E 電源
Rg 内部ゲート抵抗
Ciss 入力容量
10 ゲート駆動回路(半導体装置)
20 スイッチ素子
100 DC/DCコンバータ
110 スイッチ出力段
111 Nチャネル型MOS電界効果トランジスタ(上側スイッチ素子)
112 Nチャネル型MOS電界効果トランジスタ(下側スイッチ素子)
113 インダクタ
114 コンデンサ
115、116 抵抗
120 ドライバ
121 上側ドライバ(ゲート駆動回路)
122 下側ドライバ(ゲート駆動回路)
130 コントローラ
BD ボディダイオード
Cg、CgH、CgL、Cg2 コンデンサ
Cgd ゲート・ドレイン間寄生容量
Cgs ゲート・ソース間寄生容量
D1、D1H、D1L ダイオード
D2、D2H、D2L ダイオード
DCHG1、DCHG2 放電部
DRV1、DRV2 駆動部
E1H、E1L 電圧源
E2H、E2L 電圧源
M1、M1H、M1L Nチャネル型MOS電界効果トランジスタ
Q1、Q1H、Q1L Pチャネル型MOS電界効果トランジスタ
Q2、Q2H、Q2L Nチャネル型MOS電界効果トランジスタ
Q3、Q3H、Q3L Pチャネル型MOS電界効果トランジスタ
Q4、Q4H、Q4L Nチャネル型MOS電界効果トランジスタ
R1、R2 抵抗
REGH、REGL レギュレータ
Rg(on) 外付けゲート抵抗
Rin、RinH、RinL 内部ゲート抵抗
Rg、Rgs、Rg2 抵抗
SW、SW1、SW2 スイッチ
T11、T12、T21、T22、T23 外部端子
V1、V2、V3、V4 ゲート駆動電圧源
S1、S1H、S1H 制御信号
S2、S2H、S2L 制御信号
SH、SL 制御信号
GH 上側ゲート信号
GL 下側ゲート信号
Vin 入力電圧
Vout 出力電圧
Vsw スイッチ電圧
Claims (12)
- 第1端が第1電圧の印加端に接続され、第2端がコンデンサを介してスイッチ素子のゲートに接続される第1トランジスタと;
第1端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第2端が前記第1電圧よりも低い第2電圧の印加端に接続され、前記第1トランジスタと逆相駆動される第2トランジスタと;
第1端が前記第2電圧よりも高い第3電圧の印加端に接続され、第2端が第1整流素子を介して前記スイッチ素子のゲートに接続され、前記第1トランジスタと同相駆動される第3トランジスタと;
第1端が第2整流素子を介して前記スイッチ素子のゲートに接続され、第2端が前記第3電圧よりも低い第4電圧の印加端に接続され、前記第2トランジスタと同相駆動される第4トランジスタと;
を有し、
前記第2電圧が前記第4電圧よりも低くかつ前記第1電圧が前記第3電圧と等しい、若しくは、前記第1電圧が前記第3電圧よりも高くかつ前記第2電圧が前記第4電圧よりも低いことを特徴とするゲート駆動回路。 - 前記第2トランジスタのオンタイミングは、前記第4トランジスタのオンタイミングに対して遅延されていることを特徴とする請求項1に記載のゲート駆動回路。
- 前記第1トランジスタのオンタイミングは、前記第3トランジスタのオンタイミングに対して遅延されていることを特徴とする請求項1又は請求項2に記載のゲート駆動回路。
- 前記スイッチ素子のゲート・ソース間に接続されたリーク抵抗をさらに有することを特徴とする請求項1〜請求項3のいずれか一項に記載のゲート駆動回路。
- 前記第1電圧から前記第3電圧を生成する第1レギュレータ、及び、前記第2電圧から前記第4電圧を生成する第2レギュレータの少なくとも一方をさらに有することを特徴とする請求項1〜請求項4のいずれか一項に記載のゲート駆動回路。
- 請求項1〜請求項5のいずれか一項に記載のゲート駆動回路を集積化した半導体装置。
- 前記第1トランジスタの第2端と前記第2トランジスタの第1端が共通接続される第1外部端子と、
前記第1整流素子の一端と前記第2整流素子の一端が共通接続される第2外部端子と、
を有することを特徴とする請求項6に記載の半導体装置。 - 前記第1トランジスタの第2端と前記第2トランジスタの第1端が共通接続される第1外部端子と、
前記第1整流素子の一端が接続される第2外部端子と、
前記第2整流素子の一端が接続される第3外部端子と、
を有することを特徴とする請求項6に記載の半導体装置。 - 請求項7に記載の半導体装置と、
前記半導体装置の第1外部端子と第2外部端子との間に接続されたコンデンサと、
ゲートが前記半導体装置の第2外部端子に接続されたスイッチ素子と、
を有することを特徴とするスイッチモジュール。 - 請求項8に記載の半導体装置と、
第1端が前記半導体装置の第1外部端子に接続されたコンデンサと、
第1端が前記半導体装置の第2外部端子に接続された第1抵抗と、
第1端が前記半導体装置の第3外部端子に接続された第2抵抗と、
前記コンデンサ、前記第1抵抗、及び、前記第2抵抗それぞれの第2端にゲートが共通接続されたスイッチ素子と、
を有することを特徴とするスイッチモジュール。 - 前記スイッチ素子は、SiCデバイスであることを特徴とする請求項9または請求項10に記載のスイッチモジュール。
- 上側スイッチ素子及び下側スイッチ素子を含むスイッチ出力段と、
前記上側スイッチ素子を駆動する上側ドライバと、
前記下側スイッチ素子を駆動する下側ドライバと、
前記上側ドライバ及び前記下側ドライバの双方を制御するコントローラと、
を有し、
前記上側ドライバ及び前記下側ドライバの少なくとも一方として請求項1〜請求項5のいずれか一項に記載のゲート駆動回路を用いたことを特徴とするDC/DCコンバータ。
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