WO2019116825A1 - ゲート駆動回路 - Google Patents

ゲート駆動回路 Download PDF

Info

Publication number
WO2019116825A1
WO2019116825A1 PCT/JP2018/042479 JP2018042479W WO2019116825A1 WO 2019116825 A1 WO2019116825 A1 WO 2019116825A1 JP 2018042479 W JP2018042479 W JP 2018042479W WO 2019116825 A1 WO2019116825 A1 WO 2019116825A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
gate
transistor
drive circuit
gate drive
Prior art date
Application number
PCT/JP2018/042479
Other languages
English (en)
French (fr)
Inventor
裕太 大河内
佑輔 中小原
健 中原
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to CN201880080216.XA priority Critical patent/CN111492582B/zh
Priority to US16/771,995 priority patent/US11482918B2/en
Priority to CN202010804464.3A priority patent/CN111934664B/zh
Priority to JP2019558987A priority patent/JP6934067B2/ja
Priority to DE112018005857.3T priority patent/DE112018005857T5/de
Publication of WO2019116825A1 publication Critical patent/WO2019116825A1/ja
Priority to US16/900,336 priority patent/US11011970B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
    • H03K17/04206—Modifications for accelerating switching by feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0006—Arrangements for supplying an adequate voltage to the control circuit of converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0048—Circuits or arrangements for reducing losses
    • H02M1/0054—Transistor switching losses
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a gate drive circuit.
  • MOSFET MOS field effect transistor
  • Patent Document 1 discloses an example of a conventional gate drive circuit.
  • the gate drive circuit of Patent Document 1 has a switching circuit that switches output voltages at three levels, and a reactor is connected between the switching circuit and the gate of the transistor.
  • the switching circuit switches the power supply level between the zero level, the middle level, and the middle level twice.
  • the switching circuit switches the output voltage from the zero level to the intermediate level. Then, resonance occurs due to the capacity between the reactor and the gate and source of the transistor. At this time, the gate voltage rapidly increases to the power supply level, and at some point, the change point of the gate voltage becomes zero. At this time, the gate voltage is maintained at the power supply level by switching the output voltage to the power supply level by the switching circuit. At turn-off, the operation is performed in the reverse order of that at turn-on.
  • the transistor has an internal gate resistance (parasitic resistance), and when the transistor is driven by a gate drive circuit, the gate current for charging and discharging the gate of the transistor is limited by the internal gate resistance.
  • the internal gate resistance becomes large and the gate current is more restricted. As a result, there is a problem that the switching speed of the transistor is reduced and the switching loss is increased.
  • the gate drive circuit of Patent Document 1 aims at suppressing the overshoot of the gate voltage at turn-on and the undershoot of the gate voltage at turn-off, which is caused by the internal gate resistance of the transistor as described above.
  • the reduction in switching speed is not considered.
  • Patent Document 3 since the gate voltage is temporarily increased by switching a plurality of power supplies, there is a problem that not only the circuit scale is increased but also complicated control is required.
  • Patent Document 4 a current-driven switch element (junction FET) in which the gate current has to continue to flow even in the steady on state is the drive target. Therefore, the capacitor proposed in the document is connected in parallel to the gate resistance which is an essential circuit element, and it has not been assumed at all to use it alone.
  • the prior art of Patent Document 4 is not similar to the present invention described later, and its essential configuration is distinctly different.
  • a gate drive circuit is a gate drive circuit that drives a gate of a first transistor, Between the high potential end and the low potential end of the series connection configuration by the first voltage source and the second voltage source connected in series via the first connection node, connected in series via the second connection node A first switch portion on the high potential side and a second switch portion on the low potential side; A third switch unit and an inductor connected in series between the first connection node and the second connection node; Equipped with The gate of the first transistor can be electrically connected to the second connection node.
  • a first transistor having a first end connected to the application end of the first voltage and a second end connected to the gate of the switch element via a capacitor; A first end connected to the gate of the switch element through the capacitor, a second end connected to an application end of a second voltage lower than the first voltage, and driven in reverse phase with the first transistor With two transistors, The first end is connected to the application end of the third voltage higher than the second voltage, and the second end is connected to the gate of the switch element via the first rectifying element and driven in phase with the first transistor A third transistor, The first end is connected to the gate of the switch element through the second rectifying element, the second end is connected to the application end of the fourth voltage lower than the third voltage, and driven in phase with the second transistor A fourth transistor, Have The first voltage is higher than the third voltage and the second voltage is equal to the fourth voltage, or the second voltage is lower than the fourth voltage and the first voltage is the third voltage. Alternatively, the first voltage is higher than the third voltage and the second
  • the gate drive circuit of the present invention it is possible to appropriately increase the switching speed.
  • FIG. 6 is a circuit diagram showing a first operation state at turn on. It is a circuit diagram showing the 2nd operation state at the time of turn-on. It is a circuit diagram showing the 3rd operation state at the time of turn-on. It is a circuit diagram showing the 4th operation state at the time of turn-on.
  • FIG. 7 is a circuit diagram showing a first operation state at turn-off. It is a circuit diagram showing the 2nd operation state at the time of turn-off.
  • FIG. 5 is an equivalent circuit diagram showing one reference example of a gate drive circuit to be compared with the present invention. It is a switching waveform diagram of the turn-on transient characteristic in this reference example.
  • FIG. 2 is an equivalent circuit diagram showing a first embodiment of a gate drive circuit.
  • FIG. 7 is a voltage waveform diagram showing turn-on behavior of Vgs and Vgs (real).
  • FIG. 7 is a switching waveform diagram showing turn-on transient characteristics in the first embodiment.
  • It is an equivalent circuit schematic which shows 2nd Embodiment of a gate drive circuit.
  • It is an equivalent circuit schematic which shows 3rd Embodiment of a gate drive circuit.
  • It is an equivalent circuit schematic which shows 4th Embodiment of a gate drive circuit.
  • It is an equivalent circuit schematic which shows 5th Embodiment of a gate drive circuit.
  • It is an equivalent circuit schematic which shows 6th Embodiment of a gate drive circuit.
  • FIG. 18 is an equivalent circuit diagram showing an eighth embodiment of a gate drive circuit. It is an equivalent circuit schematic which shows 9th Embodiment of a gate drive circuit. It is an equivalent circuit schematic which shows 10th Embodiment of a gate drive circuit. It is a current pathway figure for demonstrating the operation principle (at the time of turn-on) of 10th Embodiment. It is a switching waveform diagram which shows the turn-on transient characteristic in 10th Embodiment.
  • FIG. 21 is a current path diagram for illustrating an operation principle (at the time of turn-off) of the tenth embodiment.
  • FIG. 6 is a switching waveform diagram for describing in a comparative manner the influence of capacitance variation. It is the elements on larger scale of FIG. 20 (at the time of turn-on). It is the elements on larger scale of FIG. 20 (at the time of turn-off).
  • FIG. 18 is an equivalent circuit diagram showing an eleventh embodiment of a gate drive circuit.
  • FIG. 33 is a current path diagram for illustrating the operation principle (at the time of turn-off) of the eleventh embodiment. It is a switching waveform chart of the turn-off transient characteristic in the eleventh embodiment. It is an equivalent circuit schematic showing a 12th embodiment of a gate drive circuit.
  • 35 is a current path diagram for illustrating the operation principle (at turn-on) of the twelfth embodiment. It is a switching waveform chart of the turn-on transient characteristic in a 12th embodiment. It is an equivalent circuit schematic showing a 13th embodiment of a gate drive circuit. It is an equivalent circuit schematic showing a 14th embodiment of a gate drive circuit. It is an equivalent circuit schematic showing a 15th embodiment of a gate drive circuit. It is an equivalent circuit schematic showing a 16th embodiment of a gate drive circuit. It is a figure which shows the 1st structural example of a switch module. It is a figure which shows the 2nd structural example of a switch module. It is a figure which shows the example of application to a DC / DC converter. It is a figure which shows one structural example of a driver.
  • FIG. 1 is a circuit diagram showing the configuration of a gate drive circuit according to an embodiment of the present invention.
  • the gate drive circuit 1 shown in FIG. 1 drives the transistor 2.
  • the gate drive circuit 1 and the transistor 2 can constitute various power converters (converter, inverter, etc.).
  • the transistor 2 is, for example, an n-channel MOSFET using SiC as a semiconductor material, and in FIG. 1 and FIGS. 2, 4A to 4D, 5A to 5D, 6 and 7 described later, Equivalent circuit is shown.
  • FIG. 9 shows a model diagram of the transistor 2. As shown in FIG.
  • the transistor 2 includes an internal gate resistance Rg, a gate-source capacitance Cgs which is a parasitic capacitance, and a gate-drain capacitance Cgd which is a parasitic capacitance.
  • the internal gate resistance Rg is connected between the connection node to which the gate-source capacitance Cgs and the gate-drain capacitance Cgd are connected and the gate terminal GT.
  • the transistor 2 shown in FIG. 1 and the like shows an input capacitance Ciss which is a combined capacitance of the gate-source capacitance Cgs and the gate-drain capacitance Cgd, together with the internal gate resistance Rg.
  • the input capacitance Ciss is the capacitance of the entire transistor 2 as viewed from the input side.
  • the gate drive circuit 1 includes capacitors C1 and C2, transistors Q1a and Q1b, transistors Q2 and Q3, an inductor L, and diodes D20 and D30.
  • the transistors Q1a and Q1b constitute a bidirectional switch.
  • the diodes D20 and D30 function as a current blocking unit.
  • the capacitor C1 and the capacitor C2 are connected in series, and the power supply voltage Vcc is applied by the power supply E across the series connection configuration. That is, one end (high potential end) of the capacitor C1 is connected to the application end of the power supply voltage Vcc, and one end (low potential end) of the capacitor C2 is connected to the application end of the reference potential.
  • Capacitors C1 and C2 function as voltage sources and respectively generate voltages of Vcc / 2.
  • the voltage ratio of the capacitors C1 and C2 is not limited to this, and can be set arbitrarily.
  • the source of a transistor Q1a formed of an n-channel MOSFET is connected to a connection node P1 (first connection node) to which the capacitor C1 and the capacitor C2 are connected.
  • the drain of the transistor Q1b formed of an n-channel MOSFET is connected to the drain of the transistor Q1a.
  • One end of the inductor L is connected to the source of the transistor Q1b.
  • the transistor Q1a has a body diode Da
  • the transistor Q1b has a body diode Db.
  • One end of a capacitor C1 is connected to the source of the transistor Q2 (first switch unit) configured by a p-channel MOSFET.
  • the drain of the transistor Q2 is connected to the anode of the diode D20 (first current blocking portion).
  • the anode of the diode D30 (second current blocking unit) is connected to the cathode of the diode 20.
  • One end of a capacitor C2 is connected to the source of the transistor Q3.
  • the transistor Q2 has a body diode D2, and the transistor Q3 has a body diode D3.
  • connection node P2 second connection node
  • a bidirectional switch including the transistors Q1a and Q1b and the inductor L are connected in series.
  • the gate of the transistor 2 is connected to the connection node P2.
  • the transistor 2 has an internal gate resistance Rg and an input capacitance Ciss. One end of the internal gate resistor Rg is connected to the connection node P2, and the other end of the internal gate resistor Rg is connected to one end of the input capacitance Ciss.
  • a resistor may be further connected between connection node P2 and internal gate resistor Rg. That is, the gate of the transistor 2 only needs to be electrically connectable to the connection node P2.
  • the control unit 3 controls the drive of the gate drive circuit 1.
  • the control unit 3 outputs the gate drive signal Q1a_g to the gate of the transistor Q1a, and outputs the gate drive signal Q1b_g to the gate of the transistor Q1b.
  • the control unit 3 also outputs the gate drive signal Q2_g to the gate of the transistor Q2, and outputs the gate drive signal Q3_g to the gate of the transistor Q3.
  • the gate drive signal Q2_g and the gate drive signal Q3_g are pulsed signals, and the transistors Q2 and Q3 are driven complementarily.
  • FIG. 3 is a timing chart relating to the turn-on and turn-off operation of the transistor 2.
  • the gate drive signal Q1a_g, the gate drive signal Q1b_g, the gate drive signal Q2_g, the gate drive signal Q3_g, the inductor current IL, the gate current Ig, the output voltage Vout, and the gate voltage Vg are shown sequentially from the top.
  • the inductor current IL is a current flowing through the inductor L
  • the gate current Ig is a current flowing through the internal gate resistor Rg
  • the output voltage Vout is a voltage generated at the connection node P2
  • the gate voltage Vg is a voltage generated in the input capacitance Ciss.
  • the gate drive signal Q2_g is switched to low, and the gate drive signal Q3_g is switched to low. Then, as shown in FIG. 4B, current starts to flow in the path of capacitor C2, body diode of transistor Q1a, transistor Q1b, inductor L, internal gate resistance Rg, and input capacitance Ciss (solid arrow).
  • the inductor current IL (solid line) becomes the peak current value Ip1, and the gate current Ig indicated by the broken line sharply rises from zero to the peak current value Ip1. That is, the gate current Ig starts to flow.
  • the output voltage Vout (solid line) sharply rises from zero to the peak voltage value Vp1.
  • the peak voltage value Vp1 is higher than the power supply voltage Vcc, but the diode D20 prevents the current from flowing to the power supply E side via the body diode of the transistor Q2, so the output voltage Vout is clamped to the power supply voltage Vcc. Can be prevented.
  • the inductor current IL and the gate current Ig coincide with each other and both decrease gradually.
  • the output voltage Vout gradually decreases.
  • the output voltage Vout reaches the power supply voltage Vcc, as shown in FIG. 4C, it has a path (solid arrow in FIG. 4C) similar to the path shown in FIG. A current starts to flow in the path (dotted arrow in FIG. 4C) in the order of D20, internal gate resistance Rg, and input capacitance Ciss. Therefore, the gate current Ig flows as a combination of the inductor current IL and the current supplied from the transistor Q2.
  • the gate drive signal Q2_g is switched to High, and the gate drive signal Q3_g is switched to High. Then, as shown in FIG. 5B, current starts to flow in the order of the input capacitance Ciss, the internal gate resistance Rg, the inductor L, the body diode of the transistor Q1b, the transistor Q1a, and the capacitor C2 (solid arrow).
  • the inductor current IL (solid line) becomes the peak current value Ip2, and the gate current Ig indicated by the broken line sharply rises from zero to the peak current value Ip2. That is, the gate current Ig starts to flow.
  • the output voltage Vout sharply rises from zero to the peak voltage value Vp2.
  • the peak voltage value Vp2 is a value lower than 0 V
  • the output voltage Vout is clamped at 0 V because the diode D30 prevents current from flowing to the connection node P2 through the body diode of the transistor Q3. Can be prevented.
  • the inductor current IL and the gate current Ig coincide, and both of them gradually decrease.
  • the output voltage Vout gradually decreases toward 0V.
  • the current starts to flow in the path of the transistor Q3 (broken arrow in FIG. 5C).
  • the gate current Ig flows as a combination of the inductor current IL and the current flowing through the transistor Q3.
  • FIG. 2 is a circuit diagram showing a configuration of a conventional gate drive circuit used for comparison with the present invention.
  • the configuration of the conventional gate drive circuit 1 ′ shown in FIG. 2 includes capacitors C1 and C2, transistors Q1a and Q1b, diodes D20 and D30, and an inductor It becomes the structure except L.
  • the output voltage Vout sharply decreases to 0 V
  • the gate current Ig (dotted line) starts from zero. It sharply rises to a predetermined current value I2.
  • the predetermined current value I2 is a value represented by Vcc / Rg.
  • the gate current Ig starts to flow to start the discharge of the input capacitance Ciss. Thereby, the gate voltage Vg (broken line) starts to decrease from the power supply voltage Vcc. Then, when the discharge proceeds and the gate voltage Vg reaches 0 V, the gate current Ig becomes zero. This completes the discharge of the input capacitance Ciss.
  • the initial value of the gate current Ig that starts charging and discharging is limited by the current values I1 and I2, and in particular, the transistor 2 is made of a semiconductor material such as SiC to have an internal gate resistance.
  • the current values I1 and I2 are more limited.
  • the initial value of the gate current Ig for starting charging and discharging can be set as the peak current values Ip1 and Ip2, and can be larger than the current values I1 and I2. . Therefore, the speed of charge and discharge can be improved more than before. That is, the switching speed of the transistor 2 can be increased, and the switching loss can be reduced.
  • the peak current value Ip1 can be adjusted and the turn-on speed can be varied by varying the period T1 from switching on the transistor Q1b to switching on the transistors Q2 and Q3 at turn-on.
  • the peak current value Ip2 can be adjusted and the turn-off speed can be varied by making variable the period T2 from switching on the transistor Q1a to switching on the transistors Q2 and Q3 at turn-off.
  • timing t7 at which the transistor Q1b is turned on from off at turn-on backflow of the inductor current IL can be prevented by the body diode of the transistor Q1a even if the transistor Q1b is on, so that the setting of the timing t7 is free. Is high. However, it is desirable to set the timing t7 earlier than the timing t4 at which the inductor current IL flows in the negative direction at the time of turn-off after turn-on.
  • timing t8 at which the transistor Q1a is switched off from on to off the backflow of the inductor current IL can be prevented by the body diode of the transistor Q1b even if the transistor Q1a remains on. Is high.
  • FIG. 6 is a circuit diagram showing a configuration of a gate drive circuit 101 according to a modification.
  • the gate drive circuit 101 differs from the configuration of FIG. 1 described above in that the diode D40 is used instead of the transistor Q1a, and the diode D30 is not provided.
  • the gate drive circuit 101 when the transistor Q2 is turned off and the transistor Q3 is turned on at the time of turn-on, the transistor Q1b is switched on, and then the transistors Q2 and Q3 are switched. Thereby, the input capacitance Ciss can be charged at high speed by the same operation as the gate drive circuit 1 described above. Further, at the time of turn-off, by turning on the transistor Q3, it is possible to discharge the input capacitance Ciss as in the conventional case. Therefore, according to the gate drive circuit 101, when it is required to turn on only at high speed, the element can be simplified and the cost can be reduced.
  • FIG. 7 is a circuit diagram showing a configuration of a gate drive circuit 102 according to another modification.
  • the gate drive circuit 102 differs from the configuration of FIG. 1 described above in that the diode D50 is used instead of the transistor Q1 b and the diode D20 is not provided.
  • the input capacitance Ciss can be charged as in the conventional case.
  • the transistor Q1a is switched on while the transistor Q2 is on and the transistor Q3 is off, and then the transistors Q2 and Q3 are switched.
  • the input capacitance Ciss can be discharged at high speed by the same operation as that of the gate drive circuit 1 described above. Therefore, according to the gate drive circuit 102, when it is required to turn off only at high speed, the element can be simplified and the cost can be reduced.
  • FIG. 8 is a timing chart showing various waveforms when the transistor 2 shown in FIG. 9 is turned on.
  • FIG. 8 shows temporal changes of the gate voltage Vg, the drain voltage Vd, and the drain current Id.
  • a predetermined voltage is applied to the gate terminal GT of the transistor 2 shown in FIG. Then, charging of the gate-source capacitance Cgs is started, and the gate voltage Vg starts to rise. Then, at timing t1 at which the gate voltage Vg reaches the threshold voltage Vth, the drain current Id starts to flow. In the period of timing t1 to t2, the gate voltage Vg rises, and the drain current Id increases in proportion to this.
  • the decrease of the drain voltage Vd continues until the timing t3 when the charging of the gate-drain capacitance Cgd is completed. From timing t3, the gate voltage Vg rises again, and at timing t4, the gate voltage Vg reaches the predetermined voltage.
  • VGT is a voltage applied to the gate terminal GT.
  • the plateau voltage Vp depends on the drain current Id which is a load, and when the drain current Id changes, the gate current Ig changes, so the charging speed of the gate-drain capacitance Cgd changes.
  • the behavior is reverse in time to the timing chart shown in FIG.
  • the gate voltage Vg reaches the plateau voltage Vp
  • the plateau voltage Vp depends on the drain current Id which is a load, and the gate current Ig changes as the drain current Id changes, so that the discharge speed of the gate-drain capacitance Cgd changes.
  • the change of the gate current Ig can be suppressed, and the change of the discharge speed of the gate-drain capacitance Cgd can be suppressed. This can stabilize the turn-off speed.
  • the on-time Ton_a of the transistor Q1a shown in FIG. 3 is made variable according to the load to make the output voltage Vout (corresponding to the voltage VGT) variable and stabilize the turn-off speed. it can.
  • the transistors Q2 and Q3 are ideal switches SW1 and SW2 which can be turned off in both directions, the diodes D20 and D30 are unnecessary.
  • the switches SW1 and SW2 functionally double as a switch unit and a current blocking unit.
  • a bidirectional switch SW3 may be provided which is controlled to be off at timing when the inductor current IL reversely flows after being on. In this case, the bidirectional switch SW3 functionally doubles as the switch unit and the backflow prevention unit.
  • the transistors Q2, Q3, Q1a and Q1b may be configured by n-channel MOSFETs or p-channel MOSFETs. Furthermore, not only the MOSFET but also another transistor may be used. For example, it may be configured by a bipolar transistor (either NPN / PNP is acceptable). In that case, an external parallel diode is connected to the bipolar transistor for transistors Q1a and Q1b, but it is not necessary to connect a parallel diode for transistors Q2 and Q3.
  • the gate drive circuit of the present invention may be configured as an IC which can connect the inductor L and the capacitors C1 and C2 externally.
  • FIG. 11 is an equivalent circuit diagram showing a reference example of the gate drive circuit.
  • the gate drive circuit 10 of this reference example is an analog circuit for driving the discrete switch element 20, and includes a drive unit DRV1, an external gate resistor Rg (on), and a discharge resistor Rgs.
  • Drive unit DRV1 outputs a binary voltage (power supply voltage VCC or ground voltage GND) from its output terminal according to the logic level of the control signal input thereto, whereby the voltage at the gate terminal of switch element 20 is output. To drive.
  • the external gate resistor Rg (on) is connected between the output terminal of the drive unit DRV1 and the gate terminal of the switch element 20.
  • the discharge resistor Rgs is connected between the gate terminal of the switch element 20 and the ground (GND).
  • the externally attached gate resistance Rg (on) and the discharge resistance Rgs have a relationship of Rg (on) ⁇ Rgs.
  • the switch element 20 is a semiconductor switch element which is switched by the gate drive circuit 10, and here, an N-channel type MOS (metal oxide semiconductor) field effect transistor M1 is used.
  • MOS metal oxide semiconductor
  • a gate-source parasitic capacitance Cgs accompanies between the gate and the source of the transistor M1, and between the gate and the drain between the gate and the drain of the transistor M1.
  • the parasitic capacitance Cgd is attached.
  • an internal gate resistor Rin is associated with the gate of the transistor M1
  • a body diode BD is associated with the illustrated polarity between the drain and source of the transistor M1.
  • the transistor M1 is also accompanied by a parasitic inductance, but for the sake of convenience of illustration, the depiction and description thereof will be omitted here.
  • Vgs is the gate-source voltage
  • Vgs (real) is the voltage across the gate-source parasitic capacitance Cgs
  • Vds is the drain-source voltage
  • Id is the drain current
  • Ig is The gate current
  • FIG. 12 is a switching waveform diagram showing turn-on transient characteristics of the switch element 20 in the present embodiment.
  • the solid line in the drawing indicates the gate-source voltage Vgs
  • the small broken line indicates the drain-source voltage Vds
  • the large broken line indicates the drain current Id.
  • one scale of the horizontal axis is 100 ns / div
  • one scale of the vertical axis is 5 V / div for Vgs, 200 V / div for Vds, and 20 A / div for Id.
  • VCC 18 V
  • Rg (on) 0.01 ⁇
  • the turn-on period T10 is roughly classified into three periods T11 to T13 in chronological order, and each detailed description will be made.
  • a period T11 corresponds to a period in which Vgs (real) ⁇ Vth (where Vth is an on threshold voltage of the transistor M1).
  • a period T12 corresponds to a period in which Vth ⁇ Vgs (real) ⁇ Vp (where Vp is a plateau voltage at a steady value of the drain current Id of the transistor M1).
  • the steady-state value of the drain current Id refers to a current value flowing to the inductive load after switching.
  • the drain current Id increases while the drain-source voltage Vds is held.
  • the period T12 expires when the drain current Id reaches a steady value.
  • the transconductance is generally smaller than the transconductance of the Si-MOSFET, and the plateau voltage Vp tends to increase as the drain current Id increases. This point will be described in detail with reference to FIG.
  • FIG. 13 is an Id-Vgs characteristic diagram in which the vertical axis is the drain current Id and the horizontal axis is the gate-source voltage Vgs.
  • the solid line indicates the Id-Vgs characteristics of the SiC-MOSFET, and the alternate long and short dash line indicates the Id-Vgs characteristics of the Si-MOSFET.
  • the gate-source voltage Vgs of the Si-MOSFET (one-dot chain line) hardly changes even if the drain current Id changes, the gate-source voltage Vgs of the SiC-MOSFET (solid line) becomes the drain current Id. It changes greatly according to it.
  • the plateau voltage Vp becomes higher as the drain current Id is larger.
  • the gate current Ig (Vgs ⁇ Vp) / (Rg (on) + Rin)) decreases, and the charge time of the gate-drain parasitic capacitance Cgd becomes longer, and the period T13 (and thus the turn-on period T10) increases. ) Will be longer.
  • the gate current Ig decreases as the internal gate resistance Rin increases, the above periods T12 and T13 become longer.
  • the switch element 20 when the switch element 20 is applied to a switching power supply, high frequency driving of the switch element 20 leads to miniaturization of the passive element, but the turn on period T10 and turn off period of the switch element 20 (after the gate-source voltage Vgs starts to fall As the time required for the drain current Id to reach 0 A increases, the switching loss may increase or it may be necessary to secure a large dead time. Therefore, to drive the switch element 20 at a high frequency, It is extremely important to realize high-speed switching of the switch element 20.
  • the gate current Ig is increased by increasing the gate-source voltage Vgs applied when the switch element 20 is turned on, the periods T12 and T13 (and hence the turn-on period T10) can be shortened. However, from the viewpoint of preventing element breakdown, it is not possible to continue applying the gate-source voltage Vgs higher than the DC rated voltage (for example, 22 V) to the switch element 20 in the steady on state of the switch element 20.
  • the DC rated voltage for example, 22 V
  • a gate drive circuit 10 capable of realizing high-speed switching is proposed by temporarily increasing the gate-source voltage Vgs of the switch element 20 only at the moment of turn-on.
  • the first to ninth embodiments of the first half have the same configuration as that of Patent Document 5 by the applicant of the present application, and the tenth to sixteenth embodiments of the second half This can be understood as a comparative example to be compared with the configuration in which the capacitance variation of the capacitor is taken into consideration.
  • FIG. 14 is an equivalent circuit diagram showing a first embodiment of the gate drive circuit 10.
  • the gate drive circuit 10 of the present embodiment is an analog circuit for driving the voltage drive type switch element 20 (for example, SiC-MOSFET) as in the above-described reference example (FIG. 11), and the drive described above
  • a capacitor Cg and a gate drive voltage source V1 connected in series to the gate terminal of the switch element 20 are provided in addition to the portion DRV1.
  • the drive unit DRV1 outputs a binary pulse voltage (gate drive voltage (VCC + ⁇ ) or ground voltage GND) from its output terminal according to the logic level of the pulse control signal input to the drive unit DRV1.
  • a binary pulse voltage gate drive voltage (VCC + ⁇ ) or ground voltage GND
  • the capacitor Cg is connected between the output terminal of the drive unit DRV1 and the gate terminal of the switch element 20.
  • the gate drive circuit 10 of the present embodiment targets the voltage-driven switch element 20, and there is no need to keep the gate current Ig flowing in the steady on state of the switch element 20. Therefore, as a required circuit element directly connected to the gate terminal of the switch element 20, only the capacitor Cg is sufficient.
  • the voltage applied to the gate-source parasitic capacitance Cgs in the steady on state is determined by the capacitance ratio between the capacitor Cg and the gate-source parasitic capacitance Cgs. Therefore, it is desirable to design the element of the capacitor Cg so that the voltage applied to the gate-source parasitic capacitance Cgs in the steady on state becomes equal to or lower than the DC rated voltage.
  • the capacitance value of the gate-source parasitic capacitance Cgs is about 2 nF
  • the gate drive voltage source V1 supplies a gate drive voltage (VCC + ⁇ ) (for example, 23 V) higher than the power supply voltage VCC (for example, 18 V) to the drive unit DRV1.
  • the voltage applied across the gate-source parasitic capacitance Cgs in the steady on state of the switch element 20 is Vx, and the voltage is interposed between the gate drive voltage source V1 and the gate terminal of the switch element 20.
  • the voltage value of the gate drive voltage (VCC + ⁇ ) is appropriately set so that the voltage across the capacitor Cg does not substantially become a zero value even in the steady on state of the switch element 20. You should save.
  • a speed-up capacitor is often used in parallel with the gate resistance (see Rg (on) in FIG. 11).
  • the gate current does not flow in the gate resistance, so the voltage across the speed-up capacitor becomes a zero value.
  • the above-mentioned capacitor Cg and the conventional speed-up capacitor can be said to be completely different.
  • the voltage across the speed-up capacitor does not completely become a zero value due to the influence of a leakage current or the like, but this can be regarded as substantially a zero value.
  • a gate current Ig flows from the gate drive voltage source V1 via the capacitor Cg immediately after the switch element 20 is turned on.
  • the gate drive voltage (VCC + ⁇ ) is applied almost as it is as the gate-source voltage Vgs of the switch element 20.
  • the switch element 20 can be turned on at high speed.
  • the power supply voltage VCC is applied across the gate-source parasitic capacitance Cgs, and the voltage ⁇ is applied across the capacitor Cg.
  • the capacitance ratio to Cgs may be set appropriately.
  • FIG. 15 is a voltage waveform diagram showing the turn-on behavior of Vgs and Vgs (real) described above.
  • the broken line in the figure indicates the turn-on behavior of the gate-source voltage Vgs, and the solid line indicates the turn-on behavior of the gate-to-source parasitic capacitance Cgs between the both ends Vgs (real).
  • the gate-source voltage Vgs of the switch element 20 can be temporarily increased only at the moment of turn-on without requiring an increase in circuit scale or complicated control. it can. Therefore, high speed switching of the switch element 20 can be realized with an extremely simple configuration.
  • VCC + ⁇ the gate drive voltage
  • VA ⁇ (VCC + ⁇ ) ⁇ VB a voltage value higher than the DC rated voltage VA and lower than the surge rated voltage VB.
  • FIG. 16 is a switching waveform diagram showing turn-on transient characteristics of the switch element 20 in the first embodiment. Similar to FIG. 12, the solid line in the figure indicates the gate-source voltage Vgs, the small broken line indicates the drain-source voltage Vds, and the large broken line indicates the drain current Id. Further, one scale of the horizontal axis is 100 ns / div, and one scale of the vertical axis is 5 V / div for Vgs, 200 V / div for Vds, and 20 A / div for Id.
  • the turn-on period T20 of this figure is roughly divided into three periods T21 to T23 in chronological order, but this point is the same as the turn-on period T10 of FIG. 12, and the periods T21 to T23 of FIG. Respectively correspond to the periods T11 to T13 in FIG.
  • switch element 20 Although the example using SiC-MOSFET as switch element 20 was mentioned above, the above-mentioned effect does not ask the material and device structure of switch element 20, for example, Si-MOSFET or Si-IGBT [insulated gate] Similarly to the bipolar transistor] and the SiC-IGBT, the switching speed is expected to be improved, and the present invention can be widely applied to all gate drive circuits driven by voltage-driven switch elements.
  • source When an IGBT is to be driven, “source” may be read as “emitter” and “drain” may be read as “collector” as the terminal name of the transistor M1 in the above description.
  • the configuration of the present embodiment is particularly suitable for a gate drive circuit that drives a SiC-based switch element.
  • FIG. 17 is an equivalent circuit diagram showing a second embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment further includes a discharge portion DCHG1 based on the first embodiment (FIG. 14).
  • the discharge portion DCHG1 is connected in parallel to the capacitor Cg, and discharges the charge of the capacitor Cg when the switch element 20 is turned off. With such a configuration, when the switch element 20 is turned off, a negative voltage is not applied to the gate terminal of the switch element 20, or the voltage applied to the gate terminal of the switch element 20 is adjusted as necessary. It is possible to
  • FIG. 18 is an equivalent circuit diagram showing a third embodiment of the gate drive circuit.
  • the gate drive circuit 10 of this embodiment is based on the second embodiment (FIG. 17), includes a resistor Rg as the discharge portion DCHG1, and further includes a resistor Rgs connected between the gate and source of the switch element 20. .
  • the capacitor Cg is not dependent on the drive conditions (such as the drive frequency) of the switch element 20 and without causing unnecessary voltage fluctuations due to the unbalance of the circuit constants.
  • the gate-source parasitic capacitance Cgs can be made constant. Even when Rg and Rgs >> Rin do not hold, the same effect can be obtained by appropriately adjusting Rg, Rgs and Cg in consideration of Rin and Cgs.
  • FIG. 19 is an equivalent circuit diagram showing a fourth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment is based on the second embodiment (FIG. 17), and includes a switch SW as the discharge portion DCHG1. According to such a configuration, the charge stored in the capacitor Cg is maintained without discharging by keeping the switch SW in the off state except when the switch element 20 is turned off, while the switch element 20 is turned off By switching the switch SW to the on state, it is possible to rapidly discharge the charge stored in the capacitor Cg.
  • FIG. 20 is an equivalent circuit diagram showing a fifth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment further includes a drive unit DRV2 based on the second embodiment (FIG. 17).
  • DRV2 drive unit
  • FIG. 17 the second embodiment
  • a 3-state buffer, a 3-state inverter or the like can be used as the drive units DRV1 and DRV2 for realizing such an operation.
  • the gate drive voltage source V2 supplies the gate drive voltage VEE (for example, -2 V) on the negative side to the drive unit DRV2.
  • the gate drive voltage VEE on the negative side may satisfy the negative DC rated voltage ⁇ VEE ⁇ GND between the gate and the source.
  • the drive path for turn-on and the drive path for turn-off can be divided, so the gate-source voltage Vgs at the time of turn-off of the switch element 20 is made the gate drive voltage (VCC + ⁇ ) on the positive side. It can be set to a voltage value that does not depend (ie, a voltage value that is not - ⁇ ). As a result, the application of a large reverse bias can be prevented, and therefore, gate voltage driving can be performed in consideration of the negative DC rated voltage.
  • FIG. 21 is an equivalent circuit diagram showing a sixth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment further includes a discharge portion DCHG2 based on the fifth embodiment (FIG. 20).
  • the discharge unit DCHG2 is connected between the output terminal of the drive unit DRV2 and the gate terminal of the switch element 20.
  • the discharge conditions at turn-off can be designed separately from at turn-on.
  • FIG. 22 is an equivalent circuit diagram showing a seventh embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment is based on the sixth embodiment (FIG. 21) and includes a capacitor Cg2 as a discharge portion DCHG2. As described above, if the discharge portion DCHG2 is the capacitor Cg2, it is possible to speed up the turn-off operation of the switch element 20.
  • FIG. 23 is an equivalent circuit diagram showing an eighth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment is based on the sixth embodiment (FIG. 21), and includes a resistor Rg2 as a discharge portion DCHG2. As described above, when it is not necessary to speed up the turn-off operation of the switch element 20, it is also possible to use the resistor Rg2 as the discharge part DCHG2.
  • FIG. 24 is an equivalent circuit diagram showing a ninth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of this embodiment is based on the sixth embodiment (FIG. 21), and includes switches SW1 and SW2 as drive units DRV1 and DRV2.
  • a voltage dividing resistor (see, for example, the resistor Rg and the resistor Rgs in FIG. 18) is required as a measure for the capacitance ratio variation. It is better to set the resistance value higher to lower the loss in the voltage dividing resistance, but the higher the resistance of the voltage dividing resistance, the longer it will take for the gate voltage to stabilize. The effect is smaller.
  • FIG. 25 is an equivalent circuit diagram showing a tenth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of this embodiment includes a P-channel MOS field effect transistor Q1, an N-channel MOS field effect transistor Q2, a P-channel MOS field effect transistor Q3, and an N-channel MOS field effect transistor Q4. It includes a capacitor Cg, a diode D1 and a diode D2.
  • MOS field effect transistors are used as the transistors Q1 to Q4 in this figure, the present invention is not limited to this.
  • the drain of the transistor Q1 is connected to the first end of the capacitor Cg.
  • the second end of the capacitor Cg is connected to the gate of the switch element 20.
  • the gate of the transistor Q1 is connected to the application terminal of the control signal S1. Therefore, the transistor Q1 turns on when the control signal S1 is at low level, and turns off when the control signal S1 is at high level.
  • the gate of the transistor Q2 is connected to the application terminal of the control signal S2. Therefore, the transistor Q2 turns on when the control signal S2 is at high level, and turns off when the control signal S2 is at low level.
  • the control signals S1 and S2 are pulse signals basically having the same logic level, and the transistor Q2 is driven in a reverse phase (complementary drive) to the transistor Q1. That is, the transistor Q2 turns off when the transistor Q1 is on, and turns on when the transistor Q1 is off.
  • the above-mentioned "reverse phase driving” includes the case where the simultaneous off period (so-called dead time) of both the transistors Q1 and Q2 is provided for the purpose of preventing the through current.
  • a logic inversion signal of the control signal S1 can be used as the control signal S2 (separately applied for the simultaneous OFF period).
  • the cathode of the diode D1 is connected to the second end of the capacitor Cg.
  • the gate of the transistor Q3 is connected to the application terminal of the control signal S1. Therefore, the transistor Q3 turns on when the control signal S1 is at low level, and turns off when the control signal S1 is at high level.
  • the transistor Q3 is driven in phase with the transistor Q1. That is, the transistor Q3 turns on when the transistor Q1 is on, and turns off when the transistor Q1 is off.
  • the on timing of the transistor Q1 is different from the on timing of the transistor Q3. The case of being delayed is also included.
  • a regulator (see FIG. 45 described later) may be used as the DC voltage conversion means, or a simpler resistive voltage divider circuit or capacitive voltage divider circuit may be used.
  • the anode of the diode D2 is connected to the second end of the capacitor Cg.
  • the gate of the transistor Q4 is connected to the application terminal of the control signal S2. Therefore, the transistor Q4 turns on when the control signal S2 is at high level, and turns off when the control signal S2 is at low level.
  • the transistor Q4 is driven in phase with the transistor Q2. That is, the transistor Q4 turns on when the transistor Q2 is on, and turns off when the transistor Q4 is off.
  • the on timing of the transistor Q2 is different from the on timing of the transistor Q4. The case of being delayed is also included.
  • the diodes D1 and D2 may be connected in series with resistors (see the resistors R1 and R2 in FIG. 43 described later).
  • the gate current Ig can be transiently increased immediately after the turn-on and after the switch element 20 is turned on. Therefore, as in the first to ninth embodiments described above, it is possible to realize high-speed switching of the switch element 20 and reduce switching loss.
  • the voltage Vgs (real) between both ends of the gate-source parasitic capacitance Cgs accompanying the transistor M1 immediately after the turn-on is provided without providing the voltage dividing resistor (see FIG. 18).
  • Can be fixed at the recommended operating voltage ( VCC), so that the switching loss does not increase due to the variation of the capacitance ratio Cg: Ciss, and the gate-source voltage Vgs (real) does not exceed the rating.
  • FIG. 26 is a current path diagram for illustrating the operation principle (at turn-on) of the tenth embodiment.
  • FIG. 27 is a switching waveform diagram showing turn-on transient characteristics in the tenth embodiment.
  • gate-source voltages Vgs (solid line) and Vgs (real) (small broken line) and charging voltage Vcg (large broken line) are depicted.
  • the drain-source voltage Vds (solid line) and the drain current Id (broken line) are depicted in the lower part of the figure.
  • Vp indicates a plateau voltage
  • Vth indicates the on threshold voltage of the transistor M1.
  • the transistors Q1 and Q3 turn on and the transistors Q2 and Q4 turn off.
  • the capacitance value of the capacitor Cg may be selected such that VCC> (VCC + ⁇ ) ⁇ Cg / (Cg + Ciss).
  • VCC voltage
  • Ciss the gate-source voltage
  • FIG. 28 is a current path diagram for illustrating the operation principle (at the time of turn-off) of the tenth embodiment.
  • FIG. 29 is a switching waveform diagram showing turn-off transient characteristics in the tenth embodiment. Similar to FIG. 27 described above, gate-source voltages Vgs (solid line) and Vgs (real) (small broken line) and charging voltage Vcg (long broken line) are depicted in the upper part of this figure. On the other hand, the drain-source voltage Vds (solid line) and the drain current Id (broken line) are depicted in the lower part of the figure.
  • the transistors Q1 and Q3 are turned off and the transistors Q2 and Q4 are turned on.
  • FIG. 30 is a simulation waveform chart of switching for contrasting the influence of the capacitance variation, and the drain current Id, the drain-source voltage Vds, and the gate-source voltage Vgs (real) are sequentially described from the top It is done.
  • 31A and 31B are enlarged views of the turn-on (around time t32) and the turn-off (around time t31) of FIG. 30, respectively.
  • the solid line in each drawing shows the behavior of the tenth embodiment (FIG. 25), and the broken line in each drawing shows the behavior of the third embodiment (FIG. 18). Further, the thickness of each line indicates the variation in capacitance of the capacitor Cg. More specifically, the thicker line indicates that the capacitance value is larger, and the thinner line indicates that the capacitance value is smaller.
  • the drain current Id and the drain-source voltage Vds are also affected.
  • the SiC device (SiC-MOSFET or the like) has a low on threshold voltage Vth and a small transconductance gm. Therefore, when the rise of the gate-source voltage Vgs (real) is slow, the drain-source voltage Vds is hard to decrease, and the switching loss becomes large. Even when the Vgs (real) is reduced due to the variation of the capacitance ratio Cg: Ciss even under constant conditions, the on-resistance increases to increase the conduction loss. Also, since the SiC device has a high internal gate resistance Rin, the gate current Ig is limited to a small value. In view of this, it can be said that the gate drive circuit 10 of the tenth embodiment (FIG. 25) capable of transiently enhancing the gate current Ig to realize high-speed switching is suitable as drive means for the SiC device.
  • the gate drive circuit 10 of the tenth embodiment (FIG. 25)
  • VCC recommended operating voltage
  • FIG. 32 is an equivalent circuit diagram showing an eleventh embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment while the switch element 20 is turned off, the on timing of the transistor Q2 is delayed with respect to the on timing of the transistor Q4, while being based on the tenth embodiment (FIG. 25) Eg 30ns).
  • a delay circuit (not shown) may be provided which delays only the rising timing of the control signal S2 and outputs it to the gate of the transistor Q2.
  • FIG. 33 is a current path diagram for illustrating the operation principle (at the time of turn-off) of the eleventh embodiment.
  • FIG. 34 is a switching waveform diagram showing turn-off transient characteristics in the eleventh embodiment. Similar to FIG. 29 described above, gate-source voltages Vgs (solid line) and Vgs (real) (small broken line) and charging voltage Vcg (long broken line) are depicted in the upper part of the figure. On the other hand, the drain-source voltage Vds (solid line) and the drain current Id (broken line) are depicted in the lower part of the figure.
  • the transistor Q4 when the switch element 20 is turned off, the transistor Q4 is turned on while the transistor Q2 is turned off by the delay process described above.
  • current flows in the current path (M1 ⁇ Rin ⁇ D2 ⁇ Q4 ⁇ V4) indicated by the solid line arrow in FIG. Therefore, during this period, the input capacitance Ciss of the transistor M1 is discharged without using the charging voltage Vcg of the capacitor Cg stored when the switch element 20 is turned on.
  • the on timing of Q2 is delayed with respect to the on timing of transistor Q4.
  • the charge voltage Vcg of the capacitor Cg stored at the time of turning on of the switch element 20 is maintained without decreasing until the gate-source voltage Vgs (real) decreases to the plateau voltage Vp. After the gate-source voltage Vgs (real) decreases to the plateau voltage Vp, rapid discharge of the input capacitance Ciss using the charge voltage Vcg can be started.
  • the gate-source voltage Vgs decreases from the plateau voltage Vp to the on threshold voltage Vth as compared to the tenth embodiment (FIG. 25) in which the transistor Q2 is turned on immediately after the switch element 20 is turned off.
  • the transistor Q2 is turned on immediately after the switch element 20 is turned off.
  • the on-timing of the transistor Q2 can be expected to have some effect even if the time t32 is not exactly matched.
  • FIG. 35 is an equivalent circuit diagram showing a twelfth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of this embodiment is based on the tenth embodiment (FIG. 25), but the on timing of the transistor Q1 is delayed with respect to the on timing of the transistor Q3 when the switch element 20 is turned on (see FIG. Eg 30ns).
  • a delay circuit (not shown) may be provided which delays only the falling timing of the control signal S1 and outputs it to the gate of the transistor Q1.
  • FIG. 36 is a current path diagram for illustrating the operation principle (at turn-on) of the twelfth embodiment.
  • FIG. 37 is a switching waveform diagram showing turn-on transient characteristics in the twelfth embodiment. Similar to FIG. 27 described above, gate-source voltages Vgs (solid line) and Vgs (real) (small broken line) and charging voltage Vcg (long broken line) are depicted in the upper part of this figure. On the other hand, the drain-source voltage Vds (solid line) and the drain current Id (broken line) are depicted in the lower part of the figure.
  • the on timing of the transistor Q1 is delayed with respect to the on timing of the transistor Q3.
  • the charge voltage Vcg is maintained at 0 V without using the capacitor Cg until the gate-source voltage Vgs (real) rises to the on threshold voltage Vth, and the gate-source voltage Vgs (real Can rise to the on threshold voltage Vth, and then rapid charging of the input capacitance Ciss using the capacitor Cg can be started.
  • the gate-source voltage Vgs (real) increases from the on threshold voltage Vth to the plateau voltage Vp.
  • the switching time required for turning on can be more effectively suppressed.
  • the on-timing of the transistor Q1 can be expected to have some effect even if it is not exactly at the time t42.
  • FIG. 38 is an equivalent circuit diagram showing a thirteenth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of this embodiment is based on the tenth embodiment (FIG. 25), and the on timing of the transistor Q2 is delayed with respect to the on timing of the transistor Q4 when the switch element 20 is turned off. Also, when the switch element 20 is turned on, the on timing of the transistor Q1 is delayed with respect to the on timing of the transistor Q3. That is, this embodiment corresponds to the combination of the eleventh embodiment (FIG. 32) and the twelfth embodiment (FIG. 35). With such a configuration, it is possible to more effectively suppress switching loss at both turn-on and turn-off.
  • FIG. 39 is an equivalent circuit diagram showing a fourteenth embodiment of the gate drive circuit.
  • the set values of the voltages V1 to V4 are changed based on the tenth embodiment (FIG. 25).
  • the respective voltages V1 to V4 are set to be equal to VCC).
  • a regulator may be used as the DC voltage conversion means, or a simpler resistive voltage divider circuit or capacitive voltage divider circuit may be used.
  • the tenth embodiment (FIG. 25) is used as a base, but in the eleventh embodiment (FIG. 32), the twelfth embodiment (FIG. 35), or the thirteenth embodiment (FIG. 38)
  • the on timing of the transistors Q1 and Q2 may be delayed.
  • FIG. 40 is an equivalent circuit diagram showing a fifteenth embodiment of the gate drive circuit.
  • the tenth embodiment (FIG. 25) is used as a base, but in the eleventh embodiment (FIG. 32), the twelfth embodiment (FIG. 35), or the thirteenth embodiment (FIG. 38)
  • the on timing of the transistors Q1 and Q2 may be delayed.
  • FIG. 41 is an equivalent circuit diagram showing a sixteenth embodiment of the gate drive circuit.
  • the gate drive circuit 10 of the present embodiment further includes a resistor Rgs connected between the gate and the source of the switch element 20 based on the tenth embodiment (FIG. 25). With such a configuration, the gate of the switch element 20 can be pulled down, so that the switch element 20 can be reliably turned off.
  • FIG. 25 any one of the eleventh to fifteenth embodiments (FIG. 32, FIG. 35, FIG. 38, FIG. 39 or FIG. It does not matter.
  • FIG. 42 is a diagram showing a first configuration example of the switch module.
  • the gate drive circuit 10 can be understood as a semiconductor device in which the transistors Q1 to Q4 and the diodes D1 and D2 are integrated. Therefore, for the sake of convenience, the gate drive circuit 10 will be referred to as the "semiconductor device 10" in the description of this figure.
  • the semiconductor device 10 has an external terminal T11 in which the drains of the transistors Q1 and Q2 are connected in common, and an external terminal T12 in which the cathode of the diode D1 and the anode of the diode D2 are connected in common.
  • the external terminals T11 and T12 may be understood as pads.
  • the external terminals T11 and T12 may be understood as lead pins.
  • the switch module of this configuration example includes the semiconductor device 10, the capacitor Cg connected between the external terminals T11 and T12, and the switch element 20 whose gate is connected to the external terminal T12.
  • the capacitor Cg can be externally provided, and the capacitance value can be arbitrarily selected.
  • FIG. 43 is a diagram illustrating a second configuration example of the switch module.
  • the gate drive circuit 10 can be understood as a semiconductor device in which the transistors Q1 to Q4 and the diodes D1 and D2 are integrated. Therefore, for the sake of convenience, the gate drive circuit 10 is also referred to as the “semiconductor device 10” in the description of FIG.
  • Semiconductor device 10 has external terminal T21 to which the drains of transistors Q1 and Q2 are connected in common, external terminal T22 to which the cathode of diode D1 is connected, and external terminal T23 to which the anode of diode D2 is connected. .
  • the external terminals T21, T22 and T23 may be understood as pads.
  • the external terminals T21, T22 and T23 may be understood as lead pins.
  • the semiconductor device 10 the capacitor Cg whose first end is connected to the external terminal T21, the resistor R1 whose first end is connected to the external terminal T22, and the first end are external It has a resistor R2 connected to the terminal T23, and a switch element 20 whose gate is commonly connected to the second end of the capacitor Cg and each of the resistors R1 and R2.
  • the resistors R1 and R2 can be externally connected in series with the diodes D1 and D2, respectively.
  • FIG. 44 is a diagram showing an application example to a DC / DC converter.
  • the DC / DC converter 100 of this configuration example includes a switch output stage 110, a driver 120, and a controller 130.
  • the switch output stage 110 includes an N-channel type MOS field effect transistor 111, an N-channel type MOS field effect transistor 112, an inductor 113, a capacitor 114, and resistors 115 and 116, and reduces the input voltage Vin. To produce the desired output voltage Vout.
  • the drain of the transistor 111 is connected to the input end of the input voltage Vin.
  • the source of the transistor 111 and the drain of the transistor 112 are connected to each other, and the connection node is connected to the first end of the inductor 113 as an output end of the switch voltage Vsw.
  • the source of the transistor 112 is connected to the ground terminal.
  • the second end of the inductor 113 and the first end of the capacitor 114 are both connected to the output end of the output voltage Vout.
  • the feedback is input to 130.
  • the switch output stage 110 is a step-down type in this figure, it may be a step-up type or a step-up / step-down type. Moreover, not only a synchronous rectification system but a diode rectification system may be used. Further, a P-channel MOS field effect transistor may be used as the upper switch element. Also, the switch element is not limited to the MOS field effect transistor.
  • the driver 120 includes an upper driver 121 and a lower driver 122.
  • the upper driver 121 drives the transistor 111 by generating the upper gate signal GH in response to the upper control signal SH input from the controller 130.
  • the lower driver 122 drives the transistor 112 by generating the lower gate signal GL in response to the lower control signal SL input from the controller 130.
  • the gate drive circuit 10 described above can be applied to either the upper driver 121 or the lower driver 122 (details will be described later).
  • the controller 130 may perform digital feedback control using an MCU (micro controller unit) or the like, or may perform analog feedback control using an error amplifier or a PWM comparator.
  • FIG. 45 shows an example of the configuration of the driver 120.
  • the gate drive circuit 10 of the tenth embodiment (FIG. 25) is applied as the upper driver 121 and the lower driver 122.
  • transistors Q1H to Q4H and Q1L to Q4L, capacitors CgH and CgL, diodes D1H and D2H, D1L and D2L, and control signals S1H and S2H and S1L and S2L are the transistors Q1 to Q4 and Q1 and Q2 in FIG. It corresponds to the capacitor Cg, the diodes D1 and D2, and the control signals S1 and S2. Therefore, duplicate descriptions are omitted for each circuit configuration and operation.
  • voltage sources E1H and E2H and a regulator REGH are clearly indicated as means for generating the respective voltages V1 to V4.
  • the voltage source E2H generates a second voltage V2 and a fourth voltage V4 (both are VEE) based on Vsw.
  • voltage sources E1L and E2L and a regulator REGL are clearly indicated as means for generating the respective voltages V1 to V4.
  • the voltage source E2L generates a second voltage V2 and a fourth voltage V4 (both are VEE) based on GND.
  • the upper switch element 111 and the lower switch element 112 are also depicted as equivalent circuits including the transistors M1H and M1L and the internal gate resistances RinH and RinL, respectively, according to FIG.
  • FIG. 25 Although the tenth embodiment (FIG. 25) is used as a base in this figure, any of the eleventh to sixteenth embodiments (FIG. 32, FIG. 35, FIG. 38, FIG. 39, FIG. 40 or FIG. It does not matter if it is based on.
  • the rising timings of the control signals S2H and S2L input from the controller 130 A delay circuit may be inserted in front of the gates of the transistors Q2H and Q2L.
  • the configuration having four transistors Q1 to Q4 is consistently taken as an example. However, if priority is given to reduction of the number of elements, for example, the tenth embodiment It is also possible to omit the transistor Q4 and the diode D2 from (FIG. 25) or to omit the transistor Q3 and the diode D1 from the fourteenth embodiment (FIG. 39).
  • the components (the resistor for discharge etc.) mentioned in the first to ninth embodiments in the first half are included in the tenth to sixteenth embodiments in the second half. It is optional to incorporate as appropriate.
  • the present invention can be used, for example, in a gate drive circuit that drives a transistor made of SiC or the like.
  • the gate drive circuit disclosed in the present specification is used as a means for driving a switch element such as a switching power supply or a motor driver, for example, and widely used in various fields such as consumer equipment and industrial machines. It is possible to use.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)
  • Dc-Dc Converters (AREA)

Abstract

第１トランジスタのゲートを駆動するゲート駆動回路であって、第１接続ノードを介して直列に接続される第１電圧源と第２電圧源による直列接続構成の高電位端と低電位端との間に、第２接続ノードを介して直列に接続される高電位側の第１スイッチ部および低電位側の第２スイッチ部と、前記第１接続ノードと前記第２接続ノードとの間に直列に接続される第３スイッチ部およびインダクタと、を備え、前記第２接続ノードに前記第１トランジスタのゲートを電気的に接続可能である、ゲート駆動回路。

Description

ゲート駆動回路
　本発明は、ゲート駆動回路に関する。
　従来、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）などのトランジスタのゲートを駆動するゲート駆動回路が種々に開発されている。
　例えば、特許文献１には、従来のゲート駆動回路の一例が開示されている。特許文献１のゲート駆動回路は、３つのレベルの出力電圧を切替える切替え回路を有し、切替え回路とトランジスタのゲートとの間にリアクトルが接続される。切替え回路は、ゼロレベル、中間レベル、中間レベルの２倍の電源レベルを切替える。
　トランジスタのターンオン時に、上記切替え回路により、出力電圧をゼロレベルから中間レベルに切替える。すると、リアクトルとトランジスタのゲート・ソース間容量により共振が発生する。このとき、ゲート電圧は急速に電源レベルまで増加し、ある時点でゲート電圧の変化点がゼロとなる。この時点で、切替え回路により出力電圧を電源レベルに切替えることで、ゲート電圧を電源レベルの状態に保つ。ターンオフ時は、ターンオン時の動作と逆の順序の動作を行う。
　また、従来、スイッチング電源やモータドライバなどのスイッチ素子をスイッチングさせるゲート駆動回路では、スイッチ素子のゲート電圧をスイッチングの瞬間だけ一時的に変化させることにより、高速スイッチングを実現する手法が提案されている（例えば特許文献２～４を参照）。
特開２００７－２８２３２６号公報 特開２００９－２００８９１号公報 特許第４８０４１４２号明細書 特開２０１０－５１１６５号公報 特開２０１７－１８３９７９号公報
　ここで、トランジスタは内部ゲート抵抗（寄生抵抗）を有しており、ゲート駆動回路によりトランジスタを駆動する場合、トランジスタのゲートの充放電を行うゲート電流は内部ゲート抵抗により制限される。特に、ＳｉＣなどのような半導体材料を用いたトランジスタの場合、内部ゲート抵抗が大きくなり、ゲート電流がより制限される。これにより、トランジスタのスイッチング速度が低下し、スイッチング損失が大きくなる問題があった。
　しかしながら、上記特許文献１のゲート駆動回路は、ターンオン時のゲート電圧のオーバーシュート、ターンオフ時のゲート電圧のアンダーシュートを抑制することを目的としており、上述のようなトランジスタの内部ゲート抵抗に起因するスイッチング速度の低下については考慮されていない。
　上記状況に鑑みると、駆動するトランジスタのスイッチング速度を高速化することが課題となる。
　また、特許文献２では、ゲート電圧を一時的に高める手段として、非常に多くの受動素子を必要とするため、回路規模が大きくなってしまうという課題があった。
　また、特許文献３では、複数の電源を切り替えることによりゲート電圧を一時的に高めているので、回路規模の増大を招くだけでなく、複雑なコントロールも必要になるという課題があった。
　また、特許文献４では、定常オン状態でもゲート電流を流し続けなければならない電流駆動型のスイッチ素子（接合型ＦＥＴ）が駆動対象とされていた。そのため、当該文献で提案されているコンデンサは、あくまで、必須の回路素子であるゲート抵抗に並列接続されるものであり、これを単独で用いることについては何ら想定されていなかった。この点において、特許文献４の従来技術は、後述の本発明とは似て非なるものであり、その本質的な構成が明確に異なっている。
　なお、本願の特許出願人は、上記の課題に鑑み、特許文献５において、簡易に高速スイッチングを実現することのできるゲート駆動回路を提案している。ただし、本従来技術では、コンデンサや入力容量のばらつきに関して、更なる検討の余地があった。
　上記状況に鑑みると、コンデンサや入力容量のばらつきがあっても簡易かつ適切に高速スイッチングを実現することのできるゲート駆動回路を提供することも課題である。
　本発明の一態様に係るゲート駆動回路は、第１トランジスタのゲートを駆動するゲート駆動回路であって、
　第１接続ノードを介して直列に接続される第１電圧源と第２電圧源による直列接続構成の高電位端と低電位端との間に、第２接続ノードを介して直列に接続される高電位側の第１スイッチ部および低電位側の第２スイッチ部と、
　前記第１接続ノードと前記第２接続ノードとの間に直列に接続される第３スイッチ部およびインダクタと、
　を備え、
　前記第２接続ノードに前記第１トランジスタのゲートを電気的に接続可能である構成としている。
　また、本発明の別態様に係るゲート駆動回路は、第１端が第１電圧の印加端に接続され、第２端がコンデンサを介してスイッチ素子のゲートに接続される第１トランジスタと、
　第１端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第２端が前記第１電圧よりも低い第２電圧の印加端に接続され、前記第１トランジスタと逆相駆動される第２トランジスタと、
　第１端が前記第２電圧よりも高い第３電圧の印加端に接続され、第２端が第１整流素子を介して前記スイッチ素子のゲートに接続され、前記第１トランジスタと同相駆動される第３トランジスタと、
　第１端が第２整流素子を介して前記スイッチ素子のゲートに接続され、第２端が前記第３電圧よりも低い第４電圧の印加端に接続され、前記第２トランジスタと同相駆動される第４トランジスタと、
　を有し、
　前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧と等しい、又は、前記第２電圧が前記第４電圧よりも低くかつ前記第１電圧が前記第３電圧と等しい、若しくは、前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧よりも低い構成としている。
　本発明のゲート駆動回路によれば、スイッチング速度を適切に高速化することが可能となる。
本発明の一実施形態に係るゲート駆動回路の構成を示す回路図である。 従来のゲート駆動回路の一例を示す回路図である。 トランジスタのターンオン時およびターンオフ時の動作に関するタイミングチャートである。 ターンオン時における第１の動作状態を示す回路図である。 ターンオン時における第２の動作状態を示す回路図である。 ターンオン時における第３の動作状態を示す回路図である。 ターンオン時における第４の動作状態を示す回路図である。 ターンオフ時における第１の動作状態を示す回路図である。 ターンオフ時における第２の動作状態を示す回路図である。 ターンオフ時における第３の動作状態を示す回路図である。 ターンオフ時における第４の動作状態を示す回路図である。 変形例に係るゲート駆動回路の構成を示す回路図である。 別の変形例に係るゲート駆動回路の構成を示す回路図である。 トランジスタのターンオン時の各種波形を示すタイミングチャートである。 トランジスタ（ＭＯＳＦＥＴ）のモデル図である。 別の変形例に係るゲート駆動回路の構成を示す回路図である。 本発明と対比すべきゲート駆動回路の一参考例を示す等価回路図である。 本参考例におけるターンオン過渡特性のスイッチング波形図である。 Ｉｄ－Ｖｇｓ特性図である。 ゲート駆動回路の第１実施形態を示す等価回路図である。 Ｖｇｓ、Ｖｇｓ（ｒｅａｌ）のターンオン挙動を示す電圧波形図である。 第１実施形態におけるターンオン過渡特性を示すスイッチング波形図である。 ゲート駆動回路の第２実施形態を示す等価回路図である。 ゲート駆動回路の第３実施形態を示す等価回路図である。 ゲート駆動回路の第４実施形態を示す等価回路図である。 ゲート駆動回路の第５実施形態を示す等価回路図である。 ゲート駆動回路の第６実施形態を示す等価回路図である。 ゲート駆動回路の第７実施形態を示す等価回路図である。 ゲート駆動回路の第８実施形態を示す等価回路図である。 ゲート駆動回路の第９実施形態を示す等価回路図である。 ゲート駆動回路の第１０実施形態を示す等価回路図である。 第１０実施形態の動作原理（ターンオン時）を説明するための電流経路図である。 第１０実施形態におけるターンオン過渡特性を示すスイッチング波形図である。 第１０実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。 第１０実施形態におけるターンオフ過渡特性を示すスイッチング波形図である。 容量ばらつきの影響について対比説明を行うためのスイッチング波形図である。 図２０の部分拡大図（ターンオン時）である。 図２０の部分拡大図（ターンオフ時）である。 ゲート駆動回路の第１１実施形態を示す等価回路図である。 第１１実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。 第１１実施形態におけるターンオフ過渡特性のスイッチング波形図である。 ゲート駆動回路の第１２実施形態を示す等価回路図である。 第１２実施形態の動作原理（ターンオン時）を説明するための電流経路図である。 第１２実施形態におけるターンオン過渡特性のスイッチング波形図である。 ゲート駆動回路の第１３実施形態を示す等価回路図である。 ゲート駆動回路の第１４実施形態を示す等価回路図である。 ゲート駆動回路の第１５実施形態を示す等価回路図である。 ゲート駆動回路の第１６実施形態を示す等価回路図である。 スイッチモジュールの第１構成例を示す図である。 スイッチモジュールの第２構成例を示す図である。 ＤＣ／ＤＣコンバータへの適用例を示す図である。 ドライバの一構成例を示す図である。
　以下に本発明の一実施形態について図面を参照して説明する。
＜１．ゲート駆動回路の構成＞
　図１は、本発明の一実施形態に係るゲート駆動回路の構成を示す回路図である。図１に示すゲート駆動回路１は、トランジスタ２を駆動する。ゲート駆動回路１と、トランジスタ２とから各種の電力変換装置（コンバータ、インバータ等）を構成することができる。トランジスタ２は、一例として、ＳｉＣを半導体材料として用いたｎチャネル型ＭＯＳＦＥＴとしており、図１および後述する図２、図４Ａ～４Ｄ、図５Ａ～５Ｄ、図６、図７では、トランジスタ２の主な等価回路を示している。ここで、図９に、トランジスタ２のモデル図を示す。図９に示すように、トランジスタ２は、内部ゲート抵抗Ｒｇ、寄生容量であるゲート・ソース間容量Ｃｇｓ、および寄生容量であるゲート・ドレイン間容量Ｃｇｄを含む。内部ゲート抵抗Ｒｇは、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとが接続される接続ノードとゲート端ＧＴとの間に接続される。図１等に示したトランジスタ２では、内部ゲート抵抗Ｒｇとともに、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとの合成容量である入力容量Ｃｉｓｓを示している。入力容量Ｃｉｓｓは、入力側から見たトランジスタ２全体の容量である。
　ゲート駆動回路１は、コンデンサＣ１，Ｃ２と、トランジスタＱ１ａ，Ｑ１ｂと、トランジスタＱ２，Ｑ３と、インダクタＬと、ダイオードＤ２０，Ｄ３０と、を有する。トランジスタＱ１ａ，Ｑ１ｂは、双方向スイッチを構成する。また、ダイオードＤ２０，Ｄ３０は、電流阻止部として機能する。
　コンデンサＣ１とコンデンサＣ２とは、直列に接続され、その直列接続構成の両端間には、電源Ｅにより電源電圧Ｖｃｃが印加される。すなわち、コンデンサＣ１の一端（高電位端）には、電源電圧Ｖｃｃの印加端が接続され、コンデンサＣ２の一端（低電位端）には、基準電位の印加端が接続される。コンデンサＣ１，Ｃ２は、電圧源として機能し、それぞれＶｃｃ／２の電圧を発生する。なお、コンデンサＣ１，Ｃ２の電圧比はこれに限らず、任意に設定できる。
　コンデンサＣ１とコンデンサＣ２とが接続される接続ノードＰ１（第１接続ノード）には、ｎチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ１ａのソースが接続される。トランジスタＱ１ａのドレインには、ｎチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ１ｂのドレインが接続される。トランジスタＱ１ｂのソースには、インダクタＬの一端が接続される。なお、トランジスタＱ１ａは、ボディダイオードＤａを有し、トランジスタＱ１ｂは、ボディダイオードＤｂを有する。
　ｐチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ２（第１スイッチ部）のソースには、コンデンサＣ１の一端が接続される。ダイオードＤ２０（第１電流阻止部）のアノードには、トランジスタＱ２のドレインが接続される。ダイオード２０のカソードには、ダイオードＤ３０（第２電流阻止部）のアノードが接続される。ダイオードＤ３０のカソードには、ｎチャネル型ＭＯＳＦＥＴで構成されるトランジスタＱ３（第２スイッチ部）のドレインが接続される。トランジスタＱ３のソースには、コンデンサＣ２の一端が接続される。なお、トランジスタＱ２は、ボディダイオードＤ２を有し、トランジスタＱ３は、ボディダイオードＤ３を有する。
　インダクタＬの他端は、ダイオードＤ２０とダイオードＤ３０とが接続される接続ノードＰ２（第２接続ノード）に接続される。すなわち、接続ノードＰ１と接続ノードＰ２の間には、トランジスタＱ１ａ，Ｑ１ｂによる双方向スイッチ（第３スイッチ部）とインダクタＬとが直列に接続される。
　接続ノードＰ２には、トランジスタ２のゲートが接続される。トランジスタ２は、内部ゲート抵抗Ｒｇ、および入力容量Ｃｉｓｓを有する。内部ゲート抵抗Ｒｇの一端が接続ノードＰ２に接続され、内部ゲート抵抗Ｒｇの他端が入力容量Ｃｉｓｓの一端に接続される。なお、接続ノードＰ２と内部ゲート抵抗Ｒｇとの間に、抵抗をさらに接続することとしてもよい。すなわち、トランジスタ２のゲートは、接続ノードＰ２に対して電気的に接続可能であればよい。
　制御部３は、ゲート駆動回路１の駆動を制御する。制御部３は、ゲート駆動信号Ｑ１ａ＿ｇをトランジスタＱ１ａのゲートに出力し、ゲート駆動信号Ｑ１ｂ＿ｇをトランジスタＱ１ｂのゲートに出力する。また、制御部３は、ゲート駆動信号Ｑ２＿ｇをトランジスタＱ２のゲートに出力し、ゲート駆動信号Ｑ３＿ｇをトランジスタＱ３のゲートに出力する。ゲート駆動信号Ｑ２＿ｇとゲート駆動信号Ｑ３＿ｇはパルス状信号であり、トランジスタＱ２とＱ３は相補的に駆動される。
＜２．ゲート駆動回路の動作＞
　次に、上述した構成である本実施形態に係るゲート駆動回路１の動作について説明する。ここでは、図３のタイミングチャートを用いて説明する。図３は、トランジスタ２のターンオン時およびターンオフ時の動作に関するタイミングチャートである。図３において、上段から順に、ゲート駆動信号Ｑ１ａ＿ｇ、ゲート駆動信号Ｑ１ｂ＿ｇ、ゲート駆動信号Ｑ２＿ｇ、ゲート駆動信号Ｑ３＿ｇ、インダクタ電流ＩＬ、ゲート電流Ｉｇ、出力電圧Ｖｏｕｔ、およびゲート電圧Ｖｇを示す。
　図１に示すように、インダクタ電流ＩＬは、インダクタＬを流れる電流であり、ゲート電流Ｉｇは、内部ゲート抵抗Ｒｇを流れる電流であり、出力電圧Ｖｏｕｔは、接続ノードＰ２に発生する電圧であり、ゲート電圧Ｖｇは、入力容量Ｃｉｓｓに発生する電圧である。
＜＜ターンオン時＞＞
　まず、トランジスタ２のターンオン時の動作について、図３および図４Ａ～図４Ｄを用いて説明する。ゲート駆動信号Ｑ１ａ＿ｇがＬｏｗでトランジスタＱ１ａがオフ、ゲート駆動信号Ｑ２＿ｇがＨｉｇｈでトランジスタＱ２がオフ、ゲート駆動信号Ｑ３＿ｇがＨｉｇｈでトランジスタＱ３がオンの状態で、タイミングｔ１において、ゲート駆動信号Ｑ１ｂ＿ｇがＬｏｗからＨｉｇｈへ切替えられ、トランジスタＱ１ｂがオンとされる。
　すると、図４Ａに示すように、コンデンサＣ２、トランジスタＱ１ａのボディダイオード、トランジスタＱ１ｂ、インダクタＬ、ダイオードＤ３０、およびトランジスタＱ３の順の経路で電流が流れ始める（実線矢印）。これにより、インダクタ電流ＩＬは、ゼロから徐々に正側に上昇する。このときの上昇の傾きは、インダクタＬのインダクタンスに依存する。
　タイミングｔ１から所定期間Ｔ１を経過したタイミングｔ２において、ゲート駆動信号Ｑ２＿ｇをＬｏｗへ切替え、ゲート駆動信号Ｑ３＿ｇをＬｏｗへ切替える。すると、図４Ｂに示すように、コンデンサＣ２、トランジスタＱ１ａのボディダイオード、トランジスタＱ１ｂ、インダクタＬ、内部ゲート抵抗Ｒｇ、および入力容量Ｃｉｓｓの順の経路で電流が流れ始める（実線矢印）。
　タイミングｔ２で、インダクタ電流ＩＬ（実線）はピーク電流値Ｉｐ１となり、破線で示すゲート電流Ｉｇはゼロからピーク電流値Ｉｐ１まで急峻に上昇する。すなわち、ゲート電流Ｉｇが流れ始める。また、タイミングｔ２で、出力電圧Ｖｏｕｔ（実線）は、ゼロからピーク電圧値Ｖｐ１まで急峻に上昇する。ピーク電圧値Ｖｐ１は、電源電圧Ｖｃｃよりも高い値であるが、ダイオードＤ２０によりトランジスタＱ２のボディダイオードを介して電流が電源Ｅ側に流れることを阻止するので、出力電圧Ｖｏｕｔが電源電圧Ｖｃｃにクランプされることを防止できる。
　タイミングｔ２で入力容量Ｃｉｓｓの充電が開始され、ゲート電圧Ｖｇ（実線）がゼロから上昇を開始する。
　タイミングｔ２以降、インダクタ電流ＩＬとゲート電流Ｉｇは一致し、両者ともに徐々に減少する。これに応じて、出力電圧Ｖｏｕｔが徐々に減少する。出力電圧Ｖｏｕｔが電源電圧Ｖｃｃに到達するタイミングｔ３では、図４Ｃに示すように、図４Ｂで示した経路と同様の経路（図４Ｃの実線矢印）とともに、コンデンサＣ２、コンデンサＣ１、トランジスタＱ２、ダイオードＤ２０、内部ゲート抵抗Ｒｇ、および入力容量Ｃｉｓｓの順の経路（図４Ｃの破線矢印）で電流が流れ始める。従って、ゲート電流Ｉｇは、インダクタ電流ＩＬとトランジスタＱ２から供給される電流との合成として流れる。
　タイミングｔ３以降、インダクタ電流ＩＬは減少してゼロに達すると、トランジスタＱ１ａのボディダイオード（逆流阻止部）によってインダクタ電流ＩＬの逆流は阻止される。すると、図４Ｄに示すように、以降は図４Ｃに示すトランジスタＱ２を介した経路と同様の経路（図４Ｄの破線矢印）のみで電流が流れる。すなわち、当該経路のみの電流によりゲート電流Ｉｇは流れ、ゲート電圧Ｖｇが電源電圧Ｖｃｃに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの充電は完了する。
＜＜ターンオフ時＞＞
　次に、トランジスタ２のターンオフ時の動作について、図３および図５Ａ～図５Ｄを用いて説明する。ゲート駆動信号Ｑ１ｂ＿ｇがＬｏｗでトランジスタＱ１ｂがオフ、ゲート駆動信号Ｑ２＿ｇがＬｏｗでトランジスタＱ２がオン、ゲート駆動信号Ｑ３＿ｇがＬｏｗでトランジスタＱ３がオフの状態で、タイミングｔ４において、ゲート駆動信号Ｑ１ａ＿ｇがＬｏｗからＨｉｇｈへ切替えられ、トランジスタＱ１ａがオンとされる。
　すると、図５Ａに示すように、コンデンサＣ１、トランジスタＱ２、ダイオードＤ２０、インダクタＬ、トランジスタＱ１ｂのボディダイオード、およびトランジスタＱ１ａの順の経路で電流が流れ始める（実線矢印）。これにより、インダクタ電流ＩＬ（実線）は、ゼロから徐々に負側に上昇する。このときの上昇の傾きは、インダクタＬのインダクタンスに依存する。
　図３に示すタイミングｔ４から所定期間Ｔ２を経過したタイミングｔ５において、ゲート駆動信号Ｑ２＿ｇをＨｉｇｈへ切替え、ゲート駆動信号Ｑ３＿ｇをＨｉｇｈへ切替える。すると、図５Ｂに示すように、入力容量Ｃｉｓｓ、内部ゲート抵抗Ｒｇ、インダクタＬ、トランジスタＱ１ｂのボディダイオード、トランジスタＱ１ａ、およびコンデンサＣ２の順の経路で電流が流れ始める（実線矢印）。
　図３に示すタイミングｔ５で、インダクタ電流ＩＬ（実線）はピーク電流値Ｉｐ２となり、破線で示すゲート電流Ｉｇはゼロからピーク電流値Ｉｐ２まで急峻に上昇する。すなわち、ゲート電流Ｉｇが流れ始める。また、タイミングｔ５で、出力電圧Ｖｏｕｔは、ゼロからピーク電圧値Ｖｐ２まで急峻に上昇する。ピーク電圧値Ｖｐ２は、０Ｖよりも低い値であるが、ダイオードＤ３０によりトランジスタＱ３のボディダイオードを介して電流が接続ノードＰ２側に流れることを阻止するので、出力電圧Ｖｏｕｔが０Ｖにクランプされることを防止できる。
　図３に示すタイミングｔ５で入力容量Ｃｉｓｓの放電が開始され、ゲート電圧Ｖｇ（実線）が電源電圧Ｖｃｃから減少を開始する。
　図３に示すタイミングｔ５以降、インダクタ電流ＩＬとゲート電流Ｉｇは一致し、両者ともに徐々に減少する。これに応じて、出力電圧Ｖｏｕｔが０Ｖへ向かって徐々に減少する。出力電圧Ｖｏｕｔが０Ｖに到達するタイミングｔ６では、図５Ｃに示すように、図５Ｂで示した経路と同様の経路（図５Ｃの実線矢印）とともに、入力容量Ｃｉｓｓ、内部ゲート抵抗Ｒｇ、ダイオードＤ３０、およびトランジスタＱ３の順の経路（図５Ｃの破線矢印）で電流が流れ始める。従って、ゲート電流Ｉｇは、インダクタ電流ＩＬとトランジスタＱ３を流れる電流との合成として流れる。
　タイミングｔ６以降、インダクタ電流ＩＬが減少してゼロに達すると、トランジスタＱ１ｂのボディダイオード（逆流阻止部）によってインダクタ電流ＩＬの逆流は阻止される。すると、図５Ｄに示すように、以降は図５ＣのトランジスタＱ３を通る経路と同様の経路（図５Ｄの破線矢印）のみで電流が流れる。すなわち、当該経路のみの電流によりゲート電流Ｉｇは流れ、ゲート電圧Ｖｇが０Ｖに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの放電は完了する。
＜３．従来との比較＞
　ここで、図２は、本発明との比較に用いる従来のゲート駆動回路の構成を示す回路図である。図２に示す従来のゲート駆動回路１’の構成は、図１に示した本実施形態に係るゲート駆動回路１の構成から、コンデンサＣ１，Ｃ２、トランジスタＱ１ａ，Ｑ１ｂ、ダイオードＤ２０，Ｄ３０、およびインダクタＬを除いた構成となる。
　このような従来のゲート駆動回路１’の動作を、先述した本実施形態の動作と併せて図３に示す。トランジスタ２のターンオン時の動作としては、タイミングｔ２でトランジスタＱ２をオン、トランジスタＱ３をオフに切替えると、出力電圧Ｖｏｕｔ（破線）はゼロから電源電圧Ｖｃｃまで急峻に上昇し、ゲート電流Ｉｇ（一点鎖線）はゼロから所定の電流値Ｉ１まで急峻に上昇する。ここで、当該所定の電流値Ｉ１は、Ｖｃｃ／Ｒｇで表される値である。ゲート電流Ｉｇが流れ始めて、入力容量Ｃｉｓｓの充電が開始される。これにより、ゲート電圧Ｖｇ（破線）は、ゼロから上昇を開始する。そして、充電が進んでゲート電圧Ｖｇが電源電圧Ｖｃｃに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの充電が完了する。
　トランジスタ２のターンオフ時の動作としては、タイミングｔ５でトランジスタＱ２をオフ、トランジスタＱ３をオンに切替えると、出力電圧Ｖｏｕｔ（破線）は０Ｖまで急峻に減少し、ゲート電流Ｉｇ（一点鎖線）はゼロから所定の電流値Ｉ２まで急峻に上昇する。ここで、当該所定の電流値Ｉ２は、Ｖｃｃ／Ｒｇで表される値である。ゲート電流Ｉｇが流れ始めて、入力容量Ｃｉｓｓの放電が開始される。これにより、ゲート電圧Ｖｇ（破線）は、電源電圧Ｖｃｃから減少を開始する。そして、放電が進んでゲート電圧Ｖｇが０Ｖに達すると、ゲート電流Ｉｇはゼロとなる。これにより、入力容量Ｃｉｓｓの放電が完了する。
　このように、従来のゲート駆動回路１’では、充放電を開始するゲート電流Ｉｇの初期値を電流値Ｉ１，Ｉ２により制限され、特にトランジスタ２がＳｉＣなどの半導体材料で構成されて内部ゲート抵抗Ｒｇが大きい場合、より電流値Ｉ１，Ｉ２が制限される。これに対して、本実施形態に係るゲート駆動回路１によれば、充放電を開始するゲート電流Ｉｇの初期値をピーク電流値Ｉｐ１，Ｉｐ２とし、電流値Ｉ１，Ｉ２よりも大きくすることができる。従って、従来よりも充放電の速度を向上することができる。すなわち、トランジスタ２のスイッチング速度を高速化でき、スイッチング損失を低減することができる。
　また、本実施形態では、ターンオン時はトランジスタＱ１ｂをオンに切替えてからトランジスタＱ２，Ｑ３を切替えるまでの期間Ｔ１を可変とすることで、ピーク電流値Ｉｐ１を調整し、ターンオンの速度を可変できる。同様に、ターンオフ時はトランジスタＱ１ａをオンに切替えてからトランジスタＱ２，Ｑ３を切替えるまでの期間Ｔ２を可変とすることで、ピーク電流値Ｉｐ２を調整し、ターンオフの速度を可変できる。
　なお、ターンオン時のトランジスタＱ１ｂをオンからオフに切替えるタイミングｔ７については、トランジスタＱ１ｂがオンのままでもインダクタ電流ＩＬが逆流することをトランジスタＱ１ａのボディダイオードで阻止できるので、タイミングｔ７の設定は自由度が高い。但し、タイミングｔ７は、ターンオンの後のターンオフ時にインダクタ電流ＩＬを負方向に流すタイミングｔ４よりも前に設定することが望ましい。
　また、ターンオフ時のトランジスタＱ１ａをオンからオフに切替えるタイミングｔ８については、トランジスタＱ１ａがオンのままでもインダクタ電流ＩＬが逆流することをトランジスタＱ１ｂのボディダイオードで阻止できるので、タイミングｔ８の設定は自由度が高い。但し、タイミングｔ８は、ターンオフの後のターンオン時にインダクタ電流ＩＬを正方向に流すタイミングｔ１よりも前に設定することが望ましい。
＜４．ゲート駆動回路の変形例＞
　図６は、変形例に係るゲート駆動回路１０１の構成を示す回路図である。ゲート駆動回路１０１は、先述した図１の構成との相違点として、トランジスタＱ１ａの代わりにダイオードＤ４０とし、ダイオードＤ３０を設けない。
　ゲート駆動回路１０１では、ターンオン時には、トランジスタＱ２をオフ、トランジスタＱ３をオンとした状態でトランジスタＱ１ｂをオンへ切替え、その後、トランジスタＱ２，Ｑ３を切替える。これにより、先述したゲート駆動回路１と同様な動作により、入力容量Ｃｉｓｓの充電を高速に行うことができる。また、ターンオフ時には、トランジスタＱ３をオンとすることで、従来と同様に入力容量Ｃｉｓｓの放電を行うことができる。従って、ゲート駆動回路１０１によれば、ターンオンのみ高速に行うことが要求される場合に、素子を簡略化してコストを低減することができる。
　また、図７は、別の変形例に係るゲート駆動回路１０２の構成を示す回路図である。ゲート駆動回路１０２は、先述した図１の構成との相違点として、トランジスタＱ１ｂの代わりにダイオードＤ５０とし、ダイオードＤ２０を設けない。
　ゲート駆動回路１０２では、ターンオン時には、トランジスタＱ２をオンとすることで、従来と同様に入力容量Ｃｉｓｓの充電を行うことができる。そして、ターンオフ時には、トランジスタＱ２をオン、トランジスタＱ３をオフとした状態でトランジスタＱ１ａをオンへ切替え、その後、トランジスタＱ２，Ｑ３を切替える。これにより、先述したゲート駆動回路１と同様な動作により、入力容量Ｃｉｓｓの放電を高速に行うことができる。従って、ゲート駆動回路１０２によれば、ターンオフのみ高速に行うことが要求される場合に、素子を簡略化してコストを低減することができる。
＜５．負荷に応じたトランジスタのオン時間制御＞
　図８は、図９に示すトランジスタ２のターンオン時の各種波形を示すタイミングチャートである。図８は、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、およびドレイン電流Ｉｄの時間的推移を示す。
　タイミングｔ０において、図９に示すトランジスタ２のゲート端ＧＴに所定電圧を印加する。すると、ゲート・ソース間容量Ｃｇｓの充電が開始され、ゲート電圧Ｖｇが上昇を開始する。そして、ゲート電圧Ｖｇが閾値電圧Ｖｔｈに達するタイミングｔ１において、ドレイン電流Ｉｄが流れ始める。タイミングｔ１～ｔ２の期間において、ゲート電圧Ｖｇが上昇し、これに比例してドレイン電流Ｉｄが増加する。
　タイミングｔ２において、ゲート・ソース間容量Ｃｇｓの充電が完了し、ゲート電圧Ｖｇはプラトー電圧Ｖｐで一定となり、ドレイン電流Ｉｄは一定となる。また、タイミングｔ２において、ゲート・ドレイン間容量Ｃｇｄの充電が開始され、ドレイン電圧Ｖｄは減少を開始する。
　ドレイン電圧Ｖｄの減少は、ゲート・ドレイン間容量Ｃｇｄの充電が完了するタイミングｔ３まで続く。タイミングｔ３からゲート電圧Ｖｇは再び上昇し、タイミングｔ４でゲート電圧Ｖｇは上記所定電圧に到達する。
　タイミングｔ２でゲート・ソース間容量Ｃｇｓの充電が完了し、ゲート電圧Ｖｇがプラトー電圧Ｖｐに達すると、以降、タイミングｔ３までゲート・ドレイン間容量Ｃｇｄを充電するときのゲート電流Ｉｇは、Ｉｇ＝（ＶＧＴ－Ｖｐ）／Ｒｇで表される。但し、ＶＧＴはゲート端ＧＴに印加する電圧である。ここで、プラトー電圧Ｖｐは、負荷であるドレイン電流Ｉｄに依存し、ドレイン電流Ｉｄが変化することによりゲート電流Ｉｇが変化するので、ゲート・ドレイン間容量Ｃｇｄの充電速度が変化する。
　従って、ドレイン電流Ｉｄに応じてゲート端ＧＴに印加する電圧ＶＧＴを変化させることで、ゲート電流Ｉｇの変化を抑制し、ゲート・ドレイン間容量Ｃｇｄの充電速度の変化を抑制できる。これにより、ターンオンの速度を安定化できる。
　よって、先述したゲート駆動回路において、図３に示したトランジスタＱ１ｂのオン時間Ｔｏｎ＿ｂを負荷に応じて可変とすることで、出力電圧Ｖｏｕｔ（電圧ＶＧＴに相当）を可変とし、ターンオンの速度を安定化できる。
　また、ターンオフ時は図８に示すタイミングチャートと時間的に逆方向の挙動となる。ゲート電圧Ｖｇがプラトー電圧Ｖｐに達すると、以降、ゲート・ドレイン間容量Ｃｇｄを放電するときのゲート電流Ｉｇは、Ｉｇ＝Ｖｐ／Ｒｇで表される。ここで、プラトー電圧Ｖｐは、負荷であるドレイン電流Ｉｄに依存し、ドレイン電流Ｉｄが変化することによりゲート電流Ｉｇが変化するので、ゲート・ドレイン間容量Ｃｇｄの放電速度が変化する。
　従って、ドレイン電流Ｉｄに応じてゲート端ＧＴに印加する電圧ＶＧＴを変化させることで、ゲート電流Ｉｇの変化を抑制し、ゲート・ドレイン間容量Ｃｇｄの放電速度の変化を抑制できる。これにより、ターンオフの速度を安定化できる。
　よって、先述したゲート駆動回路において、図３に示したトランジスタＱ１ａのオン時間Ｔｏｎ＿ａを負荷に応じて可変とすることで、出力電圧Ｖｏｕｔ（電圧ＶＧＴに相当）を可変とし、ターンオフの速度を安定化できる。
＜６．その他＞
　以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
　例えば、図１０に示すゲート駆動回路１０３のように、トランジスタＱ２，Ｑ３が双方向にオフすることが可能な理想的なスイッチＳＷ１，ＳＷ２である場合は、ダイオードＤ２０，Ｄ３０は不要である。この場合、スイッチＳＷ１，ＳＷ２がスイッチ部と電流阻止部を機能的に兼ねる。また、図１０に示すように、トランジスタＱ１ａ，Ｑ１ｂの代わりに、オンした後にインダクタ電流ＩＬが逆流するタイミングでオフに制御する双方向スイッチＳＷ３を設けてもよい。この場合、双方向スイッチＳＷ３がスイッチ部と逆流阻止部を機能的に兼ねる。
　また、トランジスタＱ２，Ｑ３，Ｑ１ａ，Ｑ１ｂは、ｎチャネル型ＭＯＳＦＥＴで構成しても、ｐチャネル型ＭＯＳＦＥＴで構成してもよい。さらに、ＭＯＳＦＥＴに限らず、他のトランジスタによって構成してもよい。例えばバイポーラトランジスタ（ＮＰＮ／ＰＮＰ何れも可）によって構成してもよい。その場合、トランジスタＱ１ａ，Ｑ１ｂに関してはバイポーラトランジスタに対して外付けの並列ダイオードを接続するが、トランジスタＱ２，Ｑ３に関しては並列ダイオードを接続することは不要である。
　また、本発明のゲート駆動回路は、インダクタＬ、およびコンデンサＣ１，Ｃ２を外付けで接続可能なＩＣとして構成してもよい。
　次に、本発明のさらに別態様に係る実施形態について説明する。
＜参考例＞
　以下では、本発明の説明に先立って、これと対比すべきゲート駆動回路の一参考例を紹介する。図１１は、ゲート駆動回路の一参考例を示す等価回路図である。本参考例のゲート駆動回路１０は、ディスクリートのスイッチ素子２０を駆動するためのアナログ回路であり、駆動部ＤＲＶ１と、外付けゲート抵抗Ｒｇ（ｏｎ）と、放電抵抗Ｒｇｓとを有する。
　駆動部ＤＲＶ１は、これに入力される制御信号の論理レベルに応じて、その出力端子から２値の電圧（電源電圧ＶＣＣまたは接地電圧ＧＮＤ）を出力することにより、スイッチ素子２０のゲート端子を電圧駆動する。
　外付けゲート抵抗Ｒｇ（ｏｎ）は、駆動部ＤＲＶ１の出力端子とスイッチ素子２０のゲート端子との間に接続されている。放電抵抗Ｒｇｓは、スイッチ素子２０のゲート端子とグランド（ＧＮＤ）との間に接続されている。なお、外付けゲート抵抗Ｒｇ（ｏｎ）と放電抵抗Ｒｇｓは、Ｒｇ（ｏｎ）＜＜Ｒｇｓの関係にある。
　スイッチ素子２０は、ゲート駆動回路１０によりスイッチングされる半導体スイッチ素子であり、ここでは、Ｎチャネル型ＭＯＳ［metal　oxide　semiconductor］電界効果トランジスタＭ１が用いられている。
　なお、本図で等価的に示したように、トランジスタＭ１のゲート・ソース間には、ゲート・ソース間寄生容量Ｃｇｓが付随しており、トランジスタＭ１のゲート・ドレイン間には、ゲート・ドレイン間寄生容量Ｃｇｄが付随している。トランジスタＭ１の入力容量Ｃｉｓｓは、ゲート・ソース間寄生容量Ｃｇｓとゲート・ドレイン間寄生容量Ｃｇｄとの和（＝Ｃｇｓ＋Ｃｇｄ）として表すことができる。
　また、トランジスタＭ１のゲートには、内部ゲート抵抗Ｒｉｎが付随しており、トランジスタＭ１のドレイン・ソース間には、図示の極性でボディダイオードＢＤが付随している。また、トランジスタＭ１には、寄生インダクタンスも付随しているが、ここでは、図示の便宜上、その描写及び説明を割愛する。
　スイッチ素子２０各部の電圧や電流について、Ｖｇｓはゲート・ソース間電圧、Ｖｇｓ（ｒｅａｌ）はゲート・ソース間寄生容量Ｃｇｓの両端間電圧、Ｖｄｓはドレイン・ソース間電圧、Ｉｄはドレイン電流、Ｉｇはゲート電流をそれぞれ示している。なお、ゲート電流Ｉｇが流れているときには、内部ゲート抵抗Ｒｉｎの両端間に電圧が（＝Ｉｇ×Ｒｉｎ）が生じるので、Ｖｇｓ≠Ｖｇｓ（ｒｅａｌ）となる。一方、ゲート電流Ｉｇが流れていないときには、内部ゲート抵抗Ｒｉｎの両端間電圧がゼロ値となるので、寄生インダクタンスを無視するとＶｇｓ＝Ｖｇｓ（ｒｅａｌ）となる。
　図１２は、本参考例におけるスイッチ素子２０のターンオン過渡特性を示すスイッチング波形図である。本図中の実線はゲート・ソース間電圧Ｖｇｓ、小破線はドレイン・ソース間電圧Ｖｄｓ、大破線はドレイン電流Ｉｄをそれぞれ示している。また、横軸の一目盛は１００ｎｓ／ｄｉｖであり、縦軸の一目盛は、Ｖｇｓが５Ｖ／ｄｉｖ、Ｖｄｓが２００Ｖ／ｄｉｖ、Ｉｄが２０Ａ／ｄｉｖである。
　なお、本図では、スイッチ素子２０として高耐圧のＳｉＣ－ＭＯＳＦＥＴ（定格１２００Ｖ）を用い、これに誘導負荷（コイルなど）を接続したアプリケーションにおいて、ＶＣＣ＝１８Ｖ、Ｒｇ（ｏｎ）＝０．０１Ω、Ｒｇｓ＝４．７ｋΩという条件（＝Ｒｇ（ｏｎ）を限界まで下げることにより、スイッチング速度を高めた条件）の下で、スイッチ素子２０をターンオンしたときの過渡特性が描写されている。
　上記の諸条件下において、スイッチ素子２０のターンオン期間Ｔ１０（＝スイッチ素子２０がオフ状態からオン状態に切り替わるまでの所要期間）は、ほぼ２６０ｎｓとなることが実測で確認された。以下では、このターンオン期間Ｔ１０を時系列順に３つの期間Ｔ１１～Ｔ１３に大別して、それぞれの詳細な説明を行う。
　まず、期間Ｔ１１について説明する。期間Ｔ１１は、Ｖｇｓ（ｒｅａｌ）＜Ｖｔｈ（ただしＶｔｈはトランジスタＭ１のオンスレッショルド電圧）が成立している期間に相当する。この期間Ｔ１１には、ドレイン電流Ｉｄがゼロ値に維持されたまま、ゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ（ｒｅａｌ））が所定の時定数τ（＝（Ｒｇ（ｏｎ）＋Ｒｉｎ）×Ｃｉｓｓ）で増加していく。
　次に、期間Ｔ１２について説明する。期間Ｔ１２は、Ｖｔｈ≦Ｖｇｓ（ｒｅａｌ）＜Ｖｐ（ただしＶｐはトランジスタＭ１のドレイン電流Ｉｄの定常値におけるプラトー電圧）が成立している期間に相当する。ここでドレイン電流Ｉｄの定常値とはスイッチング後に誘導負荷に流れる電流値のことを指す。　この期間Ｔ１２には、ドレイン・ソース間電圧Ｖｄｓが保持されつつ、ドレイン電流Ｉｄが増加していく。なお、期間Ｔ１２は、ドレイン電流Ｉｄが定常値に達した時点で満了する。
　ここで、ＳｉＣ－ＭＯＳＦＥＴは、その相互コンダクタンスがＳｉ－ＭＯＳＦＥＴの相互コンダクタンスよりも一般的に小さく、ドレイン電流Ｉｄが大きくなるほどプラトー電圧Ｖｐが高くなる傾向を示す。この点について、図１３を参照しながら詳細に説明する。
　図１３は、縦軸をドレイン電流Ｉｄとし、横軸をゲート・ソース間電圧ＶｇｓとしたＩｄ－Ｖｇｓ特性図である。なお、実線はＳｉＣ－ＭＯＳＦＥＴのＩｄ－Ｖｇｓ特性を示しており、一点鎖線はＳｉ－ＭＯＳＦＥＴのＩｄ－Ｖｇｓ特性を示している。　
　前述の通り、ＳｉＣ－ＭＯＳＦＥＴの相互コンダクタンスは、Ｓｉ－ＭＯＳＦＥＴの相互コンダクタンスよりも一般的に小さい。従って、ＳｉＣ－ＭＯＳＦＥＴは、Ｓｉ－ＭＯＳＦＥＴと比べて、Ｉｄ－Ｖｇｓ特性（実線）の傾き（＝ｄ（Ｉｄ）／ｄ（Ｖｇｓ））が小さくなる。
　そのため、Ｓｉ－ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ（一点鎖線）は、ドレイン電流Ｉｄが変化しても殆ど変化しないが、ＳｉＣ－ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ（実線）は、ドレイン電流Ｉｄに応じて大きく変化する。
　このように、ＳｉＣ－ＭＯＳＦＥＴでは、ドレイン電流Ｉｄが大きいほどプラトー電圧Ｖｐが高くなる。その結果、プラトー領域への遷移タイミング（＝期間Ｔ１２から期間Ｔ１３への遷移タイミング）が遅くなるので、スイッチ素子２０のターンオン期間Ｔ１０が長くなる。
　図１２に戻り、期間Ｔ１３（＝プラトー領域）について説明する。期間Ｔ１３は、Ｖｇｓ（ｒｅａｌ）＝Ｖｐ）が成立している期間に相当する。この期間Ｔ１３には、ゲート・ソース間電圧Ｖｇｓが保持されつつ、ドレイン・ソース間電圧Ｖｄｓが減少していく。
　ここで、ＳｉＣ－ＭＯＳＦＥＴでは、前述の通り、ドレイン電流Ｉｄが大きいほどプラトー電圧Ｖｐが高くなるので、スイッチ素子２０に印加されているゲート・ソース間電圧Ｖｇｓ（＝ＶＣＣ）とプラトー電圧Ｖｐ（＝Ｖｇｓ（ｒｅａｌ））との差が小さくなる。その結果、ゲート電流Ｉｇ（＝（Ｖｇｓ－Ｖｐ）／（Ｒｇ（ｏｎ）＋Ｒｉｎ））が減少するので、ゲート・ドレイン間寄生容量Ｃｇｄの充電時間が長くなり、期間Ｔ１３（延いてはターンオン期間Ｔ１０）が長くなる。特に、内部ゲート抵抗Ｒｉｎが大きいほど、ゲート電流Ｉｇが小さくなるので、上記の期間Ｔ１２及びＴ１３が長くなる。
　例えば、スイッチ素子２０をスイッチング電源に適用する場合、スイッチ素子２０の高周波駆動は受動素子の小型化に繋がるが、スイッチ素子２０のターンオン期間Ｔ１０およびターンオフ期間（ゲート・ソース間電圧Ｖｇｓが下がり始めてからドレイン電流Ｉｄが０Ａに到達するまでの時間）が長いほど、スイッチング損失が増大してしまったり、大きなデッドタイムの確保が必要になったりするので、スイッチ素子２０の高周波駆動を行うためには、スイッチ素子２０の高速スイッチングを実現することが極めて重要となる。
　なお、スイッチ素子２０のターンオン時に印加されるゲート・ソース間電圧Ｖｇｓを高めてやれば、ゲート電流Ｉｇが増えるので、期間Ｔ１２及びＴ１３（延いてはターンオン期間Ｔ１０）を短縮することができる。しかしながら、素子破壊防止の観点から、スイッチ素子２０の定常オン状態において、ＤＣ定格電圧（例えば２２Ｖ）よりも高いゲート・ソース間電圧Ｖｇｓをスイッチ素子２０に印加し続けることはできない。
　そこで、以下に説明する実施形態では、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓをターンオンの瞬間だけ一時的に高めることにより、高速スイッチングを実現することのできるゲート駆動回路１０について提案する。
　なお、以下に挙げる第１～第１６実施形態のうち、前半の第１～第９実施形態は、本願出願人による特許文献５と同様の構成であり、後半の第１０～第１６実施形態（＝コンデンサの容量ばらつきを考慮した構成）と対比される比較例として理解することができる。
＜第１実施形態＞
　図１４は、ゲート駆動回路１０の第１実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、先出の参考例（図１１）と同様、電圧駆動型のスイッチ素子２０（例えばＳｉＣ－ＭＯＳＦＥＴ）を駆動するためのアナログ回路であり、先に説明した駆動部ＤＲＶ１のほか、スイッチ素子２０のゲート端子に対して直列に接続されたコンデンサＣｇとゲート駆動電圧源Ｖ１を有する。
　駆動部ＤＲＶ１は、これに入力されるパルス制御信号の論理レベルに応じて、その出力端子から２値のパルス電圧（ゲート駆動電圧（ＶＣＣ＋α）または接地電圧ＧＮＤ）を出力することにより、スイッチ素子２０のゲート端子を電圧駆動する。
　コンデンサＣｇは、駆動部ＤＲＶ１の出力端子とスイッチ素子２０のゲート端子との間に接続されている。特に、本実施形態のゲート駆動回路１０は、電圧駆動型のスイッチ素子２０を駆動対象としており、スイッチ素子２０の定常オン状態においてゲート電流Ｉｇを流し続ける必要はない。従って、スイッチ素子２０のゲート端子に直接接続される必須の回路素子としては、コンデンサＣｇのみで足りる。
　なお、定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される電圧は、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比によって決まる。そのため、コンデンサＣｇについては、定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される電圧がＤＣ定格電圧以下になるように、その素子設計を行うことが望ましい。ＳｉＣ－ＭＯＳＦＥＴを例に挙げると、そのゲート・ソース間寄生容量Ｃｇｓの容量値が２ｎＦ程度であることに鑑み、コンデンサＣｇが例えば３０ｎＦ程度の容量値を持つように設計することが望ましい。
　ゲート駆動電圧源Ｖ１は、駆動部ＤＲＶ１に対して電源電圧ＶＣＣ（例えば１８Ｖ）よりも高いゲート駆動電圧（ＶＣＣ＋α）（例えば２３Ｖ）を供給する。
　より詳細に述べると、スイッチ素子２０の定常オン状態においてゲート・ソース間寄生容量Ｃｇｓの両端間に印加される電圧をＶｘとし、ゲート駆動電圧源Ｖ１とスイッチ素子２０のゲート端子との間に介在する回路素子のうち、コンデンサＣｇ以外の回路素子（駆動部ＤＲＶ１の出力段を形成する上側トランジスタなど）に印加される電圧をＶｙとした場合、ゲート駆動電圧源Ｖ１は、ゲート駆動電圧（ＶＣＣ＋α）として、上記両電圧の和（＝Ｖｘ＋Ｖｙ）よりも実質的に高い電圧を供給すればよい。
　すなわち、ゲート駆動電圧源Ｖ１では、スイッチ素子２０の定常オン状態においても、コンデンサＣｇの両端間電圧が実質的にゼロ値とならないように、ゲート駆動電圧（ＶＣＣ＋α）の電圧値を適宜設定しておけばよい。
　なお、従来のゲート駆動回路では、ゲート抵抗（図１１のＲｇ（ｏｎ）を参照）と並列にスピードアップコンデンサを接続して用いることも多い。しかしながら、スイッチ素子の定常オン状態では、ゲート抵抗にゲート電流が流れなくなるので、スピードアップコンデンサの両端間電圧はゼロ値となる。この点において、上記のコンデンサＣｇと従来のスピードアップコンデンサとは、全くの別物であると言える。もちろん、スピードアップコンデンサの両端間電圧は、リーク電流などの影響により完全にゼロ値とはならないが、これについては、実質的にゼロ値とみなすことができる。
　さて、上記構成から成るゲート駆動回路１０を用いて、スイッチ素子２０のスイッチング駆動を行う場合、スイッチ素子２０のターンオン直後には、ゲート駆動電圧源Ｖ１からコンデンサＣｇを介してゲート電流Ｉｇが流れる。ここで、動作開始時にはコンデンサＣｇの両端間には電圧が掛かっていないため、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓとして、ゲート駆動電圧（ＶＣＣ＋α）がほぼそのまま印加される。その結果、ゲート入力容量Ｃｉｓｓがゲート駆動電圧（ＶＣＣ＋α）を用いて充電されるので、スイッチ素子２０を高速にターンオンすることが可能となる。
　その後、スイッチ素子２０が定常オン状態（＝ゲート電流Ｉｇが流れない状態）に至ると、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓ（＝Ｖｇｓ（ｒｅａｌ））は、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比で定まる電圧値に収束する。
　例えば、スイッチ素子２０の定常オン状態では、ゲート・ソース間寄生容量Ｃｇｓの両端間に電源電圧ＶＣＣが掛かり、コンデンサＣｇの両端間に電圧αが掛かるように、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量比を適宜設定しておけばよい。
　図１５は、上記で説明したＶｇｓ及びＶｇｓ（ｒｅａｌ）のターンオン挙動を示す電圧波形図である。なお、本図中の破線は、ゲート・ソース間電圧Ｖｇｓのターンオン挙動を示しており、実線はゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ）のターンオン挙動を示している。
　先にも述べたように、スイッチ素子２０のターンオン直後には、ゲート・ソース間電圧Ｖｇｓとしてゲート駆動電圧（ＶＣＣ＋α）がほぼそのまま印加される。一方、ゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ）は、ゼロ値から上昇していく。その後、スイッチ素子２０が定常オン状態に至ると、両電圧はいずれも電源電圧ＶＣＣに収束する。
　このように、本実施形態のゲート駆動回路１０であれば、回路規模の増大や複雑なコントロールを要することなく、スイッチ素子２０のゲート・ソース間電圧Ｖｇｓをターンオンの瞬間だけ一時的に高めることができる。従って、極めて簡易な構成によりスイッチ素子２０の高速スイッチングを実現することが可能となる。
　なお、スイッチ素子２０のゲート・ソース間には、素子破壊防止の観点から、ＤＣ定格電圧ＶＡ（＝定常的な印加が許容される電圧）と、サージ定格電圧ＶＢ（＝瞬時的な印加が許容される電圧）が定められている。これを鑑みると、ゲート駆動電圧（ＶＣＣ＋α）は、ＤＣ定格電圧ＶＡよりも高く、サージ定格電圧ＶＢよりも低い電圧値（ＶＡ＜（ＶＣＣ＋α）＜ＶＢ）に設定することが望ましい。例えば、ＶＡ＝２２Ｖであり、ＶＢ＝２６Ｖである場合には、（ＶＣＣ＋α）＝２３～２５Ｖに設定すればよい。
　また、スイッチ素子２０の定常オン状態においてゲート・ソース間寄生容量Ｃｇｓに印加される両端間電圧Ｖｇｓ（ｒｅａｌ）（例えばＶｇｓ（ｒｅａｌ）＝ＶＣＣ）については、上記のＤＣ定格電圧ＶＡよりも低く、かつ、スイッチ素子２０のオン抵抗値を十分に低減することのできる電圧値（例えば１８Ｖ）に設定しておけばよい。
　このような設定を行うことにより、スイッチ素子２０の定格動作範囲内で、そのスイッチング速度をできるだけ高めることが可能となる。
　図１６は、第１実施形態におけるスイッチ素子２０のターンオン過渡特性を示すスイッチング波形図である。先の図１２と同様、本図中の実線はゲート・ソース間電圧Ｖｇｓ、小破線はドレイン・ソース間電圧Ｖｄｓ、大破線はドレイン電流Ｉｄをそれぞれ示している。また、横軸の一目盛は１００ｎｓ／ｄｉｖであり、縦軸の一目盛は、Ｖｇｓが５Ｖ／ｄｉｖ、Ｖｄｓが２００Ｖ／ｄｉｖ、Ｉｄが２０Ａ／ｄｉｖである。
　なお、本図では、スイッチ素子２０として高耐圧のＳｉＣ－ＭＯＳＦＥＴ（定格１２００Ｖ）を用い、これに誘導負荷（コイルなど）が接続されたアプリケーションにおいて、（ＶＣＣ＋α）＝２３Ｖ、Ｃｇ＝３０ｎＦという条件の下で、スイッチ素子２０をターンオンしたときの過渡特性が描写されている。
　また、本図のターンオン期間Ｔ２０は、時系列順に３つの期間Ｔ２１～Ｔ２３に大別されているが、この点については、図１２のターンオン期間Ｔ１０と同様であり、本図の期間Ｔ２１～Ｔ２３は、図１２の期間Ｔ１１～Ｔ１３にそれぞれ対応している。
　上記の諸条件下において、スイッチ素子２０のターンオン期間Ｔ２０は、ほぼ２３５ｎｓとなることが実測で確認された。すなわち、第１実施形態のゲート駆動回路１０によれば、先出の参考例（図１及び図１２を参照）と比べて、スイッチ素子２０のターンオン期間を１０％短縮することが可能となる（Ｔ１０＝２６０ｎｓ→Ｔ２０＝２３５ｎｓ）。
　なお、上記ではスイッチ素子２０としてＳｉＣ－ＭＯＳＦＥＴを用いた例を挙げたが、先述の効果はスイッチ素子２０の材質やデバイス構造を問うものではなく、例えば、Ｓｉ－ＭＯＳＦＥＴやＳｉ－ＩＧＢＴ［insulated　gate　bipolar　transistor］、ＳｉＣ－ＩＧＢＴについても、同様にスイッチング速度の向上が見込まれ、電圧駆動型のスイッチ素子を駆動対象とするゲート駆動回路全般に広く適用することができる。ＩＧＢＴを駆動対象とする場合には、上記説明中におけるトランジスタＭ１の端子名として、「ソース」を「エミッタ」と読み替えるとともに、「ドレイン」を「コレクタ」と読み替えればよい。
　ただし、先にも述べた通り、ＳｉＣ－ＭＯＳＦＥＴは、Ｓｉ－ＭＯＳＦＥＴよりも相互コンダクタンスが小さく、ドレイン電流Ｉｄの大きいアプリケーションでは、そのターンオン期間が長くなることから、上記構成によるスイッチング速度の向上効果が高いと考えられる。これを鑑みると、本実施形態の構成は、特に、ＳｉＣベースのスイッチ素子を駆動するゲート駆動回路に好適であると言える。
＜第２実施形態＞
　図１７は、ゲート駆動回路の第２実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１実施形態（図１４）をベースとしつつ、放電部ＤＣＨＧ１をさらに有する。放電部ＤＣＨＧ１は、コンデンサＣｇに並列接続されており、スイッチ素子２０のターンオフ時に、コンデンサＣｇの電荷を放電する。このような構成とすることにより、スイッチ素子２０をターンオフする際、スイッチ素子２０のゲート端子に負電圧が掛からないようにしたり、スイッチ素子２０のゲート端子に印加される電圧を必要に応じて調整したりすることが可能となる。
＜第３実施形態＞
　図１８は、ゲート駆動回路の第３実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図１７）をベースとしつつ、放電部ＤＣＨＧ１として抵抗Ｒｇを含むとともに、スイッチ素子２０のゲート・ソース間に接続された抵抗Ｒｇｓをさらに有する。
　このとき、抵抗Ｒｇ及びＲｇｓについて、それぞれの抵抗値がＲｇ＜Ｒｇｓとなるように調整しておけば、スイッチ素子２０の定常オン状態時に印加されるゲート・ソース間電圧Ｖｇｓの大部分をゲート・ソース間寄生容量Ｃｇｓの両端間に印加することができる。また、この構成を取ることによりターンオン時にコンデンサＣｇに蓄えられた電荷が、ターンオフ時にゲートに対してスイッチングの瞬間だけ負バイアスを印加させることも可能になり、ターンオンだけでなくターンオフのスイッチング高速化も可能になる。ターンオフ時のプラトー領域では、ゲート・ソース間寄生容量Ｃｇｓに印加される電圧はＶｐ（＞Ｖｔｈ）であって負にはなりえないため、この効果は負側のゲート・ソース間ＤＣ定格電圧がゼロに近く、定常的に大きな負バイアス印加が掛けられないようなデバイスに対して大きな影響を及ぼす。
　特に、Ｒｇ、Ｒｇｓ＞＞Ｒｉｎが成立し、回路上でＲｉｎが実質的に無視できる場合には、Ｃｇ：（Ｃｇ＋Ｃｇｓ）＝（Ｒｇ／／Ｒｇｓ）：Ｒｇという関係が成立するように、各回路素子の物性値を調整しておくことにより、スイッチ素子２０の駆動条件（駆動周波数など）に依ることなく、また、各回路定数のアンバランスに起因する不要な電圧変動を起こすことなく、コンデンサＣｇとゲート・ソース間寄生容量Ｃｇｓとの容量分圧比を一定とすることができる。なお、Ｒｇ、Ｒｇｓ＞＞Ｒｉｎが成立しない場合でも、ＲｉｎとＣｇｓを考慮してＲｇ、Ｒｇｓ、Ｃｇを適宜調整することにより、同様の効果を得ることができる。
　例えば、Ｃｇｓ＝２ｎＦ、Ｃｇ＝３０ｎＦである場合には、Ｒｇ＝１ｋΩ、Ｒｇｓ＝１５ｋΩとしておくことにより、スイッチ素子２０の駆動条件に依らず、その定常オン状態において、ゲート・ソース間寄生容量Ｃｇｓの両端間に電源電圧ＶＣＣが掛かり、コンデンサＣｇの両端間に電圧αが掛かるようになる。
＜第４実施形態＞
　図１９は、ゲート駆動回路の第４実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図１７）をベースとしつつ、放電部ＤＣＨＧ１としてスイッチＳＷを含む。このような構成によれば、スイッチ素子２０のターンオフ時以外には、スイッチＳＷをオフ状態としておくことにより、コンデンサＣｇに蓄えられた電荷を放電せずに維持する一方、スイッチ素子２０のターンオフ時には、スイッチＳＷをオン状態に切り替えることにより、コンデンサＣｇに蓄えられた電荷を速やかに放電することが可能となる。
＜第５実施形態＞
　図２０は、ゲート駆動回路の第５実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第２実施形態（図１７）をベースとしつつ、駆動部ＤＲＶ２をさらに有する。また、これらの回路素子追加に伴い、駆動部ＤＲＶ１の動作についても一部変更が加えられている。
　駆動部ＤＲＶ１は、これに入力される制御信号の論理レベルに応じて、その出力状態を第１状態（＝（ＶＣＣ＋α）出力状態）と第２状態（＝Ｈｉ－Ｚ状態）との間で切り替える。また、駆動部ＤＲＶ２は、これに入力される反転制御信号（＝制御信号の論理反転信号に相当）の論理レベルに応じて、その出力状態を第１状態（＝Ｈｉ－Ｚ状態）と第２状態（＝ＶＥＥ出力状態）との間で切り替える。なお、このような動作を実現する駆動部ＤＲＶ１及びＤＲＶ２としては、３ステートバッファや３ステートインバータなどを用いることができる。
　ゲート駆動電圧源Ｖ２は、駆動部ＤＲＶ２に対して負側のゲート駆動電圧ＶＥＥ（例えば－２Ｖ）を供給する。なお、負側のゲート駆動電圧ＶＥＥについては、ゲート・ソース間の負側ＤＣ定格電圧＜ＶＥＥ≦ＧＮＤを満たしていればよい。
　このような構成を採用することより、ターンオン用駆動経路とターンオフ用駆動経路を分けることができるので、スイッチ素子２０のターンオフ時におけるゲート・ソース間電圧Ｖｇｓを正側のゲート駆動電圧（ＶＣＣ＋α）に依らない電圧値（すなわち－αではない電圧値）に設定することができる。これにより、大きな逆バイアスの印加を防止することができるので、負側ＤＣ定格電圧を考慮したゲート電圧駆動を行うことが可能となる。
＜第６実施形態＞
　図２１は、ゲート駆動回路の第６実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第５実施形態（図２０）をベースとしつつ、放電部ＤＣＨＧ２をさらに有する。放電部ＤＣＨＧ２は、駆動部ＤＲＶ２の出力端子とスイッチ素子２０のゲート端子との間に接続されている。
　このような構成を採用することより、ターンオフ時の放電条件をターンオン時とは切り分けて設計することができるようになる。
＜第７実施形態＞
　図２２は、ゲート駆動回路の第７実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図２１）をベースとしつつ、放電部ＤＣＨＧ２としてコンデンサＣｇ２を含む。このように、放電部ＤＣＨＧ２がコンデンサＣｇ２であれば、スイッチ素子２０のターンオフ動作についても高速化することが可能となる。
＜第８実施形態＞
　図２３は、ゲート駆動回路の第８実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図２１）をベースとしつつ、放電部ＤＣＨＧ２として抵抗Ｒｇ２を含む。このように、スイッチ素子２０のターンオフ動作を高速化する必要がない場合には、放電部ＤＣＨＧ２として抵抗Ｒｇ２を用いることも可能である。
＜第９実施形態＞
　図２４は、ゲート駆動回路の第９実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第６実施形態（図２１）をベースとしつつ、駆動部ＤＲＶ１及びＤＲＶ２として、スイッチＳＷ１及びＳＷ２を含む。
　先にも述べたように、駆動部ＤＲＶ１は、これに入力される制御信号に応じて、その出力状態を第１状態（＝（ＶＣＣ＋α）出力状態）と第２状態（＝Ｈｉ－Ｚ状態）との間で切り替えることができれば足りる。従って、ゲート駆動電圧源Ｖ１とコンデンサＣｇ及び放電部ＤＣＨＧ１との間でオン／オフされるスイッチＳＷ１を用いることにより、駆動部ＤＲＶ１を簡易に実現することが可能となる。
　同様に、駆動部ＤＲＶ２は、これに入力される反転制御信号に応じて、その出力状態を第１状態（＝Ｈｉ－Ｚ状態）と第２状態（＝ＶＥＥ出力状態）との間で切り替えることができれば足りる。従って、ゲート駆動電圧源Ｖ２と放電部ＤＣＨＧ２との間でオン／オフされるスイッチＳＷ２を用いることにより、駆動部ＤＲＶ２を簡易に実現することが可能となる。
＜容量ばらつきに関する考察＞
　これまでに説明してきたように、第１～第９実施形態のゲート駆動装置１０であれば、簡易にスイッチ素子２０の高速スイッチングを実現することが可能となる。ただし、容量比Ｃｇ：Ｃｉｓｓがばらつくと、スイッチ素子２０のゲート電圧（＝トランジスタＭ１に付随するゲート・ソース間寄生容量Ｃｇｓの両端間電圧Ｖｇｓ（ｒｅａｌ））がばらつくので、スイッチング損失の増大やゲート電圧の定格超えを生じるおそれがある。
　そのため、容量比ばらつきの対策として、分圧抵抗（例えば、図１８の抵抗Ｒｇと抵抗Ｒｇｓを参照）が必要となる。分圧抵抗での損失を下げる為には抵抗値を高く設定する方が良いが、分圧抵抗の抵抗値を高めるほど、ゲート電圧が安定するまでの時間が長くなるので、分圧抵抗による対策効果が小さくなる。
　以下では、コンデンサＣｇや入力容量Ｃｉｓｓのばらつきがあっても、簡易かつ適切にスイッチ素子２０の高速スイッチングを実現することのできる新規な実施形態について、種々の提案を行う。
＜第１０実施形態＞
　図２５は、ゲート駆動回路の第１０実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＱ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ４と、コンデンサＣｇと、ダイオードＤ１と、ダイオードＤ２と、を含む。なお、本図では、トランジスタＱ１～Ｑ４として、いずれもＭＯＳ電界効果トランジスタを用いたが、これに限定されるものではない。
　トランジスタＱ１（＝第１トランジスタに相当）のソースは、第１電圧Ｖ１（＝ＶＣＣ＋α、例えばＶＣＣ＝１８Ｖ、α＝６Ｖ）の印加端に接続されている。トランジスタＱ１のドレインは、コンデンサＣｇの第１端に接続されている。コンデンサＣｇの第２端は、スイッチ素子２０のゲートに接続されている。トランジスタＱ１のゲートは、制御信号Ｓ１の印加端に接続されている。従って、トランジスタＱ１は、制御信号Ｓ１がローレベルであるときにオンして、制御信号Ｓ１がハイレベルであるときにオフする。
　トランジスタＱ２（＝第２トランジスタに相当）のドレインは、コンデンサＣｇの第１端に接続されている。トランジスタＱ２のソースは、第２電圧Ｖ２（＝ＶＥＥ、例えば、ＶＥＥ＝０Ｖ）の印加端に接続されている。トランジスタＱ２のゲートは、制御信号Ｓ２の印加端に接続されている。従って、トランジスタＱ２は、制御信号Ｓ２がハイレベルであるときにオンして、制御信号Ｓ２がローレベルであるときにオフする。
　なお、制御信号Ｓ１及びＳ２は、基本的に同一の論理レベルを持つパルス信号であり、トランジスタＱ２は、トランジスタＱ１と逆相駆動（相補駆動）される。すなわち、トランジスタＱ２は、トランジスタＱ１がオンのときにオフして、トランジスタＱ１がオフのときにオンする。ただし、上記の「逆相駆動」には、貫通電流の防止を目的としてトランジスタＱ１及びＱ２双方の同時オフ期間（いわゆるデッドタイム）が設けられている場合も含むものとする。
　また、トランジスタＱ１及びＱ２双方をＮチャネル型とする場合には、例えば、制御信号Ｓ１の論理反転信号を制御信号Ｓ２として用いることもできる（同時オフ期間については別途付与）。
　トランジスタＱ３（＝第３トランジスタに相当）のソースは、第３電圧Ｖ３（ＶＣＣ）の印加端に接続されている。第３電圧Ｖ３は、スイッチ素子２０の推奨動作電圧（＝ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の最大定格値よりも低い電圧、例えば１８Ｖ）に設定しておくとよい。トランジスタＱ３のドレインは、ダイオードＤ１（＝第１整流素子に相当）のアノードに接続されている。ダイオードＤ１のカソードは、コンデンサＣｇの第２端に接続されている。トランジスタＱ３のゲートは、制御信号Ｓ１の印加端に接続されている。従って、トランジスタＱ３は、制御信号Ｓ１がローレベルであるときにオンし、制御信号Ｓ１がハイレベルであるときにオフする。
　このように、トランジスタＱ１及びＱ３には、共通の制御信号Ｓ１が入力されているので、トランジスタＱ３は、トランジスタＱ１と同相駆動される。すなわち、トランジスタＱ３は、トランジスタＱ１がオンのときにオンし、トランジスタＱ１がオフのときにオフする。ただし、上記の「同相駆動」には、後出の第１２実施形態（図３５）や第１３実施形態（図３８）で示すように、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている場合も含むものとする。
　なお、第３電圧Ｖ３（＝ＶＣＣ）は、第１電圧Ｖ１（＝ＶＣＣ＋α）から生成するとよい。その際、直流電圧変換手段としては、レギュレータ（後出の図４５を参照）を用いてもよいし、より簡易な抵抗分圧回路や容量分圧回路を用いてもよい。
　トランジスタＱ４（＝第４トランジスタに相当）のドレインは、ダイオードＤ２（＝第２整流素子に相当）のカソードに接続されている。ダイオードＤ２のアノードは、コンデンサＣｇの第２端に接続されている。トランジスタＱ４のソースは、第４電圧Ｖ４（＝ＶＥＥ、例えばＶＥＥ＝０Ｖ）の印加端に接続されている。トランジスタＱ４のゲートは、制御信号Ｓ２の印加端に接続されている。従って、トランジスタＱ４は、制御信号Ｓ２がハイレベルであるときにオンして、制御信号Ｓ２がローレベルであるときにオフする。
　このように、トランジスタＱ２及びＱ４には、共通の制御信号Ｓ２が入力されているので、トランジスタＱ４は、トランジスタＱ２と同相駆動される。すなわち、トランジスタＱ４は、トランジスタＱ２がオンのときにオンし、トランジスタＱ４がオフのときにオフする。ただし、上記の「同相駆動」には、後出の第１１実施形態（図３２）や第１３実施形態（図３８）で示すように、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されている場合も含むものとする。
　なお、ダイオードＤ１及びＤ２には、それぞれと直列に、抵抗（後出の図４３における抵抗Ｒ１及びＲ２を参照）を接続してもよい。
　本実施形態のゲート駆動回路１０であれば、スイッチ素子２０のターンオン直後並びにターンオフ直後のゲート電流Ｉｇを過渡的に増強することができる。従って、先出の第１～第９実施形態と同様、スイッチ素子２０の高速スイッチングを実現し、スイッチング損失を低減することが可能となる。
　また、本実施形態のゲート駆動回路１０であれば、分圧抵抗（図１８を参照）を設けずとも、トランジスタＭ１に付随するゲート・ソース間寄生容量Ｃｇｓのターンオン直後の両端間電圧Ｖｇｓ（ｒｅａｌ）を推奨動作電圧（＝ＶＣＣ）に固定することができるので、容量比Ｃｇ：Ｃｉｓｓのばらつきによるスイッチング損失の増大やゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを生じずに済む。以下、図面を参照しながら詳述する。
　まず、スイッチ素子２０のターンオン時における動作原理について、図２６及び図２７を参照しながら詳述する。図２６は、第１０実施形態の動作原理（ターンオン時）を説明するための電流経路図である。
　また、図２７は、第１０実施形態におけるターンオン過渡特性を示すスイッチング波形図である。なお、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。また、本図上段の縦軸において、Ｖｐはプラトー電圧を示しており、ＶｔｈはトランジスタＭ１のオン閾値電圧を示している。
　以下では、説明を簡単とするために、ダイオードＤ１及びＤ２の順方向降下電圧ＶｆとトランジスタＱ１～Ｑ４の電圧降下を無視して考察する。
　スイッチ素子２０のターンオン時には、図２６で示したように、トランジスタＱ１及びＱ３がオンして、トランジスタＱ２及びＱ４がオフする。なお、スイッチ素子２０のターンオン直後（図２７の時刻ｔ１１～ｔ１２）には、実線矢印で示した電流経路（Ｖ１→Ｑ１→Ｃｇ→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れる。従って、この期間には、第１電圧Ｖ１（＝ＶＣＣ＋α）を用いてトランジスタＭ１の入力容量Ｃｉｓｓが充電される。このとき、Ｖｇｓ＞ＶＣＣとなり、ダイオードＤ１が逆バイアスとなるので、第３電圧Ｖ３の印加端に向けた電流が流れることはない。
　また、コンデンサＣｇの容量値はＶＣＣ＞（ＶＣＣ＋α）×Ｃｇ／（Ｃｇ＋Ｃｉｓｓ）となるように選定しておくとよい。このような選定を行うことにより、第１電圧Ｖ１を用いた入力容量Ｃｉｓｓの充電期間（図２７の時刻ｔ１１～ｔ１２）には、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がスイッチ素子２０の推奨動作電圧（＝ＶＣＣ）よりも低い電圧値までしか上がらない。従って、容量比Ｃｇ：Ｃｉｓｓがばらついても、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを生じなくなる。
　その後、コンデンサＣｇの充電が進み、図２７の時刻ｔ１２において、Ｖｇｓ＝ＶＣＣになると、ダイオードＤ１が順バイアスとなり、図２６の破線矢印で示す電流経路（Ｖ３→Ｑ３→Ｄ１→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れ始める。従って、これ以降の期間には、第３電圧Ｖ３（＝ＶＣＣ）を用いて入力容量Ｃｉｓｓの充電が継続される。
　そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第３電圧Ｖ３（＝ＶＣＣ）に固定される。このとき、Ｖｃｇ＝αとなる。
　すなわち、本実施形態のゲート駆動回路１０であれば、容量比Ｃｇ：Ｃｉｓｓがばらついても、その影響を受けることなく、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）を所望値（＝スイッチ素子２０の推奨動作電圧（＝ＶＣＣ））に固定することができる。従って、スイッチング損失の増大やゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを防止することが可能となる。
　このように、容量比Ｃｇ：Ｃｉｓｓのばらつきを考慮すると、ターンオン時における入力容量Ｃｉｓｓの充電動作については、途中まで第１電圧Ｖ１（＝ＶＣＣ＋α）を用いて急速に充電し、残りは第３電圧Ｖ３（＝ＶＣＣ）を用いて所望値まで確実に充電する、という構成が非常に重要となる。
　次に、スイッチ素子２０のターンオフ時における動作原理について、図２８及び図２９を参照しながら詳述する。図２８は、第１０実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。
　また、図２９は、第１０実施形態におけるターンオフ過渡特性を示すスイッチング波形図である。なお、先出の図２７と同じく、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。
　スイッチ素子２０のターンオフ時には、図２８で示したように、トランジスタＱ１及びＱ３がオフして、トランジスタＱ２及びＱ４がオンする。なお、スイッチ素子２０のターンオフ直後（図２９の時刻ｔ２１～ｔ２２）には、実線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｃｇ→Ｑ２→Ｖ２）に電流が流れる。すなわち、この期間には、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを用いてトランジスタＭ１の入力容量Ｃｉｓｓが放電される。従って、スイッチ素子２０のゲートをＶＥＥノードに直接ショートするよりも入力容量Ｃｉｓｓを急速に放電することができる。また、このとき、Ｖｇｓ＝ＶＥＥ－Ｖｃｇとなり、ダイオードＤ２が逆バイアスとなるので、第４電圧Ｖ４の印加端に向けた電流が流れることはない。
　その後、コンデンサＣｇの放電が進み、図２９の時刻ｔ２２において、Ｖｇｓ＝ＶＥＥになると、ダイオードＤ２が順バイアスとなり、図２８の破線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｄ２→Ｑ４→Ｖ４）に電流が流れ始める。従って、これ以降の期間には、第４電圧Ｖ４（＝ＶＥＥ）を用いて入力容量Ｃｉｓｓの放電が継続される。
　そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第４電圧Ｖ４（＝ＶＥＥ）に固定される。このとき、Ｖｃｇ＝０となる。このように、コンデンサＣｇを完全に放電することができるので、次のターンオン時に影響を与えない。
　図３０は、容量ばらつきの影響について対比説明を行うためのスイッチングのシミュレーション波形図であり、上から順番に、ドレイン電流Ｉｄ、ドレイン・ソース間電圧Ｖｄｓ、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が描写されている。また、図３１Ａ及び図３１Ｂは、それぞれ、図３０のターンオン時（時刻ｔ３２前後）及びターンオフ時（時刻ｔ３１前後）の部分拡大図である。
　なお、各図の実線は、第１０実施形態（図２５）の挙動を示しており、各図の破線は、第３実施形態（図１８）の挙動を示している。また、各線の太さは、コンデンサＣｇの容量ばらつきを示している。より具体的には、太い線ほど容量値が大きいことを示しており、細い線ほど容量値が小さいことを示している。
　第３実施形態（図１８）では、コンデンサＣｇの容量ばらつきにより、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の立上り時間（＝ＶＣＣに到達するまでの時間）及び立下り時間（＝ＶＥＥに到達するまでの時間）がばらついている。また、ドレイン電流Ｉｄやドレイン・ソース間電圧Ｖｄｓにもその影響が及んでいる。
　一方、第１０実施形態（図２５）では、コンデンサＣｇの容量ばらつきがあっても、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の挙動にはほぼ影響がない。また、ドレイン電流Ｉｄやドレイン・ソース間電圧Ｖｄｓの挙動にもその影響は殆ど見受けられない。
　なお、本図では、コンデンサＣｇの容量ばらつきのみを考慮したが、入力容量Ｃｉｓｓの容量ばらつきも考慮すると、その影響はさらに大きくなる。これを鑑みると、容量値Ｃｇ：Ｃｉｓｓのばらつき対策としては、第１０実施形態（図２５）の構成を採用することが望ましいと言える。
＜ＳｉＣデバイスに関する考察＞
　なお、ＳｉＣデバイス（ＳｉＣ－ＭＯＳＦＥＴなど）は、オン閾値電圧Ｖｔｈが低く、トランスコンダクタンスｇｍが小さい。そのため、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の立ち上がりが遅いと、ドレイン・ソース間電圧Ｖｄｓが下がりにくいため、スイッチング損失が大きくなる。定常時においても容量比Ｃｇ：ＣｉｓｓのばらつきによりＶｇｓ（ｒｅａｌ）が小さくなるとオン抵抗増大により導通損失が増大する。また、ＳｉＣデバイスは、その内部ゲート抵抗Ｒｉｎが高いので、ゲート電流Ｉｇが小さく制限される。これを鑑みると、ゲート電流Ｉｇを過渡的に増強して高速スイッチングを実現することのできる第１０実施形態（図２５）のゲート駆動回路１０は、ＳｉＣデバイスの駆動手段として好適であると言える。
　また、ＳｉＣデバイスは、Ｓｉデバイスと比べて、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格マージン（＝動作電圧と最大定格電圧との差）が小さく、第３実施形態でＣｇ：Ｃｉｓｓの比がばらついたときに、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）の定格超えを生じやすい。その点、第１０実施形態（図２５）のゲート駆動回路１０であれば、容量比Ｃｇ：Ｃｉｓｓがばらついても、スイッチング直後のゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）を所望値（＝スイッチ素子２０の推奨動作電圧（＝ＶＣＣ））に固定することができる。従って、この点を鑑みても、第１０実施形態（図２５）のゲート駆動回路１０は、ＳｉＣデバイスのゲート駆動手段として好適であると言える。
＜第１１実施形態＞
　図３２は、ゲート駆動回路の第１１実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０では、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のターンオフ時において、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されている（例えば３０ｎｓ）。なお、本実施形態を実現するための手段としては、例えば、制御信号Ｓ２の立上りタイミングだけを遅らせてトランジスタＱ２のゲートに出力する遅延回路（不図示）を設ければよい。
　以下では、上記した遅延処理の技術的意義について、図３３及び図３４を参照しながら詳述する。図３３は、第１１実施形態の動作原理（ターンオフ時）を説明するための電流経路図である。
　また、図３４は、第１１実施形態におけるターンオフ過渡特性を示すスイッチング波形図である。なお、先出の図２９と同じく、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。
　第１１実施形態では、スイッチ素子２０のターンオフ時において、先に説明した遅延処理により、トランジスタＱ２がオフしたまま、トランジスタＱ４がオンする。その結果、スイッチ素子２０のターンオフ開始直後（図３４の時刻ｔ３１～ｔ３２）には、図３３の実線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｄ２→Ｑ４→Ｖ４）に電流が流れる。従って、この期間には、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを用いることなく、トランジスタＭ１の入力容量Ｃｉｓｓが放電される。なお、上記の遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がハイレベル（＝ＶＣＣ）からプラトー電圧Ｖｐに低下するまでの所要時間は、先出の第１０実施形態（図２５）よりも長くなるが、スイッチング損失にはほとんど影響しない。
　上記の遅延処理が完了し、図３４の時刻ｔ３２において、トランジスタＱ２がオンすると、図３３の破線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｃｇ→Ｑ２→Ｖ２）に電流が流れ始める。従って、これ以降、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを用いてトランジスタＭ１の入力容量Ｃｉｓｓが急速放電される。このとき、Ｖｇｓ＝ＶＥＥ－Ｖｃｇとなり、ダイオードＤ２が逆バイアスとなるので、それまで第４電圧Ｖ４の印加端に向けて流れていた電流は一旦遮断される。
　なお、スイッチ素子２０のターンオフ時におけるスイッチング損失を抑えるためには、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がハイレベル（＝ＶＣＣ）からプラトー電圧Ｖｐに低下するまでの所要時間ではなく、その後に、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐからオン閾値電圧Ｖｔｈに低下するまでの所要時間を短縮することが重要である。
　言い換えれば、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇは、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに低下してから、それ以降の放電動作で用いることが重要である。
　そこで、第１１実施形態では、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がハイレベル（＝ＶＣＣ）からプラトー電圧Ｖｐに低下するタイミング（＝時刻ｔ３２）に合わせて、トランジスタＱ２がオンするように、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されている。
　このような遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに低下するまでは、スイッチ素子２０のターンオン時に蓄えられたコンデンサＣｇの充電電圧Ｖｃｇを低下させずに維持しておき、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに低下してから、充電電圧Ｖｃｇを用いた入力容量Ｃｉｓｓの急速放電を始めることができる。
　従って、スイッチ素子２０のターンオフ直後にトランジスタＱ２をオンしていた第１０実施形態（図２５）と比べて、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐからオン閾値電圧Ｖｔｈに低下するまでの所要時間を短縮することができるので、ターンオフ時のスイッチング損失をより効果的に抑制することが可能となる。
　なお、トランジスタＱ２のオンタイミングは、時刻ｔ３２ちょうどに合わせなくても、ある程度の効果を見込むことができる。
　その後、コンデンサＣｇの放電が進み、Ｖｇｓ＝ＶＥＥになると、ダイオードＤ２が順バイアスとなり、再び、図３３の実線矢印で示した電流経路（Ｍ１→Ｒｉｎ→Ｄ２→Ｑ４→Ｖ４）に電流が流れ始める。従って、これ以降の期間には、第４電圧Ｖ４（＝ＶＥＥ）を用いて入力容量Ｃｉｓｓの放電が継続される。
　そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第４電圧Ｖ４（＝ＶＥＥ）に固定される。このとき、Ｖｃｇ＝０となる。このように、コンデンサＣｇを完全に放電することができるので、次のターンオン時に影響を与えない。これらの点については、先出の第１０実施形態（図２５）と何ら変わらない。
＜第１２実施形態＞
　図３５は、ゲート駆動回路の第１２実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のターンオン時において、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている（例えば３０ｎｓ）。なお、本実施形態を実現するための手段としては、例えば、制御信号Ｓ１の立下りタイミングだけを遅らせてトランジスタＱ１のゲートに出力する遅延回路（不図示）を設ければよい。
　以下では、上記した遅延処理の技術的意義について、図３６及び図３７を参照しながら詳述する。図３６は、第１２実施形態の動作原理（ターンオン時）を説明するための電流経路図である。
　また、図３７は、第１２実施形態におけるターンオン過渡特性を示すスイッチング波形図である。なお、先出の図２７と同じく、本図の上段には、ゲート・ソース間電圧Ｖｇｓ（実線）及びＶｇｓ（ｒｅａｌ）（小破線）と充電電圧Ｖｃｇ（大破線）が描写されている。一方、本図の下段には、ドレイン・ソース間電圧Ｖｄｓ（実線）、及び、ドレイン電流Ｉｄ（破線）が描写されている。
　第１２実施形態では、スイッチ素子２０のターンオン時において、先に説明した遅延処理により、トランジスタＱ１がオフしたまま、トランジスタＱ３がオンする。その結果、スイッチ素子２０のターンオン開始直後（図３７の時刻ｔ４１～ｔ４２）には、図３６の実線矢印で示した電流経路（Ｖ３→Ｑ３→Ｄ１→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れる。従って、この期間には、第１電圧Ｖ１（＝ＶＣＣ＋α）を用いることなく、トランジスタＭ１の入力容量Ｃｉｓｓが充電される。すなわち、コンデンサＣｇの充電電圧Ｖｃｇは、０Ｖに維持されたままとなる。なお、上記の遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がローレベル（＝０Ｖ）からオン閾値電圧Ｖｔｈに上昇するまでの所要時間は、先出の第１０実施形態（図２５）よりも長くなるが、スイッチング損失にはほとんど影響しない。
　上記の遅延処理が完了し、図３７の時刻ｔ４２において、トランジスタＱ１がオンすると、図３６の破線矢印で示した電流経路（Ｖ１→Ｑ１→Ｃｇ→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れ始める。従って、これ以降、第１電圧Ｖ１（＝ＶＣＣ＋α）を用いてトランジスタＭ１の入力容量Ｃｉｓｓが急速充電される。このとき、Ｖｇｓ＞ＶＣＣとなり、ダイオードＤ１が逆バイアスとなるので、それまで第３電圧Ｖ３の印加端から流れていた電流は一旦遮断される。
　なお、スイッチ素子２０のターンオン時におけるスイッチング損失を抑えるためには、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がローレベル（＝０Ｖ）からオン閾値電圧Ｖｔｈに上昇するまでの所要時間ではなく、その後に、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈからプラトー電圧Ｖｐに上昇するまでの所要時間を短縮することが重要である。
　言い換えれば、コンデンサＣｇは、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がプラトー電圧Ｖｐに上昇してから、それ以降の充電動作で用いることが重要である。
　そこで、第１２実施形態では、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がローレベル（＝０Ｖ）からオン閾値電圧Ｖｔｈに上昇するタイミング（＝時刻ｔ４２）に合わせて、トランジスタＱ１がオンするように、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている。
　このような遅延処理により、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈに上昇するまで、コンデンサＣｇを用いず充電電圧Ｖｃｇを０Ｖに維持しておき、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈに上昇してから、コンデンサＣｇを用いた入力容量Ｃｉｓｓの急速充電を始めることができる。
　従って、スイッチ素子２０のターンオン直後にトランジスタＱ１をオンしていた第１０実施形態（図２５）と比べて、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）がオン閾値電圧Ｖｔｈからプラトー電圧Ｖｐに上昇するまでの所要時間を短縮することができるので、ターンオン時のスイッチング損失をより効果的に抑制することが可能となる。
　なお、トランジスタＱ１のオンタイミングは、時刻ｔ４２ちょうどに合わせなくても、ある程度の効果を見込むことができる。
　その後、コンデンサＣｇの充電が進み、Ｖｇｓ＝ＶＣＣになると、ダイオードＤ１が順バイアスとなり、再び、図３６の実線矢印で示した電流経路（Ｖ３→Ｑ３→Ｄ１→Ｒｉｎ→Ｍ１→ＧＮＤ）に電流が流れ始める。従って、これ以降の期間には、第３電圧Ｖ３（＝ＶＣＣ）を用いて入力容量Ｃｉｓｓの充電が継続される。
　そして、最終的にゲート電流Ｉｇが流れなくなると、ゲート・ソース間電圧Ｖｇｓ（ｒｅａｌ）が第３電圧Ｖ３（＝ＶＣＣ）に固定される。このとき、Ｖｃｇ＝αとなる。これらの点については、先出の第１０実施形態（図２５）と何ら変わらない。
＜第１３実施形態＞
　図３８は、ゲート駆動回路の第１３実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のターンオフ時において、トランジスタＱ２のオンタイミングがトランジスタＱ４のオンタイミングに対して遅延されており、かつ、スイッチ素子２０のターンオン時において、トランジスタＱ１のオンタイミングがトランジスタＱ３のオンタイミングに対して遅延されている。すなわち、本実施形態は、先の第１１実施形態（図３２）と第１２実施形態（図３５）の組み合わせに相当する。このような構成であれば、ターンオン時とターンオフ時双方のスイッチング損失をより効果的に抑制することが可能となる。
＜第１４実施形態＞
　図３９は、ゲート駆動回路の第１４実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、各電圧Ｖ１～Ｖ４の設定値が変更されている。
　より具体的に述べると、先出の第１０実施形態では、第１電圧Ｖ１（＝ＶＣＣ＋α）が第３電圧Ｖ３（＝ＶＣＣ）よりも高く、かつ、第２電圧Ｖ２（＝ＶＥＥ）が第４電圧Ｖ４（＝ＶＥＥ）と等しいように、各電圧Ｖ１～Ｖ４が設定されていた。
　これに対して、本実施形態では、第２電圧Ｖ２（＝ＶＥＥ－β）が第４電圧Ｖ４（＝ＶＥＥ）よりも低く、かつ、第１電圧Ｖ１（＝ＶＣＣ）が第３電圧Ｖ３（＝ＶＣＣ）と等しいように、各電圧Ｖ１～Ｖ４が設定されている。
　なお、第４電圧Ｖ４（＝ＶＥＥ）は、第２電圧Ｖ２（＝ＶＥＥ－β）から生成するとよい。その際、直流電圧変換手段としては、レギュレータを用いてもよいし、より簡易な抵抗分圧回路や容量分圧回路を用いてもよい。
　本実施形態のゲート駆動回路１０では、スイッチ素子２０のターンオフ時において、第２電圧Ｖ２（＝ＶＥＥ－β）を用いた入力容量Ｃｉｓｓの急速放電が行われる。また、このとき、コンデンサＣｇには充電電圧Ｖｃｇ（＝β）が蓄えられる。一方、スイッチ素子２０のターンオン時には、コンデンサＣｇに蓄えられた充電電圧Ｖｃｇ（＝β）を用いて入力容量Ｃｉｓｓの急速充電が行われる。従って、例えば、β＝αとなるように、各電圧Ｖ１～Ｖ４を設定しておくことにより、先の第１０実施形態と同様の作用・効果を享受することが可能となる。
　また、本実施形態では、第１０実施形態（図２５）をベースとしたが、第１１実施形態（図３２）、第１２実施形態（図３５）、若しくは、第１３実施形態（図３８）に倣い、トランジスタＱ１及びＱ２のオンタイミングに遅延を与えても構わない。
＜第１５実施形態＞
　図４０は、ゲート駆動回路の第１５実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、各電圧Ｖ１～Ｖ４の設定値が変更されている。具体的に述べると、本実施形態では、第１電圧Ｖ１（＝ＶＣＣ＋α）が第３電圧Ｖ３（＝ＶＣＣ）よりも高く、かつ、第２電圧Ｖ２（＝ＶＥＥ－β）が第４電圧Ｖ４（＝ＶＥＥ）よりも低いように、各電圧Ｖ１～Ｖ４が設定されている。すなわち、本実施形態は、先出の第１０実施形態（図２５）と第１４実施形態（図３９）との組み合わせに相当する。
　本実施形態を採用した場合、スイッチ素子２０のターンオン時には、電圧（ＶＣＣ＋α＋β）を用いた急速充電が行われ、スイッチ素子２０のターンオフ時には、電圧（ＶＥＥ－α－β）を用いた急速放電が行われる。従って、α及びβを適宜設定しておくことにより、先述と同様の作用・効果を享受することが可能となる。
　また、本実施形態では、第１０実施形態（図２５）をベースとしたが、第１１実施形態（図３２）、第１２実施形態（図３５）、若しくは、第１３実施形態（図３８）に倣い、トランジスタＱ１及びＱ２のオンタイミングに遅延を与えても構わない。
＜第１６実施形態＞
　図４１は、ゲート駆動回路の第１６実施形態を示す等価回路図である。本実施形態のゲート駆動回路１０は、第１０実施形態（図２５）をベースとしつつ、スイッチ素子２０のゲート・ソース間に接続された抵抗Ｒｇｓをさらに有する。このような構成とすることにより、スイッチ素子２０のゲートをプルダウンすることができるので、スイッチ素子２０を確実にオフさせることが可能となる。
　また、本実施形態では、第１０実施形態（図２５）をベースとしたが、第１１～第１５実施形態（図３２、図３５、図３８、図３９、または、図４０）のいずれをベースとしても構わない。
＜スイッチモジュール＞
　次に、これまでに説明してきたゲート駆動回路１０とスイッチ素子２０を用いたスイッチモジュールについて考察する。
　図４２は、スイッチモジュールの第１構成例を示す図である。本構成例のスイッチモジュールにおいて、ゲート駆動回路１０は、トランジスタＱ１～Ｑ４とダイオードＤ１及びＤ２を集積化した半導体装置として理解することができる。従って、本図の説明では、便宜上、ゲート駆動回路１０を「半導体装置１０」と呼ぶ。
　半導体装置１０は、トランジスタＱ１及びＱ２それぞれのドレインが共通接続される外部端子Ｔ１１と、ダイオードＤ１のカソードとダイオードＤ２のアノードが共通接続される外部端子Ｔ１２と、を有する。
　なお、半導体装置１０をチップとして理解する場合には、外部端子Ｔ１１及びＴ１２をパッドとして理解すればよい。一方、半導体装置１０をパッケージとして理解する場合には、外部端子Ｔ１１及びＴ１２をリードピンとして理解すればよい。
　そして、本構成例のスイッチモジュールは、半導体装置１０と、外部端子Ｔ１１及びＴ１２相互間に接続されたコンデンサＣｇと、ゲートが外部端子Ｔ１２に接続されたスイッチ素子２０と、を有する。
　このような構成とすることにより、半導体装置１０の外部端子数を最小限に抑えつつ、コンデンサＣｇを外付けとし、その容量値を任意に選定することが可能となる。
　図４３は、スイッチモジュールの第２構成例を示す図である。本構成例のスイッチモジュールにおいても、ゲート駆動回路１０は、トランジスタＱ１～Ｑ４とダイオードＤ１及びＤ２を集積化した半導体装置として理解することができる。従って、本図の説明でも、便宜上、ゲート駆動回路１０を「半導体装置１０」と呼ぶ。
　半導体装置１０は、トランジスタＱ１及びＱ２それぞれのドレインが共通接続される外部端子Ｔ２１と、ダイオードＤ１のカソードが接続される外部端子Ｔ２２と、ダイオードＤ２のアノードが接続される外部端子Ｔ２３と、を有する。
　なお、半導体装置１０をチップとして理解する場合には、外部端子Ｔ２１，Ｔ２２及びＴ２３をパッドとして理解すればよい。一方、半導体装置１０をパッケージとして理解する場合には、外部端子Ｔ２１，Ｔ２２及びＴ２３をリードピンとして理解すればよい。
　そして、本構成例のスイッチモジュールは、半導体装置１０と、第１端が外部端子Ｔ２１に接続されたコンデンサＣｇと、第１端が外部端子Ｔ２２に接続された抵抗Ｒ１と、第１端が外部端子Ｔ２３に接続された抵抗Ｒ２と、コンデンサＣｇと抵抗Ｒ１及びＲ２それぞれの第２端にゲートが共通接続されたスイッチ素子２０と、を有する。
　このような構成とすることにより、コンデンサＣｇを外付けするだけでなく、ダイオードＤ１及びＤ２には、それぞれと直列に、抵抗Ｒ１及びＲ２を外付けすることができる。
＜ＤＣ／ＤＣコンバータ＞
　次に、これまでに説明してきたゲート駆動回路１０とスイッチ素子２０を用いたＤＣ／ＤＣコンバータについて考察する。
　図４４は、ＤＣ／ＤＣコンバータへの適用例を示す図である。本構成例のＤＣ／ＤＣコンバータ１００は、スイッチ出力段１１０と、ドライバ１２０と、コントローラ１３０とを有する。
　スイッチ出力段１１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１１と、同じくＮチャネル型ＭＯＳ電界効果トランジスタ１１２と、インダクタ１１３と、コンデンサ１１４と、抵抗１１５及び１１６と、を含み、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する。
　トランジスタ１１１のドレインは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタ１１１のソースとトランジスタ１１２のドレインは、互いに接続されており、その接続ノードは、スイッチ電圧Ｖｓｗの出力端として、インダクタ１１３の第１端に接続されている。トランジスタ１１２のソースは、接地端に接続されている。インダクタ１１３の第２端とコンデンサ１１４の第１端は、いずれも出力電圧Ｖｏｕｔの出力端に接続されている。抵抗１１５及び１１６は、出力電圧Ｖｏｕｔの出力端と接地端との間に直列接続されており、相互間の接続ノードから出力される帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）は、コントローラ１３０に帰還入力されている。
　トランジスタ１１１は、ドライバ１２０（上側ドライバ１２１）から入力される上側ゲート信号ＧＨに応じてオン／オフされる上側スイッチ素子（＝出力スイッチ素子）として機能する。より具体的に述べると、トランジスタ１１１は、上側ゲート信号ＧＨがハイレベルであるときにオンし、上側ゲート信号ＧＨがローレベルであるときにオフする。
　一方、トランジスタ１１２は、ドライバ１２０（下側ドライバ１２２）から入力される下側ゲート信号ＧＬに応じてオン／オフされる下側スイッチ素子（＝同期整流素子）として機能する。より具体的に述べると、トランジスタ１１２は、下側ゲート信号ＧＬがハイレベルであるときにオンし、下側ゲート信号ＧＬがローレベルであるときにオフする。
　なお、本図では、スイッチ出力段１１０を降圧型としたが、昇圧型や昇降圧型としても構わない。また、同期整流方式に限らず、ダイオード整流方式としても構わない。また、上側スイッチ素子としてＰチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。また、スイッチ素子は、ＭＯＳ電界効果トランジスタに限定されるものではない。
　ドライバ１２０は、上側ドライバ１２１と下側ドライバ１２２を含む。上側ドライバ１２１は、コントローラ１３０から入力される上側制御信号ＳＨに応じて上側ゲート信号ＧＨを生成することにより、トランジスタ１１１を駆動する。下側ドライバ１２２は、コントローラ１３０から入力される下側制御信号ＳＬに応じて下側ゲート信号ＧＬを生成することにより、トランジスタ１１２を駆動する。
　なお、これまでに説明してきたゲート駆動回路１０は、上側ドライバ１２１と下側ドライバ１２２のいずれにも適用することが可能である（詳細については後述）。
　コントローラ１３０は、帰還電圧Ｖｆｂの帰還入力を受け付けて、出力電圧Ｖｏｕｔがその目標値と一致するように、上側制御信号ＳＨと下側制御信号ＳＬを生成することにより、ドライバ１２０（＝上側ドライバ１２１と下側ドライバ１２２の双方）を制御する。なお、コントローラ１３０では、ＭＣＵ［micro　controller　unit］などを用いたデジタル帰還制御を行ってもよいし、或いは、エラーアンプやＰＷＭコンパレータなどを用いたアナログ帰還制御を行ってもよい。
　図４５は、ドライバ１２０の一構成例を示す図である。本図のドライバ１２０では、上側ドライバ１２１及び下側ドライバ１２２として、いずれも第１０実施形態（図２５）のゲート駆動回路１０が適用されている。
　すなわち、上側ドライバ１２１は、トランジスタＱ１Ｈ～Ｑ４Ｈと、コンデンサＣｇＨと、ダイオードＤ１Ｈ及びＤ２Ｈを含み、制御信号ＳＨ（＝制御信号Ｓ１Ｈ及びＳ２Ｈ）の入力を受けてゲート信号ＧＨを生成する。
　また、上記と同じく、下側ドライバ１２２は、トランジスタＱ１Ｌ～Ｑ４Ｌと、コンデンサＣｇＬと、ダイオードＤ１Ｌ及びＤ２Ｌを含み、制御信号ＳＬ（＝制御信号Ｓ１Ｌ及びＳ２Ｌ）の入力を受けてゲート信号ＧＬを生成する。
　なお、上記したトランジスタＱ１Ｈ～Ｑ４Ｈ及びＱ１Ｌ～Ｑ４Ｌ、コンデンサＣｇＨ及びＣｇＬ、ダイオードＤ１Ｈ及びＤ２Ｈ並びにＤ１Ｌ及びＤ２Ｌ、並びに、制御信号Ｓ１Ｈ及びＳ２Ｈ並びにＳ１Ｌ及びＳ２Ｌは、それぞれ、図２５のトランジスタＱ１～Ｑ４、コンデンサＣｇ、ダイオードＤ１及びＤ２、並びに、制御信号Ｓ１及びＳ２に対応する。そのため、それぞれの回路構成や動作については、重複した説明を割愛する。
　さらに、上側ドライバ１２１では、各電圧Ｖ１～Ｖ４を生成する手段として、電圧源Ｅ１Ｈ及びＥ２ＨとレギュレータＲＥＧＨが明示されている。電圧源Ｅ１Ｈは、Ｖｓｗ基準の第１電圧Ｖ１（＝ＶＣＣ＋α）を生成する。電圧源Ｅ２Ｈは、Ｖｓｗ基準の第２電圧Ｖ２及び第４電圧Ｖ４（いずれもＶＥＥ）を生成する。レギュレータＲＥＧＨは、第１電圧Ｖ１（＝ＶＣＣ＋α）からＶｓｗ基準の第３電圧Ｖ３（＝ＶＣＣ）を生成する。
　同様に、下側ドライバ１２２では、各電圧Ｖ１～Ｖ４を生成する手段として、電圧源Ｅ１Ｌ及びＥ２ＬとレギュレータＲＥＧＬが明示されている。電圧源Ｅ１Ｌは、ＧＮＤ基準の第１電圧Ｖ１（＝ＶＣＣ＋α）を生成する。電圧源Ｅ２Ｌは、ＧＮＤ基準の第２電圧Ｖ２及び第４電圧Ｖ４（いずれもＶＥＥ）を生成する。レギュレータＲＥＧＬは、第１電圧Ｖ１（＝ＶＣＣ＋α）からＧＮＤ基準の第３電圧Ｖ３（＝ＶＣＣ）を生成する。
　また、上側スイッチ素子１１１及び下側スイッチ素子１１２についても、先の図２５に倣い、それぞれ、トランジスタＭ１Ｈ及びＭ１Ｌと内部ゲート抵抗ＲｉｎＨ及びＲｉｎＬを含む等価回路として描写されている。
　なお、本図では、第１０実施形態（図２５）をベースとしたが、第１１～第１６実施形態（図３２、図３５、図３８、図３９、図４０、または、図４１）のいずれをベースとしても構わない。
　例えば、第１１実施形態（図３２）に倣い、トランジスタＱ２Ｈ及びＱ２ＬのオンタイミングをトランジスタＱ４Ｈ及びＱ４Ｌのオンタイミングに対して遅らせる場合には、コントローラ１３０から入力される制御信号Ｓ２Ｈ及びＳ２Ｌの立上りタイミングだけを遅らせる遅延回路をトランジスタＱ２Ｈ及びＱ２Ｌのゲート前段に挿入すればよい。
＜変形例＞
　また、上記の第１０～第１６実施形態では、終始一貫して４つのトランジスタＱ１～Ｑ４を有する構成を例に挙げたが、素子数の削減を優先するのであれば、例えば、第１０実施形態（図２５）からトランジスタＱ４とダイオードＤ２を割愛したり、第１４実施形態（図３９）からトランジスタＱ３とダイオードＤ１を割愛したりすることも可能である。
　また、スイッチ素子２０のゲート駆動動作に支障を来さない限り、後半の第１０～第１６実施形態に、前半の第１～第９実施形態で挙げた構成要素（放電用の抵抗など）を適宜組み込むことも任意である。
＜その他の変形例＞
　また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本発明は、例えばＳｉＣなどにより構成されるトランジスタを駆動するゲート駆動回路に利用することができる。また、本明細書中に開示されているゲート駆動回路は、例えば、スイッチング電源やモータドライバなどのスイッチ素子を駆動する手段として用いられるものであり、民生機器や産業機械などの様々な分野で広く利用することが可能である。
　　　１，１０１，１０２，１０３　ゲート駆動回路
　　　２　トランジスタ
　　　３　制御部
　　　Ｌ　インダクタ
　　　Ｃ１，Ｃ２　コンデンサ
　　　Ｑ１ａ，Ｑ１ｂ，Ｑ２，Ｑ３　トランジスタ
　　　Ｄ２０，Ｄ３０，Ｄ４０，Ｄ５０　ダイオード
　　　Ｅ　電源
　　　Ｒｇ　内部ゲート抵抗
　　　Ｃｉｓｓ　入力容量
　　　１０　　ゲート駆動回路（半導体装置）
　　　２０　　スイッチ素子
　　　１００　　ＤＣ／ＤＣコンバータ
　　　１１０　　スイッチ出力段
　　　１１１　　Ｎチャネル型ＭＯＳ電界効果トランジスタ（上側スイッチ素子）
　　　１１２　　Ｎチャネル型ＭＯＳ電界効果トランジスタ（下側スイッチ素子）
　　　１１３　　インダクタ
　　　１１４　　コンデンサ
　　　１１５、１１６　　抵抗
　　　１２０　　ドライバ
　　　１２１　　上側ドライバ（ゲート駆動回路）
　　　１２２　　下側ドライバ（ゲート駆動回路）
　　　１３０　　コントローラ
　　　ＢＤ　　ボディダイオード
　　　Ｃｇ、ＣｇＨ、ＣｇＬ、Ｃｇ２　　コンデンサ
　　　Ｃｇｄ　　ゲート・ドレイン間寄生容量
　　　Ｃｇｓ　　ゲート・ソース間寄生容量
　　　Ｄ１、Ｄ１Ｈ、Ｄ１Ｌ　　ダイオード
　　　Ｄ２、Ｄ２Ｈ、Ｄ２Ｌ　　ダイオード
　　　ＤＣＨＧ１、ＤＣＨＧ２　　放電部
　　　ＤＲＶ１、ＤＲＶ２　　駆動部
　　　Ｅ１Ｈ、Ｅ１Ｌ　　電圧源
　　　Ｅ２Ｈ、Ｅ２Ｌ　　電圧源
　　　Ｍ１、Ｍ１Ｈ、Ｍ１Ｌ　　Ｎチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｑ１、Ｑ１Ｈ、Ｑ１Ｌ　　Ｐチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｑ２、Ｑ２Ｈ、Ｑ２Ｌ　　Ｎチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｑ３、Ｑ３Ｈ、Ｑ３Ｌ　　Ｐチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｑ４、Ｑ４Ｈ、Ｑ４Ｌ　　Ｎチャネル型ＭＯＳ電界効果トランジスタ
　　　Ｒ１、Ｒ２　　抵抗
　　　ＲＥＧＨ、ＲＥＧＬ　　レギュレータ
　　　Ｒｇ（ｏｎ）　　外付けゲート抵抗
　　　Ｒｉｎ、ＲｉｎＨ、ＲｉｎＬ　　内部ゲート抵抗
　　　Ｒｇ、Ｒｇｓ、Ｒｇ２　　抵抗
　　　ＳＷ、ＳＷ１、ＳＷ２　　スイッチ
　　　Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ２３　　外部端子
　　　Ｖ１、Ｖ２、Ｖ３、Ｖ４　　ゲート駆動電圧源
　　　Ｓ１、Ｓ１Ｈ、Ｓ１Ｈ　　制御信号
　　　Ｓ２、Ｓ２Ｈ、Ｓ２Ｌ　　制御信号
　　　ＳＨ、ＳＬ　　制御信号
　　　ＧＨ　　上側ゲート信号
　　　ＧＬ　　下側ゲート信号
　　　Ｖｉｎ　　入力電圧
　　　Ｖｏｕｔ　　出力電圧
　　　Ｖｓｗ　　スイッチ電圧

Claims (28)

  1. 　第１トランジスタのゲートを駆動するゲート駆動回路であって、
    　第１接続ノードを介して直列に接続される第１電圧源と第２電圧源による直列接続構成の高電位端と低電位端との間に、第２接続ノードを介して直列に接続される高電位側の第１スイッチ部および低電位側の第２スイッチ部と、
    　前記第１接続ノードと前記第２接続ノードとの間に直列に接続される第３スイッチ部およびインダクタと、
    　を備え、
    　前記第２接続ノードに前記第１トランジスタのゲートを電気的に接続可能である、
    　ゲート駆動回路。
  2. 　前記第２接続ノードから前記高電位側への電流を阻止する第１電流阻止部と、前記低電位側から前記第２接続ノードへの電流を阻止する第２電流阻止部と、そのうち少なくとも一方をさらに備え、
    　前記インダクタを流れる電流の逆流を阻止する逆流阻止部をさらに備える、請求項１に記載のゲート駆動回路。
  3. 　前記第３スイッチ部は、双方向スイッチであり、
    　前記逆流阻止部は、双方向の逆流を阻止し、
    　前記第１電流阻止部と前記第２電流阻止部の両方を備える、請求項２に記載のゲート駆動回路。
  4. 　前記双方向スイッチは、第２トランジスタおよび第３トランジスタを直列接続して構成され、
    　前記逆流阻止部は、前記第２トランジスタおよび前記第３トランジスタの有するダイオードである、請求項３に記載のゲート駆動回路。
  5. 　前記第１スイッチ部および前記第２スイッチ部は、第４、第５トランジスタであり、
    　前記第１電流阻止部および前記第２電流阻止部は、ダイオードである、請求項３または請求項４に記載のゲート駆動回路。
  6. 　前記第１電流阻止部と前記第２電流阻止部とのうち前記第１電流阻止部のみを備え、
    　前記逆流阻止部は、前記第２接続ノード側から前記第１接続ノード側への方向のみの逆流を阻止する、請求項２に記載のゲート駆動回路。
  7. 　前記第１スイッチ部は、第６トランジスタであり、前記第３スイッチ部は、ダイオードを有する第７トランジスタであり、
    　前記第１電流阻止部は、ダイオードであり、前記逆流阻止部は、前記第７トランジスタの有する前記ダイオードとは別のダイオードである、ことを特徴とする請求項６に記載のゲート駆動回路。
  8. 　前記第１電流阻止部と前記第２電流阻止部とのうち前記第２電流阻止部のみを備え、
    　前記逆流阻止部は、前記第１接続ノード側から前記第２接続ノード側への方向のみの逆流を阻止する、請求項２に記載のゲート駆動回路。
  9. 　前記第２スイッチ部は、第８トランジスタであり、前記第３スイッチ部は、ダイオードを有する第９トランジスタであり、
    　前記第２電流阻止部は、ダイオードであり、前記逆流阻止部は、前記第９トランジスタの有する前記ダイオードとは別のダイオードである、ことを特徴とする請求項８に記載のゲート駆動回路。
  10. 　コンデンサである前記第１電圧源および前記第２電圧源を備える、請求項１から請求項９のいずれか１項に記載のゲート駆動回路。
  11. 　前記第３スイッチ部のオン時間は、前記第１トランジスタに流れる負荷電流に応じて可変である、請求項１から請求項１０のいずれか１項に記載のゲート駆動回路。
  12. 　第１トランジスタのゲートを駆動するゲート駆動回路であって、
    　第１接続ノードを介して直列に接続される第１電圧源と第２電圧源、およびインダクタを電気的に接続可能であり、
    　前記第１電圧源と前記第２電圧源による直列接続構成の高電位端と低電位端との間に、第２接続ノードを介して直列に接続される高電位側の第１スイッチ部および低電位側の第２スイッチ部と、
    　前記第１接続ノードと前記第２接続ノードとの間において前記インダクタと直列に接続される第３スイッチ部と、
    　を備え、
    　前記第２接続ノードに前記第１トランジスタのゲートを電気的に接続可能である、
    　ゲート駆動回路。
  13. 　第１トランジスタのゲートを駆動するゲート駆動回路であって、
    　第１接続ノードを介して直列に接続される第１電圧源と第２電圧源による直列接続構成の高電位端と低電位端との間に、第２接続ノードを介して直列に接続される高電位側の第１スイッチ部および低電位側の第２スイッチ部と、
    　前記第１接続ノードと前記第２接続ノードとの間に直列に接続される第３スイッチ部およびインダクタと、
    　を備え、
    　前記第１スイッチ部または前記第２スイッチ部による前記第１トランジスタの制御開始前に前記第３スイッチ部を介して前記インダクタに電流を流すように制御する、
    　ゲート駆動回路。
  14. 　コンデンサである前記第１電圧源および前記第２電圧源を備える、請求項１２または請求項１３に記載のゲート駆動回路。
  15. 　請求項１から請求項１４のいずれか１項に記載のゲート駆動回路と、前記ゲート駆動回路によりゲートを駆動されるトランジスタと、を備える電力変換装置。
  16. 　第１端が第１電圧の印加端に接続され、第２端がコンデンサを介してスイッチ素子のゲートに接続される第１トランジスタと；
    　第１端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第２端が前記第１電圧よりも低い第２電圧の印加端に接続され、前記第１トランジスタと逆相駆動される第２トランジスタと；
    　第１端が前記第２電圧よりも高い第３電圧の印加端に接続され、第２端が第１整流素子を介して前記スイッチ素子のゲートに接続され、前記第１トランジスタと同相駆動される第３トランジスタと；
    　第１端が第２整流素子を介して前記スイッチ素子のゲートに接続され、第２端が前記第３電圧よりも低い第４電圧の印加端に接続され、前記第２トランジスタと同相駆動される第４トランジスタと；
    　を有し、
    　前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧と等しい、又は、前記第２電圧が前記第４電圧よりも低くかつ前記第１電圧が前記第３電圧と等しい、若しくは、前記第１電圧が前記第３電圧よりも高くかつ前記第２電圧が前記第４電圧よりも低いことを特徴とするゲート駆動回路。
  17. 　前記第２トランジスタのオンタイミングは、前記第４トランジスタのオンタイミングに対して遅延されていることを特徴とする請求項１６に記載のゲート駆動回路。
  18. 　前記第１トランジスタのオンタイミングは、前記第３トランジスタのオンタイミングに対して遅延されていることを特徴とする請求項１６又は請求項１７に記載のゲート駆動回路。
  19. 　前記スイッチ素子のゲート・ソース間に接続されたリーク抵抗をさらに有することを特徴とする請求項１６～請求項１８のいずれか一項に記載のゲート駆動回路。
  20. 　前記第１電圧から前記第３電圧を生成する第１レギュレータ、及び、前記第２電圧から前記第４電圧を生成する第２レギュレータの少なくとも一方をさらに有することを特徴とする請求項１６～請求項１９のいずれか一項に記載のゲート駆動回路。
  21. 　請求項１６～請求項２０のいずれか一項に記載のゲート駆動回路を集積化した半導体装置。
  22. 　前記第１トランジスタの第２端と前記第２トランジスタの第１端が共通接続される第１外部端子と、
    　前記第１整流素子の一端と前記第２整流素子の一端が共通接続される第２外部端子と、
    　を有することを特徴とする請求項２１に記載の半導体装置。
  23. 　前記第１トランジスタの第２端と前記第２トランジスタの第１端が共通接続される第１外部端子と、
    　前記第１整流素子の一端が接続される第２外部端子と、
    　前記第２整流素子の一端が接続される第３外部端子と、
    　を有することを特徴とする請求項２１に記載の半導体装置。
  24. 　請求項２２に記載の半導体装置と、
    　前記半導体装置の第１外部端子と第２外部端子との間に接続されたコンデンサと、
    　ゲートが前記半導体装置の第２外部端子に接続されたスイッチ素子と、
    　を有することを特徴とするスイッチモジュール。
  25. 　請求項２３に記載の半導体装置と、
    　第１端が前記半導体装置の第１外部端子に接続されたコンデンサと、
    　第１端が前記半導体装置の第２外部端子に接続された第１抵抗と、
    　第１端が前記半導体装置の第３外部端子に接続された第２抵抗と、
    　前記コンデンサ、前記第１抵抗、及び、前記第２抵抗それぞれの第２端にゲートが共通接続されたスイッチ素子と、
    　を有することを特徴とするスイッチモジュール。
  26. 　前記スイッチ素子は、ＳｉＣデバイスであることを特徴とする請求項２４または請求項２５に記載のスイッチモジュール。
  27. 　上側スイッチ素子及び下側スイッチ素子を含むスイッチ出力段と、
    　前記上側スイッチ素子を駆動する上側ドライバと、
    　前記下側スイッチ素子を駆動する下側ドライバと、
    　前記上側ドライバ及び前記下側ドライバの双方を制御するコントローラと、
    　を有し、
    　前記上側ドライバ及び前記下側ドライバの少なくとも一方として請求項１６～請求項２０のいずれか一項に記載のゲート駆動回路を用いたことを特徴とするＤＣ／ＤＣコンバータ。
  28. 　第１端が第１電圧の印加端に接続され、第２端がコンデンサを介してスイッチ素子のゲートに接続される第１トランジスタと；
    　第１端が前記コンデンサを介して前記スイッチ素子のゲートに接続され、第２端が前記第１電圧よりも低い第２電圧の印加端に接続され、前記第１トランジスタと逆相駆動される第２トランジスタと；
    　第１端が前記第１電圧よりも低くかつ前記第２電圧よりも高い第３電圧の印加端に接続され、第２端が第１整流素子を介して前記スイッチ素子のゲートに接続され、前記第１トランジスタと同相駆動される第３トランジスタ、若しくは、第１端が第２整流素子を介して前記スイッチ素子のゲートに接続され、第２端が前記第２電圧よりも高くかつ前記第１電圧よりも低い第４電圧の印加端に接続され、前記第２トランジスタと同相駆動される第４トランジスタの一方と；
    　を有することを特徴とするゲート駆動回路。
PCT/JP2018/042479 2017-12-12 2018-11-16 ゲート駆動回路 WO2019116825A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201880080216.XA CN111492582B (zh) 2017-12-12 2018-11-16 栅极驱动电路
US16/771,995 US11482918B2 (en) 2017-12-12 2018-11-16 Gate drive circuit
CN202010804464.3A CN111934664B (zh) 2017-12-12 2018-11-16 栅极驱动电路
JP2019558987A JP6934067B2 (ja) 2017-12-12 2018-11-16 ゲート駆動回路
DE112018005857.3T DE112018005857T5 (de) 2017-12-12 2018-11-16 Gate-treiberschaltung
US16/900,336 US11011970B2 (en) 2017-12-12 2020-06-12 Gate drive circuit

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2017237685 2017-12-12
JP2017-237685 2017-12-12
JP2018078349 2018-04-16
JP2018-078349 2018-04-16

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/771,995 A-371-Of-International US11482918B2 (en) 2017-12-12 2018-11-16 Gate drive circuit
US16/900,336 Continuation US11011970B2 (en) 2017-12-12 2020-06-12 Gate drive circuit

Publications (1)

Publication Number Publication Date
WO2019116825A1 true WO2019116825A1 (ja) 2019-06-20

Family

ID=66820359

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/042479 WO2019116825A1 (ja) 2017-12-12 2018-11-16 ゲート駆動回路

Country Status (5)

Country Link
US (1) US11482918B2 (ja)
JP (2) JP6934067B2 (ja)
CN (2) CN111492582B (ja)
DE (1) DE112018005857T5 (ja)
WO (1) WO2019116825A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11863171B2 (en) 2021-09-10 2024-01-02 Kabushiki Kaisha Toshiba Electronic circuitry, electronic system, and driving method

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764668B2 (en) * 2018-12-06 2023-09-19 Rohm Co., Ltd. Control device for controlling an electric power conversion device incorporating a bidirectional inverter
CN210608913U (zh) * 2019-08-21 2020-05-22 阳光电源（上海）有限公司 过电压吸收电路及单相Heric逆变拓扑
CN112583267B (zh) * 2020-12-15 2022-06-07 山特电子（深圳）有限公司 双向dc-dc变换器及包括其的不间断电源
CN115133752A (zh) * 2021-03-25 2022-09-30 台达电子企业管理（上海）有限公司 驱动装置及其控制方法
CN113965055B (zh) * 2021-11-29 2024-02-23 西安科技大学 一种具有串扰抑制的谐振门极驱动电路及其驱动方法
EP4380051A1 (en) * 2022-11-29 2024-06-05 Nexperia B.V. Drive voltage generator

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04359697A (ja) * 1991-04-19 1992-12-11 Internatl Business Mach Corp <Ibm> 電流スイッチングシステム
JP2005039988A (ja) * 2003-07-02 2005-02-10 Denso Corp ゲート駆動回路

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS484142B1 (ja) 1968-12-20 1973-02-06
US5402052A (en) 1989-05-25 1995-03-28 International Business Machines Corporation Inductive current switching system with resonance
JP3369535B2 (ja) * 1999-11-09 2003-01-20 松下電器産業株式会社 プラズマディスプレイ装置
WO2005025065A1 (en) * 2003-09-08 2005-03-17 Philips Intellectual Property & Standards Gmbh High frequency control of a semiconductor switch
WO2006103977A1 (ja) 2005-03-29 2006-10-05 Matsushita Electric Industrial Co., Ltd. ディスプレイ駆動回路
JP4804142B2 (ja) 2005-12-21 2011-11-02 東洋電機製造株式会社 高速ゲート駆動回路
JP2007282326A (ja) 2006-04-04 2007-10-25 Fuji Electric Systems Co Ltd ゲート駆動方式
JP2008042633A (ja) * 2006-08-08 2008-02-21 Toyota Motor Corp 電圧制御型スイッチング素子の共振ゲート駆動回路
JP4901445B2 (ja) * 2006-12-06 2012-03-21 ローム株式会社 駆動回路及びこれを用いた半導体装置
JP4682173B2 (ja) * 2007-07-12 2011-05-11 株式会社日立製作所 電圧駆動型半導体素子のドライブ回路及びインバータ装置
JP2009177465A (ja) * 2008-01-24 2009-08-06 Toyota Central R&D Labs Inc ゲート電圧の制御回路
JP2009200891A (ja) 2008-02-22 2009-09-03 Fuji Electric Holdings Co Ltd ゲート駆動回路
JP2010051165A (ja) 2008-07-24 2010-03-04 Panasonic Corp 半導体装置のゲート駆動回路及びそれを用いた電力変換装置
JP5938852B2 (ja) * 2011-05-25 2016-06-22 富士電機株式会社 電圧制御型スイッチング素子のゲート駆動回路
JP5727300B2 (ja) * 2011-05-31 2015-06-03 トランスフォーム・ジャパン株式会社 電圧レギュレータ
JP5794855B2 (ja) * 2011-08-05 2015-10-14 トランスフォーム・ジャパン株式会社 電源装置の駆動回路及び電源装置
JP6056128B2 (ja) 2011-11-04 2017-01-11 株式会社豊田中央研究所 駆動回路
JP5545308B2 (ja) 2012-02-28 2014-07-09 株式会社豊田中央研究所 駆動回路
JP5811961B2 (ja) * 2012-07-24 2015-11-11 株式会社デンソー 半導体素子駆動回路
JP5827609B2 (ja) * 2012-09-27 2015-12-02 株式会社豊田中央研究所 駆動回路
JP5733330B2 (ja) 2013-03-22 2015-06-10 株式会社デンソー 駆動回路
CN106664082B (zh) * 2014-06-30 2019-11-15 夏普株式会社 开关电路和具备该开关电路的电源电路
IL237775B (en) * 2015-03-16 2019-03-31 Redler Tech Ltd Automatic, highly reliable, fully redundant electornic circuit breaker that includes means for preventing short-circuit overcurrent
DE102015209330A1 (de) * 2015-05-21 2016-11-24 Dialog Semiconductor (Uk) Limited Hocheffiziente schaltende Ladevorrichtung mit verringerter Eingangsspannungswelligkeit
JP6842837B2 (ja) 2016-03-30 2021-03-17 ローム株式会社 ゲート駆動回路
US11011970B2 (en) 2017-12-12 2021-05-18 Rohm Co., Ltd. Gate drive circuit
JP7224918B2 (ja) * 2019-01-04 2023-02-20 株式会社東芝 半導体装置及び半導体パッケージ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04359697A (ja) * 1991-04-19 1992-12-11 Internatl Business Mach Corp <Ibm> 電流スイッチングシステム
JP2005039988A (ja) * 2003-07-02 2005-02-10 Denso Corp ゲート駆動回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11863171B2 (en) 2021-09-10 2024-01-02 Kabushiki Kaisha Toshiba Electronic circuitry, electronic system, and driving method

Also Published As

Publication number Publication date
US20210083563A1 (en) 2021-03-18
CN111934664B (zh) 2023-10-03
JP2020162413A (ja) 2020-10-01
DE112018005857T5 (de) 2020-08-13
CN111492582A (zh) 2020-08-04
JP6934067B2 (ja) 2021-09-08
CN111934664A (zh) 2020-11-13
US11482918B2 (en) 2022-10-25
CN111492582B (zh) 2024-03-08
JPWO2019116825A1 (ja) 2020-12-17
JP6934087B2 (ja) 2021-09-08

Similar Documents

Publication Publication Date Title
JP6934087B2 (ja) ゲート駆動回路
US11011970B2 (en) Gate drive circuit
JP5012930B2 (ja) ハイブリッドパワーデバイス
JP6842837B2 (ja) ゲート駆動回路
US7859315B2 (en) Driver circuit
US10903829B2 (en) Switched capacitor driving circuits for power semiconductors
US9831856B2 (en) Electronic drive circuit and method
US11626877B2 (en) Driving circuit for high-side transistor
US20230387912A1 (en) Driving circuit for switching element and switching circuit
JP2013115931A (ja) スイッチング素子の駆動回路
US20150116006A1 (en) Driving an mos transistor with constant precharging
JP7309987B2 (ja) 出力トランジスタの駆動回路、半導体装置、自動車
US9559668B2 (en) Drive circuit and semiconductor apparatus
US11196413B2 (en) Driving circuit for switching element, and switching circuit
US10931278B2 (en) Driving circuit of switching transistor
US9312848B2 (en) Glitch suppression in an amplifier
JP2018074676A (ja) ゲート駆動回路
JP5644686B2 (ja) スイッチング素子の駆動回路
JP7132063B2 (ja) 出力トランジスタの駆動回路、半導体装置、自動車
JP4093133B2 (ja) トランジスタの駆動回路及び駆動方法
CN117917010A (zh) 半导体装置
JP2020120418A (ja) スイッチング回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18888588

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019558987

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 18888588

Country of ref document: EP

Kind code of ref document: A1