JP2009177465A

JP2009177465A - ゲート電圧の制御回路

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Publication number: JP2009177465A
Application number: JP2008013648A
Authority: JP
Inventors: Naoto Kikuchi; 直人菊池; Yoshikuni Hattori; 佳晋服部
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 2008-01-24
Filing date: 2008-01-24
Publication date: 2009-08-06

Abstract

【課題】電界効果型トランジスタのゲート電圧の変動時にラジオノイズが発生するのを抑制し、スイッチング損失を低減できる技術を提供する。
【解決手段】トランジスタＳ０のゲート電圧Vgを切換える際に、最初に第１スイッチング素子Ｓ１１をオンする。インダクタ２２を介してゲートが充電され、ゲート電圧Vgが緩やかに上昇する。トランジスタＳ０を流れる電流Ｉの傾きを緩やかにすると、ラジオノイズの発生を抑制することができる。その後、第２スイッチング素子Ｓ１２をオンする。インダクタ２２を介さずにゲートが充電されるため、ゲート電圧Vgの上昇速度が増大し、ゲート電圧Vgの変動に要する時間が短縮され、ゲート電圧Vgの変動時に生じるスイッチング損失を低減することができる。ゲート電圧Vgをオフする場合、最初に第３スイッチング素子Ｓ１３をオンし、ついで第４スイッチング素子Ｓ１４をオンさせる。
【選択図】図１

Description

本発明は、電界効果型トランジスタのゲート電圧を制御する回路に関する。

図５に示すゲート電圧の制御回路Ａが特許文献１に開示されている。図５は、制御回路Ａを利用してトランジスタＴｒ０のゲートａのゲート電圧Vgを制御する回路１００を示している。制御回路Ａは、直流電源Ｓの２つの電極ｂ、ｄ間に直列に接続された２つの半導体装置Ｔｒ１、Ｔｒ２と、半導体装置Ｔｒ１、Ｔｒ２の中間点ｃとゲートａとの間に直列に接続されたインダクタＬと抵抗Ｒと、切換回路１０２を備えている。半導体装置Ｔｒ１のゲートｅと半導体装置Ｔｒ２のゲートｆは、それぞれ独立に切換回路１０２に接続されている。
制御回路Ａは、ゲート電圧Vgを直流電源Ｓの低電圧側から高電圧側に切り換える場合に、次の動作を実行する。
（１）切換回路１０２は、切り換えに先立って、ゲートｅとゲートｆにオフ電圧を印加する。
（２）切換回路１０２は、切り換え時にゲートｅにオン電圧を印加する。ここでいうオン電圧とは、半導体装置Ｔｒ１を導通させるのに要するゲート電圧の閾値よりも高い電圧をいう。半導体装置Ｔｒ１のゲートにオン電圧を印加することで、半導体装置Ｔｒ１が導電する。なおオフ電圧とは、前記閾値よりも低い電圧をいう。ゲートにオフ電圧を印加することで、半導体装置が非導通となる。切換回路１０２が、ゲートｆにオフ電圧を印加し、ゲートｅにオン電圧を印加することによって、半導体装置Ｔｒ１とインダクタＬと抵抗Ｒを介して、直流電源Ｓの高電位側とゲートａが接続される。これによって、トランジスタＴｒ０のゲートａが充電され、ゲート電圧Vgが上昇する。ゲート電圧VgがトランジスタＴｒ０の閾値電圧を超えた時に、トランジスタＴｒ０が導通する。
また、制御回路Ａは、ゲート電圧Vgを直流電源Ｓの高電圧側から低電圧側に切り換える場合に、次の動作を実行する。
（３）切換回路１０２は、切り換えに先立って、ゲートｅとゲートｆにオフ電圧を印加する。
（４）切換回路１０２は、切り換え時にゲートｆにオン電圧を印加する。切換回路１０２がゲートｅにオフ電圧を印加し、ゲートｆにオン電圧を印加することによって、半導体装置Ｔｒ２とインダクタＬと抵抗Ｒを介して、直流電源Ｓの低電位側とゲートａが接続される。これによってトランジスタＴｒ０のゲートに帯電していた電荷が放電され、ゲート電圧Vgが下降する。ゲート電圧VgがトランジスタＴｒ０のゲート閾値電圧より低くなった時に、トランジスタＴｒ０が非導通となる。

特許文献１の制御回路Ａでは、トランジスタＴｒ０のゲートａの電圧を立ち上げるときも、立ち下げるときも、インダクタＬを介して電荷が移動する。トランジスタＴｒ０の導通・非導通を切り換えるパルス信号が、インダクタＬを介してゲートａに伝達されることによって、図２のゲート電圧Vgのグラフに点線で示すように、立ち上がりと立ち下がりが緩やかに変化するゲート電圧VgがトランジスタＴｒ０のゲートａに加えられる。これによって、図２の電流Ｉのグラフに点線で示すように、トランジスタＴｒ０を流れる電流が制御される。すなわち、電流が流れる始める切換初期Ｔ１と、電流が流れなくなり始める切換初期Ｔ１１において、電流Ｉの変化がスムースとなり、ラジオノイズの発生を抑制することができる。

特開平１１−２９９０９４号公報

図５に示す制御回路Ａでは、図２のゲート電圧Vgのグラフに点線で示すように、ゲート電圧Vgが立ち上がる時刻ｔ３ｂまでの切換後期Ｔ２ｂと、ゲート電圧が立ち下がる時刻ｔ１３ｂまでの切換後期Ｔ１２ｂにおいても、ゲート電圧Vgが緩やかに変動する。これによって、図２の電流Ｉのグラフに点線で示すように、トランジスタＴｒ０を流れる電流Ｉが定常値Ｉ0に安定するまでの切換後期Ｔ２ｂの期間と、トランジスタＴｒ０を流れる電流Ｉがゼロに安定するまでの切換後期Ｔ１２ｂの期間が長くなってしまう。電流Ｉの変動に要する時間が長くなった場合、変動中に消費される電力量（スイッチング損失）が大きくなる問題が生じる。
インダクタＬを無くすことによって、ゲート電圧Vgの変動時間を短くし、スイッチング損失を小さくすることができるが、そうすると、前述したようにゲート電圧Vgの切換初期にラジオノイズが発生してしまう問題が生じる。従来の技術では、ラジオノイズの抑制とスイッチング損失の低減がトレードオフの関係にあり、両立可能な技術が望まれていた。
本発明では、電界効果型トランジスタのゲート電圧の切換時にラジオノイズが発生することを抑制し、しかもスイッチング損失の低減を同時に達成できる技術を提供する。

本発明は、電界効果型トランジスタのゲート電圧を制御する回路に関する。本発明は、ゲート電圧の立ち上がり時にも、ゲート電圧の立ち下り時にも有用な技術である。
ゲート電圧の立ち上がり時に有用な回路は、インダクタを用いた第１駆動回路と、抵抗を用いた第２駆動回路と、ゲート電圧立ち上がり速度切り換え回路で構成されており、第１駆動回路と第２駆動回路の組み合わせにより、速度切り換えの機能を備えている。第１駆動回路は、直流電源と電界効果型トランジスタのゲートとの間に設けられており、第１スイッチング素子と第１インダクタを有する。第２駆動回路は、直流電源とゲートとの間に設けられており、第２スイッチング素子を有する。ゲート電圧立ち上がり速度切り換え回路は、ゲート電圧をＯＦＦ閾電圧からＯＮ閾電圧へ切り換える際に、最初に第１スイッチング素子をオンし、遅れて第２スイッチング素子をオンする。
本発明の制御回路では、ゲート電圧をＯＦＦ閾電圧からＯＮ閾電圧に切り換える場合に、最初に第１スイッチング素子をオンし、遅れて第２スイッチング素子をオンする。最初に第１スイッチング素子のみをオンすることで、充電初期では、直流電源が第１駆動回路のみを介して電界効果型トランジスタのゲートを充電する。第１駆動回路は第１インダクタを備えているので、ゲート電圧は緩やかに立ち上がる。これによって、電界効果型トランジスタを流れる電流も緩やかに増大する。電界効果型トランジスタを流れる電流の傾きを緩やかにすると、ラジオノイズの発生を抑制することができる。
本発明の制御回路では、遅れて第２スイッチング素子をオンする。第２スイッチング素子をオンすると、直流電源が第２駆動回路を介して電界効果型トランジスタのゲートを充電する。第２駆動回路はインダクタ等の一次遅れ素子を備えていないので、ゲート電圧の上昇速度が加速し、ゲート電圧は第２スイッチング素子のオン以降、高速に立ち上がる。これによって、電界効果型トランジスタを流れる電流も高速に増大する。電界効果型トランジスタを流れる電流が定常値に安定するまでの時間を短縮し、電界効果型トランジスタをターンオンする際に発生するスイッチング損失を低減することができる。

ゲート電圧の立ち下がり時に有用な回路は、インダクタを用いた第３駆動回路と、抵抗を用いた第４駆動回路と、ゲート電圧立ち下がり速度切り換え回路で構成されており、第３駆動回路と第４駆動回路の組み合わせにより、速度切り換えの機能を備えている。第３駆動回路は、直流電源と電界効果型トランジスタのゲートとの間に設けられており、第３スイッチング素子と第２インダクタを有する。第４駆動回路は、直流電源とゲートとの間に設けられており、第４スイッチング素子を有する。ゲート電圧立ち下がり速度切り換え回路は、ゲート電圧をＯＮ閾電圧からＯＦＦ閾電圧へ切り換える際に、最初に第３スイッチング素子をオンし、遅れて第４スイッチング素子をオンする。
本発明の制御回路では、ゲート電圧をＯＮ閾電圧からＯＦＦ閾電圧に切り換える場合に、最初に第３スイッチング素子をオンし、遅れて第４スイッチング素子をオンする。最初に第３スイッチング素子のみをオンすることで、放電初期では、電界効果型トランジスタのゲートに帯電していた電荷は、第３駆動回路のみを介して直流電源の低電圧側に放電する。第３駆動回路は第２インダクタを備えているので、ゲート電圧は緩やかに立ち下がる。これによって、電界効果型トランジスタを流れる電流も緩やかに減少する。電界効果型トランジスタを流れる電流の傾きを緩やかにすると、ラジオノイズの発生を抑制することができる。
本発明の制御回路では、遅れて第４スイッチング素子をオンする。第４スイッチング素子をオンすることで、電界効果型トランジスタのゲートに帯電していた電荷は、第４駆動回路を介して直流電源の低電圧側に放電する。第４駆動回路はインダクタ等の一次遅れ素子を備えていないので、ゲート電圧の低下速度が加速し、ゲート電圧は第４スイッチング素子のオン以降、高速に立ち下がる。これによって、電界効果型トランジスタを流れる電流も高速に減少する。電界効果型トランジスタを流れる電流がゼロに安定するまでの時間を短縮し、電界効果型トランジスタをターンオフする際に発生するスイッチング損失を低減することができる。

本発明の制御回路では、上記２つの制御回路の両者を備えていることが好ましい。これによって、ゲート電圧をＯＦＦ閾電圧からＯＮ閾電圧に切り換える場合と、ゲート電圧をＯＮ閾電圧からＯＦＦ閾電圧に切り換える場合の両方の場合について、電界効果型トランジスタを流れる電流に起因して発生するラジオノイズを低減することができ、スイッチング損失を低減することができる。
また、上記２つの制御回路の両者を備えた制御回路では、第１スイッチング素子とゲートとの間と、第３スイッチング素子とゲートとの間に、第１インダクタと第２インダクタを兼用する共通インダクタが挿入されていることが好ましい。制御回路を構成するインダクタの個数を減らすことができ、制御回路の製造コストを削減することができる。

本発明によって、電界効果型トランジスタのゲート電圧の変動時にラジオノイズが発生するのを抑制し、スイッチング損失を低減できる制御回路を実現することができる。

本実施例の好ましい特徴を列記する。
（第１特徴）第１駆動回路と第２駆動回路は抵抗を備えている。
（第２特徴）第１駆動回路と第２駆動回路は共通の抵抗を利用している。
（第３特徴）第３駆動回路と第４駆動回路は抵抗を備えている。
（第４特徴）第３駆動回路と第４駆動回路は共通の抵抗を利用している。
（第５特徴）第１駆動回路と第２駆動回路と第３駆動回路と第４駆動回路は共通の抵抗を利用している。
（第６特徴）充電後期では、インダクタを介さないでゲート駆動を行う。
（第７特徴）放電後期では、インダクタを介さないでゲート駆動を行う。

図面を参照して実施例を詳細に説明する。本実施例の制御回路は、第１駆動回路と第２駆動回路と第３駆動回路と第４駆動回路を備えている。
本実施例の制御回路では、第１駆動回路と第２駆動回路を備えていることによって、電界効果型トランジスタＳ０のターンオン時の特性を改善し、第３駆動回路と第４駆動回路を備えていることによって、電界効果型トランジスタＳ０のターンオフ時の特性を改善している。ターンオン時の特性を改善する必要がなければ、充電回路を第１駆動回路と第２駆動回路に分ける必要がない。ターンオフ時の特性を改善する必要がなければ、放電回路を第３駆動回路と第４駆動回路に分ける必要がない。すなわち、第１駆動回路と第２駆動回路を設ける技術と、第３駆動回路と第４駆動回路を設ける技術は、各々が独立した有用性を持ち、必ずしも組み合わせて用いる必要はない。

図１に、実施例の制御回路４を電界効果型トランジスタ（以下では単にトランジスタという）Ｓ０のゲート電圧Vgを切換える回路２に用いた実施例を示す。回路２は、直流電源８と制御回路４を備えている。回路２は、トランジスタＳ０のゲート電圧Vgを制御することによって、トランジスタＳ０のドレイン６ｂからソース６ｃに流れる電流Ｉを制御する。トランジスタＳ０のゲート６ａとソース６ｃの間には、コンデンサ構造が形成されており、コンデンサ容量が形成されている。以下ではこの容量をゲート容量という。
制御回路４は、第１スイッチング素子Ｓ１１と、第２スイッチング素子Ｓ１２と、第３スイッチング素子Ｓ１３と、第４スイッチング素子Ｓ１４と、第1ダイオード４２と、第２ダイオード４４と、第３ダイオード４６と、第４ダイオード４８と、インダクタ２２と、抵抗１４と、ゲート駆動信号生成回路１６と、ゲート駆動電源端子１８と、ゲート駆動ＧＮＤ端子２０と、出力端子１０を備えている。
出力端子１０は、トランジスタＳ０のゲート６ａに接続されている。ゲート駆動電源端子１８は、直流電源８の一端側に接続されている。ゲート駆動ＧＮＤ端子２０は、直流電源８の他端側に接続されている。

第１スイッチング素子Ｓ１１のドレイン３２ｂは、ゲート駆動電源端子１８に接続されており、ソース３２ｃは、第１ダイオード４２を介してインダクタ２２の一端に接続されている。インダクタ２２の他端は、抵抗１４を介して出力端子１０に接続されている。第１ダイオード４２は、順方向に挿入されている。ゲート駆動電源端子１８と出力端子１０の間に、第１スイッチング素子Ｓ１１とインダクタ２２を備えている第１駆動回路Ｋ１が構成されている。
第２スイッチング素子Ｓ１２のドレイン３４ｂは、ゲート駆動電源端子１８に接続されており、ソース３４ｃは、抵抗１４を介して出力端子１０に接続されている。ゲート駆動電源端子１８と出力端子１０の間に、第２スイッチング素子Ｓ１２を備えている第２駆動回路Ｋ２が構成されている。また第２スイッチング素子Ｓ１２と並列に第２ダイオード４４が接続されている。第２ダイオード４４は、逆方向に接続されている。
出力端子１０は、抵抗１４を介してインダクタ２２の前記他端に接続されており、インダクタ２２の前記一端は、第３ダイオード４６を介して第３スイッチング素子Ｓ１３のドレイン３６ｂに接続されている。第３スイッチング素子Ｓ１３のソース３６ｃは、ゲート駆動ＧＮＤ端子２０に接続されている。出力端子１０とゲート駆動ＧＮＤ端子２０間に、インダクタ２２と第３スイッチング素子Ｓ１３を備えている第３駆動回路Ｋ３が構成されている。
出力端子１０は、抵抗１４を介して第４スイッチング素子Ｓ１４のドレイン３８ｂにも接続されている。第４スイッチング素子Ｓ１４のソース３８ｃは、ゲート駆動ＧＮＤ端子２０に接続されている。出力端子１０とゲート駆動ＧＮＤ端子２０間に、第４スイッチング素子Ｓ１４を備えている第４駆動回路Ｋ４が構成されている。また第４スイッチング素子Ｓ１４と並列に第４ダイオード４８が接続されている。第４ダイオード４８は、逆方向に接続されている。
第１スイッチング素子Ｓ１１のゲート３２ａは、配線５２を介してゲート駆動信号生成回路１６（マイコンやジェネレータ）に接続されている。第２スイッチング素子Ｓ１２のゲート３４ａは、配線５４を介してゲート駆動信号生成回路１６に接続されている。第３スイッチング素子Ｓ１３のゲート３６ａは、配線５６を介してゲート駆動信号生成回路１６に接続されている。第４スイッチング素子Ｓ１４のゲート３８ａは、配線５８を介してゲート駆動信号生成回路１６に接続されている。４つのスイッチング素子Ｓ１１〜Ｓ１４のゲートの各々は、それぞれ独立にゲート駆動信号生成回路１６に接続されている。
以下では、第１駆動回路Ｋ１と、第２駆動回路Ｋ２と、第３駆動回路Ｋ３と、第４駆動回路Ｋ４を併せた回路の全体を、スイッチ回路１２と呼ぶこととする。

図２を用いて、トランジスタＳ０のゲート６ａのゲート電圧Vgを変動させるために、回路２が実施する動作を説明する。まず、ゲート電圧VgをＯＦＦ閾電圧からＯＮ閾電圧に変化させる場合の動作について説明する。図２の時刻ｔ１に先立つ期間に示されているように、ゲート電圧VgをＯＦＦ閾電圧からＯＮ閾電圧に変動させるに先立って、ゲート３２ａ、３４ａ、３６ａ、３８ａの各々にオフ電圧を印加する。後記するように、この状態ではゲート６ａからの放電が終了しており、ゲート６ａの電圧はオフ電圧に低下している。トランジスタＳ０のソース・ドレイン間には電流Ｉが流れていない。

ゲート電圧Vgの切換開始時には、最初にゲート駆動信号生成回路１６が第１スイッチング素子Ｓ１１のゲート３２ａにオン電圧を印加する（図２の時刻ｔ１）。これによって、直流電源８から第１駆動回路Ｋ１を通してゲート６ａに電圧が印加される。第１駆動回路Ｋ１はインダクタ２２を含んでいるため、ゲート電圧の切換初期（充電初期）Ｔ１におけるゲート電圧Vgの変動率ｄｖ／ｄｔは小さい。図２の電流Ｉのグラフに実線で示すように、トランジスタＳ０を流れる電流Ｉは緩やかに上昇する。
充電初期Ｔ１が終了して時刻ｔ２になると、ゲート駆動信号生成回路１６は第２スイッチング素子Ｓ１２のゲート３４ａにオン電圧を印加する。時刻ｔ２以降も、ゲート３２ａにはオン電圧を印加する。時刻ｔ２以降は、直流電源８から第１駆動回路Ｋ１と第２駆動回路Ｋ２の両者を通してゲート６ａに電圧が印加される。インダクタンス成分を含まない第２駆動回路Ｋ２を経て充電されるので、時刻ｔ２以降の立ち上がり速度は増速される。ゲート電圧Vgの変動率ｄｖ／ｄｔが大きくなる。
図２のゲート電圧Vgを示すグラフの点線に、従来の制御回路Ａによるときのゲート電圧Vgの変化を示す。図２の実線に、本実施例の制御回路４によるときのゲート電圧Vgの変化を示す。図２のＴ２ｂは、従来の制御回路Ａによるときにゲート電圧Vgが定常値に安定するまでの時間を示す。図２のＴ２ａは、本実施例の制御回路４によるときにゲート電圧Vgが定常値に安定するまでの時間を示す。従来の制御回路によるときの切換後期（充電後期）Ｔ２ｂに比べて、本実施例の制御回路４によるときの充電後期Ｔ２ａを短くすることができる。これによってトランジスタＳ０をターンオンする際に発生するスイッチング損失を低減することができる。
本実施例の回路では、充電初期Ｔ１にはインダクタンス成分を備えている第１駆動回路Ｋ１でトランジスタＳ０のゲート６ａを充電することから、充電初期Ｔ１におけるゲート電圧Vgの変動率ｄｖ／ｄｔを小さくおさえることができ、トランジスタＳ０のソース・ドレイン間を流れる電流を緩やかに増大させ、ラジオノイズの発生を抑制することができる。充電後期では、ゲート電圧Vgの変動率ｄｖ／ｄｔを充電初期Ｔ１における小さな値に維持すると、充電後期が終了するまでの時間が長くなることから（Ｔ２ｂ参照）、ゲート電圧Vgの変動率ｄｖ／ｄｔを大きくすることによって、充電後期が終了するまでの時間を短縮し（Ｔ２ａ参照）、ターンオン時のスイッチング損失の上昇を抑える。

本実施例の回路では、ゲート電圧VgがＯＮ閾電圧側で安定してトランジスタＳ０のターンオンを完了した時刻ｔ３ａ以降であって、次にトランジスタＳ０をターンオフするのに先立つタイミングで、第１スイッチング素子Ｓ１１と第２スイッチング素子Ｓ１２をオフする。そのタイミングは、上記条件を満たしていればよく、特に限定されない。第１スイッチング素子Ｓ１１と第２スイッチング素子Ｓ１２と第３スイッチング素子Ｓ１３と第４スイッチング素子Ｓ１４がオフされていれば、ゲート６ａの充放電が禁止され、トランジスタＳ０をオン状態に保つことができる。

次に、ゲート電圧VgをＯＮ閾電圧からＯＦＦ閾電圧に変化させる場合の動作を説明する。ゲート電圧VgをＯＮ閾電圧からＯＦＦ閾電圧へと変動させる場合には、それに先立って、第１スイッチング素子Ｓ１１と第２スイッチング素子Ｓ１２と第３スイッチング素子Ｓ１３と第４スイッチング素子Ｓ１４がオフされている。
ゲート電圧Vgの切換開始時には、最初にゲート駆動信号生成回路１６が第３スイッチング素子Ｓ１３のゲート３６ａにオン電圧を印加する（図２の時刻ｔ１１）。これによって、トランジスタＳ０のゲート６ａは、第３駆動回路Ｋ３を介してＧＮＤに接続され、ゲート６ａに帯電していた電荷が放電される。第３駆動回路Ｋ３はインダクタ２２を含んでいるため、ゲート電圧の切換初期（放電初期）Ｔ１１におけるゲート電圧Vgの変動率ｄｖ／ｄｔは小さい。図２の電流Ｉのグラフに実線で示すように、トランジスタＳ０を流れる電流Ｉは緩やかに減少する。
放電初期Ｔ１１が終了して時刻ｔ１２になると、ゲート駆動信号生成回路１６は第４スイッチング素子Ｓ１４のゲート３８ａにオン電圧を印加する。時刻ｔ１２以降も、ゲート３４ａにはオン電圧を印加する。時刻ｔ１２以降は、ゲート６ａの電荷が第３駆動回路Ｋ３と第４駆動回路Ｋ４の両者を通して放電される。インダクタンス成分を含まない第４駆動回路Ｋ４を経て放電されるので、時刻ｔ１２以降の放電速度は増速される。ゲート電圧Vgの変動率ｄｖ／ｄｔが大きくなる。
図２のゲート電圧Vgを示すグラフの点線に、従来の制御回路Ａによるときのゲート電圧Vgの変化を示す。図２の実線に、本実施例の制御回路４によるときのゲート電圧Vgの変化を示す。図２のＴ１２ｂは、従来の制御回路Ａによるときにゲート電圧Vgがオフ電圧に安定するまでの時間を示す。図２のＴ１２ａは、本実施例の制御回路４によるときにゲート電圧Vgがオフ電圧に安定するまでの時間を示す。従来の制御回路によるときの切換後期（放電後期）Ｔ１２ｂに比べて、本実施例の制御回路４によるときの放電後期Ｔ１２ａを短くすることができる。これによってトランジスタＳ０をターンオフする際に発生するスイッチング損失を低減することができる。
本実施例の回路では、放電初期Ｔ１１にはインダクタンス成分を備えている第３駆動回路Ｋ３でトランジスタＳ０のゲート６ａに帯電した電荷を放電することから、放電初期Ｔ１１におけるゲート電圧Vgの変動率ｄｖ／ｄｔを小さくおさえることができ、トランジスタＳ０のソース・ドレイン間を流れる電流を緩やかに減少させ、ラジオノイズの発生を抑制することができる。放電後期では、ゲート電圧Vgの変動率ｄｖ／ｄｔを放電初期Ｔ１１における小さな値に維持すると、放電後期が終了するまでの時間が長くなることから（Ｔ１２ｂ参照）、ゲート電圧Vgの変動率ｄｖ／ｄｔを大きくすることによって、放電後期が終了するまでの時間を短縮し（Ｔ１２ａ参照）、ターンオン時のスイッチング損失の上昇を抑える。

本実施例の回路では、ゲート電圧Vgがオフ電圧に変動してトランジスタＳ０のターンオフを完了した時刻ｔ１３ａ以降であって、次にトランジスタＳ０をターンオンするのに先立つタイミングで、第３スイッチング素子Ｓ１３と第４スイッチング素子Ｓ１４をオフする。そのタイミングは、上記条件を満たしていればよく、特に限定されない。第１スイッチング素子Ｓ１１と第２スイッチング素子Ｓ１２と第３スイッチング素子Ｓ１３と第４スイッチング素子Ｓ１４がオフされていれば、ゲート６ａの充放電が禁止され、トランジスタＳ０をオフ状態に保つことができる。

充電初期Ｔ１と放電初期Ｔ１１におけるゲート電圧Vgの変動率ｄｖ／ｄｔは、インダクタ２２と抵抗１４とゲート容量の値に基づいて決定される。そこで、最適な変動率ｄｖ／ｄｔが得られるインダクタ２２と抵抗１４の値を決定することが好ましい。
充電初期Ｔ１と放電初期Ｔ１１は、ラジオノイズの発生を抑制できる範囲内で、短く設定することが好ましい。上記パラメータの最適化により、ラジオノイズを低減し、かつスイッチング損失を低減することができる。

図３に、ゲート駆動信号生成回路１６を構成する回路２を示す。図３では、スイッチ回路１２の内部の構成を省略する。本実施例のゲート駆動信号生成回路１６は、トランジスタＳ０のドレイン６ｂの電圧に応じて、図２の充電初期Ｔ１と放電初期Ｔ１１の時間を決定する。
ゲート駆動信号生成回路１６は、信号発信回路６２と、第１抵抗６４と、第２抵抗６６と、コンパレータ６８と、コンパレータの基準電源７０と、ＡＮＤ回路７２と、ＮＯＴ回路７４と、ＡＮＤ回路７６を備えている。
信号発信回路６２は、配線５２を介してスイッチ回路１２に接続されており、第１スイッチング素子Ｓ１１のゲート３２ａに第１スイッチング素子Ｓ１１をオン／オフする電圧信号を出力する。また、信号発信回路６２は、配線５６を介してスイッチ回路１２に接続されており、第３スイッチング素子Ｓ１３のゲート３６ａに第３スイッチング素子Ｓ１３をオン／オフする電圧信号を出力する。すなわち、信号発信回路６２は、図２の時刻ｔ１において配線５２にオン電圧を出力し、時刻ｔ１１において配線５６にオン電圧を出力する。

第１抵抗６４と第２抵抗６６は直列に接続され、第１抵抗６４の他方の接続部はトランジスタＳ０のドレイン６ｂに接続され、第２抵抗６６の他方の接続部は接地されている。第１抵抗６４と第２抵抗６６は、トランジスタＳ０のドレイン６ｂの電圧を抵抗比によって分圧し、中間点６５に中間電圧Vceを形成している。中間電圧Vceはコンパレータ６８の一方の入力端子に入力されている。コンパレータ６８の他方の入力端子には、基準電源７０から基準電圧Voが入力されている。コンパレータ６８の出力端子は、配線８０を介してＡＮＤ回路７２の一方の入力端子に接続されるとともに、ＮＯＴ回路７４の入力端子に接続されている。
コンパレータ６８は、入力端子に入力された中間電圧Vceと基準電圧Voを比較し、その比較結果に基づいて出力端子から出力される信号のオン／オフを切り換える。コンパレータ６８はヒステリシス特性を持ち、出力端子をオンに切換える際のオン閾値電圧Vce-onと、出力端子をオフに切換える際のオフ閾値電圧Vce-offが相違している。コンパレータ６８では、出力端子に現れる信号をオフ信号からオン信号に切り換える場合は、中間電圧Vceとオン閾値電圧Vce-onとを比較する。中間電圧Vceが、オン閾値電圧Vce-onよりも高い値から低い値に降下した場合、コンパレータ６８の出力信号はオフ信号からオン信号に切り替わる。また、中間電圧Vceが、オフ閾値電圧Vce-offよりも低い値から高い値に上昇した場合、コンパレータ６８の出力信号はオン信号からオフ信号に切り替わる。

ＡＮＤ回路７２の一方の入力端子は配線８０に接続されており、他方の入力端子は配線５２に接続されている。ＡＮＤ回路７２の出力端子は、配線５４を介して第２スイッチング素子Ｓ１２のゲート３４ａに接続されている。配線８０と配線５２を介してＡＮＤ回路７２の両方の入力端子にオン信号が入力された場合、ＡＮＤ回路７２からオン信号が出力される。一方、配線８０と配線５２を介してＡＮＤ回路７２の入力端子の少なくとも一方にオフ信号が入力された場合、ＡＮＤ回路７２からオフ信号が出力される。
ＮＯＴ回路７４の入力端子は配線８０に接続されており、出力端子は配線８２を介してＡＮＤ回路７６の一方の入力端子に接続されている。配線８０を介してＮＯＴ回路７４の入力端子にオン信号が入力された場合、ＮＯＴ回路７４からオフ信号が出力される。配線８０を介してＮＯＴ回路７４の入力端子にオフ信号が入力された場合、ＮＯＴ回路７４からオン信号が出力される。
ＡＮＤ回路７６の一方の入力端子は配線８２に接続されており、他方の入力端子は配線５６に接続されている。ＡＮＤ回路７６の出力端子は、配線５８を介して第４スイッチング素子Ｓ１４のゲート３８ａに接続されている。配線８２と配線５６を介してＡＮＤ回路７６の両方の入力端子にオン信号が入力された場合、ＡＮＤ回路７６からオン信号が出力される。一方、配線８２と配線５６を介してＡＮＤ回路７６の入力端子の少なくとも一方にオフ信号が入力された場合、ＡＮＤ回路７６からオフ信号が出力される。

図４を用いて、トランジスタＳ０のゲート６ａのゲート電圧Vgを変動させるために、ゲート駆動信号生成回路１６が実行する動作について説明する。まず、ゲート電圧Vgを低電圧から高電圧に変化させる場合のゲート駆動信号生成回路１６の動作について説明する。ゲート電圧Vgを低電圧から高電圧に変動させるに先立って、トランジスタＳ０のゲート６ａにオフ電圧が印加されている。トランジスタＳ０は非導通であり、トランジスタＳ０のソース６ｃに対するドレイン６ｂの電圧は高く保たれている。その為、中間電圧Vceはオン閾値電圧Vce-onに比べて高く保たれており、コンパレータ６８の出力端子からオフ信号が出力されている。これによって、配線８０を介してＡＮＤ回路７２の一方の入力端子にオフ信号が入力されており、ＡＮＤ回路７２の出力端子から配線５４にオフ信号が出力される。配線８０を介してＮＯＴ回路７４の入力端子にオフ信号が入力されることから、配線８２を介してＡＮＤ回路７６の一方の入力端子にオン信号が入力されているが、配線５６を介してＡＮＤ回路７６の他方の入力端子にオフ電圧が入力されることから、ＡＮＤ回路７６の出力端子からも配線５８にオフ信号が出力されている。

本実施例のゲート駆動信号生成回路１６では、トランジスタＳ０をターンオンさせる際には、信号発信回路６２が配線５２にオン信号を出力する（時刻ｔ１参照）。これによって、第１スイッチング素子Ｓ１１がオンするとともに、ＡＮＤ回路７２の一方の入力端子にオン信号が入力される。第１スイッチング素子Ｓ１１がオンすると、第１駆動回路Ｋ１を通してゲート６ａが充電され、トランジスタＳ０が導通し始める。これによって、トランジスタＳ０のソース６ｃに対するドレイン６ｂの電位差が減少し始め、ドレイン６ｂの電圧が降下する。この結果、中間電圧Vceも降下する。図４に示すように、中間電圧Vceがオン閾値電圧Vce-onよりも低くなると（時刻ｔ２参照）、これによって、コンパレータ６８はオン信号を出力する。コンパレータ６８の出力は、ＡＮＤ回路７２の他方の入力端子に入力される。前記したように、ＡＮＤ回路７２の一方の入力端子には、配線５２を介してオン信号が入力されている。ドレイン６ｂの電圧が降下して中間電圧Vceがオン閾値電圧Vce-onよりも低くなった時（時刻ｔ２参照）に、ＡＮＤ回路７２の出力がオン信号に変化する。この結果、第２スイッチング素子Ｓ１２がオンし、第２駆動回路Ｋ２が導通する。なお、時刻ｔ２以降は、ＮＯＴ回路７４の入力端子にオン信号が入力するので、ＮＯＴ回路７４はオフ信号を出力する。ＡＮＤ回路７６の他方の入力端子にオフ信号が入力されるので、ＡＮＤ回路７６がオン信号を出力することはない。時刻ｔ２の前後を通じて、第３スイッチング素子Ｓ１３と第４スイッチング素子Ｓ１４は、オフ状態に維持される。
本実施例の回路では、トランジスタＳ０をターンオンさせる際には信号発信回路６２が配線５２にオン信号を出力する（時刻ｔ１参照）。すると最初に第１スイッチング素子Ｓ１１がオンし、それに遅れて第２スイッチング素子Ｓ１２がオンする。信号発信回路６２は、第２スイッチング素子Ｓ１２をオンさせる信号を出力する必要がない。

前述したように、本発明の制御回路４では、ゲート電圧Vgが高電圧に変動し終えたタイミング（図２の時刻ｔ３参照）以降に、第１スイッチング素子Ｓ１１と第２スイッチング素子Ｓ１２をオフ状態とする。そのために、信号発信回路６２は、図２の時刻ｔ３の直後に、配線５２に出力する電圧をオフ電圧に切換える。

次に、トランジスタＳ０のゲート電圧Vgを高電圧から低電圧に変化させる場合のゲート駆動信号生成回路１６の動作について説明する。ゲート電圧Vgを高電圧から低電圧に変動させるに先立って、トランジスタＳ０のゲート６ａにオン電圧が印加されている。トランジスタＳ０は導通しており、トランジスタＳ０のソース６ｃに対するドレイン６ｂの電圧は低く保たれている。その為、中間電圧Vceはオフ閾値電圧Vce-offに比べて低く保たれており、コンパレータ６８の出力端子からオン信号が出力されている。これによって、配線８０を介してＡＮＤ回路７２の一方の入力端子とＮＯＴ回路７４の入力端子にオン信号が入力されている。ＡＮＤ回路７６の一方の入力端子にオフ信号が入力されていることから、ＡＮＤ回路７６の出力端子から配線５８にオフ信号が出力されている。ＡＮＤ回路７２の一方の入力端子にはオン信号が入力されているが、もう一方の入力端子に入力する配線５２がオフ電圧であることから、ＡＮＤ回路７２の出力端子からも配線５４にオフ信号が出力されている。

本実施例のゲート駆動信号生成回路１６では、トランジスタＳ０をターンオフさせる際には、信号発信回路６２が配線５６にオン信号を出力する（図２の時刻ｔ１１参照）。これによって第３スイッチング素子Ｓ１３がオンするとともに、ＡＮＤ回路７６の一方の入力端子にオン信号が入力される。第３スイッチング素子Ｓ１３がオンすると、第３駆動回路Ｋ３を通してゲート６ａに帯電していた電荷が放電され、トランジスタＳ０が非導通状態に変化し始める。これによって、トランジスタＳ０のソース６ｃに対するドレイン６ｂの電位が上昇を始め、ドレイン６ｂの電圧が上昇する。中間電圧Vceも上昇する。図４に示すように、中間電圧Vceがオフ閾値電圧Vce-offよりも高くなると（時刻ｔ１２参照）、コンパレータ６８はオフ信号を出力する。コンパレータ６８の出力は、ＮＯＴ回路７４の入力端子に入力されている。時刻ｔ１２以降は、ＮＯＴ回路７４にオフ信号が入力するので、ＮＯＴ回路７４はオン信号を出力する。ＡＮＤ回路７２の他方の入力端子にオン信号が入力されるので、時刻ｔ１２においてＡＮＤ回路７６の出力はオン信号に反転する。これによって時刻ｔ１２において第４スイッチング素子Ｓ１４はオンする。前記したように、ＡＮＤ回路７２の他方の入力端子には、配線５２を介してオフ信号が入力されている。ドレイン６ｂの電圧が上昇して中間電圧Vceがオフ閾値電圧Vce-offよりも上昇しても（時刻ｔ１２参照）に、ＡＮＤ回路７２の出力はオン信号に変化しない。この結果、時刻ｔ１２の前後を通じて、第１スイッチング素子Ｓ１１と第２スイッチング素子Ｓ１２は、オフ状態に維持される。
本実施例の回路では、トランジスタＳ０をターンオフさせる際には信号発信回路６２が配線５６にオン信号を出力する（時刻ｔ１１参照）。すると最初に第３スイッチング素子Ｓ１３がオンし、それに遅れて第４スイッチング素子Ｓ１４がオンする。信号発信回路６２は、第４スイッチング素子Ｓ１４をオンさせる信号を出力する必要がない。

前述したように、本発明の制御回路４では、ゲート電圧Vgが低電圧に放電し終えたタイミング（図２の時刻ｔ１３参照）以降に、第３スイッチング素子Ｓ１３と第４スイッチング素子Ｓ１４をオフ状態とする。そのために、信号発信回路６２は、図２の時刻ｔ１３の直後に配線５６に出力する電圧をオフ電圧に切換える。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、本実施例では、回路２に用いた制御回路４を説明したが、本発明に利用可能な制御回路４はこれに限られない。出力電圧が、一定時間内は緩やかに変動し、その後は早く変動する任意の回路を利用することができる。また、本実施例では、コンパレータ６８を用いた回路２を説明したが、本発明に利用可能な回路はコンパレータを備えているとは限られない。例えばマイコン等で構成されても構わない。予め最適な充電初期Ｔ１と放電初期Ｔ１１の長さが判明している場合は、マイコン等に充電初期Ｔ１と放電初期Ｔ１１の期間を設定し、そのタイミングで信号を出力させてもよい。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

ゲート駆動信号生成回路を備えた制御回路を示す。制御回路のタイミングチャートを示す。ゲート駆動信号生成回路の実施例を示す。ゲート駆動信号生成回路のタイミングチャートを示す。従来技術の制御回路を示す。

符号の説明

２・・・・・回路
４・・・・・制御回路
６ａ・・・・ゲート
６ｂ・・・・ドレイン
６ｃ・・・・ソース
８・・・・・直流電源
１０・・・・出力端子
１２・・・・スイッチ回路
１４・・・・抵抗
１６・・・・ゲート駆動信号生成回路
１８・・・・ゲート駆動電源端子
２０・・・・ゲート駆動ＧＮＤ端子
２２・・・・インダクタ
３２ａ、３４ａ、３６ａ、３８ａ・・・ゲート
３２ｂ、３４ｂ、３６ｂ、３８ｂ・・・ドレイン
３２ｃ、３４ｃ、３６ｃ、３８ｃ・・・ソース
４２、４４、４６、４８・・・・ダイオード
５２、５４、５６、５８・・・・配線
６２・・・・信号発信回路
６４・・・・第１抵抗
６５・・・・中間点
６６・・・・第２抵抗
６８・・・・コンパレータ
７０・・・・基準電源
７２、７６・・・・ＡＮＤ回路
７４・・・・ＮＯＴ回路
８０、８２・・・・配線
１００・・・回路
１０２・・・切換回路
Ｔｒ０・・・トランジスタ
Ｔｒ１、Ｔｒ２・・・半導体装置
Ａ・・・・・制御回路
Ｓ０・・・・トランジスタ
Ｓ１１・・・第１スイッチング素子
Ｓ１２・・・第２スイッチング素子
Ｓ１３・・・第３スイッチング素子
Ｓ１４・・・第４スイッチング素子
Ｋ１・・・・第１駆動回路
Ｋ２・・・・第２駆動回路
Ｋ３・・・・第３駆動回路
Ｋ４・・・・第４駆動回路

Claims

電界効果型トランジスタのゲート電圧を制御する回路であって、
直流電源の高電圧側と前記電界効果型トランジスタのゲートとの間に設けられており、第１スイッチング素子と第１インダクタを有する第１駆動回路と、
前記直流電源の高電圧側と前記ゲートとの間に設けられており、第２スイッチング素子を有する第２駆動回路と、
前記ゲート電圧を前記直流電源の低電圧側から高電圧側に切り換える際に、最初に前記第１スイッチング素子をオンし、遅れて前記第２スイッチング素子をオンするゲート電圧立ち上がり速度切り換え回路、
を備えていることを特徴とする制御回路。
電界効果型トランジスタのゲート電圧を制御する制御回路であって、
直流電源の低電圧側と前記電界効果型トランジスタとゲートとの間に設けられており、第３スイッチング素子と第２インダクタを有する第３駆動回路と、
前記直流電源の低電圧側と前記ゲートとの間に設けられており、第４スイッチング素子を有する第４駆動回路と、
前記ゲート電圧を前記直流電源の高電圧側から低電圧側に切り換える際に、最初に前記第３スイッチング素子をオンし、遅れて前記第４スイッチング素子をオンするゲート電圧立ち下がり速度切り換え回路、
を備えていることを特徴とする制御回路。
請求項１の制御回路と請求項２の制御回路の両者を備えている制御回路。
前記第１スイッチング素子と前記ゲートとの間と、前記第３スイッチング素子と前記ゲートとの間に、前記第１インダクタと前記第２インダクタを兼用する共通インダクタが挿入されていることを特徴とする請求項３の制御回路。