CN117917010A - 半导体装置 - Google Patents

Abstract

一种半导体装置包括分别位于高侧和低侧的第一输出晶体管和第二输出晶体管、连接到第一输出晶体管和第二输出晶体管之间的连接节点的第一端子、以及构成为经由自举电容器连接到第一端子的第二端子。第一输出晶体管基于第一端子和第二端子之间的电压而被驱动。开关电路设置在被供给预定控制电源电压的端子和第二端子之间。开关电路包括第一开关元件和第二开关元件，第一开关元件和第二开关元件是串联连接的N沟道MOSFET。根据第一端子处的电压，第一开关元件和第二开关元件被接通或关断。

Description

半导体装置

技术领域

本公开涉及半导体装置。

背景技术

包括自举电容器的自举电路用于驱动半桥电路中的高侧晶体管。在包括自举电路的装置中，通常，自举电容器的一端连接到高侧晶体管和低侧晶体管之间的连接节点，并且自举电容器的另一端连接到自举二极管的阴极。自举二极管的阳极被供给预定电压。基于自举电容器的充电电压而对高侧晶体管进行驱动。当上述连接节点处的电位由于高侧晶体管和低侧晶体管的开关动作而变化时，自举电容器被充电。

现有技术文献

专利文献：日本特开2018-19498号公报

发明内容

发明解决的课题

根据高侧晶体管和低侧晶体管之间的连接节点处的电压如何变化，自举电容器的充电电压可能变得不适当。例如，如果自举电容器被过度充电，则可能会超过高侧晶体管的耐压。必须开发一种技术来保持自举电容器的充电电压适当。

本公开的目的是提供一种有助于保持自举电容器的充电电压适当的半导体装置。

解决课题的手段

根据本公开的一个方面，一种半导体装置包括：第一输出晶体管；第二输出晶体管，该第二输出晶体管在第一输出晶体管的低电位侧与第一输出晶体管串联连接；第一端子，该第一端子连接到第一输出晶体管和第二输出晶体管之间的连接节点；第二端子，该第二端子构成为经由自举电容器连接到第一端子；第一驱动器，该第一驱动器构成为基于第一端子和第二端子之间的电压来驱动第一输出晶体管；第二驱动器，该第二驱动器构成为驱动第二输出晶体管；第一开关元件，该第一开关元件由源极连接到第二端子的N沟道MOSFET构成；第二开关元件，该第二开关元件由N沟道MOSFET构成，该N沟道MOSFET的源极被供给预定的控制电源电压，漏极与第一开关元件的漏极连接；以及，开关控制电路，该开关控制电路构成为根据第一端子处的电压来接通或关断第一开关元件和第二开关元件。

发明的效果

根据本公开，可以提供有助于保持自举电容器的充电电压适当的半导体装置。

附图说明

图1是根据本公开第一实施方式的负载驱动系统的整体结构图。

图2是根据本公开第一实施方式的半导体装置的外部立体图。

图3是示出与结合本公开第一实施方式的半导体装置相关联的信号等的波形的图。

图4是示出结合本公开第一实施方式的双关断时段中的电流流动的图。

图5是示出结合本公开第一实施方式的双关断时段中的电流流动的图。

图6是示出结合本公开第一实施方式的启动电压的生成所涉及的结构的图。

图7是结合本公开第一实施方式的开关电路中的晶体管的导通/关断控制相关联的时序图。

图8是结合本公开第一实施方式的开关电路中的晶体管的导通/关断控制相关联的时序图。

图9是示出与参考例相关的启动电压的生成所涉及的结构的图。

图10是示出根据参考例的电压和电流的波形的图。

图11是示出根据本公开第一实施方式的电压和电流的波形的图。

图12是示出结合本公开第一实施方式的多个时段、多个检测信号和开关电路的状态之间的关系的图。

图13是根据本公开第一实施方式的时序图。

图14是示出结合本公开第二实施方式的半导体装置的一部分的结构的图。

图15是结合本公开第二实施方式的负电压检测电路的电路图。

图16是示出结合本公开第二实施方式的负电压检测电路中提供的两个电流路径的图。

图17是示出结合本公开第二实施方式的负电压检测电路的静态的图。

图18是示出结合本公开第二实施方式的负电压检测电路的静态的图。

图19是示出结合本公开第二实施方式的负电压检测电路的状态转变的图。

图20是示出结合本公开第二实施方式的负电压检测电路的状态转变的图。

图21是示出结合本公开第二实施方式的负电压检测电路的状态转变的图。

图22是示意性示出与结合本公开第二实施方式的负电压检测电路相关联的一些信号的波形轮廓的图。

图23是示意性示出与结合本公开第二实施方式的假想负电压检测电路相关联的一些信号的波形轮廓的图。

图24是示出结合本公开第二实施方式的负电压检测电路的变形结构的图。

图25是示出结合本公开第二实施方式的负电压检测电路的另一变形结构的图。

图26是结合本公开第三实施方式的高电压检测电路的电路图。

图27是示出结合本公开第三实施方式的高电压检测电路中提供的两个电流路径的图。

图28是示出结合本公开第三实施方式的高电压检测电路的静态的图。

图29是示出结合本公开第三实施方式的高电压检测电路的静态的图。

图30是示出结合本公开第三实施方式的高电压检测电路的状态转变的图。

图31是示出结合本公开第三实施方式的高电压检测电路的状态转变的图。

图32是示出结合本公开第三实施方式的高电压检测电路的状态转变的图。

图33是示意性示出与结合本公开第三实施方式的高电压检测电路相关联的一些信号的波形轮廓的图。

图34是示意性示出与结合本公开第三实施方式的假想高电压检测电路相关联的一些信号的波形轮廓的图。

图35是示出结合本公开第三实施方式的高电压检测电路的变形结构的图。

图36是示出结合本公开第三实施方式的高电压检测电路的另一变形结构的图。

图37是根据本公开第四实施方式的电荷泵电路的电路图。

图38是根据本公开第四实施方式的相对于输出端电压进行操作的电荷泵电路的电路图。

图39是结合本公开第四实施方式的相对于接地进行操作的电荷泵电路的电路图。

图40是示出结合本公开第四实施方式的电荷泵电路的操作的图。

图41是示出结合本公开第四实施方式的电荷泵电路的操作的图。

图42是示出结合本公开第四实施方式的电荷泵电路的操作的图。

图43是示出与结合本公开第四实施方式的电荷泵电路相关联的信号和电压的波形的图。

图44是示出结合本公开第四实施方式的控制信号、栅极信号等之间的关系的图。

图45是示出结合本公开第四实施方式的控制信号、栅极信号等之间的关系的图。

图46是结合本公开第四实施方式的电荷泵电路的变形电路图。

图47是结合本公开第五实施方式的开关控制电路的一部分及其外围电路的电路图。

图48是结合本公开第五实施方式的开关控制电路的一部分及其外围电路的电路图。

图49是示出结合本公开第五实施方式的信号的高电平和低电平的图。

图50是示出结合本公开第五实施方式的输出端电压和启动电压之间的差分电压与输出端电压之间的关系的示例的图。

图51是示出结合本公开第五实施方式的输出端电压和启动电压之间的差分电压与输出端电压之间的关系的示例的图。

具体实施方式

下面将参照附图对实施本发明的示例进行具体说明。在此期间参考的附图中，相同的部分由相同的附图标记表示，并且原则上将不再重复相同部分的重复描述。在本说明书中，为了简单起见，涉及信息、信号、物理量、元件、部件等的符号和附图标记，有时与这些符号和附图标记相对应的信息、信号、物理量、元件、部件等的名称的省略或缩写一起来使用。例如，后述的用附图标记“MH”表示的高侧输出晶体管(参照图1)有时称为“高侧输出晶体管MH”，有时简称为“输出晶体管MH”或进一步简称为“晶体管MH”，均指同一实体。

首先，将定义用于描述本公开的实施方式的一些术语。“线”是指通过其传输或向其施加电信号的布线。“地”表示基准电位为0V(零伏)的基准导电部，或者本身电位为0V。0V电位有时被称为接地电位。在本公开的实施方式中，未提及具体基准的任何电压都是相对于接地的电位。

“电平”表示电位的电平，并且对于任何感兴趣的信号或电压，“高电平”是高于“低电平”的电位。对于任何感兴趣的信号或电压，其处于高电平更准确地意味着其电平等于高电平，而其处于低电平更准确地意味着其电平等于低电平。关于信号的电平有时被称为信号电平，并且关于电压的电平有时被称为电压电平。对于任何感兴趣的信号，如果该信号为高电平，则其反转信号为低电平，如果该信号为低电平，则其反转信号为高电平。

对于任何信号或电压，从低电平到高电平的切换被称为上升沿(或升高沿)。同样，对于任何信号或电压，从高电平到低电平的切换被称为下降沿(或降低沿)。

对于构成为FET(场效应晶体管)的任何晶体管，其可以是MOSFET，“导通(on)状态”是指晶体管在其漏极和源极之间导通的状态，并且“关断(off)状态”是指晶体管在其漏极和源极之间不导通(被切断)的状态。类似的定义适用于不属于FET的任何晶体管。除非另有说明，任何MOSFET都可以理解为增强型MOSFET。“MOSFET”是“金属氧化物半导体场效应晶体管”的缩写。除非另有说明，对于以下描述中提到的任何MOSFET，其背栅都可以理解为与其源极短路。

MOSFET的电特性包括栅极阈值电压。对于任何为N沟道增强型MOSFET的晶体管，当晶体管的栅极电位高于晶体管的源极电位并且晶体管的栅源电压的大小等于或高于晶体管的栅极阈值电压时，晶体管处于导通状态；否则，晶体管处于关断状态。对于任何为P沟道增强型MOSFET的晶体管，当晶体管的栅极电位低于晶体管的源极电位并且晶体管的栅源电压的大小等于或高于晶体管的栅极阈值电压时，晶体管处于导通状态；否则，晶体管处于关断状态。

对于构成为MOSFET的任何晶体管，栅源电压是相对于源极电位的栅极电位。以下描述中提到的任何晶体管都具有足以承受施加到其上的任何电压的耐压。

在下面的描述中，对于任何晶体管，有时将其处于导通状态或关断状态简单地分别表述为其导通或关断。对于任何晶体管来说，从关断状态到导通状态的切换称为接通，从导通状态到关断状态的切换称为关断。

对于任何晶体管来说，其处于导通状态的时段通常被称为导通时段，而其处于关断状态的时段通常被称为关断时段。对于任何以高电平或低电平作为信号电平的信号，通常将信号处于高电平的时段称为高电平时段，将信号处于低电平的时段称为低电平时段。这同样适用于任何以高电平或低电平作为电压电平的电压。

除非另有说明，无论何时在构成电路的多个部件之间讨论“连接”，例如在给定的电路元件、布线(线)、节点等之间，该术语应被理解为表示“电连接”。

<<第一实施方式>>

将描述本公开的第一实施方式。图1示出了根据第一实施方式的系统SYS的整体结构。系统SYS可以称为负载驱动系统。系统SYS包括用于驱动负载LD的半导体装置1、MPU(微处理器单元)2、以及电压源3和电压源4，并且还包括电容器CB和感测电阻器R_SNS。

图2是半导体装置1的外观立体图。半导体装置1是包括在半导体基板上形成有半导体集成电路的半导体芯片、半导体分立部件、容纳半导体芯片和半导体分立元件的封装体(壳体)、以及从封装体露出到半导体装置1外部的多个外部端子的电子部件。将半导体芯片和半导体分立部件密封在由树脂形成的封装体(壳体)内，从而获得半导体装置1。这种类型的半导体装置1可以称为IPM(Intelligent Power Module，智能功率模块)。图2所示的半导体装置1的外部端子的数量和封装体的类型仅是示例性的，并且可以根据需要进行设计。

作为设置于半导体装置1的外部端子的一部分，图1示出了端子TM11至TM18。输出端子TM11是被施加输出端电压VS的输出端子。端子TM12是被施加启动电压VB的启动端子。端子TM13是连接到地的接地端子。端子TM14是被施加控制电源电压VCC的控制电源端子。端子TM15是被施加供电电压VP的供电端子。端子TM16是低侧端子。端子TM17是被施加驱动控制信号HIN的控制输入端子。端子TM18是被施加驱动控制信号LIN的控制输入端子。

首先，对半导体装置1的外部的结构进行说明。负载LD连接到输出端子TM11，并且基于经由输出端子TM11供给的电力进行操作。负载LD包括感性负载。例如，在采用系统SYS形成DC/DC转换器的情况下，负载LD可以包括线圈，该线圈的一端可以连接到输出端子TM11，另一端可以经由平滑电容器(未示出)接地。负载LD可以是电动机的线圈(电枢绕组)。在下面的描述中，在输出端子TM11和负载LD之间流过的电流将被称为负载电流。

电容器CB是设置在半导体装置1的外部的自举电容器。在半导体装置1的外部，电容器CB设置在端子TM11、TM12之间。即，电容器CB的一端连接到输出端子TM11，并且电容器CB的另一端连接到启动端子TM12。可以进行电容器CB并入半导体装置1中的变形。

电压源3输出具有正的直流电压值的电源电压VP。有时电源电压VP称为供电电压。供电电压VP被供给到供电端子TM15。虽然电源电压VP可以具有任何电压值，但是下面的描述假设电源电压VP为600V(伏特)作为示例。

电压源4输出具有正的直流电压值的电源电压VCC。电源电压VCC有时被称为控制电源电压。控制电源电压VCC被供给到控制电源端子TM14。尽管电源电压VCC可以具有任何电压值，但是以下描述假设电源电压VCC为18V(伏特)作为示例。

低侧端子TM16经由感测电阻器R_SNS连接到地。可以进行感测电阻器R_SNS并入半导体装置1中的变形。低侧端子TM16可以直接接地。在半导体装置1中，基于感测电阻器R_SNS两端的电压降，可以对输出晶体管MH或ML执行过电流保护操作，这将在后面描述。在系统SYS中，可以省略感测电阻器R_SNS(可以理解为感测电阻器R_SNS具有0Ω的电阻值)。

MPU 2是基于电源电压VCC2进行操作的运算处理装置。MPU 2生成并输出驱动控制信号HIN和LIN。驱动控制信号HIN被供给到控制输入端子TM17，并且驱动控制信号LIN被供给到控制输入端子TM18。驱动控制信号HIN和LIN均是取高电平或低电平的数字信号(二进制信号)。驱动控制信号HIN和LIN的高电平等于电源电压VCC2的电平，驱动控制信号HIN和LIN的低电平等于接地电平(参见图3)。这里，“等于”涵盖“基本上相等”。虽然电源电压VCC2可以具有任何电压值，但是下面的描述假设电源电压VCC2为5V(伏特)作为示例。

接下来，将描述半导体装置1内部的结构。如图1所示，半导体装置1包括高侧输出晶体管MH和低侧输出晶体管ML，并且还包括高侧驱动器10、低侧驱动器20、开关电路30、开关驱动器40和开关控制电路50。

输出晶体管MH和ML构成为N沟道MOSFET。例如，输出晶体管MH和ML可以作为分立部件而包括在半导体装置1中。输出晶体管MH和ML使用碳化硅(SiC)构成。替代地，除了碳化硅之外的任何半导体材料(硅)可以用于输出晶体管MH和ML。尽管图1中没有具体示出，但输出晶体管MH和ML各自附有寄生二极管。在每个输出晶体管中，寄生二极管的正向与输出晶体管的源极到漏极的方向一致。

输出晶体管MH的漏极连接到供电端子TM15，供电端子TM15被供给电源电压VP。输出晶体管MH的源极和输出晶体管ML的漏极在输出端子TM11处连接在一起。即，输出端子TM11连接到输出晶体管MH和ML的连接节点。输出晶体管ML的源极连接到低侧端子TM16。因此，输出晶体管ML在输出晶体管MH的低电位侧与输出晶体管MH串联连接。

高侧驱动器10被供给在控制输入端子TM17处接收的驱动控制信号HIN。驱动器10接地，并被供给控制电源电压VCC、输出端电压VS和启动电压VB。驱动器10生成与驱动控制信号HIN相对应的栅极信号GH，并将该栅极信号GH供给到输出晶体管MH的栅极，从而驱动输出晶体管MH(控制输出晶体管MH的状态)。

低侧驱动器20被供给在控制输入端子TM18处接收的驱动控制信号LIN。驱动器20接地，并被供给控制电源电压VCC。驱动器20生成与驱动控制信号LIN相对应的栅极信号GL，并将栅极信号GL供给到输出晶体管ML的栅极，从而驱动输出晶体管ML(控制输出晶体管ML的状态)。

图3示出了驱动控制信号HIN的波形、栅极信号GH的波形、输出晶体管MH的状态、驱动控制信号LIN的波形、栅极信号GL的波形、输出晶体管ML的状态以及输出端电压VS的波形。

高侧驱动器10基于端子TM11和TM12之间的电压、即基于差分电压(VB–VS)来生成并输出栅极信号GH。即，驱动器10具有通过使用输出端电压VS作为负侧电源电压和启动电压VB作为正侧电源电压来进行操作的高侧输出缓冲器(未示出)。高侧输出缓冲器在驱动控制信号HIN的高电平时段将栅极信号GH保持在高电平，并且在驱动控制信号HIN的低电平时段将栅极信号GH保持在低电平。这里，栅极信号GH的高电平等于启动电压VB的电平，并且栅极信号GH的低电平等于输出端电压VS的电平。

值得注意的是，对于以高电平或低电平作为其信号电平的任何感兴趣信号，当提到感兴趣信号具有特定电压或电位电平时，感兴趣信号不一定等于特定电压或电位电平，但可以具有基本上等于特定电压或电位电平的电平。因此，例如，高电平的栅极信号GH的电平可以相当于启动电压VB的电平，即便严格来说，高电平的栅极信号GH的电平与启动电压VB的电平稍微不同。

电压(VB–VS)是端子TM11和TM12之间相对于端子TM11处的电位的差分电压，并且对应于启动电压VB相对于输出端电压VS的电平。正如稍后将阐明的，启动电压VB高于输出端电压VS，并且在稳定状态下，电压(VB–VS)稳定在控制电源电压VCC或附近(即，电压值(VB–VS)稳定保持约等于控制电源电压VCC的值)。控制电源电压VCC的大小高于输出晶体管MH的栅极阈值电压的大小。

因此，在栅极信号GH的高电平时段(即，在栅极信号GH具有启动电压VB的电平的时段)，输出晶体管MH导通，而在栅极信号GH的低电平时段(即，在栅极信号GH具有输出端电压VS的电平的时段)，输出晶体管MH关断。结果，与驱动控制信号HIN的上升沿同步，输出晶体管MH导通。值得注意的是，在驱动控制信号HIN的上升沿之后、在输出晶体管MH导通之前出现一些延迟(该延迟在图3中未示出)。同样，与驱动控制信号HIN的下降沿同步，输出晶体管MH关断。值得注意的是，在驱动控制信号HIN的下降沿之后、在输出晶体管MH关断之前出现一些延迟(该延迟在图3中未示出)。

更具体地，高侧驱动器10包括第一输入级电路和第一电平移位器(尽管均未示出)，该第一输入级电路通过使用电源电压VCC2(此处为5V)进行操作并且输出通过对驱动控制信号HIN进行二值化而产生的信号，第一电平移位器通过使用控制电源电压VCC(这里为18V)对于第一输入级电路的输出信号的电平进行移位。基于从第一电平移位器获得的信号，高侧驱动器10从上述高侧输出缓冲器输出栅极信号GH。

另一方面，低侧驱动器20基于控制电源电压VCC生成并输出栅极信号GL。即，低侧驱动器20具有低侧输出缓冲器(未示出)，该低侧输出缓冲器通过使用地作为负侧电源电压和控制电源电压VCC作为正侧电源电压来进行操作。低侧输出缓冲器在驱动控制信号LIN的高电平时段将栅极信号GL保持在高电平，并且在驱动控制信号LIN的低电平时段将栅极信号GL保持在低电平。这里，栅极信号GL的高电平等于控制电源电压VCC的电平，并且栅极信号GL的低电平等于接地电位。

控制电源电压VCC的大小高于输出晶体管ML的栅极阈值电压的大小。因此，在栅极信号GL的高电平时段(即，栅极信号GL具有控制电源电压VCC的电平的时段)，输出晶体管ML导通，而在栅极信号GL的低电平时段(即，栅极信号GL具有接地电平的时段)，输出晶体管ML关断。结果，与驱动控制信号LIN的上升沿同步，输出晶体管ML导通。这里，在驱动控制信号LIN的上升沿之后、在输出晶体管ML导通之前发生一些延迟(该延迟在图3中未示出)。同样，与驱动控制信号LIN的下降沿同步，输出晶体管ML关断。这里，在驱动控制信号LIN的下降沿之后、在输出晶体管ML关断之前发生一些延迟(该延迟在图3中未示出)。

更具体地，低侧驱动器20包括第二输入级电路和第二电平移位器(尽管均未示出)，该第二输入级电路通过使用电源电压VCC2(此处为5V)进行操作并且输出通过对驱动控制信号LIN进行二值化而产生的信号，该第二电平移位器通过使用控制电源电压VCC(此处为18V)对于第二输入级电路的输出信号的电平进行移位。低侧驱动器20基于从第二电平移位器获得的信号，从上述低侧输出缓冲器输出栅极信号GL。

开关电路30和电容器CB构成自举电路，该自举电路生成启动电压VB。开关电路30设置在被施加控制电源电压VCC的控制电源线和启动端子TM12之间。开关驱动器40驱动开关电路30，使得开关电路30处于由开关控制电路50指定的状态。开关控制电路50控制从控制电源线经由开关电路30对电容器CB的充电，以使电容器CB积蓄电荷，使得(VB-VS)>0。

在描述开关电路30、开关驱动器40和开关控制电路50的操作和结构之前，返回参考图3，将给出相关信号等之间的关系的附加描述。

如图3所示，在系统SYS中，由时段P_HON、P_DD1、P_LON和P_DD2组成的时段被作为一个单位时段，该单位时段重复出现。假设每个单位时段以时段P_HON开始，在每个单位时段中，时段P_HON之后是时段P_DD1，时段P_DD1之后是时段P_LON，时段P_LON之后最后是时段P_DD2。

时段P_HON是驱动控制信号HIN为高电平、驱动控制信号LIN为低电平的高侧导通时段。在高侧导通时段P_HON，输出晶体管MH和ML分别导通和关断。因此，在高侧导通时段P_HON，负载电流流经输出晶体管MH的沟道(漏极与源极之间)，同时输出端电压VS大致等于电源电压VP。准确地说，取决于输出晶体管MH的导通电阻、漏极电流等，高侧导通时段P_HON中的输出端电压VS与电源电压VP略有不同。然而，在下面的描述中，为了避免复杂的描述，有时将高侧导通时段P_HON中的输出端电压VS视为具有与电源电压VP相同的电压值。

时段P_DD1是驱动控制信号HIN和LIN均处于低电平的双关断时段。在双关断时段P_DD1中，输出晶体管MH和ML均关断。紧接在从高侧导通时段P_HON向双关断时段P_DD1转变之前，电流从输出端子TM11流向负载LD。然后，由于负载LD包含感性负载，因此如图4所示，从输出端子TM11向负载LD输出的电流从高侧导通时段P_HON持续到双关断时段P_DD1。双关断时段P_DD1中的负载电流经由输出晶体管ML中的寄生二极管提供。

即，在双关断时段P_DD1中，电流从地经由低侧端子TM16、输出晶体管ML中的寄生二极管和输出端子TM11流向负载LD，同时输出端电压VS比0V低出输出晶体管ML中的寄生二极管两端的电压降的量(见图3)。虽然取决于负载电流的大小等，但这里为了具体说明，假设在双关断时段P_DD1中输出端电压VS下降至(﹣100V)。可以单独设置与输出晶体管ML的寄生二极管正向一致的低侧并联二极管，并将其连接在输出晶体管ML的漏极和源极之间。在这种情况下，双关断时段P_DD1中的负载电流流经低侧并联二极管。

时段P_LON是驱动控制信号HIN为低电平且驱动控制信号LIN为高电平的低侧导通时段。在低侧导通时段P_LON中，输出晶体管MH和ML分别关断和导通。因此，在低侧导通时段P_LON中，负载电流流过输出晶体管ML(漏极与源极之间)的沟道，同时输出端电压VS一般等于接地电压(0V)。准确地说，取决于输出晶体管ML的导通电阻、漏极电流等，低侧导通时段P_LON的输出端电压VS与接地电压(0V)略有不同。然而，在下面的描述中，为了避免复杂的描述，有时将低侧导通时段P_LON中的输出端电压VS视为0V。

时段P_DD2与时段P_DD1同样是驱动控制信号HIN和LIN均处于低电平的双关断时段。在双关断时段P_DD2中，输出晶体管MH和ML均关断。紧接在从低侧导通时段P_LON向双关断时段P_DD2转变之前，电流以从负载LD朝向输出端子TM11的方向流动。然后，由于负载LD包含感性负载，因此如图5所示，电流从负载LD向输出端子TM11的流动从低侧导通时段P_LON持续到双关断时段P_DD2。双关断时段P_DD2中的负载电流流经输出晶体管MH中的寄生二极管。

即，在双关断时段P_DD2中，电流从负载LD经由输出端子TM11和输出晶体管MH中的寄生二极管流向电源端子TM15，同时输出端电压VS比电源电压VP高出输出晶体管MH中寄生二极管两端的电压降的量(见图3)。可以单独设置与输出晶体管MH中的寄生二极管正向一致的高侧并联二极管，并将其连接在输出晶体管MH的漏极和源极之间。在这种情况下，双关断时段P_DD2中的负载电流流经高侧并联二极管。

时段P_DD1和时段P_DD2被称为死区时间，其被设置用于防止端子TM15和TM16之间的直通电流。

这里，假设存在电流从负载LD流向输出端子TM11(输出晶体管MH和ML的连接节点)的时刻，但取决于负载LD或驱动控制信号HIN和LIN的类型，有时不存在这样的时刻。即，负载电流可以始终以从输出端子TM11(输出晶体管MH和ML的连接节点)朝向负载LD的方向流动。

图6示出了根据第一实施方式的开关电路30、开关驱动器40和开关控制电路50的内部结构。在本实施方式中，开关电路30构成为开关元件M1和M2的串联电路。开关元件M1、M2均为N沟道MOSFET。在下面的描述中，开关元件M1和M2将被称为晶体管M1和M2。晶体管M1和M2具有高于电源电压VP(例如600V)的耐电压。

在图6中，线LN_VCC是连接到控制电源端子TM14(图6中未示出)以被供给控制电源电压VCC的控制电源线，并且线LN_VB是连接到启动端子TM12以被供给启动电压VB的启动电压线。线LN_VB用作相对于输出端电压VS处的电位的电源线，因此线LN_VB可以被称为浮置电源线。晶体管M1的源极经由线LN_VB连接到启动端子TM12。即，晶体管M1的源极连接到启动电压线LN_VB，因此晶体管M1的源极被供给启动电压VB。

晶体管M2的源极经由线LN_VCC连接到控制电源端子TM14(参见图1)。即，晶体管M2的源极连接到控制电源线LN_VCC，因此晶体管M2的源极被供给控制电源电压VCC。晶体管M1和M2的漏极连接在一起。在控制电源端子TM14和启动端子TM12之间流过的电流将由符号“IB”来标识。假定从控制电源端子TM14流向启动端子TM12时的电流IB的极性为正。

在晶体管M1和M2中的每一个中，背栅与源极短路。在图6中，二极管M1_D是伴随晶体管M1的寄生二极管，二极管M2_D是伴随晶体管M2的寄生二极管。二极管M1_D的正向指向晶体管M1的源极到漏极的方向。二极管M2_D的正向指向晶体管M2的源极到漏极的方向。

晶体管M1两端可以单独连接并联二极管，在这种情况下，二极管M1_D包括晶体管M1两端的并联二极管。晶体管M1两端并联的二极管的阳极连接到晶体管M1的源极，阴极连接到晶体管M1的漏极。同样地，晶体管M2两端可以单独连接并联二极管，在这种情况下，二极管M2_D包括晶体管M2两端的并联二极管。晶体管M2两端的并联二极管的阳极连接到晶体管M2的源极，阴极连接到晶体管M2的漏极。

开关驱动器40将栅极信号SW_G1供给到晶体管M1的栅极以接通或关断晶体管M1，并且将栅极信号SW_G2供给到晶体管M2的栅极以接通或关断晶体管M2。如图6所示，开关驱动器40包括作为用于生成栅极信号SW_G1的电路的电荷泵电路41、以及作为用于生成栅极信号SW_G2的电路的电荷泵电路42。

电荷泵电路41具有输出节点OUT1，输出节点OUT1连接到晶体管M1的栅极。电荷泵电路41从输出节点OUT1输出栅极信号SW_G1。电荷泵电路41被供给输出端电压VS和启动电压VB，并且被供给来自开关控制电路50的控制信号IN1。

电荷泵电路41可以根据控制信号IN1执行第一电荷泵操作。在第一电荷泵操作中，电荷泵电路41基于相对于输出端子TM11处的电位的启动电压VB，在输出节点OUT1处生成高于启动电压VB的第一升压电压。这里，假设控制信号IN1是取“0”或“1”的值(逻辑值)的二进制信号。如图7所示，控制信号IN1交替取值“0”和“1”。通过第一电荷泵操作在输出节点OUT1处生成的第一升压电压是电压(VB+V_UP1)。电压(VB+V_UP1)是比启动电压VB高出预定电压V_UP1(V_UP1＞0)的量的电压。

当控制信号IN1具有值“1”时，电荷泵电路41执行第一电荷泵操作，使得从输出节点OUT1输出高电平栅极信号SW_G1。高电平栅极信号SW_G1具有第一升压电压(VB+V_UP1)的电位。当控制信号IN1具有值“0”时，电荷泵电路41不执行第一电荷泵操作，从而从输出节点OUT1输出低电平栅极信号SW_G1。低电平栅极信号SW_G1具有启动电压VB的电位。

电压V_UP1高于晶体管M1的栅极阈值电压。因此，当控制信号IN1具有值“1”时，第一升压电压(VB+V_UP1)作为栅极信号SW_G1被供给到晶体管M1的栅极，因此晶体管M1导通。与之相比，当控制信号IN1具有值“0”时，启动电压VB作为栅极信号SW_G1被供给到晶体管M1的栅极，因此晶体管M1关断。

电荷泵电路42具有输出节点OUT2，输出节点OUT2连接到晶体管M2的栅极。电荷泵电路42从输出节点OUT2输出栅极信号SW_G2。电荷泵电路42被供给控制电源电压VCC和接地电压，并且被供给来自开关控制电路50的控制信号IN2。

电荷泵电路42可以根据控制信号IN2执行第二电荷泵操作。在第二电荷泵操作中，电荷泵电路42基于相对于接地电位的控制电源电压VCC，在输出节点OUT2处产生高于控制电源电压VCC的第二升压电压。这里，假设控制信号IN2是取“0”或“1”的值(逻辑值)的二进制信号。如图8所示，控制信号IN2交替取值“0”和“1”。通过第二电荷泵操作在输出节点OUT2处生成的第二升压电压是电压(VCC+V_UP2)。电压(VCC+V_UP2)是比控制电源电压VCC高出预定电压V_UP2(V_UP2>0)的量的电压。

当控制信号IN2具有值“1”时，电荷泵电路42执行第二电荷泵操作，使得从输出节点OUT2输出高电平栅极信号SW_G2。高电平栅极信号SW_G2具有第二升压电压(VCC+V_UP2)的电位。当控制信号IN2具有值“0”时，电荷泵电路42不执行第二电荷泵操作，使得从输出节点OUT2输出低电平栅极信号SW_G2。低电平栅极信号SW_G2具有控制电源电压VCC的电位。

电压V_UP2高于晶体管M2的栅极阈值电压。因此，当控制信号IN2具有值“1”时，第二升压电压(VCC+V_UP2)作为栅极信号SW_G2被供给到晶体管M2的栅极，因此晶体管M2导通。与之相比，当控制信号IN2具有值“0”时，控制电源电压VCC作为栅极信号SW_G2被供给到晶体管M2的栅极，因此晶体管M2关断。

开关控制电路50被供给启动电压VB、输出端电压VS、控制电源电压VCC和接地电压。

从开关控制电路50供给至电荷泵电路41的控制信号IN1的信号电平为高电平或低电平。高电平控制信号IN1具有启动电压VB的电位(尽管它可以具有略低于启动电压VB的电位)。低电平控制信号IN1具有输出端电压VS的电位(尽管它可以具有略高于输出端电压VS的电位)。开关控制电路50可以利用组合逻辑电路(例如反相电路)来生成控制信号IN1，该组合逻辑电路通过使用启动电压VB作为正侧电源电压和输出端电压VS作为负侧电源电压来进行操作。

从开关控制电路50供给至电荷泵电路42的控制信号IN2的信号电平为高电平或低电平。高电平控制信号IN2具有控制电源电压VCC的电位(尽管它可以具有略低于控制电源电压VCC的电位)。低电平控制信号IN2具有接地电位(尽管它可以具有略高于接地电位的电位)。开关控制电路50可以利用组合逻辑电路(例如反相电路)来生成控制信号IN2，该组合逻辑电路通过使用控制电源电压VCC作为正侧电源电压和接地作为负侧电源电压来进行操作。

开关控制电路50根据输出端电压VS来生成控制信号IN1和IN2，以分别接通或关断晶体管M1和M2。为了正确地执行该控制，开关控制电路50包括负电压检测电路51、高电压检测电路52和差分电压检测电路53。

负电压检测电路51检查输出端电压VS是否具有负极性(即，输出端电压VS是否低于接地电压)，生成并输出负电压检测信号Sig_n作为表示检测结果的信号。负电压检测信号Sig_n是取“0”或“1”的值(逻辑值)的二进制信号。如果输出端电压VS具有负极性，则负电压检测信号Sig_n具有值“1”，如果输出端电压VS不具有负极性，则负电压检测信号Sig_n具有值“0”。更具体地，例如，电路51可以是这样的电路：如果输出端电压VS低于预定负阈值电压Vth_n，则生成并输出具有值“1”的信号Sig_n，如果输出端电压VS高于预定负阈值电压Vth_n，则生成并输出具有值“0”的信号Sig_n。在这种情况下，如果VS＝Vth_n，则信号Sig_n可以具有值“0”或“1”。阈值电压Vth_n具有预定的负电压值(例如，﹣10V)。

高电压检测电路52检查输出端电压VS是否高于预定的正阈值电压Vth_p，生成并输出高电压检测信号Sig_p作为表示检测结果的信号。高电压检测信号Sig_p是取“0”或“1”的值(逻辑值)的二进制信号。如果输出端电压VS高于阈值电压Vth_p，则电路52生成并输出具有值“1”的信号Sig_p，如果输出端电压VS低于阈值电压Vth_p，则电路52生成并输出具有值“0”的信号Sig_p。如果VS＝Vth_p，则信号Sig_p可以具有值“0”或“1”。阈值电压Vth_p具有预定的正电压值(例如，30V)。阈值电压Vth_p低于电源电压VP(例如，600V)。

差分电压检测电路53检测差分电压(VB﹣VS)，生成并输出差分电压检测信号Sig_dff作为与差分电压(VB﹣VS)相对应的信号。差分电压检测信号Sig_dff是取“0”或“1”的值(逻辑值)的二进制信号。如果差分电压(VB﹣VS)高于阈值电压Vth_dff，则电路53生成并输出具有值“1”的信号Sig_dff，如果差分电压(VB﹣VS)低于阈值电压Vth_dff，则电路53生成并输出具有值“0”的信号Sig_dff。如果VB–VS＝Vth_dff，则信号Sig_dff可以具有值“0”或“1”。这里，阈值电压Vth_dff具有预定的正电压值。阈值电压Vth_dff可以具有等于或接近控制电源电压VCC的电压值(这里为18V)。

基于负电压检测信号Sig_n、高电压检测信号Sig_p和差分电压检测信号Sig_dff，开关控制电路50生成控制信号IN1和IN2。因此，基于信号Sig_n、Sig_p和Sig_dff，对于晶体管M1和M2的状态进行控制。

这里，将描述图9中的参考例。在参考例的结构中，代替开关电路30而设置有其阳极被供给控制电源电压VCC并且其阴极连接到启动端子TM12的二极管Dboot。图10表示参考例中的相关波形的轮廓。在参考例中，在输出端电压VS为负的时段(对应于图3中的双关断时段P_DD1)，高充电电流IB被提供给电容器CB。此外，如果差分电压(VB–VS)等于或低于电压(VCC–Vf)，则在输出端电压VS约为0V的时段(对应于图3中的低侧导通时段P_LON)，一些充电电流IB被提供给电容器CB。这里，Vf表示二极管的正向电压。

在图9至图10中的参考例中，电容器CB可能被过度充电。具体而言，在输出端电压VS为负的时段(对应于图3中的双关断时段P_DD1)，如果输出端电压VS下降至例如(–100V)，则可以对电容器CB充电，直到在电容器CB上施加100V或更高的电压。如果在输出晶体管MH的栅极和源极之间施加这种过大的电压，则输出晶体管MH可能会损坏。特别地，例如，在使用碳化硅(SiC)构成输出晶体管MH的情况下，栅极-源极耐压受到严格的要求，并且必须严格防止电容器CB过充电。

考虑到这一点，在本实施方式中，如图6所示，由晶体管M1和M2构成开关电路30，以保证电容器CB的适当充电。图11示出了本实施方式中的相关波形的轮廓。同样在本实施方式中，基本上，在输出端电压VS为负的时段(对应于图3中的双关断时段P_DD1)，高充电电流IB被提供给电容器CB。然而，在输出端电压VS为负的时段，当差分电压(VB–VS)达到预定阈值电压Vth_dff时，防止电容器CB进一步充电。这使电容器CB保持适当的充电电压，并且使得可以安全且适当地驱动输出晶体管MH。

在图11中，示出了三个双关断时段P_DD1，即双关断时段P_DD1_A、P_DD1_B和P_DD1_C。这里假设，在双关断时段P_DD1_A以及在此之前，差分电压(VB–VS)低于阈值电压Vth_dff，并且在双关断断时段P_DD1_B和P_DD1_C中的每个时段期间，差分电压(VB–VS)达到阈值电压电压Vth_dff。

图12示出了信号Sig_n、Sig_p和Sig_dff与晶体管M1和M2的状态之间的关系。在下面的描述中，值为“1”的信号Sig_p、Sig_n和Sig_dff通常分别表示为“Sig_p＝1”、“Sig_n＝1”和“Sig_dff＝1”；值为“0”的信号Sig_p、Sig_n和Sig_dff通常分别表示为“Sig_p＝0”、“Sig_n＝0”和“Sig_dff＝0”。这同样适用于可以具有“0”或“1”值的任何其他信号(例如，IN1和IN2)。表达式“(Sig_p,Sig_n)＝(i_A,i_B)”表示信号Sig_p和Sig_n分别具有值i_A和i_B。同样地，表达式“(IN1，IN2)＝(i_A,i_B)”表示信号IN1和IN2分别具有值i_A和i_B，表达式“(Sig_n,Sig_dff)＝(i_A,i_B)”表示信号Sig_n和Sig_dff分别具有值i_A和i_B。任何其他类似的表述也应同样理解。符号i_A和i_B各自表示值“0”或“1”。

在高侧导通时段P_HON和双关断时段P_DD2(参见图3)中，高电压检测信号Sig_p具有值“1”。当Sig_p＝1时，开关控制电路50进行控制使得(IN1，IN2)＝(0，0)以保持晶体管M1和M2均关断。值得注意的是，当Sig_p＝1时，负电压检测信号Sig_n具有值“0”。这里，当Sig_p＝1时，无论信号Sig_dff的值如何，开关控制电路50进行控制使得(IN1，IN2)＝(0，0)以保持晶体管M1和M2均关断。当Sig_p＝1时，启动电压VB高于控制电源电压VCC；即使如此，在晶体管M1和M2(特别是晶体管M2)保持关断的情况下，电容器CB被禁止放电。当积蓄在电容器CB中的电荷经由启动端子TM12和开关电路30到达控制电源线LN_VCC时，电容器CB被认为放电。随着电容器CB放电，电容器CB两端的电压降低。

当Sig_p＝1时，如果出于论证的目的，电容器CB被放电，则电容器CB两端的电压下降得比所需的更多，并且损害输出晶体管MH的适当驱动。如上所述抑制其放电有助于确保输出晶体管MH的适当驱动。

值得注意的是，可以进行如下变形，其中当Sig_p＝1时，晶体管M1保持导通。即使晶体管M1导通，保持晶体管M2关断也会阻止电容器CB放电。

在低侧导通时段P_LON(参照图3)中，(Sig_p,Sig_n)＝(0,0)。当(Sig_p,Sig_n)＝(0,0)时，开关控制电路50进行控制使得(IN1，IN2)＝(1，1)以保持晶体管M1和M2均导通。这里，当(Sig_p,Sig_n)＝(0,0)时，无论信号Sig_dff的值如何，开关控制电路50都进行控制使得(IN1,IN2)＝(1，1)以保持晶体管M1和M2均导通。在晶体管M1和M2均导通的情况下，电流可以双向流过开关电路30。在稳态下的低侧导通时段P_LON，电容器CB两端的电压通常等于控制电源电压VCC。在差分电压(VB–VS)上升到阈值电压Vth_dff附近的低侧导通时段P_LON中，从控制电源线LN_VCC到启动电压线LN_VB流过与使用启动电压VB进行操作的电路所消耗的电流相对应的电流。

在双关断时段P_DD1(参见图3)中，负电压检测信号Sig_n具有值“1”。当Sig_n＝1时，输出端电压VS为负，因此高电压检测信号Sig_p的值为“0”；差分电压检测信号Sig_dff根据差分电压(VB–VS)与阈值电压Vth_dff之间的大小关系而具有值“1”或“0”。如上所述，阈值电压Vth_dff具有等于或接近控制电源电压VCC的电压值。

(Sig_n,Sig_dff)＝(1,0)的状态对应于差分电压(VB–VS)尚未充分上升并且电容器CB必须被充电的状态。因此，当(Sig_n,Sig_dff)＝(1,0)时，开关控制电路50进行控制使得IN1＝1以保持晶体管M1导通。当(Sig_n,Sig_dff)＝(1，0)时，开关控制电路50可以进行控制使得IN2＝1以也保持晶体管M2导通。然而，这里假设开关控制电路50进行控制使得IN2＝0以保持晶体管M2关断。即使晶体管M2关断，电容器CB也可以经由晶体管M2中的寄生二极管(M2_D)充电。

与之相比，(Sig_n,Sig_dff)＝(1,1)的状态对应于电容器CB已被充电至规定电压的状态。因此，当(Sig_n,Sig_dff)＝(1,1)时，开关控制电路50进行控制使得IN1＝0以保持晶体管M1关断。因此，防止电容器CB被过度充电。此外，当(Sig_n,Sig_dff)＝(1,1)时，开关控制电路50进行控制使得IN2＝0以保持晶体管M2关断。然而，这里，当(Sig_n,Sig_dff)＝(1,1)时，开关控制电路50可以进行控制使得IN2＝1以保持晶体管M2导通。即使晶体管M2导通，由于晶体管M1关断，趋向于从控制电源线LN_VCC流向电容器CB的电流被切断。

图13是本实施方式相关的详细时序图。图13从上至下分别示出了驱动控制信号HIN、驱动控制信号LIN、输出端电压VS、高电压检测信号Sig_p、负电压检测信号Sig_n、差分电压检测信号Sig_dff的波形以及晶体管M1和M2的状态。

图13示出了时间点t_A1至t_A10。假设对于任意整数i，时间点t_Ai+1晚于t_Ai发生。

在时间点t_A1，驱动控制信号HIN出现第j个下降沿。

在时间点t_A3，驱动控制信号LIN出现第j个上升沿。

在时间点t_A4，驱动控制信号LIN出现第j个下降沿。

在时间点t_A5，驱动控制信号HIN出现第(j+1)个上升沿。

在时间点t_A6，驱动控制信号HIN出现第(j+1)个下降沿。

在时间点t_A9，驱动控制信号LIN出现第(j+1)个上升沿。

这里，j是任意自然数。

现在，将从紧接时间点t_A1之前开始描述系统SYS的操作。紧接时间点t_A1之前的时刻属于高侧导通时段P_HON(参照图3)。紧接在时间点t_A1之前的时刻，信号HIN为高电平，信号LIN为低电平，输出端电压VS高于高电压检测电路52的阈值电压Vth_p。因此，在紧接时间点t_A1之前的时刻，(Sig_p,Sig_n)＝(1,0)。假设在紧接时间点t_A1之前的时刻，差分电压(VB–VS)低于阈值电压Vth_dff，因此Sig_dff＝0。在紧接时间点t_A1之前的时刻，晶体管M1和M2均关断。

在时间点t_A1，响应于驱动控制信号HIN的下降沿，输出晶体管MH由导通变为关断；因此，输出端电压VS开始从电源电压VP下降，直到在负载LD中的感性负载的作用下，输出端电压VS达到负电压。在输出端电压VS下降的过程中，在时间点t_A2或时间点t_A2附近，信号Sig_p的值从“1”切换为“0”，并且信号Sig_n的值从“0”切换至“1”。信号Sig_p的值从“1”切换到“0”的时刻与信号Sig_n的值从“0”切换到“1”的时刻之间可能会出现时滞(类似的描述也适用于后述的时间点t_A7)。基本上，前者的切换先于后者的切换，时滞很小，可以忽略不计，不会产生显著的不利影响(类似的描述也适用于后述的时间点t_A7)。

在时间点t_A2和t_A3之间，差分电压(VB–VS)低于阈值电压Vth_dff，因此假设Sig_dff＝0。因此，响应于在时间点t_A2从(Sig_p,Sig_n)＝(1,0)切换到(Sig_p,Sig_n)＝(0,1)，晶体管M1从关断到导通，使得在时间点t_A2和t_A3之间，高充电电流IB被提供给电容器CB。值得注意的是，在时间点t_A1开始的双关断时段P_DD1对应于图11中的双关断时段P_{DD1_}A。

此后，当在时间点t_A3在驱动控制信号LIN中出现上升沿时，发生从双关断时段P_DD1到低侧导通时段P_LON的转变(见图3)。在与时间点t_A3和t_A4之间的时段相对应的低侧导通时段P_LON中，晶体管M1和M2均导通。当转变至低侧导通时段P_LON时，输出端电压VS基本上为0V，因此发生从(Sig_p,Sig_n)＝(0,1)到(Sig_p,Sig_n)＝(0,0)的切换。

当在时间点t_A4驱动控制信号LIN出现下降沿时，发生从低侧导通时段P_LON向双关断时段P_DD2的转变(参照图3)。在该双关断时段P_DD2中，在负载LD中的感性负载的作用下，输出端电压VS向电源电压VP上升，最终超过电源电压VP。在输出端电压VS向电源电压VP上升的过程中，发生从(Sig_p,Sig_n)＝(0,0)到(Sig_p,Sig_n)＝(1,0)的切换，并且响应于该切换，晶体管M1和M2都从导通切换到关断。

当在时间点t_A5驱动控制信号HIN中出现上升沿时，发生从双关断时段P_DD2到高侧导通时段P_HON的转变(参见图3)。在该高侧导通时段P_HON中，基本上VS＝VP。此后，在时间点t_A6处，驱动控制信号HIN出现下降沿。在时间点t_A5和t_A6之间，(Sig_p,Sig_n)＝(1，0)，因此晶体管M1和M2均保持关断。

当响应于在时间点t_A6处驱动控制信号HIN的下降沿，输出晶体管MH从导通切换到关断时，输出端电压VS开始从电源电压VP下降，然后在负载LD中的感性负载的作用下，输出端电压VS达到负电压。在输出端电压VS下降的过程中，在时间点t_A7或时间点t_A7附近，信号Sig_p的值由“1”切换为“0”，并且信号Sig_n的值由“0”切换到“1”。

紧接时间点t_A7之后，差分电压(VB–VS)低于阈值电压Vth_dff，因此假设Sig_dff＝0。相应地，响应于时间点t_A7处从(Sig_p,Sig_n)＝(1,0)切换到(Sig_p,Sig_n)＝(0,1)，晶体管M1由关断切换至导通。结果，从时间点t_A7开始，电容器CB以高充电电流IB充电。

然而，由于差分电压(VB–VS)在时间点t_A8达到阈值电压Vth_dff，发生从Sig_dff＝0到Sig_dff＝1的切换，并且响应于该切换，晶体管M1被关断。这里，由于晶体管M1关断，基于负输出端电压VS对电容器CB的充电(以高充电电流IB进行的充电)被停止。值得注意的是，在时间点t_A6开始的双关断时段P_DD1对应于图11中的双关断时段P_DD1_B。

此后，当在时间点t_A9驱动控制信号LIN中出现上升沿时，发生从双关断时段P_DD1到低侧导通时段P_LON的转变(参见图3)。由于转变到低侧导通时段P_LON，输出端电压VS基本上变为0V，因此发生从(Sig_p,Sig_n)＝(0,1)切换为(Sig_p,Sig_n)＝(0,0)。因此，在时间点t_A9时，晶体管M1和M2均由关断切换至导通，然后晶体管M1和M2保持导通，直到下一次Sig_p＝1。

在图13的示例中，在属于从时间点t_A9开始的低侧导通时段P_LON的时间点t_A10，发生从Sig_dff＝1转变到Sig_dff＝0。因此，尽管未具体示出，随后的双关断时段P_DD1(对应于图11中的双关断时段P_DD1_C)包括晶体管M1导通的短时段，使得在完成从Sig_dff＝0切换到Sig_dff＝1时晶体管M1关断。

<<第二实施方式>>

将描述本公开的第二实施方式。第二实施方式以及稍后描述的第三实施方式至第五实施方式是基于第一实施方式的实施方式。除非不一致，第二实施方式至第五实施方式中没有具体描述的任何特征，第一实施方式中描述的对应部分适用于第二实施方式至第五实施方式。在解释第二实施方式的描述时，对于第一实施方式和第二实施方式之间任何矛盾的特征，可以结合第二实施方式给出的描述为准(对于稍后描述的第三实施方式至第五实施方式也是如此)。除非不一致，第一实施方式至第五实施方式中的任意两个或更多个可以组合实施。特别地，第二实施方式和第三实施方式可以组合实施，甚至第一实施方式至第五实施方式都可以组合。

图14示出了半导体装置1的一部分的结构。图14示出了图6中的开关控制电路50的部件中所包括的信号生成电路54和信号生成电路55。

在图14中，如上所述，线LN_VB是连接到启动端子TM12以供给启动电压VB的启动电压线(浮置电源线)，并且线LN_VCC是连接到控制电源端子TM14以供给控制电源电压VCC的控制电源线(也参见图1)。线LN_VS是连接到输出端子TM11以供给输出端电压VS的输出端子线，线LN_GND是连接到接地端子TM13以供给接地电位的接地线(也参见图1)。

负电压检测电路51连接到线LN_VB、LN_VS、LN_VCC和LN_GND。从负电压检测电路51输出的负电压检测信号Sig_n(见图6)具体包括负电压检测信号Sig_n1和Sig_n2。Sig_n1和Sig_n2各自是取“0”或“1”的值(逻辑值)的二进制信号。信号Sig_n1是相对于输出端子TM11处的电位(因此输出端子线LN_VS上的电位)的负电压检测信号Sig_n，并且信号Sig_n2是相对于接地电位的负电压检测信号Sig_n。除了基准电位不同外，信号Sig_n1和Sig_n2是意义相似的负电压检测信号。

已经关于第一实施方式讨论了负电压检测信号Sig_n的值根据输出端电压VS与负阈值电压Vth_n之间的大小关系而变化；这里，Sig_n＝1表示Sig_n1＝1同时Sig_n2＝1，Sig_n＝0表示Sig_n1＝0同时Sig_n2＝0。即，负电压检测电路51是如下的电路：当输出端电压VS低于阈值电压Vth_n时，同时生成并输出值为“1”的信号Sig_n1和值为“1”的信号Sig_n2，当输出端电压VS高于阈值电压Vth_n时，同时生成并输出值为“0”的信号Sig_n1和值为“0”的信号Sig_n2。这里，当VS＝Vth_n时，信号Sig_n1和Sig_n2可以各自具有“0”或“1”的值。

这里假设低电平信号Sig_n1具有值“0”并且高电平信号Sig_n1具有值“1”。高电平信号Sig_n1具有启动电压VB的电位(因此线LN_VB上的电位)，并且低电平信号Sig_n1具有输出端电压VS的电位(因此线LN_VS上的电位)。同样，这里假设低电平信号Sig_n2具有值“0”并且高电平信号Sig_n2具有值“1”。高电平信号Sig_n2具有控制电源电压VCC的电位(因此线LN_VCC上的电位)，并且低电平信号Sig_n2具有接地电位(因此LN_GND上的电位)。

高电压检测电路52连接到线LN_VB、LN_VS、LN_VCC和LN_GND。从高电压检测电路52输出的高电压检测信号Sig_p(参见图6)具体包括高电压检测信号Sig_p1和Sig_p2。Sig_p1和Sig_p2各自是取“0”或“1”的值(逻辑值)的二进制信号。信号Sig_p1是相对于输出端子TM11处的电位(因此输出端子线LN_VS上的电位)的高电压检测信号Sig_p，并且信号Sig_p2是相对于接地电位的高电压检测信号Sig_p。除了基准电位不同外，信号Sig_p1和Sig_p2是意义相似的高电压检测信号。

已经关于第一实施方式讨论了高电压检测信号Sig_p的值根据输出端电压VS与正阈值电压Vth_p之间的大小关系而变化；这里，Sig_p＝1表示Sig_p1＝1同时Sig_p2＝1，Sig_p＝0表示Sig_p1＝0同时Sig_p2＝0。即，高电压检测电路52是如下的电路：当输出端电压VS高于阈值电压Vth_p时，同时生成并输出值为“1”的信号Sig_p1和值为“1”的信号Sig_p2，当输出端电压VS低于阈值电压Vth_p时，同时生成并输出值为“0”的信号Sig_p1和值为“0”的信号Sig_p2。这里，当VS＝Vth_p时，信号Sig_p1和Sig_p2可以各自具有“0”或“1”的值。

这里假设低电平信号Sig_p1具有值“0”并且高电平信号Sig_p1具有值“1”。高电平信号Sig_p1具有启动电压VB的电位(因此线LN_VB上的电位)，并且低电平信号Sig_p1具有输出端电压VS的电位(因此线LN_VS上的电位)。同样，这里假设低电平信号Sig_p2具有值“0”并且高电平信号Sig_p2具有值“1”。高电平信号Sig_p2具有控制电源电压VCC的电位(因此线LN_VCC上的电位)，并且低电平信号Sig_p2具有接地电位(因此LN_GND上的电位)。

信号生成电路54连接到线LN_VB和LN_VS，并且通过使用启动电压VB作为正侧电源电压并且使用输出端电压VS作为负侧电源电压来进行操作。信号生成电路54基于来自负电压检测电路51的负电压检测信号Sig_n1和来自高电压检测电路52的高电压检测信号Sig_p1生成控制信号IN1，并将控制信号IN1供给到电荷泵电路41。图6中的差分电压检测电路53包括在信号生成电路54中，并且信号生成电路54通过在考虑差分电压(VB–VS)的同时生成控制信号IN1来适当地控制晶体管M1(见图12)。

这里假设低电平控制信号IN1具有值“1”并且高电平控制信号IN1具有值“0”。低电平控制信号IN1具有输出端电压VS的电位(因此线LN_VS上的电位)并且高电平控制信号IN1具有启动电压VB的电位(因此线LN_VB上的电位)。

信号生成电路55连接到线LN_VCC和LN_GND，并且通过使用控制电源电压VCC作为正侧电源电压和接地电压作为负侧电源电压来进行操作。信号生成电路55基于来自负电压检测电路51的负电压检测信号Sig_n2和来自高电压检测电路52的高电压检测信号Sig_p2生成控制信号IN2，并将控制信号IN2供给到电荷泵电路42。

这里假设低电平控制信号IN2具有值“1”并且高电平控制信号IN2具有值“0”。低电平控制信号IN2具有接地电位(因此线LN_GND上的电位)并且高电平控制信号IN2具有控制电源电压VCC的电位(因此线LN_VCC上的电位)。

电荷泵电路41连接到线LN_VB和LN_VS，并且基于控制信号IN1执行或不执行上述第一电荷泵操作。电荷泵电路42连接到线LN_VCC和LN_GND，并且基于控制信号IN2执行或不执行上述第二电荷泵操作。

控制相对于输出端电压VS的电位进行操作的电荷泵电路41需要电位相对于输出端电压VS的电位的控制信号IN1，而生成控制信号IN1的电路(54)需要电位相对于输出端电压VS的电位的负电压检测信号和高电压检测信号。另一方面，控制相对于接地电位进行操作的电荷泵电路42需要电位相对于接地电位的控制信号IN2，而生成控制信号IN2的电路(55)需要电位相对于接地电位的负电压检测信号和高电压检测信号。这是通过在负电压检测电路51中同时生成负电压检测信号Sig_n1和Sig_n2以及在高电压检测电路52中同时生成高电压检测信号Sig_p1和Sig_p2来实现的。

考虑在负电压检测电路51中仅生成相对于接地电位的负电压检测信号的假想结构。该假想结构需要电平移位器，该电平移位器从相对于接地电位的负电压检测信号生成相对于输出端电压VS的电位的负电压检测信号，这样的电平移位器实现起来极其困难。这是因为，相对于电平移位之前的基准电位(接地电位)，电平移位之后的基准电位(VS)在正值和负值之间变化。实现容忍这种变化的电平移位器是不可行或极其困难的。对于高电压检测电路52也是如此。

图15示出了能够生成上述信号Sig_n1和Sig_n2的负电压检测电路51的电路图。图15中的负电压检测电路51包括晶体管211、212、223至225、231、234至236和252、电阻器221、222、232、233和251、以及限流器240。限流器240由多个电阻器的串联电路组成。限流器240可以替代地由单个电阻器构成。晶体管211、212、224、235和252是P沟道MOSFET，晶体管223、225、231、234和236是N沟道MOSFET。

如图16所示，负电压检测电路51具有设置在启动电压线LN_VB和接地线LN_GND之间的电流路径CP_ngnd以及设置在启动电压线LN_VB和输出端子线LN_VS之间的电流路径CP_nvs。图16是与图15相比以虚线框强调电流路径CP_nvs和CP_ngnd的示意图。晶体管211和晶体管212构成电流镜电路210。在这些晶体管中，晶体管211是插入电流路径CP_nvs中的电流镜晶体管，并且晶体管212是插入电流路径CP_ngnd中的电流镜晶体管。

沿着电流路径CP_ngnd布置晶体管212、电阻器251、晶体管252、限流器240、晶体管231、电阻器232和晶体管236。沿着电流路径CP_nvs布置晶体管211、电阻器221、电阻器222和晶体管223。

现在将概述图15中的负电压检测电路51的操作和功能。相对于接地在正极性和负极性之间变化的输出端电压VS(目标电压)被施加到输出端子线LN_VS。它的变化经由自举电容器CB传输到启动电压线LN_VB。这里假设在稳态下，差分电压(VB–VS)为18V，并且输出端电压VS在–100V至600V的电压范围内变化。至少在双关断时段P_DD1，负输出端电压VS的绝对值(100V)高于稳态时的差分电压(VB–VS)。因此，与输出端电压VS类似，启动电压VB相对于接地在正极性和负极性之间变化。

结果，与输出端电压VS相对应的电流(与输出端电压VS的极性相对应的方向上的电流)可以流过图16中的电流路径CP_ngnd，并且如果晶体管212导通，电流镜电路210进行动作使得与电流路径CP_ngnd上的电流对应的电流流过电流路径CP_nvs。电流是否流过电流路径CP_ngnd，以及如果流过的情况下该电流的大小和方向取决于输出端电压VS。

设置在负电压检测电路51中的检测信号生成电路220基于电流路径CP_nvs中的电流来生成并输出负电压检测信号Sig_n1。具体地，例如，检测信号生成电路220通过将电流路径CP_nvs中的电流转换成相对于输出端子线LN_VS上的电位的电压来生成并输出负电压检测信号Sig_n1。值得注意的是，电流路径CP_nvs中的电流可以沿着电流路径CP_nvs流经MOSFET的沟道或者沿着电流路径CP_nvs流经MOSFET的寄生二极管。

设置在负电压检测电路51中的检测信号生成电路230基于电流路径CP_ngnd中的电流来生成并输出负电压检测信号Sig_n2。具体地，例如，检测信号生成电路230通过将电流路径CP_ngnd中的电流转换为相对于接地电位的电压来生成并输出负电压检测信号Sig_n2。值得注意的是，电流路径CP_ngnd中的电流可以沿着电流路径CP_ngnd流经MOSFET的沟道或者沿着电流路径CP_ngnd流经MOSFET的寄生二极管。

检测信号生成电路220可以理解为由电阻器221和222以及晶体管223至225构成。在这些部件中，电阻器221和222构成与晶体管211串联设置并且插入在节点n1_pre和输出端子线LN_VS之间的第一电阻器单元。晶体管224和225构成第一二值化电路，其通过将节点n1_pre处的电压相对于输出端子线LN_VS上的电位二值化来生成检测信号Sig_n1。晶体管223的栅极被供给从高电压检测电路52供给的高电压检测信号Sig_p1。晶体管223用作调整节点n1_pre与输出端子线LN_VS之间的电阻值的调整电路。这一调整的意义将在后面阐述。

检测信号生成电路230可以理解为由电阻器232和电阻器233以及晶体管231和晶体管234至236构成。在这些部件中，电阻器232构成与晶体管212串联设置并且插入在节点n2_pre和接地线LN_GND之间的第二电阻器单元。电阻器233和晶体管234构成第二二值化电路，其通过将节点n2_pre处的电压相对于接地线LN_GND上的电位二值化来生成检测信号Sig_n2。

根据输出端电压VS，同时生成检测信号Sig_n1和Sig_n2，使得如果检测信号Sig_n1处于低电平(“0”)，则检测信号Sig_n2也处于低电平(“0”)，并且如果检测信号Sig_n1处于高电平(“1”)，则检测信号Sig_n2也处于高电平(“1”)(可以存在非常小的时滞)。

晶体管235被设置为防止在输出端电压VS从大约0V向电源电压VP上升的过程中节点n2_pre处的电压过度上升，并且这抑制了晶体管234的栅极电位的过度上升。晶体管236被设置为防止当输出端电压VS为负(例如﹣100V)时节点n2_pre处的电压过度下降，并且这抑制了晶体管234的栅极电位的过度下降。

现在将描述图15所示的电路元件之间的互连。晶体管211和212的源极连接到启动电压线LN_VB。晶体管211、212和252的栅极连接在一起。晶体管211、212和252的栅极经由电阻器251连接到启动电压线LN_VB。晶体管212的漏极连接到晶体管252的源极。在晶体管252中，漏极和栅极被短路在一起。晶体管252的漏极经由限流器240连接到晶体管231的漏极。

晶体管231的栅极连接到控制电源线LN_VCC。晶体管231的源极连接到节点n2_pre。节点n2_pre经由电阻器232连接到接地线LN_GND。晶体管235的源极和栅极以及电阻器233的一端连接到控制电源线LN_VCC。电阻器233的另一端在节点n2处连接到晶体管234的漏极。晶体管235和晶体管236的漏极以及晶体管234的栅极连接到节点n2_pre。晶体管236的栅极和源极以及晶体管234的源极连接到接地线LN_GND。

晶体管211的漏极连接到节点n1_pre。电阻器221的一端连接到节点n1_pre，电阻器221的另一端连接到电阻器222的一端和晶体管223的漏极。电阻器222的另一端和晶体管223的源极连接到输出端子线LN_VS。晶体管224的源极连接到启动电压线LN_VB。晶体管224和晶体管225的漏极在节点n1处连接在一起。晶体管225的源极连接到输出端子线LN_VS。晶体管224和225的栅极连接到节点n1_pre。

节点n1处出现的信号是负电压检测信号Sig_n1。晶体管224和晶体管225构成反相电路，并且该反相电路(224、225)在节点n1处生成与节点n1_pre处的电压相对应的负电压检测信号Sig_n1。电阻器221、电阻器222以及晶体管223构成向反相电路(224、225)生成栅极信号的反相器栅极信号生成电路。

节点n2处出现的信号是负电压检测信号Sig_n2。晶体管234与电阻器233一起工作，在节点n2处生成与节点n2_pre处的电压相对应的负电压检测信号Sig_n2。

对于节点n1_pre和n2_pre处的电位(电压电平)，高电平和低电平被定义如下。若节点n1_pre的电位为高电平，则晶体管224关断，晶体管225导通，使得信号Sig_n1为低电平；若节点n1_pre的电位为低电平，则晶体管224导通，晶体管225关断，使得信号Sig_n1为高电平。如果节点n2_pre的电位为高电平，则晶体管234导通，使得Sig_n2为低电平；如果节点n2_pre的电位为低电平，则晶体管234关断，使得Sig_n2为高电平。

参照图17和图18，将描述负电压检测电路51的静态操作。

图17示出了在输出端电压VS的值稳定地等于比阈值电压Vth_n低的预定电压VSn1的情况下观察到的负电压检测电路51的状态。在图17的状态下，电流从接地线LN_GND流向启动电压线LN_VB，同时晶体管234的栅极被供给负电位，使得晶体管234关断。因此，检测信号Sig_n2处于高电平。在图17的状态下，在晶体管211的栅极和源极之间没有施加使晶体管211导通的电压，因此晶体管211关断。相应地，在图17的状态下，节点n1_pre处于低电平(节点n1_pre具有输出端子线LN_VS的电位)，因此检测信号Sig_n1处于高电平。

图18示出了在输出端电压VS的值稳定地等于比阈值电压Vth_n高的预定电压VSn2的情况下观察到的负电压检测电路51的状态。电压VSn2例如是0V或者等于电源电压VP。在图18的状态下，晶体管212导通并且电流从启动电压线LN_VB流向接地线LN_GND。因此，节点n2_pre处于高电平，而检测信号Sig_n2处于低电平。此外，在图18的状态下，与晶体管212的漏极电流对应的漏极电流流过晶体管211，因此节点n1_pre为高电平。因此，负电压检测信号Sig_n1为低电平。

负电压检测电路51是根据输出端电压VS与阈值电压Vth_n之间的大小关系来在高电平和低电平之间切换负电压检测信号(Sig_n1,Sig_n2)的电路。这里，阈值电压Vth_n可以被理解为位于预定电压宽度内。在此理解下，电压VSn1低于阈值电压Vth_n的电压宽度的下限，并且电压VSn2高于阈值电压Vth_n的电压宽度的上限。如果输出端电压VS位于阈值电压Vth_n的电压宽度内，则负电压检测信号(Sig_n1,Sig_n2)可以具有不被确定为高电平或低电平的中间电位。然而，这不会造成显著的问题，因为在半导体装置1中，输出端电压VS和阈值电压Vth_n之间的大小关系随着输出端电压VS变化而快速切换。

接下来，参照图19至图21，将详细描述当输出端电压VS变化时观察到的负电压检测电路51的动态操作。图19至图21示出了总共六个状态ST_n1、ST_n2a、ST_n2b、ST_n3、ST_n4和ST_n5。这里假设这六种状态都是在差分电压(VB–VS)稳定在阈值电压Vth_dff附近时观察到的状态。图19中左侧所示的状态ST_n1为起始状态；然后状态按ST_n1、ST_n2a、ST_n2b、ST_n3、ST_n4和ST_n5的顺序出现，然后返回到状态ST_n1以重复该序列。

负电压检测电路51处于状态ST_n1的时段可以被理解为第一时段，并且负电压检测电路51处于状态ST_n2a或ST_n2b的时段可以被理解为第二时段。同样地，负电压检测电路51处于状态ST_n3、ST_n4和ST_n5的时段可以分别理解为第三时段、第四时段和第五时段。通过以这种方式理解这些时段，着眼于负电压检测电路51，在半导体装置1中，重复从第一时段经过第二、第三和第四时段到第五时段然后返回到第一时段的一系列转变。

值得注意的是，在输出端电压VS变化的过程中，负电压检测电路51的操作表现出瞬态响应。作为瞬态响应的结果，在输出端电压VS下降的过程中，从VS>Vth_n切换到VS<Vth_n的时刻与负电压检测信号Sig_n1和Sig_n2从低电平(“0”)到高电平(“1”)的电平切换时刻之间可能会出现时滞。同样地，在输出端电压VS上升的过程中，从VS<Vth_n切换到VS>Vth_n的时刻与负电压检测信号Sig_n1和Sig_n2从高电平(“1”)到低电平(“0”)的电平切换的时刻之间也可能存在时滞。现在，将逐一描述图19至图21所示的状态。

状态ST_n1(图19中的左侧)对应于在高侧导通时段P_HON中输出端电压VS足够高并且基本上等于电源电压VP的状态。在状态ST_n1下，晶体管212导通并且电流流过电流路径CP_ngnd。即，电流从启动电压线LN_VB经由晶体管212和252、限流器240、晶体管231和电阻器232流向接地线LN_GND。此时，电阻器232两端的电压降高于晶体管234的栅极阈值电压。因此，在状态ST_n1时，节点n2_pre处的电位为高电平，使得晶体管234导通，检测信号Sig_n2处于低电平(即，它基本上具有接地电位)。

此外，在状态ST_n1下，与晶体管212导通相配合，晶体管211也导通，并且电流流过电流路径CP_nvs。即，电流从启动电压线LN_VB经由晶体管211和反相器栅极信号生成电路(221至223)流向输出端子线LN_VS。在状态ST_n1下，高电压检测信号Sig_p1处于高电平，这使得晶体管223导通。因此，在状态ST_n1下，节点n1_pre处的电位比输出端电压VS高出归因于流过晶体管211的漏极电流的电阻器221两端的电压降(晶体管223的导通电阻被忽略，因为其足够低)。这里节点n1_pre处的电位对应于高电平。因此，在状态ST_n1下，检测信号Sig_n1处于低电平(即，其具有基本上等于输出端电压VS的电位)。

状态ST_n2a(图19中的右侧)是作为从高侧导通时段P_HON向双关断时段P_DD1转变的结果，输出端电压VS处于从电源电压VP的电平下降的过程。值得注意的是，这里假设在状态ST_n2a下，输出端电压VS高于高电压检测电路52的阈值电压Vth_p(>0)。

在状态ST_n2a下，随着启动电压VB下降，伴随电流路径CP_ngnd的电容部件中所积蓄的电荷的放电继续进行。同时，取决于放电的进展，晶体管212是导通还是关断是不确定的。为了论证，如果积蓄的电荷的放电从启动电压线LN_VB向接地线LN_GND进行，则晶体管212导通；如果它沿相反方向进行，则晶体管212关断。在任一情况下，在状态ST_n2a下，由于电流从节点n2_pre流向大地，或者由于晶体管234的栅极电容中积蓄的电荷没有完全放电，所以晶体管234从状态ST_n1持续保持导通，因此信号Sig_n2处于低电平。

在状态ST_n2a下，进行反相电路(224、225)内的栅极电容中积蓄的电荷的放电。放电可以通过两个可能的路径进行：一个经由晶体管211的寄生电容，另一个经由反相器栅极信号生成电路(221至223)。在图19右侧所示的状态ST_n2a下的负电压检测电路51中，明确指示了电流流过前一路径。此时，由于电阻221的电阻值较高，故前一路径的放电为主，节点n1_pre的电位使晶体管224关断，晶体管225导通。因此，信号Sig_n1处于低电平。

状态ST_n2b(图20左侧)与状态ST_n2a同样是如下状态：作为从高侧导通时段P_HON向双关断时段P_DD1转变的结果，输出端电压VS处于从电源电压VP的电平下降的过程中。然而，在状态ST_n2b下，输出端电压VS位于负电压检测电路51的阈值电压Vth_n(＜0)附近。状态ST_n2b可以被理解为对应于在输出端电压VS下降的过程中VS＝Vth_n的状态。

在输出端电压VS下降的过程中，在满足VS＝Vth_n的时刻或附近，从接地线LN_GND流向启动电压线LN_VB的电流开始流经电流路径CP_ngnd，结果为晶体管234关断并且信号Sig_n2中出现上升沿。

此外，在状态ST_n2b下，与晶体管212关断相配合，晶体管211也关断。在状态ST_n2b下，反相电路(224、225)内的栅极电容中积蓄的电荷的放电发生在经由反相器栅极信号生成电路(221至223)的路径上。此外，在状态ST_n2b下，高电压检测信号Sig_p1处于低电平，因此晶体管223关断。然而，在达到状态ST_n2b之前的一个阶段，反相电路(224、225)中的栅极电容中积蓄的电荷的放电一直进行到节点n1_pre处的电位被确定为低电平为止。因此，在状态ST_n2b下，当节点n1_pre处的电位变得足够接近输出端电压VS时，在信号Sig_n1中出现上升沿。

虽然信号Sig_n1中的上升沿和信号Sig_n2中的上升沿并不总是在完全相同的时刻出现，但是那些上升沿确实在基本上相同的时刻出现(电路常数和电路元件的特性被确定为实现这一目标)。

状态ST_n3(图20右侧)是通过从高侧导通时段P_HON向双关断时段P_DD1的转变，输出端电压VS结束下降的状态，此时，在双关断时段P_DD1，输出端电压VS具有最低电位(例如，﹣100V)。

在状态ST_n3下，启动电压VB的电位充分低于接地电位，并且电流经由晶体管236的寄生二极管和限流器240从接地线LN_GND向启动电压线LN_VB流过电流路径CP_ngnd。因此，在状态ST_n3下，节点n2_pre处的电位低于接地电位，导致晶体管234关断且信号Sig_n2处于高电平。由于晶体管236，可以防止节点n2_pre处的电压过度下降，从而保护晶体管234。

此外，由于限流器240，在状态ST_n3下电流路径CP_ngnd上的电流保持为低。即，从接地线LN_GND流向启动电压线LN_VB的电流(可以称为反向电流)被抑制。

此外，在状态ST_n3下，与晶体管212关断相配合，晶体管211也关断。已经处于状态ST_n2b(图20中的左侧)时，反相电路(224、225)中的栅极电容已完成放电，并且节点n1_pre处的电位已变为低电平，并且在状态ST_n3下，节点n1_pre处的电位保持在低电平。因此，在状态ST_n3下，信号Sig_n1处于高电平。值得注意的是，在状态ST_n3下，高电压检测信号Sig_p1处于低电平，因此晶体管223关断。

状态ST_n4(图21中的左侧)对应于在低侧导通时段P_LON中输出端电压VS基本上等于0V(特定电压)的状态。在状态ST_n4，启动电压VB比接地电压高出差分电压(VB–VS)的量；因此，晶体管212导通并且电流流过电流路径CP_ngnd。即，电流从启动电压线LN_VB经由晶体管212和252、限流器240、晶体管231和电阻器232流向接地线LN_GND。此时，电阻器232两端的电压降高于晶体管234的栅极阈值电压。因此，在状态ST_n4下，节点n2_pre处的电位为高电位；因此，晶体管234导通，且检测信号Sig_n2为低电平(即基本上为接地电位)。

此外，在状态ST_n4下，与晶体管212导通相配合，晶体管211也导通，并且电流流过电流路径CP_nvs。即，电流从启动电压线LN_VB经由晶体管211和反相器栅极信号生成电路(221至223)流向输出端子线LN_VS。因此，节点n1_pre处的电位为高电平，而检测信号Sig_n1为低电平(即，其具有基本上等于输出端电压VS的电位)。

状态ST_n4(图21中的左侧)类似于状态ST_n1(图19中的左侧)。然而，在状态ST_n1下，输出端电压VS高于阈值电压Vth_p，而在状态ST_n4下，输出端电压VS低于阈值电压Vth_p。换句话说，状态ST_n4下的启动电压VB(例如，18V)低于状态ST_n1下的启动电压VB(例如，18V+600V)。因此，在状态ST_n4下流过电流路径CP_ngnd的电流大小低于在状态ST_n1下的电流大小，并且与此配合，电流镜电路210发挥作用使得状态ST_n4下流过电流路径CP_nvs的电流大小的值低于状态ST_n1下的值。

在晶体管212导通的情况下流过电流路径CP_ngnd的电流的大小基本上取决于控制电源电压VCC和电阻器232的值。然而，由于限流器240，在低侧导通时段P_LON(即，在状态ST_n4)流过电流路径CP_ngnd的电流低于在高侧导通时段P_HON(即，在状态ST_n1)的电流。更具体地，进行这样的设计，使得在高侧导通时段P_HON中，在电阻器232两端出现预定电压降(VCC-0.5V)＝(18V-0.5V)＝17.5V，在低侧导通时段P_LON，VB≈VCC＝18V。因此，在低侧导通时段P_LON，由于限流器240的作用，电阻器232上没有产生上述压降(17.5V)的电流流过，流过电流路径CP_ngnd的电流低于高侧导通时段P_HON中的电流。

然而，在低侧导通时段P_LON(即，状态ST_n4)中，与高侧导通时段P_HON(即，如状态ST_n1一样)，节点n1_pre处的电位需要升高使得信号Sig_n1处于低电平。

考虑到这一点，设置晶体管223。在状态ST_n4下，高电压检测信号Sig_p1处于低电平，因此晶体管223关断。因此，节点n1_pre与输出端子线LN_VS之间的电阻值在状态ST_n4下比在状态ST_n1下高。结果，同样在状态ST_n4下，节点n1_pre处的电位升高，使得信号Sig_n1处于低电平。

检测信号生成电路220可以说包括调整电路(223)，该调整电路(223)根据高电压检测信号Sig_p1(即根据输出端电压VS是否高于正阈值电压Vth_p)调整节点n1_pre与输出端子线LN_VS之间的电阻值，从而改变节点n1_pre与输出端子线LN_VS之间的电阻值。

状态ST_n5(图21右侧)是作为从低侧导通时段P_LON向双关断时段P_DD2转变的结果，输出端电压VS处于从接地电平上升的过程中的状态。

在状态ST_n5下，与状态ST_n4相同，在晶体管212导通的情况下，电流流过电流路径CP_ngnd，节点n2_pre的电位为高电平；因此，晶体管234导通。因此，在状态ST_n5下，如在状态ST_n4下一样，检测信号Sig_n2处于低电平(即，其基本上具有接地电位)。

此外，在状态ST_n5下，与晶体管212导通相配合，晶体管211也导通，并且电流流过电流路径CP_nvs。即，电流从启动电压线LN_VB经由晶体管211和反相器栅极信号生成电路(221至223)流向输出端子线LN_VS。结果，节点n1_pre处的电位为高电平，并且检测信号Sig_n1为低电平(即，其具有基本上等于输出端电压VS的电位)。

在输出端电压VS从接地电平上升的过程中，高电压检测信号Sig_p1从低电平变为高电平，并且响应于该变化，晶体管223从关断变为导通。这里，在晶体管223关断的阶段，随着启动电压VB升高，流过晶体管211的漏极电流已经升高到足够高，因此信号Sig_n1从状态ST_n4到状态ST_n5持续保持在低电平。

为了论证，如果不设置晶体管235，则在输出端电压VS从接地电平上升到电源电压VP的电平(例如600V)的过程中，节点n2_pre处的电位可能在晶体管231的漏极-源极电容等的影响下过度升高(例如，可能瞬间升高至约200V)。设置晶体管235抑制这种过度上升并保护晶体管234。

参照图22和图23，将描述在负电压检测电路51中使用高电压检测信号Sig_p1的工作和效果。图22示意性示出了与负电压检测电路51相关的一些信号的波形的轮廓。图23示意性示出了与假想的负电压检测电路相关的一些信号的波形的轮廓。图22假设负电压检测电路51包括晶体管223并且晶体管223基于信号Sig_p1而导通和关断。假想的负电压检测电路除了省略了晶体管223以外，与负电压检测电路51类似地构成。为了方便起见，将假想负电压检测电路中的节点n1_pre标记为n1_pre'，将假想负电压检测电路中的负电压检测信号Sig_n1标记为Sig_n1'。

从图22的波形例可以理解的是，在输出端电压VS从高侧导通时段P_HON向双关断时段P_DD1转变的期间下降的过程中，节点n1_pre处的电荷快速放电，信号Sig_n1快速切换为高电平。相比之下，在图23与假想负电压检测电路相关的波形示例中，节点n1_pre'处的电阻值持续较高，导致在输出端电压VS下降的过程中节点n1_pre处的电荷的放电速度较低。可以理解的是，作为结果，负电压检测信号(Sig_n1')延迟出现上升沿。负电压检测信号中的上升沿出现的延迟导致基于负输出端电压VS的自举电容器CB的充电时间减少(即，充电开始定时的延迟)。设置晶体管223有助于抑制这种延迟。

第二实施方式包括如下所述的实施例EX2_1至EX2_3。

[实施例EX2_1]

在输出端电压VS从电源电压VP下降的过程中，如果希望节点n1_pre的电位下降得更快，则可以将图15所示的负电压检测电路51变形为如图24所示，其中晶体管223的漏极直接连接到节点n1_pre。

[实施例EX2_2]

取决于输出端电压VS的变化速度或宽度、反相电路(224、225)中的栅极电容等，即使没有晶体管223，负电压检测信号Sig_n1也可能不会表现出足以造成问题的延迟。在这种情况下，可以如图25所示对于负电压检测电路51进行变形，其中省略晶体管223。

[实施例EX2_3]

结合第二实施方式描述的负电压检测电路51不仅可以应用于如图1所示构成的半导体装置1，而且可以应用于需要相对于不同电位的多个负电压检测信号的任何装置。

<<第三实施方式>>

将描述本公开的第三实施方式。第三实施方式涉及可以生成高电压检测信号Sig_p1和Sig_p2的高电压检测电路52(参见图14)。

图26示出了根据第三实施方式的高电压检测电路52的电路图。图26中的高电压检测电路52包括晶体管311、312、323至327、331、334至338和352，电阻器321、322、332、333和351以及限流器340。限流器340由多个电阻器和多个齐纳二极管的串联电路组成。限流器340中的电阻器的数量可以是一个，并且限流器340中的齐纳二极管的数量可以是一个。晶体管311、312、324、326、335、337和352是P沟道MOSFET，并且晶体管323、325、327、331、334、336和338是N沟道MOSFET。

如图27所示，高电压检测电路52具有设置在启动电压线LN_VB和接地线LN_GND之间的电流路径CP_pgnd以及设置在启动电压线LN_VB和输出端子线LN_VS之间的电流路径CP_pvs。图27是与图26相比以虚线框强调电流路径CP_pvs和CP_pgnd的示意图。晶体管311和312构成电流镜电路310。在这些晶体管中，晶体管311是插入电流路径CP_pvs中的电流镜晶体管，并且晶体管312是插入电流路径CP_pgnd中的电流镜晶体管。

沿着电流路径CP_pgnd布置晶体管312、电阻器351、晶体管352、限流器340、晶体管331、电阻器332和晶体管336。沿着电流路径CP_pvs布置晶体管311、电阻器321、电阻器322和晶体管323。

现在将概述图26中的高电压检测电路52的操作和功能。相对于接地在正极性和负极性之间变化的输出端电压VS(目标电压)被施加到输出端子线LN_VS。它的变化通过自举电容器CB传输到启动电压线LN_VB。这里假设在稳态下，差分电压(VB–VS)为18V，并且输出端电压VS在﹣100V至600V的电压范围内变化。至少在双关断时段P_DD1，负输出端电压VS的绝对值(100V)高于稳态时的差分电压(VB–VS)。因此，与输出端电压VS类似，启动电压VB相对于接地在正极性和负极性之间变化。

因此，对应于输出端电压VS的电流可以流过图27中的电流路径CP_pgnd，并且如果晶体管312导通，则电流镜电路310进行动作使得与流过电流路径CP_pgnd的电流对应的电流流过电流路径CP_pvs。电流是否流过电流路径CP_pgnd以及如果流过的情况下该电流的大小和方向取决于输出端电压VS。

设置在高电压检测电路52中的检测信号生成电路320基于电流路径CP_pvs中的电流来生成并输出高电压检测信号Sig_p1。具体地，例如，检测信号生成电路320通过将电流路径CP_pvs中的电流转换为相对于输出端子线LN_VS上的电位的电压来生成并输出高电压检测信号Sig_p1。值得注意的是，电流路径CP_pvs中的电流可以沿着电流路径CP_pvs流经MOSFET的沟道或者沿着电流路径CP_pvs流经MOSFET的寄生二极管。

设置在高电压检测电路52中的检测信号生成电路330基于电流路径CP_pgnd中的电流来生成并输出高电压检测信号Sig_p2。具体地，例如，检测信号生成电路330通过将电流路径CP_pgnd中的电流转换为相对于接地电位的电压来生成并输出高电压检测信号Sig_p2。值得注意的是，电流路径CP_pgnd中的电流可以沿着电流路径CP_pgnd流经MOSFET的沟道或者沿着电流路径CP_pgnd流经MOSFET的寄生二极管。

检测信号生成电路320可以理解为由电阻器321和322以及晶体管323至327构成。在这些部件中，电阻器321和322构成与晶体管311串联设置并且插入在节点p1_pre与输出端子线LN_VS之间的第一电阻器单元。晶体管324至327构成第一二值化电路，其通过将节点p1_pre处的电压相对于输出端子线LN_VS上的电位进行二值化来生成检测信号Sig_p1。晶体管323的栅极被供给从负电压检测电路51供给的负电压检测信号Sig_n1。晶体管323用作调整节点p1_pre与输出端子线LN_VS之间的电阻值的调整电路。这一调整的意义将在后面阐述。

检测信号生成电路330可以理解为由电阻器332和333以及晶体管331和334至338构成。在这些部件中，电阻器332构成与晶体管312串联设置并且插入在节点p2_pre与接地线LN_GND之间的第二电阻器单元。电阻器333和晶体管334、337和338构成第二二值化电路，其通过将节点p2_pre处的电压相对于接地线LN_GND上的电位进行二值化来生成检测信号Sig_p2。

根据输出端电压VS，同时生成检测信号Sig_p1和Sig_p2，使得如果检测信号Sig_p1处于低电平(“0”)，则检测信号Sig_p2也处于低电平(“0”)，并且如果检测信号Sig_p1处于高电平(“1”)，则检测信号Sig_p2也处于高电平(“1”)(可以存在非常小的时滞)。

晶体管335被设置为防止在输出端电压VS从约0V向电源电压VP上升的过程中节点p2_pre处的电压过度上升，并且这抑制了晶体管334的栅极电位的过度上升。晶体管336被设置为防止当输出端电压VS为负(例如﹣100V)时节点p2_pre处的电压过度下降，并且这抑制了晶体管334的栅极电位的过度下降。

现在将描述图26所示的电路元件之间的互连。晶体管311和312的源极连接到启动电压线LN_VB。晶体管311、312和352的栅极连接在一起。晶体管311、312和352的栅极经由电阻器351连接到启动电压线LN_VB。晶体管312的漏极连接到晶体管352的源极。在晶体管352中，漏极和栅极被短路在一起。晶体管352的漏极经由限流器340连接到晶体管331的漏极。在图26的示例中，限流器340由多个齐纳二极管和多个电阻器的串联电路构成，其中串联电路的一端连接到晶体管352的漏极，串联电路的另一端连接到晶体管331的漏极。在限流器340中的每个齐纳二极管中，从阳极指向阴极的方向与从晶体管331的漏极指向晶体管352的漏极的方向一致。

晶体管331的栅极连接到控制电源线LN_VCC。晶体管331的源极连接到节点p2_pre。节点p2_pre经由电阻器332连接到接地线LN_GND。晶体管335的源极和栅极、电阻器333的一端以及晶体管337的源极连接到控制电源线LN_VCC。电阻器333的另一端连接到晶体管334的漏极以及晶体管337和338的栅极。晶体管335和336的漏极以及晶体管334的栅极连接到节点p2_pre。晶体管336的栅极和源极以及晶体管334和338的源极连接到接地线LN_GND。晶体管337和338的漏极在节点p2处连接在一起。

晶体管311的漏极连接到节点p1_pre。电阻器321的一端连接到节点p1_pre，电阻器321的另一端连接到电阻器322的一端和晶体管323的漏极。电阻器322的另一端和晶体管323的源极连接到输出端子线LN_VS。晶体管324和326的源极连接到启动电压线LN_VB。晶体管324和325的栅极连接到节点p1_pre。晶体管324和325的漏极以及晶体管326和327的栅极连接在一起。晶体管326和327的漏极在节点p1处连接在一起。晶体管325和327的源极连接到输出端子线LN_VS。

节点p1处出现的信号是高电压检测信号Sig_p1。晶体管324和325构成第一反相电路，并且晶体管326和327构成第二反相电路。第一反相电路(324、325)的输出信号是第二反相电路(326、327)的输入信号。第一反相电路和第二反相电路(324至327)的串联电路在节点p1处生成与节点p1_pre处的电压相对应的高电压检测信号Sig_p1。电阻器321、322以及晶体管323构成向第一反相电路(324、325)生成栅极信号的反相器栅极信号生成电路。

节点p2处出现的信号是高电压检测信号Sig_p2。由电阻器333和晶体管334、337和338构成的电路(第二二值化电路)在节点p2处生成与节点p2_pre处的电压相对应的高电压检测信号Sig_p2。

对于节点p1_pre和p2_pre处的电位(电压电平)，高电平和低电平被定义如下。

如果节点p1_pre的电位为高电平，则晶体管324关断，晶体管325导通，使得输出端电压VS出现在晶体管324和325的漏极；因此，晶体管326导通，晶体管327关断，因此信号Sig_p1为高电平。

如果节点p1_pre的电位为低电平，则晶体管324导通，晶体管325关断，使得启动电压VB出现在晶体管324和325的漏极；因此，晶体管326关断，晶体管327导通，因此信号Sig_p1为低电平。

如果节点p2_pre的电位为高电平，则晶体管334导通，从而晶体管337导通，晶体管338关断；因此，信号Sig_p2为高电平。

如果节点p2_pre的电位为低电平，则晶体管334关断，从而晶体管337关断，晶体管338导通；因此，信号Sig_p2处于低电平。

参照图28和图29，将描述高电压检测电路52的静态操作。

图28示出了在输出端电压VS稳定地等于比阈值电压Vth_p高的预定电压VSp1的情况下观察到的高电压检测电路52的状态。在图28的状态下，晶体管312导通并且电流从启动电压线LN_VB流到接地线LN_GND。因此，节点p2_pre处于高电平，并且检测信号Sig_p2处于高电平。此外，在图28的状态下，与流过晶体管312的漏极电流对应的漏极电流流过晶体管311，节点p1_pre为高电平；因此，检测信号Sig_p1为高电平。

图29示出了在输出端电压VS稳定地等于比阈值电压Vth_p低的预定电压VSp2的情况下观察到的高电压检测电路52的状态。电压VSp2例如为0V或者具有负极性。在图29的状态中，对应于电压VSp2的值的电流可以或可以不从接地线LN_GND流向启动电压线LN_VB，但是至少没有电流从启动电压线LN_VB流向接地线LN_GND。因此，在图29的状态下，节点p2_pre处于低电平，因此检测信号Sig_p2处于低电平。在图29的状态下，晶体管312关断，因此晶体管311也关断。因此，在图29的状态下，节点p2_pre处于低电平，因此检测信号Sig_p1处于低电平。

高电压检测电路52是根据输出端电压VS与阈值电压Vth_p之间的大小关系在高电平和低电平之间切换高电压检测信号(Sig_p1、Sig_p2)的电路。这里，阈值电压Vth_p可以被理解为位于预定电压宽度内。在此理解下，电压VSp1高于阈值电压Vth_p的电压宽度的上限，并且电压VSp2低于阈值电压Vth_p的电压宽度的下限。如果输出端电压VS位于阈值电压Vth_p的电压宽度内，则高电压检测信号(Sig_p1、Sig_p2)可以具有不被确定为高电平或低电平的中间电位。然而，这不会造成显著的问题，因为在半导体装置1中，输出端电压VS与阈值电压Vth_p之间的大小关系随着输出端电压VS变化而快速切换。

接下来，参照图30至图32，将详细描述当输出端电压VS变化时观察到的高电压检测电路52的动态操作。图30至图32示出了总共六个状态ST_p1、ST_p2、ST_p3、ST_p4a、ST_p4b和ST_p5。这里假设这六种状态都是在差分电压(VB–VS)稳定在阈值电压Vth_dff附近时观察到的状态。将图30左侧所示的状态ST_p1作为起始状态；然后状态按ST_p1、ST_p2、ST_p3、ST_p4a、ST_p4b和ST_p5的顺序出现，然后返回到状态ST_p1以重复该序列。

高电压检测电路52处于状态ST_p1的时段可以被理解为第一时段，并且高电压检测电路52处于状态ST_p4a或ST_p4b的时段可以被理解为第四时段。同样，高电压检测电路52处于状态ST_p2、ST_p3和ST_p5的时段可以分别理解为第二时段、第三时段和第五时段。通过以这种方式理解这些时段，着眼于高电压检测电路52，在半导体装置1中，重复从第一时段经过第二、第三和第四时段到第五时段然后返回到第一时段的一系列转变。

值得注意的是，在输出端电压VS变化的过程中，高电压检测电路52的操作表现出瞬态响应。作为瞬态响应的结果，在输出端电压VS上升的过程中，从VS<Vth_p切换到VS>Vth_p的时刻与高电压检测信号Sig_p1和Sig_p2从低电平(“0”)到高电平(“1”)的电平切换的时刻之间可能会出现时滞。同样地，在输出端电压VS下降的过程中，从VS>Vth_p切换到VS<Vth_p的时刻与高电压检测信号Sig_p1和Sig_p2从高电平(“1”)到低电平(“0”)的电平切换的时刻之间也会出现时滞。现在，将逐一描述图30至图32所示的状态。

状态ST_p1(图30中的左侧)对应于在低侧导通时段P_LON中输出端电压VS基本上等于0V(特定电压)的状态。在状态ST_p1下，启动电压VB具有比输出端电压VS高出自举电容器CB两端的电压的电压值(例如，18V)，但是由于限流器340中的齐纳二极管，没有从启动电压线LN_VB朝向接地线LN_GND的电流出现在电流路径CP_pgnd中。即，在状态ST_p1下，限流器340抑制电流路径CP_pgnd中电流的出现。作为结果，抑制了状态ST_p1下的自举电容器CB的放电。

在状态ST_p1下，由于电流路径CP_pgnd中没有电流出现，因此节点p2_pre处于低电平，因此检测信号Sig_p2处于低电平。此外，在状态ST_p1时，晶体管311关断，因此节点p1_pre为低电平；因此检测信号Sig_p1也处于低电平。值得注意的是，在状态ST_p1下，负电压检测信号Sig_n1处于低电平，因此晶体管323关断。

状态ST_p2(图30右侧)是作为从低侧导通时段P_LON向双关断时段P_DD2转变的结果，输出端电压VS处于从接地电位上升的过程。

在状态ST_p2下，随着输出端电压VS上升，从启动电压线LN_VB流向接地线LN_GND的电流开始流过电流路径CP_pgnd。即，电流开始从启动电压线LN_VB经由晶体管312和352、限流器340、晶体管331和电阻器332流向接地线LN_GND。基于该电流，在状态ST_p2下，节点p2_pre处的电位从低电平切换到高电平，因此检测信号Sig_p2也从低电平切换到高电平。

此外，在状态ST_p2下，电流路径CP_pgnd中的电流流过晶体管312的沟道。在状态ST_p2下，与流过晶体管312的电流相配合，晶体管311也导通，并且电流经过电流路径CP_pvs。即，电流从启动电压线LN_VB经由晶体管311和反相器栅极信号生成电路(321至323)流向输出端子线LN_VS。相应地，在状态ST_p2下输出端电压VS上升的过程中，节点p1_pre处的电位从低电平切换到高电平，并且检测信号Sig_p1也从低电平切换到高电平。供给到晶体管323的栅极的负电压检测信号Sig_n1从状态ST_p1到状态ST_p2持续处于低电平，因此，在状态ST_p2，晶体管323关断。

虽然信号Sig_p1中的上升沿和信号Sig_p2中的上升沿并不总是在完全相同的时刻出现，但是这些上升沿确实在基本上相同的时刻出现(电路常数和电路元件的特性被确定为实现这一目标)。

为了论证，如果不设置晶体管335，则在输出端电压VS从接地电平上升到电源电压VP(例如600V)电平的过程中，节点p2_pre的电位可能在晶体管331的漏极-源极电容等的影响下过度升高(例如，可能瞬间升高至约200V)。设置晶体管335抑制了这种过度上升并保护晶体管334。

状态ST_p3(图31中的左侧)是高侧导通时段P_HON中的状态并且对应于输出端电压VS基本上等于电源电压VP的状态。在状态ST_p2下电流开始流过电流路径CP_pgnd之后，在状态ST_p3下，电流继续流过电流路径CP_pgnd。即，在状态ST_p3下，电流从启动电压线LN_VB经由晶体管312和352、限流器340、晶体管331和电阻器332流向接地线LN_GND。流过电流路径CP_pgnd的电流使节点p2_pre处的电位保持在高电平，因此，在状态ST_p3下，检测信号Sig_p2处于高电平。在限流器340中设置齐纳二极管和电阻器，可以限制状态ST_p3下的电流路径CP_pgnd上的电流，从而通过设置串联的齐纳二极管的数量等来确定状态ST_p3下的电流路径CP_pgnd中的电流值。

此外，在状态ST_p3下，与晶体管312导通相配合，晶体管311也导通，因此电流流过电流路径CP_pvs。即，在状态ST_p3下，电流从启动电压线LN_VB经由晶体管311和反相器栅极信号生成电路(321至323)流向输出端子线LN_VS。流过电流路径CP_pvs的电流使节点p1_pre处的电位保持在高电平，因此，在状态ST_p3下，检测信号Sig_p1也处于高电平。供给到晶体管323的栅极的负电压检测信号Sig_n1从状态ST_p2到状态ST_p3持续处于低电平，因此，在状态ST_p3下，晶体管323关断。

状态ST_p4a(图31右侧)是作为从高侧导通时段P_HON向双关断时段P_DD1转变的结果，输出端电压VS处于从电源电压VP的电平下降的过程。这里假设，在状态ST_p4a下，输出端电压VS高于高电压检测电路52的阈值电压Vth_p(>0)。

在状态ST_p4a下，随着启动电压VB下降，伴随电流路径CP_pgnd的电容部件中所积蓄的电荷的放电继续进行。同时，取决于放电的进展，晶体管312是导通还是关断是不确定的。为了论证，如果积蓄的电荷的放电从启动电压线LN_VB向接地线LN_GND进行，则晶体管312导通；如果它沿相反方向进行，则晶体管312关断。在任一情况下，在状态ST_p4a下，由于电流从节点p2_pre流向大地，或者由于晶体管334的栅极电容中积蓄的电荷没有完全放电，所以晶体管334从状态ST_p3被持续保持导通，因此信号Sig_p2处于高电平。

在状态ST_p4a下，第一反相电路(324、325)中的栅极电容中积蓄的电荷的放电继续。放电可以通过两个可能的路径发生：一个通过晶体管311的寄生电容，另一个经由反相器栅极信号生成电路(321至323)。在图31右侧所示的状态ST_p4a下的高电压检测电路52中，明确地指示了电流流过前一路径的通路。这里，由于电阻器321和322的阻值较高，所以前一种路径的放电为主；因此节点p1_pre处的电位为高电平，从而信号Sig_p1为高电平。供给到晶体管323的栅极的负电压检测信号Sig_n1从状态ST_p3到状态ST_p4a持续处于低电平，因此，在状态ST_p4a下，晶体管323关断。

状态ST_p4b(图32左侧)与状态ST_p4a同样是由于从高侧导通时段P_HON向双关断时段P_DD1转变，输出端电压VS处于从电源电压VP的电平向负电压下降的过程中的状态。然而，在状态ST_p4b下，输出端电压VS比在状态ST_p4a下进一步下降，因此输出端电压VS应该为0V附近或接近0V的负电压。

当输出端电压VS在0V附近时，启动电压具有在控制电源电压VCC(例如18V)附近的电压值。然而，在状态ST_p4b下，由于限流器340中的齐纳二极管，电流路径CP_pgnd中不出现从启动电压线LN_VB流向接地线LN_GND的电流。此外，由于从状态ST_p4a持续发生的晶体管334的栅极电容中的积蓄电荷的放电，在状态ST_p4b下，节点p2_pre的电位从高电平切换为低电平，与之相配合，检测信号Sig_p2也由高电平切换为低电平。

在状态ST_p4b下，晶体管311从状态ST_p4a持续关断。然而，由于从状态ST_p4a持续发生的第一反相电路(324、325)中的栅极电容中积蓄的电荷的放电，在状态ST_p4b下，节点p1_pre处的电位从高电平切换到低电平，与之相配合，高电压检测信号Sig_p1也从高电平切换为低电平。在输出端电压VS下降的过程中，当负电压检测信号Sig_n1从低电平切换为高电平时，晶体管323导通。

虽然信号Sig_p1中的下降沿和信号Sig_p2中的下降沿并不总是在完全相同的时刻出现，但是这些下降沿确实在基本上相同的时刻出现(电路常数和电路元件的特性被确定为实现这一目标)。

状态ST_p5(图32右侧)是通过从高侧导通时段P_HON到双关断时段P_DD1的转变，输出端电压VS结束下降的状态，此时，在双关断时段P_DD1，输出端电压VS具有最低电位。输出端电压VS的最低电位具有负极性，并且在状态ST_p5下，输出端电压VS例如为﹣100V。

在状态ST_p5下，启动电压VB的电位充分低于接地电位，并且电流经由晶体管336的寄生二极管和限流器340从接地线LN_GND到启动电压线LN_VB流过电流路径CP_pgnd。因此，在状态ST_p5下，节点p2_pre处的电位低于接地电位，结果是晶体管334关断，信号Sig_p2为低电平。由于晶体管336，可以防止节点p2_pre处的电压过度下降，从而保护晶体管334。

此外，由于限流器340提供的电阻器，在状态ST_p5下电流路径CP_pgnd上的电流保持为低。即，从接地线LN_GND流向启动电压线LN_VB的电流(可以称为反向电流)被抑制。

当输出端电压VS具有负极性时，晶体管312关断，并且如果晶体管312关断，则晶体管311也关断。因此，在状态ST_p5下，晶体管311关断。已经处于状态ST_p4b(图32中的右侧)，第一反相电路(324、325)中的栅极电容的放电已经完成并且节点p1_pre处的电位已经变成低电平，并且在状态ST_p5下同样，节点p1_pre的电位保持低电平。因此，在状态ST_p5下，信号Sig_p1处于低电平。值得注意的是，在状态ST_p5下，负电压检测信号Sig_n1处于高电平，因此晶体管323导通。

在状态ST_p5之后，发生向与低侧导通时段P_LON相对应的状态ST_p1的转变，并且在转变到状态ST_p1之后，晶体管323关断。关断晶体管323导致节点p1_pre与输出端子线LN_VS之间的电阻值较高。然而，在状态ST_p5下，第一反相电路(324、325)中的栅极电容的放电已经充分完成，并且节点p1_pre处的电位为低电平，因此在状态ST_p5之后的状态ST_p1下同样地，节点p1_pre处的电位保持为低电平。

在检测信号Sig_p1应处于高电平的时段内，节点p1_pre与输出端子线LN_VS之间的电阻值必须升高到一定程度，以便流经晶体管311的漏极电流使节点p1_pre处的电位保持在高电平。另一方面，在输出端电压VS从电源电压VP的电平下降到负电平的过程中，第一反相电路(324、325)中的栅极电容中积蓄的电荷必须快速放电以在检测信号Sig_p1中产生下降沿。

考虑到这一点，设置了晶体管323。在输出端电压VS从电源电压VP的电平向负电平下降的过程中(在对应于状态ST_p4a和ST_p4b的时段)，晶体管323的导通导致第一反相电路(324、325)中的栅极电容中积蓄的电荷快速放电，这允许在高电压检测信号Sig_p1中产生适当的下降沿。

检测信号生成电路320可以说包括如下的调整电路(323)：根据输出端电压VS是否具有负极性(更具体地，是否低于负阈值电压Vth_n)调整节点p1_pre与输出端子线LN_VS之间的电阻值，以改变节点p1_pre与输出端子线LN_VS之间的电阻值。检测信号生成电路320具有如下功能：与输出端电压VS具有正极性的情况相比，在输出端电压VS具有负极性的情况下减小了节点p1_pre与输出端子线LN VS之间的电阻值。

参照图33和图34，将描述在高电压检测电路52中使用负电压检测信号Sig_n1的工作和效果。图33示意性示出了与高电压检测电路52相关的一些信号的波形的轮廓。图34示意性示出了与假想高电压检测电路相关的一些信号的波形的轮廓。图33假设高电压检测电路52包括晶体管323并且晶体管323基于信号Sig_n1而导通和关断。除了省略了晶体管323之外，假想高电压检测电路与高电压检测电路52类似地构成。为了方便起见，假想高电压检测电路中的节点p1_pre将被标识为p1_pre'，假想高电压检测电路中的高电压检测信号Sig_p1将被标识为Sig_p1'。图34中的波形示例假设将假想高电压检测电路与结合第二实施方式描述的假想负电压检测电路组合使用。

从图33的波形示例可以理解的是，在输出端电压VS从高侧导通时段P_HON向双关断时段P_DD1转变的期间下降的过程中，由于晶体管323导通，节点p1_pre处的电荷快速放电，信号Sig_p1快速切换至低电平。相比之下，在图34与假想高电压检测电路相关联的波形示例中，节点p1_pre'处的持续高电阻值导致在输出端电压VS下降的过程中节点p1_pre'处电荷放电速度慢。可以理解，作为结果，高电压检测信号(Sig_p1')到低电平的转变被延迟。

当由于从高侧导通时段P_HON转变到双关断时段P_DD1而输出端电压VS具有负极性时，接通晶体管M1使得可以对自举电容器CB以高充电电流IB进行充电(见图12)。由于从高侧导通时段P_HON转变到双关断时段P_DD1而产生的高电压检测信号转变到低电平的延迟导致基于负输出端电压VS的自举电容器CB的充电时间的减少(充电开始时刻的延迟)。设置晶体管323有助于抑制这种延迟。

第三实施方式包括如下所述的实施例EX3_1至EX3_3。

[实施例EX3_1]

在输出端电压VS从电源电压VP下降的过程中，如果希望节点p1_pre处的电位下降得更快，则可以将图26所示的高电压检测电路52变形为如图35所示，其中晶体管323的漏极直接连接到节点p1_pre。

[实施例EX3_2]

取决于输出端电压VS的变化速度或宽度、反相电路(324、325)中的栅极电容等，即使没有晶体管323，高电压检测信号Sig_p1也可能不会表现出足以造成问题的延迟。在这种情况下，可以如图36所示对于高电压检测电路52进行变形，其中省略晶体管323。

[实施例EX3_3]

结合第三实施方式描述的高电压检测电路52不仅可以应用于如图1所示构成的半导体装置1，而且可以应用于需要相对于不同电位的多个高电压检测信号的任何装置。

<<第四实施方式>>

将描述本公开的第四实施方式。第四实施方式涉及图6中的电荷泵电路41和42的结构示例。在下面的描述中，电荷泵电路有时被称为CP电路。

图37示出了根据第四实施方式的CP电路400的电路图。CP电路400接收电压V1和V2以及控制信号INx，并且可以根据控制信号INx执行电荷泵操作。电压V2高于电压V1。在电荷泵操作中，CP电路400基于相对于电压V1的电压V2在输出线LNout上产生高于电压V2的升压电压。施加到输出线LNout的电压将被称为输出电压Vout。

CP电路400可以用作图6中的CP电路41。用作图6中的CP电路41的CP电路400将被具体称为CP电路401。如图38所示，在CP电路401中，电压V1是输出端电压VS，电压V2是启动电压VB，控制信号INx是控制信号IN1。CP电路401中的输出线LNout连接到图6中的输出节点OUT1，并且CP电路401中的输出电压Vout作为栅极信号SW_G1供给到晶体管M1的栅极。CP电路401中执行的电荷泵操作是结合第一实施方式描述的第一电荷泵操作。

CP电路400可以用作图6中的CP电路42。用作图6中的CP电路42的CP电路400将被具体称为CP电路402。如图39所示，在CP电路402中，电压V1是接地电压(即0V)，电压V2是控制电源电压VCC，控制信号INx是控制信号IN2。CP电路402中的输出线LNout连接到图6中的输出节点OUT2，并且CP电路402中的输出电压Vout作为栅极信号SW_G2供给到晶体管M2的栅极。CP电路402中执行的电荷泵操作是结合第一实施方式描述的第二电荷泵操作。

除了它们处理的电压之外，图6所示的CP电路41和42具有相似的结构和相似的操作。因此，第四实施方式集中于图37中的CP电路400的结构和操作。

CP电路400包括晶体管411至416、421、422、431和432以及电容器C1和C2。CP电路400的部件中还包括布线，包括与这些电路元件连接的线LN_V1、LN_V2、LN1至LN3以及LNout。

晶体管411、413、415、421、431和432构成为P沟道MOSFET，并且晶体管412、414、416和422构成为N沟道MOSFET。晶体管411和412构成反相电路INV0，晶体管413和414构成反相电路INV1，晶体管415和416构成反相电路INV2。

线LN_V1被供给电压V1，并且线LN_V2被供给电压V2。电压V2可以说充当CP电路400的电源电压，因此在下面的描述中，线LN_V2有时被称为电源线LN_V2。晶体管412的源极连接到线LN_V1以接收电压V1。晶体管411的源极、晶体管413、414、421和422的栅极以及晶体管431的漏极连接到电源线LN_V2以接收电压V2。

晶体管411和412的栅极被供给控制信号INx。晶体管411和412的漏极连接到线LN1。将施加到线LN1的电压称为电压Va。电压Va对应于反相电路INV0的输出电压。晶体管413和414的漏极连接到晶体管431的栅极。施加到晶体管431的栅极的电压将被称为电压Vb。电压Vb对应于反相电路INV1的输出电压。晶体管414的源极连接到线LN1。

晶体管413、421和431的源极、晶体管415和416的栅极以及晶体管432的漏极连接到线LN2。电容器C1设置在线LN1和LN2之间。即，电容器C1的一端与布线LN1连接，电容器C1的另一端与布线LN2连接。施加于线LN2的电压将被称为电压Vc。

晶体管421和422的漏极以及晶体管416的源极连接到线LN3。施加到线LN3的电压将被称为电压Vd。电容器C2设置在线LN3与线LNout之间。即，电容器C2的一端连接到线LN3，并且电容器C2的另一端连接到输出线LNout。晶体管415和416的漏极连接到晶体管432的栅极。施加到晶体管432的栅极的电压将被称为电压Ve。电压Ve对应于反相电路INV2的输出电压。晶体管415和432的源极连接到输出线LNout。晶体管422的源极连接到线LN1。

虽然CP电路400中的MOSFET均附有寄生二极管，但在这些寄生二极管中，在图37中仅明确示出附于晶体管421、431和432的寄生二极管(对于图38和图39以及后述的图40至图42同样如此)。

晶体管421的寄生二极管的正向是从晶体管421的漏极指向源极的方向。因此，晶体管421包括阳极连接到线LN3并且阴极连接到线LN2的寄生二极管。阳极连接到线LN3并且阴极连接到线LN2的二极管可以与寄生二极管分开地与晶体管421并联连接。

晶体管431的寄生二极管的正向是从晶体管431的漏极指向源极的方向。因此，晶体管431包括阳极连接到电源线LN_V2并且阴极连接到线LN2的寄生二极管。阳极连接到电源线LN_V2并且阴极连接到线LN2的二极管可以与寄生二极管分开地与晶体管431并联连接。

晶体管432的寄生二极管的正向是从晶体管432的漏极指向源极的方向。因此，晶体管432包括阳极连接到线LN2并且阴极连接到输出线LNout的寄生二极管。阳极连接到线LN2并且阴极连接到输出线LNout的二极管可以与寄生二极管分开地与晶体管432并联连接。

控制信号INx将高电平或低电平作为其信号电平。高电平控制信号INx具有电压V2的电位。低电平控制信号INx具有电压V1的电位。CP电路400中包括的每个MOSFET的栅极阈值电压的大小充分低于差分电压(V2-V1)。因此，当控制信号INx处于高电平时，晶体管411关断并且晶体管412导通，从而电压V1被施加到线LN1(即，Va＝V1)。当控制信号INx处于低电平时，晶体管411导通并且晶体管412关断，使得电压V2施加到线LN1(即，Va＝V2)。

高电平的控制信号INx对应于值为“0”的控制信号INx，低电平的控制信号INx对应于值为“1”的控制信号INx。如稍后将详细描述的，控制信号INx从高电平到低电平的切换触发CP电路400执行电荷泵操作，以在线LNout上产生高于电压V2的电压。

参照图40至图42，将从控制信号INx处于高电平的状态开始详细描述CP电路400的操作。

图40是示出在控制信号INx的高电平时段观察到的CP电路400的状态的图。在图40中，为了方便起见，使用虚线箭头来说明相关电路元件的状态。

如图40所示，在控制信号INx的高电平时段，晶体管411关断，晶体管412导通，从而电压V1被施加到线LN1。即，反相电路INV0的输出电压Va等于电压V1。当Va＝V1时，晶体管414导通，因此电压V1被供给到晶体管431的栅极，即Vb＝V1。

另一方面，在控制信号INx的高电平时段，如果晶体管431关断，则电流经由晶体管431的寄生二极管从电源线LN_V2流向线LN2，使得电压Vc上升。当电压Vc上升到电压Vb加上晶体管431的栅极阈值电压以上时，晶体管431导通。在控制信号INx的高电平时段，Vb＝V1，因此晶体管431快速导通。在晶体管431导通之后，通过晶体管431的沟道，将电荷从电源线LN_V2供给至线LN2。图40示出了当控制信号INx处于高电平并且晶体管431导通时观察到的CP电路400的状态。在此状态下，Vc＝V2。值得注意的是，当Vc＝V2时，晶体管413的栅源电压低于栅极阈值电压，因此晶体管413关断。此外，当Vc＝V2时，晶体管421的栅源电压为0V，因此晶体管421关断。

另一方面，当Va＝V1时，超过栅极阈值电压的电压被施加在晶体管422的栅极和源极之间，因此晶体管422导通。因此，线LN1和LN3之间的路径经由晶体管422导通，使得Vd＝V1。然后，在Vd＝V1、Vc＝V2的情况下，晶体管416导通，并且线LN3上的电压被施加到晶体管432的栅极。因此，Ve＝V1。

在控制信号INx的高电平时段，如果晶体管432关断，则电流经由晶体管432的寄生二极管从线LN2流向输出线LNout，使得输出电压Vout上升。当输出电压Vout上升到电压Ve加上晶体管432的栅极阈值电压以上时，晶体管432导通。在控制信号INx的高电平时段，Ve＝V1，因此晶体管432快速导通。在晶体管432导通之后，经由晶体管432的沟道，将电荷从线LN2供给到输出线LNout。图40示出了当控制信号INx处于高电平并且晶体管432导通时观察到的CP电路400的状态。在此状态下，Vout＝V2。值得注意的是，当Vout＝V2且Vc＝V2时，晶体管415的栅源电压低于栅极阈值电压，因此晶体管415关断。

如上所述，在控制信号INx的高电平时段中，CP电路400进行操作使得Va＝V1、Vc＝V2、Vd＝V1以及Vout＝V2。即，在控制信号INx的高电平时段，与差分电压(V2﹣V1)相对应的电荷积蓄在电容器C1和C2中的每一个当中。

图41是表示控制信号INx的电平从高电平切换为低电平时的CP电路400的状态的图。在图41中，为了方便起见，使用虚线箭头来说明相关电路元件的状态。

控制信号INx从高电平切换到低电平使得晶体管411从关断切换到导通并且晶体管412从导通切换到关断。响应于该切换，电压Va从电压V1向电压V2上升。

随着电压Va从电压V1向电压V2上升，经由电容器C1，线LN2上的电压Vc也上升。紧接在控制信号INx由高电平切换为低电平之前，Vc＝V2；因此，线LN2上的电压Vc从电压V2开始上升到高于电压V2。当电压Vc变得等于或高于电压V2加上晶体管421的栅极阈值电压时，晶体管421导通。

在电压Vc从电压V2上升的过程中，晶体管413的源极电位上升到电压V2(晶体管413的栅极电位)加上栅极阈值电压之上，并且晶体管413导通。另一方面，在电压Va从电压V1向电压V2上升的过程中，晶体管414关断。然后，反相电路INV1的输出电压Vb变得等于电压Vc，因此，在晶体管431的栅极电位和源极电位相等的情况下，晶体管431关断。

此外，在线LN1上的电压Va从电压V1向电压V2上升的过程中，晶体管422关断，线LN1与LN3之间的路径上的导通被切断。在晶体管421导通且晶体管422关断之后，与线LN2上的电压Vc上升相配合，线LN3上的电压Vd也上升。

晶体管421的导通导致晶体管416的栅源电压向0V下降，因此晶体管416关断。另一方面，当电压Vd上升且输出电压Vout上升时，晶体管415导通，因此作为反相电路INV2的输出电压的电压Ve变得等于输出电压Vout。然后，在晶体管432的栅极电位和源极电位相等的情况下，晶体管432关断。

图42示出了在输出电压Vout稳定之后(假设输出线LNout中没有电荷的放电)在控制信号INx的低电平时段中观察到的CP电路400的状态。在图42的状态下，Va＝V2。此外，如参照图40所述，在控制信号INx的高电平时段，以线LN1为低电位侧时与差分电压(V2﹣V1)相对应的电荷被积蓄在电容器C1中，并且以线LN3为低电位侧时与差分电压(V2﹣V1)相对应的电荷被积蓄在电容器C2中。这些积蓄的电荷在控制信号INx的低电平时段被保留。因此，在图42的状态下，Vout＝2(V2-V1)+V2。即，在图42的状态下，输出电压Vout比电压V2高两倍差分电压(V2﹣V1)。但值得注意的是，Vout＝2(V2-V1)+V2表示理想状态，并且由于各种因素，输出电压Vout的实际最大电压预计会略低于Vout＝2(V2-V1)+V2。

图43是概略表示CP电路400的操作的时序图。图43从上向下依次示出控制信号INx、电压Vc、电压Va、电压Vb、输出电压Vout、电压Vd和电压Ve。值得注意的是，在图43中，电压Vb和Ve的波形被示出为数字波形。如果反相电路INV1的输出电压Vb处于低电平，则电压Vb的电位等于电压Va的电位，并且如果反相电路INV1的输出电压Vb处于高电平，则电压Vb的电位等于电压Vc的电位。如果反相电路INV2的输出电压Ve处于低电平，则电压Ve的电位等于电压Vd的电位，并且如果反相电路INV2的输出电压Ve处于高电平，则电压Ve的电位等于输出电压Vout的电位。

由控制信号INx中出现的下降沿触发，电压Va从电压V1开始上升，并且电压Vc从电压V2开始上升。随着电压Vc上升，当反相电路INV1的输出电压Vb从低电平切换为高电平时，晶体管431关断；在晶体管431关断的基本相同时刻，晶体管421导通。当晶体管421导通时，经由晶体管421的沟道的电阻分量从线LN2向线LN3提供电荷，使得在取决于电阻分量的时间常数的情况下，电压Vd和输出电压Vout逐渐上升。

在电压Va和Vc结束上升的时刻附近，反相电路INV2的输出电压Ve从低电平切换到高电平。此后，电压Vd和Vout也继续上升一段时间，直到线LN2和LN3之间的电位差变得相等。

现在将给出根据本实施方式的CP电路400特有的特征的补充描述。

在CP电路400中，晶体管421用作设置在线LN2和LN3之间的第一开关元件。晶体管421是根据线LN2上的电压Vc和电压V2之间的电压差来导通和关断的开关元件，并且响应于线LN1上的电压Va从电压V1上升到电压V2而导通(见图41)。

通过根据本实施方式的CP电路400的结构，无需晶体管421专用的栅极信号即可切换CP电路400的状态，因此可以利用简单的结构(例如，以少量的元件)获得期望的升压电压。

晶体管421承担当在控制信号INx处于低电平的情况下执行电荷泵操作时通过从线LN2向线LN3供给电荷来升高输出电压Vout的功能。当控制信号INx的高电平时段对电容器C1和C2充电时，必须切断从线LN2到线LN3经过的电流，这是通过晶体管421来实现的。

在CP电路400中，晶体管422用作连接到线LN3的第二开关元件。在CP电路400中，晶体管422的漏极(第一电极)与线LN3连接，源极(第二电极)与线LN1连接。在CP电路400中，当控制信号INx处于高电平并且电压V1被供给到线LN1时，晶体管422导通(即，其漏极和源极之间导通)并且将在其源极(第二电极)接收到的电压V1供给到线LN3。在CP电路400中，当控制信号INx处于低电平并且电压V2被供给到线LN1时，晶体管422关断(即，其漏极和源极之间被切断)。

在CP电路400中设置的晶体管中，晶体管422之外的晶体管都不被供给高于差分电压(V2–V1)的电压。此外，通过源极连接到线LN1，晶体管422不被供给高于差分电压(V2–V1)的电压。因此，可以仅使用具有与差分电压(V2–V1)相对应的耐压的晶体管来构建CP电路400。因此，通过仅使用差分电压(V2–V1)附近的低耐压晶体管，可以产生高于耐压的输出电压Vout。为了论证，如果在晶体管422的源极和漏极之间施加对应于2(V2–V1)的电压，则需要使用能够耐受该电压的晶体管，并且这可能导致增加CP电路400的成本或尺寸或使其制造过程复杂化。

在CP电路400中，晶体管431用作设置在电源线LN_V2与线LN2之间的第一整流元件。反相电路INV1用作用于驱动第一整流元件(431)的反相电路(即，用于第一整流元件的反相电路)。反相电路INV1使用线LN2上的电压Vc作为正侧电源电压，并且使用线LN1上的电压Va作为负侧电源电压。根据一端的电源线LN_V2上的电压V2与另一端的线LN2上的电压Vc和线LN1上的电压Va之间的大小关系(即根据电压V2与Vc之间的大小关系和电压V2与Va的大小关系)，反相电路INV1将线LN1上的电压Va输出为电压Vb(参照图40)，或者将线LN2上的电压Vc输出为电压Vb(参照图41)。尽管反相电路INV1的输入电压固定在电压V2，但反相电路INV1的电源电压变化。然而，值得注意的是，在电压V2是启动电压VB的情况下，电压V2的具体值随着输出端电压VS的变化而变化。

利用该结构，在控制信号INx的高电平时段，线LN2上的电压Vc能够上升至电压V2的电平。即，对应于差分电压(V2–V1)的电荷可以积蓄在电容器C1中。如果第一整流元件为简单二极管，则在控制信号INx的高电平时段，线LN2上的电压Vc仅上升到差分电压(V2–Vf)，电荷泵操作期间得到的输出电压Vout比图37的结构中的低。符号Vf代表二极管的正向电压。

在CP电路400中，晶体管432用作设置在线LN2与输出线LNout之间的第二整流元件。反相电路INV2用作用于驱动第二整流元件(432)的反相电路(即，用于第二整流元件的反相电路)。反相电路INV2使用输出线LNout上的电压作为正侧电源电压，并且使用线LN3上的电压作为负侧电源电压。根据一端的线LN2上的电压Vc与另一端的输出线LNout上的电压Vout和线LN3上的电压Vd之间的大小关系(即根据电压Vc与Vout之间的大小关系以及电压Vc与Vd之间的大小关系)，反相电路INV2将线LN3上的电压Vd输出为电压Ve(参见图40)，或者将输出线LNout上的电压Vout输出为电压Ve(见图41)。反相电路INV2的输入电压(Vc)变化，并且反相电路INV2的电源电压也变化。

利用该结构，在控制信号INx的高电平时段中，输出线LNout上的电压Vout可以升高到电压V2的电平。即，对应于差分电压(V2–V1)的电荷可以积蓄在电容器C2中。如果第二整流元件为简单二极管，则在控制信号INx的高电平时段，输出线LNout上的电压Vout仅上升到差分电压(V2–Vf)，并且电荷泵操作期间得到的输出电压Vout比图37的结构中的低。

参照图44，对图38中的CP电路401与图6中的CP电路41之间的关系进行补充说明。如上所述，图38所示的CP电路401对应于用作图6中的CP电路41的CP电路400。从开关控制电路50(参见图6)供给到CP电路401的控制信号INx是控制信号IN1。高电平控制信号IN1具有值“0”并且低电平控制信号IN1具有值“1”。CP电路401可以执行结合第一实施方式描述的第一电荷泵操作。

在CP电路401中，在控制信号INl的高电平时段，不执行第一电荷泵操作；在控制信号IN1的高电平时段，CP电路401中的电容器C1和C2被充电，从而将启动电压VB施加到电容器C1和C2的高电位侧。在CP电路401中，当控制信号IN1中出现下降沿时，执行第一电荷泵操作，并且高于启动电压VB的第一升压电压出现在线LNout上。第一升压电压对应于上面参考图7描述的电压(VB+V_UP1)，并且理想地V_UP1＝2(VB-VS)。

CP电路401中的输出线LNout连接到图6中的输出节点OUT1，并且CP电路401中的输出电压Vout作为栅极信号SW_G1供给到晶体管M1的栅极。因此，在控制信号IN1的高电平时段，晶体管M1的栅极与源极之间的电位差为零，晶体管M1关断。在控制信号IN1的低电平时段，电压V_UP1施加在晶体管M1的栅极和源极之间，晶体管M1导通。

参考图45，将给出图39中的CP电路402与图6中的CP电路42之间的关系的补充描述。如上所述，图39中所示的CP电路402对应于用作图6中的CP电路42的CP电路400。从开关控制电路50(参见图6)供给到CP电路402的控制信号INx是控制信号IN2。高电平控制信号IN2具有值“0”并且低电平控制信号IN2具有值“1”。CP电路402可以执行结合第一实施方式描述的第二电荷泵操作。

在CP电路402中，在控制信号IN2的高电平时段，不执行第二电荷泵操作；在控制信号IN2的高电平时段，CP电路402中的电容器C1和C2被充电，从而将控制电源电压VCC施加到电容器C1和C2的高电位侧。在CP电路402中，当控制信号IN2出现下降沿时，执行第二电荷泵操作，并且高于控制电源电压VCC的第二升压电压出现在输出线LNout上。第二升压电压对应于上面参考图8描述的电压(VCC+V_UP2)，并且理想地V_UP2＝2VCC。

CP电路402中的输出线LNout连接到图6中的输出节点OUT2，并且CP电路402中的输出电压Vout作为栅极信号SW_G2供给到晶体管M2的栅极。因此，在控制信号IN2的高电平时段，晶体管M2的栅极与源极之间的电位差为零，晶体管M2关断。在控制信号IN2的低电平时段，电压V_UP2施加在晶体管M2的栅极和源极之间，晶体管M2导通。

第四实施方式包括下面描述的实施例EX4_1至EX4_3。

[实施例EX4_1]

将描述实施例EX4_1。CP电路400可以变形为图46中的CP电路400’。CP电路400’是根据实施例EX4_1的CP电路。CP电路400’可以用作图6中的CP电路41，并且可以用作图6中的CP电路42。在这种情况下，前面结合第四实施方式描述的CP电路的附图标记400可以读作400’。

图37中的CP电路400可以进行如下所述的第一变形至第三变形，以获得图46中的CP电路400’。

第一变形包括将图37中的CP电路400中的晶体管422替换为晶体管422’。晶体管422’是N沟道MOSFET。在CP电路400’中，晶体管422’的漏极连接到线LN3，晶体管422’的源极连接到线LN_V1，并且晶体管422’的栅极被供给控制信号INx。

第二变形包括将图37中的CP电路400中的晶体管431替换为二极管431’。该替换导致图37中的CP电路400中的反相电路INV1从CP电路400’中被省略。在CP电路400’中，二极管431’的阳极连接到电源线LN_V2，并且二极管431’的阴极连接到线LN2。

第三变形包括将图37中的CP电路400中的晶体管432替换为二极管432’。该替换导致图37中的CP电路400中的反相电路INV2从CP电路400’中被省略。在CP电路400’中，二极管432'的阳极连接到电源线LN_V2，并且二极管432’的阴极连接到输出线LNout。

在CP电路400’中，晶体管422’在控制信号INx的高电平时段(即，在控制信号INx具有电压V2的电位的期间)导通，并且在控制信号INx的低电平时段(即，控制信号INx具有电压V1的电位的期间)关断。

晶体管422’在控制信号INx的高电平时段导通并且在控制信号INx的低电平时段关断，这与图37中的晶体管422类似(也参见图40和图42)。在CP电路400’中，晶体管422’的漏极(第一电极)连接到线LN3，源极(第二电极)连接到线LN_V1并接收电压V1。

在CP电路400’中，晶体管422’用作上述第二开关元件。与CP电路400中的晶体管422类似，CP电路400’中的晶体管422’操作如下：当控制信号INx为高电平且电压V1供给到线LN1时，其导通(即，在其漏极和源极之间导通)并将在其源极(第二电极)处接收到的电压V1供给到线LN3。类似于CP电路400中的晶体管422，CP电路400’中的晶体管422’操作如下：当控制信号INx处于低电平并且电压V2供给到线LN1时，其关断(即，它在漏极和源极之间被切断)。

如上所述，晶体管422’与图37中的晶体管422类似地操作，并且因此利用第一变形使得可以实现期望的电荷泵操作。然而，由于在控制信号INx的低电平时段，电压Vd上升至电压((V2-V1)+V2)(参见图42)，所以晶体管422’需要具有对应于电压(((V2-V1)+V2)-V1)的耐压，即差分电压(V2–V1)的两倍。例如，在差分电压(V2–V1)为18V(伏特)的情况下，图37中的晶体管422只需具有大约20V的耐压，而图46中的晶体管422’则必须具有约40V的耐压。因此，CP电路400优于CP电路400’。

在CP电路400’中，二极管431’用作设置在电源线LN_V2与线LN2之间的第一整流元件。与使用晶体管431(图37)作为第一整流元件的情况一样，在使用二极管431’作为第一整流元件的情况下，在控制信号INx的高电平时段中，电容器C1可以充电。然而，在使用二极管431’的情况下，在控制信号INx的高电平时段，线LN2上的电压Vc仅上升到电压(V2–Vf)，并且电荷泵操作期间获得的输出电压Vout比图37的结构中的低。因此，CP电路400优于CP电路400’。

在CP电路400’中，二极管432’用作设置在电源线LN_V2与输出线LNout之间的第二整流元件。与使用晶体管432(图37)作为第二整流元件的情况一样，在使用二极管432’作为第二整流元件的情况下，在控制信号INx的高电平时段中，电容器C2可以被充电。然而，在使用二极管432’的情况下，在控制信号INx的高电平时段，输出线LNout上的电压Vout仅上升到电压(V2–Vf)，并且在电荷泵操作期间获得的输出电压Vout比图37的结构中的低。因此，CP电路400优于CP电路400’。

[实施例EX4_2]

将描述实施例EX4_2。虽然实施例EX4_1涉及应用上述第一变形至第三变形全部的CP电路400’，但是图37中的CP电路400可以仅经历第一变形至第三变形中的任意一个或仅经历任意两个。

[实施例EX4_3]

结合第四实施方式描述的CP电路(400、400’)不仅可以应用于如图1所示结构的半导体装置1，而且可以应用于需要升高电压的任何装置。

<<第五实施方式>>

将描述本公开的第五实施方式。第五实施方式涉及开关控制电路50对差分电压(VB–VS)的控制。

图47示出了根据第五实施方式的开关控制电路50的一部分及其外围的一些电路。开关控制电路50包括反馈控制电路500作为用于监测和控制差分电压(VB–VS)的电路。反馈控制电路500包括反馈电压生成电路510、比较器520、增益调整电路530和逻辑电路540。

反馈电压生成电路510包括反馈电阻器511和512。反馈电压生成电路510由设置在启动电压线LN_VB与输出端子线LN_VS之间的反馈电阻器511和512的串联电路组成，并且生成对应于差分电压(VB–VS)的反馈电压Vfb。更具体地，反馈电阻器511的一端连接到启动电压线LN_VB，反馈电阻器511的另一端在节点513处连接到反馈电阻器512的一端，反馈电阻器512的另一端连接到输出端子线LN_VS。在反馈电阻器511和512连接在一起的节点513处出现反馈电压Vfb。如果反馈电阻器511和512的电阻值分别由符号“R511”和“R512”表示，则反馈电压Vfb为Vfb＝(VB-VS)×R512/(R511+R512)+VS。

比较器520具有非反相输入端子、反相输入端子和输出端子。比较器520的非反相输入端连接到节点513以接收反馈电压Vfb。比较器520的反相输入端被供给预定基准电压Vref。比较器520将反馈电压Vfb与基准电压Vref进行比较，以生成指示反馈电压Vfb与基准电压Vref的比较结果的信号Sig_5a，并从其输出端子输出信号Sig_5a。比较器520通过使用启动电压VB作为正侧电源电压和输出端电压VS作为负侧电源电压来操作，并且通过使用启动电压VB和输出端电压VS来生成信号Sig_5a。因此，信号Sig_5a的电位等于或低于启动电压VB的电位但等于或高于输出端电压VS的电位。

基准电压Vref是基于上述阈值电压Vth_dff(参见图11)的电压。更具体地，基准电压Vref是比输出端电压VS高出预定电压V_JJ的电压。即，Vref＝VS+V_JJ。设置反馈电阻器511和512之间的电阻值比，使得当差分电压(VB–VS)等于阈值电压Vth_dff时，反馈电压Vfb等于基准电压Vref。因此，V_JJ＝Vth_dff×R512/(R511+R512)。如上所述，阈值电压Vth_dff可以具有等于或接近控制电源电压VCC的电压值(这里为18V)。

比较器520可以是具有迟滞的比较器。

增益调整电路530包括电阻器531和晶体管532至534。晶体管532和534是N沟道MOSFET，并且晶体管533是P沟道MOSFET。电阻器531的一端连接到启动电压线LN_VB。电阻器531的另一端连接到晶体管532的漏极以及晶体管533和534的栅极。晶体管532的源极连接到输出端子线LN_VS。晶体管532的栅极连接到比较器520的输出端子。因此，晶体管532的栅极被供给信号Sig_5a。

晶体管533的源极连接到启动电压线LN_VB。晶体管534的源极连接到输出端子线LN_VS。晶体管533和534的漏极连接在一起。出现在晶体管532的漏极处的信号将被称为信号Sig_5b。出现在晶体管533和534的漏极处的信号将被称为信号Sig_5c。晶体管533和534构成反相电路。晶体管533和534具有将信号Sig_5b的反转信号作为信号Sig_5c进行输出的功能。

逻辑电路540接收信号Sig_5c。基于信号Sig_5c，逻辑电路540生成用于控制开关电路30的状态的控制信号Sig_5d，并将生成的控制信号Sig_5d供给到开关驱动器40。逻辑电路540通过使用启动电压VB作为正侧电源电压和输出端电压VS作为负侧电源电压来进行操作，并且利用启动电压VB和输出端电压VS生成控制信号Sig_5d。因此，控制信号Sig_5d的电位等于或低于启动电压VB的电位但等于或高于输出端电压VS的电位。

开关电路30设置在控制电源线LN_VCC和启动电压线LN_VB之间(换言之，在控制电源端子TM14和启动端子TM12之间)。开关电路30可以是允许或禁止控制电源线LN_VCC和启动电压线LN_VB之间电流通过的任何电路(换言之，允许或禁止控制电源端子TM14和启动端子TM12之间电流通过的任何电路)。

尽管第一实施方式(参见图6等)涉及开关电路30由N沟道MOSFET构成的示例，但是开关电路30也可以由P沟道MOSFET构成。开关电路30可以由不属于MOSFET的任何类型的开关元件构成。

从控制电源线LN_VCC经由开关电路30流向启动电压线LN_VB的电流对应于自举电容器CB的充电电流。自举电容器CB的充电电流使差分电压(VB–VS)增大。

从启动电压线LN_VB经由开关电路30流向控制电源线LN_VCC的电流对应于自举电容器CB的放电电流。而且，从启动电压线LN_VB流向任何其他线(例如，输出端子线LN_VS或接地线LN_GND)而不经过开关电路30的电流对应于自举电容器CB的放电电流(参见图18等)。自举电容器CB的放电电流使差分电压(VB–VS)降低。

反馈电压生成电路510、比较器520、增益调整电路530、逻辑电路540、开关驱动器40和开关电路30构成关于启动电压VB的反馈环路。使用该反馈环路，反馈控制电路500经由开关驱动器40控制开关电路30的状态，以稳定差分电压(VB–VS)。同时，通过开关电路30的控制，反馈控制电路500经由开关电路30控制自举电容器CB的充电，从而稳定差分电压(VB–VS)。

稳定差分电压(VB–VS)意味着使差分电压(VB–VS)保持等于或低于上述阈值电压Vth_dff，在阈值电压Vth_dff附近(参见图11)。这对应于使差分电压(VB–VS)稳定在阈值电压Vth_dff。值得注意的是，瞬态响应可能会使差分电压(VB–VS)在很短的时间内超过阈值电压Vth_dff。

为了使差分电压(VB–VS)稳定在阈值电压Vth_dff，比较器520操作如下。如果反馈电压Vfb高于基准电压Vref，则比较器520向晶体管532的栅极供应电荷(正电荷)以升高信号Sig_5a的电位。相比之下，如果反馈电压Vfb低于基准电压Vref，则比较器520从晶体管532的栅极汲取电荷(正电荷)以降低信号Sig_5a的电位。随着绝对值|Vfb-Vref|增加，在比较器520的输出端与晶体管532的栅极之间流过的电流增加。然而，值得注意的是，信号Sig_5a的电位的上限是启动电压VB的电位，并且信号Sig_5a的电位的下限是输出端电压VS的电位。

信号Sig_5a的电位的上升带来信号Sig_5b的电位的下降，并且信号Sig_5b的电位的下降带来信号Sig_5c的电位的上升。与之相比，信号Sig_5a的电位的下降带来信号Sig_5b的电位的上升，并且信号Sig_5b的电位的上升带来信号Sig_5c的电位的下降。

逻辑电路540经由开关驱动器40控制开关电路30的状态，使得随着信号Sig_5c的电位升高，自举电容器CB的充电电流减小，并且随着信号Sig_5c的电位降低，自举电容器CB的充电电流增大(其生成并输出控制信号Sig_5d以实现这样的控制)。这样，差分电压(VB–VS)可以稳定在阈值电压Vth_dff。

即，电容器CB的充电电压变得适当，并且这使得可以安全且正确地驱动输出晶体管MH。

更具体地，反馈控制电路500还考虑高电压检测信号Sig_p1和负电压检测信号Sig_n1来控制开关电路30的状态。

具体地，如果Sig_p1＝1，即，如果高电压检测信号Sig_p1的值为“1”，则无论反馈电压Vfb如何(因此无论信号Sig_5a、Sig_5b和Sig_5c如何)，反馈控制电路500(逻辑电路540)控制开关电路30，使得线LN_VCC与LN_VB之间的路径被切断。即，如果Sig_p1＝1，则无论反馈电压Vfb如何(因此无论信号Sig_5a、Sig_5b和Sig_5c如何)，反馈控制电路500(逻辑电路540)控制开关电路30切断从启动电压线LN_VB流向控制电源线LN_VCC的电流(即，电容器CB的充电电流)。

如果(Sig_n1，Sig_p1)＝(0,0)，即，如果检测信号Sig_n1和Sig_p1的值都是“0”，无论反馈电压Vfb如何(因此无论信号Sig_5a、Sig_5b、Sig_5c如何)，反馈控制电路500(逻辑电路540)可以控制开关电路30，使得线LN_VCC与LN_VB之间的路径导通。即，如果(Sig_n1，Sig_p1)＝(0,0)，则无论反馈电压Vfb如何(因此无论信号Sig_5a、Sig_5b和Sig_5c如何)，反馈控制电路500(逻辑电路540)都可以控制开关电路30以允许电流在线LN_VCC和LN_VB之间流过。

如果Sig_n1＝1，即如果负电压检测信号Sig_n1的值为“1”，则反馈控制电路500(逻辑电路540)根据反馈电压Vfb控制开关电路30的状态。如果Sig_n1＝1，则反馈控制电路500(逻辑电路540)经由开关驱动器40控制开关电路30的状态，使得随着信号Sig_5c的电位升高，自举电容器CB的充电电流减小，并且，随着信号Sig_5c的电位降低，自举电容器CB的充电电流增大(其生成并输出控制信号Sig_5d以实现这样的控制)。

更具体地，例如，在Sig_nl＝1的时段中，如果由于Vfb<Vref，信号Sig_5c的电位基本上等于输出端电压VS，则逻辑电路540控制开关电路30，使得线LN_VCC和LN_VB之间的路径导通。因此，自举电容器CB的充电电流从控制电源线LN_VCC流向启动电压线LN_VB。

相反，在Sig_n1＝1的时段中，如果由于Vfb>Vref，信号Sig_5c的电位基本上等于启动电压VB，则逻辑电路540控制开关电路30使得线LN_VCC和线LN_VB之间的路径被切断。这切断了从控制电源线LN_VCC流向启动电压线LN_VB的电流(即，自举电容器CB的充电电流)。

增益调整电路530可以调整上述反馈环路的增益。具体地，调整电阻器531的电阻值允许调整反馈环路的增益。增大电阻器531的电阻值使反馈环路的增益增大，减小电阻器531的电阻值使反馈环路的增益减小。通过调整反馈环路的增益，可以获得关于差分电压(VB–VS)的反馈控制的期望响应特性，该差分电压(VB–VS)对应于自举电容器CB的充电电压。

第五实施方式包括如下所述的实施例EX5_1。

[实施例EX5_1]

将描述实施例EX5_1。图48是结合实施例EX5_1的开关控制电路50的一部分及其外围电路的电路图。图48所示的反馈控制电路500与图47所示的相同。

在实施例EX5_1中，假设如结合第一实施方式所描述的，开关电路30构成为开关元件M1和M2的串联电路，并且相应地开关驱动器40包括电荷泵电路41(见图6)。在实施例EX5_1中，从逻辑电路540输出的控制信号Sig_5d对应于控制信号IN1，并且对应于控制信号IN1的栅极信号SW_G1从电荷泵电路41供给到晶体管M1的栅极。晶体管M2的控制方式与先前结合第一实施方式等描述的方式类似。以下描述集中于晶体管M1的控制。

图48中的反馈电压生成电路510、比较器520和增益调整电路530被理解为构成图6中的差分电压检测电路53。在这种情况下，信号Sig_5c对应于差分电压检测信号Sig_dff。这里(参见图49)，如果信号Sig_5c的电位高于电压(VB-Vg1)的电位，则信号Sig_5c被分类为高电平并且具有值“1”，并且如果当信号Sig_5c低于电压(VS+Vg2)的电位，则信号Sig_5c被分类为低电平并且具有值“0”。这里，Vg1>0，Vg2>0，并且Vg1+Vg2≤Vth_dff。

如果Sig_p1＝1，即，如果高电压检测信号Sig_p1的值为“1”，则无论反馈电压Vfb如何(因此无论信号Sig_5a、Sig_5b和Sig_5c如何)，开关控制电路50(逻辑电路540)将控制信号Sig_5d(IN1)保持在高电平，以暂停CP电路41的第一电荷泵操作，从而保持晶体管M1关断。此外，如果Sig_p2＝1，则开关控制电路50将控制信号IN2(图48中未示出)保持在高电平，以暂停CP电路42(图48中未示出)的第二电荷泵操作，并且从而使晶体管M2保持关断(参见图12和图14)。因此，如果Sig_p1＝1(即，如果输出端电压VS高于正阈值电压Vth_p)，则从启动电压线LN_VB流向控制电源线LN_VCC的电流(即，自举电容器CB的放电电流)被抑制并被切断。

如果(Sig_n1，Sig_p1)＝(0，0)，即，如果检测信号Sig_n1和Sig_p1的值都是“0”，则开关控制电路50(逻辑电路540)保持控制信号Sig_5d(IN1)为低电平，使CP电路41进行第一电荷泵操作，从而保持晶体管M1导通。在低侧导通时段P_LON，(Sig_n1,Sig_p1)＝(0,0)(除了紧接在从双关断时段P_DD1转变到低侧导通时段P_LON之后)。此外，如果(Sig_n1，Sig_p1)＝(0，0)，则开关控制电路50将控制信号IN2(图48中未示出)保持在低电平，以使CP电路42(图48中未示出)执行第二电荷泵操作，从而保持晶体管M2导通(参见图12和图14)。因此，如果(Sig_n1，Sig_p1)＝(0，0)，则允许电流在线LN_VCC和LN_VB之间流过，并且预期低电流从控制电源线LN_VCC流到启动电压线LN_VB。

如果Sig_n1＝1，即，如果负电压检测信号Sig_n1的值为“1”，则开关控制电路50(逻辑电路540)根据差分电压(VB–VS)使晶体管M1在导通与关断之间进行切换，从而稳定差分电压(VB–VS)。

具体地，在Sig_nl＝1的时段中，如果由于Vfb<Vref而信号Sig_5c处于低电平，则逻辑电路540将控制信号Sig_5d(IN1)保持在低电平以使CP电路41执行第一电荷泵操作，从而保持晶体管M1导通。这允许电容器CB的充电电流从控制电源线LN_VCC流向启动电压线LN_VB。

在Sig_n1＝1的时段中，如果由于Vfb>Vref而信号Sig_5c处于高电平，则逻辑电路540将控制信号Sig_5d(IN1)保持在高电平以暂停CP电路41的第一电荷泵操作，从而保持晶体管M1关断。这抑制了电容器CB的过充电。

在Sig_n1＝1的时段中，期望Sig_n2＝1。晶体管M2如何控制，包括在Sig_n2＝1的时段如何控制，如前文结合其他实施方式所述。

提高上述反馈环路的增益，即增大电阻器531的电阻值，导致信号Sig_5c相对于反馈电压Vfb的单位变化的变化增大，最终导致提高反馈控制对于反馈电压Vfb的变化的灵敏度。相比之下，降低上述反馈环路的增益，即减小电阻器531的电阻值，导致信号Sig_5c相对于反馈电压Vfb的单位变化的变化降低，最终导致降低反馈控制对于反馈电压Vfb的变化的灵敏度。

图50示出了当反馈环路的增益等于增益G1时观察到的输出端电压VS和差分电压(VB–VS)之间的关系的示例，图51示出了当反馈环路的增益等于增益G2时观察到输出端电压VS和差分电压(VB–VS)之间的关系。这里，G1>G2。

当(VB-VS)<Vth_dff时，增大反馈环路的增益给予信号Sig_5c足够低的电位，并且信号Sig_5c的足够低的电位给予控制信号IN1足够低的电位。这给予栅极信号SW_G1足够高的电位，允许晶体管M1以低导通电阻导通。

虽然取决于反馈环路的响应速度和比较器520的迟滞特性，但也可以获得如下的操作特性：当反馈环路的增益等于增益G1时，如图50所示，差分电压(VB–VS)充分超过阈值电压Vth_dff之后，输出端电压VS变化的一个周期以上，在Sig_n1＝1的时段，电容器CB不被充电；此后，在Sig_n1＝1的时段，电容器CB重新开始被充电。这种操作特性适合于例如优先充分提高差分电压(VB–VS)以尽可能低的导通电阻驱动输出晶体管MH的情况。

将反馈环路的增益从增益G1降低到增益G2导致信号Sig_5b和Sig_5c相对于反馈电压Vfb变化的变化更小。因此，当反馈环路的增益等于增益G2时，随着反馈电压Vfb在基准电压Vref上的升降，信号Sig_5c可以保持在中间电位。中间电位是指介于高电位与低电位之间、不分类为高电位或低电位的电位。

在Sig_n1＝1的时段，如果信号Sig_5c具有中间电位，则控制信号IN1没有下降到低电平，也具有中间电位(例如，启动电压VB和输出端电压VS的平均电位)；因此，晶体管M1以较高的导通电阻导通。因此，在Sig_n1＝1的时段，电容器CB的充电电流相应地较低，这提供了自举电容器CB在输出端电压VS的每个变化周期中被一点点充电的操作特性(对应于图51)。这种操作特性适合于例如优先使差分电压(VB–VS)的变化宽度最小化的情况(输出晶体管MH的耐压仅容许较小的余量)。

<<变形等>>

以下是对可应用于上述实施方式的应用示例、变形例等的描述。

虽然以上描述涉及在半导体装置1中从MPU 2接收驱动控制信号HIN和LIN的结构(参见图1)，但是驱动控制信号HIN和LIN可以是在半导体装置1内生成的信号。

控制电源电压VCC可以是基于从外部供给到半导体装置1的电源电压(即，除了控制电源电压VCC之外的电源电压，例如，电源电压VP或任何其他未示出的电源电压)在半导体装置1内生成的电压。在这种情况下，图1所示的控制电源端子TM14可以是设置在半导体装置1内的内部端子，而不是外部端子。

半导体装置1可以用于驱动三相电动机。在这种情况下，可以将三相电动机中的三相线圈作为三相负载LD连接到半导体装置1，并且半导体装置1可以设置有与用于驱动三相负载LD的三相所对应的电路。

对于任何信号或电压，除非与本文公开的内容不一致，否则其高电平和低电平的关系可以颠倒。

实施方式中提出的任何FET(场效应晶体管)的沟道类型仅是示例性的：除非与本文公开的内容不一致，任何FET的沟道类型可以在P沟道类型和N沟道类型之间改变。

除非不兼容，否则上述任何晶体管可以是任何类型的晶体管。例如，除非不兼容，否则上述作为MOSFET的任何晶体管都可以用结型FET、IGBT(绝缘栅双极晶体管)或双极晶体管来替代。任何晶体管都具有第一电极、第二电极和控制电极。在FET中，第一电极和第二电极中的一个是漏极，另一个是源极，控制电极是栅极。在IGBT中，第一电极和第二电极中的一个是集电极，另一个是发射极，控制电极是栅极。在不属于IGBT的双极晶体管中，第一电极和第二电极中的一个是集电极，另一个是发射极，控制电极是基极。

本公开的实施方式允许在所附权利要求中记载的技术思想的范围内进行必要的任何变形。上述实施方式仅是实施本公开的示例，并且用于描述本文公开的内容及其组成部分的任何术语的含义并不限于结合实施方式提及的内容。上述描述中提到的具体值仅是示例性的，当然可以变更为不同的值。

下面是关于本公开的附记，上面已经通过实施方式描述了本公开的具体实施示例。

<<附记1>>

根据本公开的第一方面，一种半导体装置(第一实施方式；参见图1和图6)包括：第一输出晶体管(MH)；第二输出晶体管(ML)，该第二输出晶体管(ML)在第一输出晶体管的低电位侧与第一输出晶体管串联连接；第一端子(TM11)，该第一端子(TM11)连接到第一输出晶体管和第二输出晶体管之间的连接节点；第二端子(TM12)，该第二端子(TM12)构成为经由自举电容器(CB)连接到第一端子；第一驱动器(10)，该第一驱动器(10)构成为基于第一端子和第二端子之间的电压来驱动第一输出晶体管；第二驱动器(20)，该第二驱动器(20)构成为驱动第二输出晶体管；第一开关元件(M1)，该第一开关元件(M1)由源极连接到第二端子的N沟道MOSFET构成；第二开关元件(M2)，该第二开关元件(M2)由源极被供给预定的控制电源电压(VCC)并且漏极连接到第一开关元件的漏极的N沟道MOSFET构成；以及，开关控制电路(50)，该开关控制电路(50)构成为根据第一端子处的电压(VS)来接通或关断第一开关元件和第二开关元件。(以下称为结构W_A1。)

因此可以适当地控制自举电容器的充电电压。具体地，例如，如果自举电容过充电，则可能会超过第一输出晶体管的耐压；上述结构能够抑制自举电容器的过充电，因此允许安全且适当地驱动第一输出晶体管。

在上述结构W_A1的半导体装置中(参见图11和图12)，当第一端子处的电压(VS)具有负极性时，开关控制电路可以根据第一端子与第二端子之间相对于第一端子处的电位的差分电压(VB–VS)，使第一开关元件在导通与关断之间进行切换。(以下称为结构W_A2。)

当第一端子处的电压(VS)具有负极性时，可以向自举电容器提供高充电电流。然而，如果在第一端子处的电压(VS)具有负极性的时段中持续地向自举电容器提供充电电流，则自举电容器可能被过度充电。通过根据上述差分电压来切换第一开关元件的导通和关断，能够抑制自举电容器的过充电。

在上述结构W_A2的半导体装置中(参见图11和图12)，当第一端子处的电压(VS)具有负极性时，开关控制电路可以在差分电压低于预定电压(Vth_dff)的情况下保持第一开关元件导通，并且在差分电压高于预定电压的情况下保持第一开关元件关断。(以下称为结构W_A3。)

因此可以抑制自举电容器的充电超过预定电压。即，能够抑制自举电容器的过充电。

在上述结构W_A1至W_A3中任一个的半导体装置中(参见图12)，开关控制电路可以在第一端子处的电压(VS)高于正阈值电压的情况下保持第二开关元件关断。(以下称为结构W_A4。)

因此，能够抑制自举电容器经由第一开关元件和第二开关元件的放电。

在上述结构W_A1至W_A4中的任一个的半导体装置中(参见图12)，如果第一输出晶体管关断并且第二输出晶体管导通，则开关控制电路可以保持第一开关元件和第二开关元件导通。(以下称为结构W_A5。)

然后，可以在第一输出晶体管关断且第二输出晶体管导通的时段中向自举电容器供应必要的电流。在第一输出晶体管关断且第二输出晶体管导通的时段，流经自举电容器的电流相对较低。因此，在此时段不存在自举电容器被电流过度充电的风险。

上述结构W_A1至W_A5中任一个的半导体装置(参见图6)还可以包括：第一电荷泵电路(41)，该第一电荷泵电路(41)具有第一输出节点(OUT1)，并且能够通过基于第二端子相对于第一端子处的电位的电压执行第一电荷泵操作，在第一输出节点处生成高于第二端子处的电压的第一升压电压；第二电荷泵电路(42)，该第二电荷泵电路(42)具有第二输出节点(OUT2)，并且能够通过基于相对于接地电位的控制电源电压执行第二电荷泵操作，在第二输出节点处生成高于控制电源电压的第二升压电压。第一输出节点可以连接到第一开关元件的栅极。第二输出节点可以连接到第二开关元件的栅极。开关控制电路可以通过使第一电荷泵电路执行第一电荷泵操作来接通第一开关元件，并通过使第二电荷泵电路执行第二电荷泵操作来接通第二开关元件。(以下称为结构W_A6。)

因此可以适当地驱动第一开关元件和第二开关元件。

在上述结构W_A1至W_A6中的任一个的半导体装置中，第二输出晶体管可以设置在第一端子与处于接地电位的基准导电部之间。(以下称为结构W_A7。)

<<附记2>>

根据本公开的第二方面，一种半导体装置(第二实施方式；参见图14至图18)包括：第一线(LN_VS),该第一线(LN_VS)构成为被供给极性变化的目标电压(VS)；第二线(LN_VB)，该第二线(LN_VB)构成为经由电容器(CB；参见图1)连接到第一线；接地线(LN_GND)，该接地线(LN_GND)构成为被供给接地电位；控制电源线(LN_VCC)，该控制电源线(LN_VCC)构成为被供给正控制电源电压(VCC)；以及，负电压检测电路(51)，该负电压检测电路(51)连接到第一线、第二线、接地线和控制电源线，并构成为检测目标电压的极性是否为负。负电压检测电路包括第二线和接地线之间的电流路径(CP_ngnd)，并且与目标电压的极性相对应的方向上的电流流过该电流路径。负电压检测电路构成为基于该电流路径中的电流的方向，输出相对于第一线上的电位的第一检测信号(Sig_n1)和相对于接地电位的第二检测信号(Sig_n2)作为指示检测结果的信号。(以下称为结构W_B1。)

在半导体装置中，通常需要检测给定的目标电压是否具有负极性，并且有时需要使用相对于多个电位的多个检测信号。可以通过首先生成相对于一个电位的第一检测信号，然后使用供给有第一检测信号的电平移位器生成相对于另一电位的第二检测信号来应对这种情况。然而，在目标电压以多种方式变化的情况下，难以构建从第一检测信号生成第二检测信号的电平移位器。利用结构W_B1的半导体装置，可以满足上述要求。

在上述结构W_B1的半导体装置中，负电压检测电路可以构成为同时输出第一检测信号和第二检测信号。(以下称为结构W_B2。)

虽然可以是一种状态仅需要第一检测信号而另一种状态仅需要第二检测信号的结构，但是也可以是需要第一检测信号和第二检测信号同时输出的结构。根据结构W_B2的半导体装置，能够满足同时输出第一检测信号和第二检测信号的要求。

在上述结构W_B1或W_B2(参见图16)的半导体装置中，负电压检测电路可以包括：作为上述电流路径的基准电流路径(CP_ngnd)；设置在第二线和第一线之间的另一电流路径(CP_nvs)；电流镜电路(210)，由插入上述另一电流路径的第一电流镜晶体管(211)和插入上述基准电流路径的第二电流镜晶体管(212)组成；第一检测信号生成电路(220)，构成为基于上述另一电流路径中的电流生成第一检测信号(Sig_n1)；以及，第二检测信号生成电路(230)，该第二检测信号生成电路(230)构成为基于上述基准电流路径中的电流生成第二检测信号(Sig_n2)。(以下称为结构W_B3。)

因此，可以适当地生成第一检测信号和第二检测信号。

在上述结构W_B3的半导体装置中，可以将比第一线上的电位高的电位施加到第二线上。在该半导体装置中，可以发生从目标电压是正电压的第一时段(对应于图19中的状态ST_n1)，经过目标电压从正电压向负电压下降的第二时段(对应于图19中的状态ST_n2a和图20中的状态ST_n2b)，到目标电压是负电压的第三时段(对应于图20中的状态ST_n3)的转变。在第一时段中，电流可以流过上述基准电流路径从第二线流向接地线，使得第二检测信号生成电路生成具有第一值的第二检测信号(在图19的示例中，对应于低电平信号Sig_n2)，并且此外电流可以流过上述另一电流路径从第二线流向第一线，使得第一检测信号生成电路生成具有第一值的第一检测信号(在图19的示例中，对应于低电平信号Sig_n1)。在第三时段中，电流可以流过上述基准电流路径从接地线流向第二线，使得第二检测信号生成电路生成具有第二值的第二检测信号(在图20的示例中，对应于高电平信号Sig_n2)，此外，在上述另一电流路径中，第一电流镜晶体管关断，使得第一检测信号生成电路生成具有第二值的第一检测信号(在图20的示例中，对应于高电平信号Sig_n1)。在第二时段中，第一检测信号和第二检测信号的值可以各自从第一值(例如，对应于低电平)切换到第二值(例如，对应于高电平)。(以下称为结构W_B4。)

因此，可以适当地生成第一检测信号和第二检测信号。

在上述结构W_B4的半导体装置中，第一检测信号生成电路可以包括：与第一电流镜晶体管(211)串联设置在上述另一电流路径中并且插入在预定的第一节点(n1_pre)与第一线之间的第一电阻器单元(221和222)；以及，第一二值化电路(224和225)，第一二值化电路(224和225)构成为通过将第一节点处的电压相对于第一线上的电位二值化来生成第一检测信号(Sig_n1)。第二检测信号生成电路可以包括：第二电阻器单元(232)，该第二电阻器单元(232)与第二电流镜晶体管(212)串联设置在上述基准电流路径中，并且插入在预定的第二节点(n2_pre)与大地之间；以及，第二二值化电路(233和234)，该第二二值化电路(233和234)构成为通过将第二节点处的电压相对于接地线上的电位二值化来生成第二检测信号(Sig_n2)。(以下称为结构W_B5。)

因此可以适当地生成第一检测信号和第二检测信号。

在上述结构W_B5的半导体装置中，第一检测信号生成电路可以包括用于调整第一节点和第一线之间的电阻值的调整电路(223)，并且可以构成为根据目标电压是否高于正阈值电压来改变第一节点和第一线之间的电阻值。(以下称为结构W_B6。)

然后，在目标电压的极性不为负的时段中，即使目标电压相对较高(对应于状态ST_n1)或相对较低(对应于状态ST_n4)，也可以生成指示正确的检测结果的第一检测信号。还可以在基于目标电压的变化的瞬态响应期间改变第一节点和第一线之间的电阻值，从而减少检测的延迟。

在上述结构W_B6的半导体装置中，在该半导体装置中，可以发生从第一时段经过第二时段到第三时段、然后经过第四时段(对应于图21中的状态ST_n4)，到第五时段(对应于状态ST_n5)，然后返回到第一时段的转变，并且可以重复该序列。在第四时段中，目标电压可以是低于第一时段中的正电压并且高于第三时段中的负电压的特定电压(例如，0V)。第五时段可以是目标电压处于从特定电压向正电压升高的过程中的时段。响应于从第三时段到第四时段的转变，第一检测信号的值和第二检测信号的值可以各自从第二值(例如，对应于高电平)切换到第一值(例如，对应于低电平)。在第四时段和第五时段中，第一检测信号的值和第二检测信号的值可以各自保持等于第一值(例如，对应于低电平)。在第四时段中，电流可以流过上述基准电流路径从第二线流向接地线，使得第二检测信号生成电路生成具有第一值的第二检测信号(在图21的示例中，对应于低电平信号Sig_n2)，并且此外电流可以流过上述另一电流路径从第二线流向第一线，使得第一检测信号生成电路生成具有第一值的第一检测信号(在图21的示例中，对应于低电平信号Sig_n1)。流过上述基准电流路径的电流的幅值在第四时段中可以低于在第一时段中，并且流过上述另一电流路径的电流的幅值在第四时段中可以低于在第一时段中。在第一时段中，目标电压可以高于正阈值电压，并且在第四时段中，目标电压可以低于正阈值电压。使用调整电路，第一检测信号生成电路可以在第四时段中与在第一时段中相比增加第一节点和第一线之间的电阻值。(以下称为结构W_B7。)

然后，在目标电压的极性不为负的时段中，即使目标电压相对较高(对应于状态ST_n1)或相对较低(对应于状态ST_n4)，也可以生成指示正确的检测结果的第一检测信号。还可以在基于目标电压的变化的瞬态响应期间改变第一节点和第一线之间的电阻值，从而减少检测的延迟。

在上述结构W_B5至W_B7中任一个的半导体装置中，第一电流镜晶体管和第二电流镜晶体管可以是均是P沟道型的第一MOSFET(211)和第二MOSFET(212)，它们的源极在第二线上连接在一起，并且它们的栅极连接在一起。电阻器(251)可以设置在第一MOSFET和第二MOSFET的栅极和源极之间，并且第一MOSFET的漏极可以经由第一电阻器单元沿着上述另一电流路径连接到第一线。(以下称为结构W_B8。)

在上述结构W_B5至W_B7中任一个的半导体装置中，第一电流镜晶体管和第二电流镜晶体管可以是均为P沟道型的第一MOSFET(211)和第二MOSFET(212)，它们的源极在第二线上连接在一起，并且它们的栅极连接在一起。电阻器(251)可以设置在第一MOSFET和第二MOSFET的栅极和源极之间，并且第一MOSFET的漏极可以经由第一电阻器单元沿着上述另一电流路径连接到第一线。第二检测信号生成电路可以包括栅极被供给控制电源电压并且源极连接到第二节点的N沟道型第三MOSFET(231)。第二MOSFET的漏极可以沿着上述基准电流路径经由电阻器(240)连接到第三MOSFET的漏极。(以下称为结构W_B9。)

在上述结构W_B1至W_B9中任一个的半导体装置中，半导体装置可以包括：第一输出晶体管(MH)；第二输出晶体管(ML)，该第二输出晶体管(ML)在第一输出晶体管的低电位侧与第一输出晶体管串联连接。第一线(LN_VS)可以连接到第一输出晶体管和第二输出晶体管之间的连接节点。该半导体装置可以包括：第一驱动器(10)，该第一驱动器(10)构成为基于第一线和第二线之间的电压来驱动第一输出晶体管；第二驱动器(20)，该第二驱动器(20)构成为驱动第二输出晶体管；第一开关元件(M1)，由源极与第二线连接的N沟道MOSFET构成；第二开关元件(M2)，由源极被供给控制电源电压(VCC)并且漏极被连接到第一开关元件的漏极的N沟道MOSFET构成；开关控制电路(50)，该开关控制电路(50)构成为根据第一线上的电压(VS)来控制第一开关元件和第二开关元件的接通或关断。开关控制电路可以根据目标电压的极性是否为负以及目标电压是否高于正阈值电压来进行上述控制。(以下称为结构W_B10。)

<<附记3>>

根据本公开的第三方面，一种半导体装置(第三实施方式；参见图14和图26至图29)包括：第一线(LN_VS)，该第一线(LN_VS)构成为被供给变化的目标电压(VS)；第二线(LN_VB)，该第二线(LN_VB)构成为经由电容器(CB)连接到第一线；接地线(LN_GND)，该接地线(LN_GND)构成为被供给接地电位；控制电源线(LN_VCC)，该控制电源线(LN_VCC)构成为被供给正控制电源电压(VCC)；和高电压检测电路(52)，该高电压检测电路(52)连接到第一线、第二线、接地线和控制电源线，并构成为检测目标电压是否高于正阈值电压(Vth_p)。高电压检测电路包括第二线和接地线之间的电流路径(CP_pgnd)。电流路径中的电流大小以及是否存在电流取决于目标电压。高电压检测电路构成为基于电流路径中的电流，输出相对于第一线上的电位的第一检测信号(Sig_p1)和相对于接地电位第二检测信号(Sig_p2)作为指示检测结果的信号。(以下称为结构W_C1。)

在半导体装置中，通常需要检测给定的目标电压是否高于正阈值电压，并且有时需要使用相对于多个电位的多个检测信号。可以通过首先生成相对于一个电位的第一检测信号，然后使用被供给第一检测信号的电平移位器生成相对于另一电位的第二检测信号来应对这种情况。然而，在目标电压以多种方式变化的情况下，难以构建从第一检测信号生成第二检测信号的电平移位器。利用结构W_C1的半导体装置，可以满足上述要求。

在上述结构W_C1的半导体装置中，高电压检测电路可以构成为同时输出第一检测信号和第二检测信号。(以下称为结构W_C2。)

虽然可以是一种状态仅需要第一检测信号而另一种状态仅需要第二检测信号的结构，但是也可以是需要第一检测信号和第二检测信号的同时输出的结构。利用结构W_C2的半导体装置，可以满足同时输出第一检测信号和第二检测信号的要求。

在上述结构W_C1或W_C2(参见图27)的半导体装置中，高电压检测电路可以包括：作为上述电流路径的基准电流路径(CP_pgnd)；设置在第二线和第一线之间的另一电流路径(CP_pvs)；电流镜电路(310)，该电流镜电路(310)由插入上述另一电流路径的第一电流镜晶体管(311)和插入上述基准电流路径的第二电流镜晶体管(312)组成；第一检测信号生成电路(320)，构成为基于上述另一电流路径中的电流生成第一检测信号(Sig_p1)；第二检测信号生成电路(330)，构成为基于上述基准电流路径中的电流生成第二检测信号(Sig_p2)。(以下称为结构W_C3。)

因此可以适当地生成第一检测信号和第二检测信号。

在上述结构W_C3的半导体装置中，可以将比第一线上的电位高的电位施加到第二线上。在半导体装置中，可以发生从目标电压为低于正阈值电压的特定电压(例如0V)的第一时段(对应于图30中的状态ST_p1)，经过目标电压处于从特定电压增加的过程中的第二时段(图30中的状态ST_p2)，到目标电压高于正阈值电压的第三时段(对应于图31中的状态ST_p3)的转变。在第一时段中，可以将高于接地电位的电位施加到第二线。抑制第一时段中上述基准电流路径中的电流的出现的限流器(340)可以与第二电流镜晶体管串联地设置(参见图30中的状态ST_p1)。在第一时段中，限流器可以抑制上述基准电流路径中电流的出现，使得第二检测信号生成电路生成具有第一值的第二检测信号(在图30的示例中，对应于低电平信号Sig_p2)，此外，在上述另一条电流路径中，第一电流镜晶体管可以关断，使得第一检测信号生成电路生成具有第一值的第一检测信号(在图30的示例中，对应于低电平信号Sig_p1)。在第三时段中，电流可以流过上述基准电流路径从第二线流向接地线，使得第二检测信号生成电路生成具有第二值的第二检测信号(在图31的示例中，对应于为高电平信号Sig_p2)，并且此外电流可以流过上述另一电流路径从第二线流向第一线，使得第一检测信号生成电路生成具有第二值的第一检测信号(在图31的示例中，对应于高电平信号Sig_p1)。在第二时段中，第一检测信号的值和第二检测信号的值可以各自从第一值(例如，对应于低电平)切换到第二值(例如，对应于高电平)。(以下称为结构W_C4。)

因此可以适当地生成第一检测信号和第二检测信号。

在上述结构W_C4的半导体装置中，第一检测信号生成电路可以包括：第一电阻器单元(321和322)，该第一电阻器单元(321和322)与第一电流镜晶体管(311)串联设置在上述另一电流路径中并且插入在预定的第一节点(p1_pre)与第一线之间；第一二值化电路(324至327)，构成为通过将第一节点处的电压相对于第一线上的电位二值化来生成第一检测信号(Sig_p1)。第二检测信号生成电路可以包括：第二电阻器单元(332)，该第二电阻器单元(332)与上述基准电流路径中的第二电流镜晶体管(312)串联设置，并且插入在预定的第二节点(p2_pre)与接地线之间；以及，第二二值化电路(333、334、337和338)，构成为通过将第二节点处的电压相对于接地线上的电位二值化来生成第二检测信号(Sig_p2)。(以下称为结构W_C5。)

因此可以适当地生成第一检测信号和第二检测信号。

在上述结构W_C5的半导体装置中，第一检测信号生成电路可以包括用于调整第一节点和第一线之间的电阻值的调整电路(323)，并且可以根据目标电压是否具有负极性来改变第一节点和第一线之间的电阻值。(以下称为结构W_C6。)

然后，可以在基于目标电压的变化的瞬态响应期间改变第一节点和第一线之间的电阻值，从而减少检测的延迟。

在上述结构W_C6的半导体装置中，在半导体装置中，可以发生从第一时段、经过第二时段、到第三时段、然后经过第四时段(对应于图31中的状态ST_p4a和图32中的状态ST_p4b)，到第五时段(对应于图32中的状态ST_p5)，然后返回到第一时段的转变，并且可以重复该序列。第四时段可以是目标电压处于从高于正阈值电压向负电压下降的过程中的时段。在第五时段中，目标电压可以是负电压。在第四时段中，第一检测信号的值和第二检测信号的值可以各自从第二值(例如，对应于高电平)切换到第一值(例如，对应于低电平)。在第五时段中，第一检测信号的值和第二检测信号的值可以各自保持等于第一值(例如，对应于低电平)。当目标电压具有负极性时，第一电流镜晶体管可以关断。使用调整电路，与目标电压具有正极性时相比，当目标电压具有负极性时，第一检测信号生成电路可以减小第一节点和第一线之间的电阻值。(以下称为结构W_C7。)

然后，可以在基于目标电压的变化的瞬态响应期间改变第一节点和第一线之间的电阻值，从而减少检测的延迟。

在上述结构W_C5至W_C7中任一个的半导体装置中，第一电流镜晶体管和第二电流镜晶体管可以是源极在第二线上连接在一起并且栅极连接在一起的均为P沟道型的第一MOSFET(311)和第二MOSFET(312)。电阻器(351)可以设置在第一MOSFET和第二MOSFET的栅极和源极之间，并且第一MOSFET的漏极可以经由第一电阻器单元沿着上述另一电流路径连接到第一线。(以下称为结构W_C8。)

在上述结构W_C5至W_C7中任一个的半导体装置中，第一电流镜晶体管和第二电流镜晶体管可以是源极在第二线上连接在一起并且栅极连接在一起的均为P沟道型的第一MOSFET(311)和第二MOSFET(312)。电阻器(351)可以设置在第一MOSFET和第二MOSFET的栅极和源极之间，并且第一MOSFET的漏极可以经由第一电阻器单元沿着上述另一电流路径连接到第一线。第二检测信号生成电路可以包括栅极被供给控制电源电压并且源极连接到第二节点的N沟道型的第三MOSFET(331)。第二MOSFET的漏极可以经由限流器(340)沿着上述基准电流路径连接到第三MOSFET的漏极。(以下称为结构W_C9。)

在上述结构W_C1至W_C9中的任一个的半导体装置中，半导体装置可以包括：第一输出晶体管(MH)；和第二输出晶体管(ML)，该第二输出晶体管(ML)在第一输出晶体管的低电位侧与第一输出晶体管串联连接。第一线可以连接到第一输出晶体管和第二输出晶体管之间的连接节点。该半导体装置可以包括：第一驱动器(10)，该第一驱动器(10)构成为基于第一线和第二线之间的电压来驱动第一输出晶体管；第二驱动器(20)，该第二驱动器(20)构成为驱动第二输出晶体管；第一开关元件(M1)，由源极与第二线连接的N沟道MOSFET构成；第二开关元件(M2)，由源极被供给控制电源电压(VCC)并且漏极连接到第一开关元件的漏极的N沟道MOSFET构成；以及，开关控制电路(50)，该开关控制电路(50)构成为根据第一线上的电压(VS)来控制第一开关元件和第二开关元件的导通或关断。开关控制电路根据目标电压是否高于正阈值电压以及目标电压的极性是否为负来进行上述控制。(以下称为结构W_C10。)

<<附记4>>

根据本公开的第四方面，一种电荷泵电路(第四实施方式；参见图37或图46)包括：电压供给电路(INV0)，该电压供给电路(INV0)构成为基于供给的控制信号(INx)向第一线(LN1)提供第一电压(V1)或高于第一电压的第二电压(V2)；第一电容器(C1)，该第一电容器(C1)设置在第一线(LN1)与第二线(LN2)之间；第一开关元件(421)，该第一开关元件(421)设置在第二线(LN2)与第三线(LN3)之间；第二电容器(C2)，该第二电容器(C2)设置在第三线(LN3)与输出线(LNout)之间；第一整流元件(431或431’)，该第一整流元件(431或431’)设置在被供给第二电压(V2)的电源线(LN_V2)与第二线之间；第二整流元件(432或432’)，该第二整流元件(432或432’)设置在第二线与输出线之间或者电源线与输出线之间；以及，第二开关元件(422或422’)，具有连接到第三线的第一电极和第二电极，并且构成为当第一线被供给第一电压(V1)时，使得第一电极与第二电极之间的路径导通，以将供给到第二电极的第一电压(V1)供给到第三线，并且当第一线被供给第二电压(V2)时，切断第一电极与第二电极之间的路径。第一整流元件(431或431’)包括具有连接到第二线的阴极的第一二极管，并且第二整流元件(432或432’)包括具有连接到输出线的阴极的第二二极管。第一开关元件(421)是基于第二线上的电压(Vc)与第二电压(V2)之间的差分电压而接通和关断的开关元件，并且响应于第一线上的电压从第一电压(V1)到第二电压(V2)的上升而导通。(以下称为结构W_D1。)

因此可以利用简单的结构(例如，利用少量的元件)执行期望的升压。

在上述结构W_D1(参见图37或图46)的电荷泵电路中，第一开关元件可以由P沟道MOSFET(421)构成。作为第一开关元件的MOSFET可以源极连接到第二线、栅极连接到电源线、并且漏极连接到第三线。(以下称为结构W_D2。)

在上述结构W_D1或W_D2(参见图37)的电荷泵电路中，第二开关元件可以由N沟道MOSFET(422)构成。作为第二开关元件的MOSFET可以具有用作第一电极并连接到第三线的漏极、用作第二电极并连接到第一线的源极、以及连接到电源线的栅极。(以下称为结构W_D3。)

因此可以将第二开关元件中所需的耐压保持为低。

上述结构W_D1至W_D3(参见图37)中任一个的电荷泵电路可以包括第一整流元件反相电路(INV1)，第一整流元件反相电路(INV1)构成为使用第二线上的电压作为正侧电源电压，使用第一线上的电压作为负侧电源电压，并根据第二电压与第一线的电压和第二线上的电压之间的大小关系，输出第一线上的电压(Va)或第二线上的电压(Vc)。第一整流元件(431)可以由P沟道MOSFET构成。第一二极管可以包括作为第一整流元件的MOSFET的寄生电容。作为第一整流元件的MOSFET可以具有连接到第二线的源极、连接到电源线的漏极、以及被供给第一整流元件反相电路的输出电压的栅极。(以下称为结构W_D4。)

因此，在向第一线供给第一电压的时段中，可以将与第一电压和第二电压之间的差分电压相对应的电荷积蓄在第一电容器中(可以避免对应于二极管的正向电压的损耗)。

上述结构W_D1至W_D4(参见图37)中的任一个的电荷泵电路可以包括第二整流元件反相电路(INV2)，该第二整流元件反相电路(INV2)构成为使用输出线上的电压作为正侧电源电压，使用第三线上的电压作为负侧电源电压，并根据第二线上的电压与输出线的电压和第三线上的电压之间的大小关系，输出第三线上的电压(Vd)或输出线上的电压(Vout)。第二整流元件(432)可以由P沟道MOSFET构成。第二二极管可以包括作为第二整流元件的MOSFET的寄生电容。作为第二整流元件的MOSFET可以具有连接到输出线的源极、连接到第二线的漏极、以及被供给第二整流元件反相电路的输出电压的栅极。(以下称为结构W_D5。)

因此，在向第一线供给第一电压的时段中，可以将与第一电压和第二电压之间的差分电压相对应的电荷积蓄在第二电容器中(可以避免对应于二极管的正向电压的损耗)。

在上述结构W_D1、W_D2、W_D4或W_D5的电荷泵电路中(见图46)，第二开关元件可以由N沟道MOSFET(422’)构成。作为第二开关元件的MOSFET可以具有用作第一电极并连接到第三线的漏极、用作第二电极并供给第一电压的源极、以及供给控制信号的栅极。(以下称为结构W_D6)

在上述结构W_D1、W_D2、W_D3、W_D5或W_D6的电荷泵电路中(参见图46)，第一整流元件可以是第一二极管(431’)，并且第一二极管的阳极可以连接到电源线。(以下称为结构W_D7。)

在上述结构W_D1、W_D2、W_D3、W_D4、W_D6或W_D7的电荷泵电路中(参见图46)，第二整流元件可以是第二二极管(432’)，并且第二二极管的阳极可以连接到电源线。(以下称为结构W_D8。)

一种包括上述结构W_D1至W_D8中任一个的电荷泵电路的半导体装置(参见图1和图6)可以包括：第一输出晶体管(MH)；第二输出晶体管(ML)，该第二输出晶体管(ML)在第一输出晶体管的低电位侧与第一输出晶体管串联连接；第一端子(TM11)，该第一端子(TM11)连接到第一输出晶体管和第二输出晶体管之间的连接节点；第二端子(TM12)，该第二端子(TM12)构成为经由自举电容器(CB)连接到第一端子；第一驱动器(10)，该第一驱动器(10)构成为基于第一端子和第二端子之间的电压来驱动第一输出晶体管；第二驱动器(20)，该第二驱动器(20)构成为驱动第二输出晶体管；第一开关元件(M1)，由源极与第二端子连接的N沟道MOSFET构成；第二开关元件(M2)，由源极被供给预定的控制电源电压(VCC)并且漏极与第一开关元件的漏极连接的N沟道MOSFET构成；以及，开关控制电路(50)，该开关控制电路(50)构成为根据第一端子处的电压(VS)控制第一开关元件和第二开关元件的导通或关断。第一电压(V1)可以是第一端子处的电压(VS)，并且第二电压(V2)可以是第二端子处的电压(VB)(参见图38)。输出线可以连接到第一开关元件的栅极。开关控制电路可以构成为向电荷泵电路(41、401)供给控制信号(Inx＝IN1)，以使第一线上的电压从第一电压(V1＝VS)变为第二电压(V2＝VB)，从而在输出线上产生高于第二端子处的电压的升压电压，并利用该升压电压来接通第一开关元件。(以下称为结构W_D9。)

利用结构W_D9的半导体装置，可以适当地控制自举电容器的充电电压。具体地，例如，如果自举电容器被过充电，则可能会超过第一输出晶体管的耐压；结构W_D9的半导体装置抑制自举电容器的过充电，并且这允许安全且适当地驱动第一输出晶体管。在这样的半导体装置中，通过使用上述结构W_D1至W_D8中的任一个结构的电荷泵电路，能够以简单的结构(例如，以少量元件)获得用于接通第一开关元件的期望的升压电压。

一种包括上述结构W_D1至W_D8中任一个的电荷泵电路的半导体装置(参见图1和图6)可以包括：第一输出晶体管(MH)；第二输出晶体管(ML)，该第二输出晶体管(ML)在第一输出晶体管的低电位侧与第一输出晶体管串联连接；第一端子(TM11)，该第一端子(TM11)连接到第一输出晶体管和第二输出晶体管之间的连接节点；第二端子(TM12)，该第二端子(TM12)构成为经由自举电容器(CB)连接到第一端子；第一驱动器(10)，该第一驱动器(10)构成为基于第一端子和第二端子之间的电压来驱动第一输出晶体管；第二驱动器(20)，该第二驱动器(20)构成为驱动第二输出晶体管；第一开关元件(M1)，由源极与第二端子连接的N沟道MOSFET构成；第二开关元件(M2)，由源极被供给预定的控制电源电压(VCC)并且漏极与第一开关元件的漏极连接的N沟道MOSFET构成；以及，开关控制电路(50)，该开关控制电路(50)构成为根据第一端子处的电压(VS)控制第一开关元件和第二开关元件的导通或关断。第二输出晶体管可以设置在第一端子和处于接地电位的基准导电部之间。第一电压可以具有接地电位，并且第二电压可以是控制电源电压(VCC)(参见图39)。输出线可以连接到第二开关元件的栅极。开关控制电路可以构成为向电荷泵电路(42、402)供给控制信号(Inx＝IN2)，以使第一线上的电压从第一电压(V1)变为第二电压(V2＝VCC)，从而在输出线上产生高于控制电源电压的升压电压，并且利用该升压电压来接通第二开关元件。(以下称为结构W_D10。)

利用结构W_D10的半导体装置，可以适当地控制自举电容器的充电电压。具体地，例如，如果自举电容器被过充电，则可能会超过第一输出晶体管的耐压；结构W_D10的半导体装置抑制自举电容器的过充电，并且这允许安全且适当地驱动第一输出晶体管。在这样的半导体装置中，通过使用结构W_D1至W_D8中的任一个结构的电荷泵电路，能够以简单的结构(例如，以少量元件)获得用于接通第二开关元件的期望的升压电压。

<<附记5>>

根据本公开的第五方面，一种半导体装置(第五实施方式；参见图1和图47)包括：第一输出晶体管(MH)；第二输出晶体管(ML)，该第二输出晶体管(ML)在第一输出晶体管的低电位侧与第一输出晶体管串联连接；第一端子(TM11)，该第一端子(TM11)连接到第一输出晶体管和第二输出晶体管之间的连接节点；第二端子(TM12)，该第二端子(TM12)构成为经由自举电容器(CB)连接到第一端子；第一驱动器(10)，该第一驱动器(10)构成为基于第一端子和第二端子之间的电压来驱动第一输出晶体管；第二驱动器(20)，该第二驱动器(20)构成为驱动第二输出晶体管；开关电路(30)，该开关电路(30)设置在供给预定的控制电源电压(VCC)的控制电源线(LN_VCC)与第二端子之间；以及，开关控制电路(50)，该开关控制电路(50)构成为基于第一端子和第二端子之间的电压来控制开关电路。(以下称为结构W_E1。)

因此可以适当地控制自举电容器的充电电压。具体地，例如，如果自举电容器被过充电，则可能会超过第一输出晶体管的耐压；上述结构抑制自举电容器的过充电，这允许安全且适当地驱动第一输出晶体管。

具体地，例如，在上述结构W_E1的半导体装置中，开关控制电路可以控制开关电路以稳定第一端子和第二端子之间的差分电压(VB–VS)。(以下称为结构W_E2。)

更具体地，例如，在上述结构W_E2的半导体装置中，开关控制电路可以通过开关电路的控制来控制经由开关电路对自举电容器的充电，从而稳定差分电压。(以下称为结构W_E3。)

在上述构成W_E3(参照图48)的半导体装置中，开关电路可以包括：第一开关元件(M1)，由源极与第二端子连接的N沟道MOSFET构成；第二开关元件(M2)，由源极与控制电源线连接并且漏极与第一开关元件的漏极连接的N沟道MOSFET构成。当第一端子处的电压具有负极性时，开关控制电路可以通过根据差分电压(VB–VS)在导通和关断之间切换第一开关元件来稳定差分电压。(以下称为结构W_E4。)

当第一端子处的电压(VS)具有负极性时，可以向自举电容器提供高充电电流。然而，如果在第一端子处的电压(VS)具有负极性的时段中持续向自举电容器提供充电电流，则自举电容器可能被过度充电。通过根据上述差分电压来切换第一开关元件的导通和关断，能够抑制自举电容器的过充电。

在上述结构W_E4的半导体装置中，当第一端子处的电压(VS)具有负极性时，在差分电压低于预定电压(Vth_dff)的情况下，开关控制电路可以保持第一开关元件导通，在差分电压高于预定电压的情况下，保持第一开关元件关断。(以下称为结构W_E5。)

因此，能够抑制自举电容器的充电超过预定电压。即，能够抑制自举电容器的过充电。

在上述结构W_E4或W_E5的半导体装置中，在第一端子处的电压(VS)高于正阈值电压(Vth_p)的情况下，开关控制电路可以保持第二开关元件关断。(以下称为结构W_E6。)

因此，可以抑制自举电容器经由第一开关元件和第二开关元件的放电。

在上述结构W_E4至W_E6中任一个的半导体装置中，在第一输出晶体管关断并且第二输出晶体管导通的情况下，开关控制电路可以保持第一开关元件和第二开关元件导通。(以下称为结构W_E7。)

然后，可以在第一输出晶体管关断且第二输出晶体管导通的时段中向自举电容器供应必要的电流。在第一输出晶体管关断且第二输出晶体管导通期间，流经自举电容器的电流相对较低。因此，在此期间不存在自举电容器被电流过度充电的风险。

在上述结构W_E2至W_E7中任一个的半导体装置中，开关控制电路可以包括：比较器(520)，该比较器(520)构成为将与差分电压相对应的反馈电压(Vfb)与基准电压(Vfb)进行比较；以及，逻辑电路(540)，该逻辑电路(540)构成为基于来自比较器的比较结果来生成用于控制开关电路的状态的控制信号(Sig_5d)。因此，开关控制电路可以形成包括比较器和逻辑电路的反馈环路(以下称为结构W_E8)。

形成反馈环路有助于为自举电容器保持适当的充电电压。

在上述结构W_E8的半导体装置中，开关控制电路可以具有插入在比较器和逻辑电路之间的增益调整电路(530)，增益调整电路(530)可以调整反馈环路的增益。(以下称为结构W_E9。)

因此，可以获得关于自举电容器的充电电压的反馈控制的期望的响应特性。

附图标记列表

SYS 系统(负载驱动系统)

1 半导体装置

2 MPU

3、4 电压源

LD 负载

CB 自举电容器

TM11 输出端子

TM12 启动端子

TM13 接地端子

TM14 控制电源端子

TM15 供电端子

TM16 低侧端子

TM17、TM18 控制输入端子

MH 高侧输出晶体管

ML 低侧输出晶体管

10 高侧驱动器

20 低侧驱动器

30 开关电路

40 开关驱动器

50 开关控制电路

VS 输出端电压

VB 启动电压

VCC 控制电源电压

VP 供电电压

M1、M2 晶体管

41、42 电荷泵电路

51 负电压检测电路

52 高电压检测电路

53 差分电压检测电路

54、55 信号生成电路

LN_VB 启动电压线

LN_VS 输出端子线

LN_VCC 控制电源线

LN_GND 接地线

Sig_n、Sig_n1、Sig_n2 负电压检测信号

Sig_p、Sig_p1、Sig_p2 高电压检测信号

IN1、IN2 控制信号

210 电流镜电路

220、230 检测信号生成电路

240 限流器

CP_ngnd 电流路径(基准电流路径)

CP_nvs 电流路径

310 电流镜电路

320、330 检测信号生成电路

340 限流器

CP_pgnd 电流路径(基准电流路径)

CP_pvs 电流路径

400、401、402 电荷泵电路

C1、C2 电容器

INV0、INV1、INV2 反相电路

421 晶体管(第一开关元件)

422 晶体管(第二开关元件)

431 晶体管(第一整流元件)

432 晶体管(第二整流元件)

422’ 晶体管(第二开关元件)

431’ 二极管(第一整流元件)

432’ 二极管(第二整流元件)

500 反馈控制电路

510 反馈电压生成电路

520 比较器

530 增益调整器

540 逻辑电路。

Claims (7)

1.一种半导体装置，包括：

第一输出晶体管；

第二输出晶体管，该第二输出晶体管在所述第一输出晶体管的低电位侧与所述第一输出晶体管串联连接；

第一端子，该第一端子连接到所述第一输出晶体管与所述第二输出晶体管之间的连接节点；

第二端子，该第二端子构成为经由自举电容器连接到所述第一端子；

第一驱动器，该第一驱动器构成为基于所述第一端子与所述第二端子之间的电压来驱动所述第一输出晶体管；

第二驱动器，该第二驱动器构成为驱动所述第二输出晶体管；

第一开关元件，该第一开关元件由源极连接到所述第二端子的N沟道MOSFET构成；

第二开关元件，该第二开关元件由如下的N沟道MOSFET构成：

该N沟道MOSFET的源极被供给预定的控制电源电压，并且

该N沟道MOSFET的漏极与所述第一开关元件的漏极连接；以及开关控制电路，该开关控制电路构成为根据所述第一端子处的电压来接通或关断所述第一开关元件和所述第二开关元件。

2.根据权利要求1所述的半导体装置，其中

当所述第一端子处的电压具有负极性时，所述开关控制电路根据所述第一端子与所述第二端子之间相对于所述第一端子处的电位的差分电压，使得所述第一开关元件在导通和关断之间切换。

3.根据权利要求2所述的半导体装置，其中

当所述第一端子处的电压具有负极性时，所述开关控制电路进行如下操作：

在所述差分电压低于预定电压的情况下，保持所述第一开关元件导通，并且

在所述差分电压高于所述预定电压的情况下，保持所述第一开关元件关断。

4.根据权利要求1至3中任一项所述的半导体装置，其中

在所述第一端子处的电压高于正阈值电压的情况下，所述开关控制电路保持所述第二开关元件关断。

5.根据权利要求1至4中任一项所述的半导体装置，其中

在所述第一输出晶体管关断且所述第二输出晶体管导通的情况下，所述开关控制电路保持所述第一开关元件和所述第二开关元件导通。

6.根据权利要求1至5中任一项所述的半导体装置，还包括：

第一电荷泵电路，具有第一输出节点，所述第一电荷泵电路能够通过基于所述第二端子处的相对于所述第一端子处的电位的电压执行第一电荷泵操作，在所述第一输出节点处生成高于所述第二端子处的电压的第一升压电压；和

第二电荷泵电路，具有第二输出节点，所述第二电荷泵电路能够通过基于相对于接地电位的所述控制电源电压执行第二电荷泵操作，在所述第二输出节点处生成高于所述控制电源电压的第二升压电压，

其中，

所述第一输出节点连接到所述第一开关元件的栅极，

所述第二输出节点连接到所述第二开关元件的栅极，

所述开关控制电路

通过使所述第一电荷泵电路执行所述第一电荷泵操作来接通所述第一开关元件，并且

通过使所述第二电荷泵电路执行所述第二电荷泵操作来接通所述第二开关元件。

7.根据权利要求1至6中任一项所述的半导体装置，其中

所述第二输出晶体管设置在所述第一端子与处于接地电位的基准导电部之间。