JP2018074676A - ゲート駆動回路 - Google Patents
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Abstract
【課題】オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制する。【解決手段】ゲート駆動回路1は、オン駆動部3、オフ駆動部4および電圧印加部5を備える。オン駆動部3は、半導体スイッチング素子2をターンオンするオン電圧をゲートに与える。オフ駆動部4は、半導体スイッチング素子2をターンオフするオフ電圧を生成する第1バイアス電源8と、ゲート抵抗Rgを介してオフ電圧をゲートに与える経路を開閉するオフ駆動スイッチS2と、ゲート抵抗Rgを介さずにオフ電圧をゲートに与える経路を開閉する電界効果トランジスタからなるオフ保持スイッチS3とを備える。電圧印加部5は、半導体スイッチング素子2がターンオフされるオフ期間の終了時点から半導体スイッチング素子がターンオンされるオン期間の開始時点までの所定のタイミングにてオフ保持スイッチS3の端子間に所定のバイアス電圧を印加する。【選択図】図1
Description
本発明は、半導体スイッチング素子のゲートを駆動するゲート駆動回路に関する。
一対の直流電源線間に2つの半導体スイッチング素子(以下、SW素子とも呼ぶ)が直列接続されたハーフブリッジ回路からなるインバータでは、一方のSW素子のターンオンに伴い、他方のSW素子のゲート・ソース間電圧の持ち上がりが発生する。このようなゲート・ソース間電圧の持ち上がり分がSW素子の閾値電圧を超えると、他方のSW素子が誤オンする。そうすると、2つのSW素子を介して直流電源線間が短絡して電力損失が増加するおそれがある。さらに、上記持ち上がり分が閾値電圧を大きく上回ると、SW素子を介して過大な短絡電流が流れ、その短絡電流によりSW素子が故障するおそれがある。
特許文献1には、このような問題への対策が施されたゲート駆動回路が開示されている。この場合、ゲート駆動回路は、ゲート抵抗を介さずにSW素子のゲートに負電位を与えるオフ保持回路を備えている。そして、ターンオフ時、オフ保持回路のスイッチをオンすることによりゲートに負電圧を与えてゲートのインピーダンスを低減し、上述したゲート・ソース間電圧の持ち上がりを抑制するようになっている。
上記した構成において、オフ保持回路を構成するスイッチは、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)などの電界効果トランジスタにより構成されることが一般的である。電界効果トランジスタには、寄生容量が存在しており、その寄生容量、特に出力容量Cossにより、駆動対象となるSW素子のゲート容量が増加する。
SW素子のゲート容量が増加すると、スイッチング速度が低下するおそれがある。また、スイッチング速度の低下を抑制して同程度に維持しようとすると、ゲート駆動回路のゲート駆動電流を大きくする必要があり、そうすると、ゲート駆動回路における電力損失が増加する問題が生じる。
本発明は上記事情に鑑みてなされたものであり、その目的は、オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制することができるゲート駆動回路を提供することにある。
請求項1に記載のゲート駆動回路(1、21、31、41)は、半導体スイッチング素子(2)のゲートを駆動するものであり、オン駆動部(3)、オフ駆動部(4)および電圧印加部(5)を備える。オン駆動部は、半導体スイッチング素子をターンオンするオン電圧をゲートに与える。オフ駆動部は、オフ駆動電源(8)、オフ駆動スイッチ(S2)およびオフ保持スイッチ(S3)を備える。オフ駆動電源は、半導体スイッチング素子をターンオフするオフ電圧を生成する。オフ駆動スイッチは、ゲート抵抗(Rg)を介してオフ電圧をゲートに与える経路を開閉する。オフ保持スイッチは、ゲート抵抗を介さずにオフ電圧をゲートに与える経路を開閉するもので、電界効果トランジスタからなる。つまり、この場合も、従来技術と同様、ターンオフ時、ゲート抵抗を介さずにオフ電圧が与えられることによりゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
一般に、電界効果トランジスタの寄生容量は、その端子間(ドレイン・ソース間)に印加される電圧が高くなるほど、小さくなる傾向がある。そこで、電圧印加部は、半導体スイッチング素子がターンオフされるオフ期間の終了時点から半導体スイッチング素子がターンオンされるオン期間の開始時点までの所定のタイミングにてオフ保持スイッチの端子間に所定のバイアス電圧を印加する。
このようにすれば、半導体スイッチング素子がターンオンされる際には、オフ保持スイッチの端子間にバイアス電圧が印加されることにより、その寄生容量、特に出力容量が小さくなっている。そのため、半導体スイッチング素子がターンオンされるとき、そのゲート容量の増加が低く抑えられ、その結果、スイッチング速度を良好に維持することができる。したがって、上記構成によれば、オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制することができるという優れた効果が得られる。
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
(第1実施形態)
以下、本発明の第1実施形態について図1〜図6を参照して説明する。
(第1実施形態)
以下、本発明の第1実施形態について図1〜図6を参照して説明する。
図1に示すゲート駆動回路1は、図示しない負荷に供給する電流経路を開閉する半導体スイッチング素子2(以下、SW素子2とも呼ぶ)を駆動する。SW素子2は、例えば、SiC(シリコンカーバイド)によるパワーMOSFETである。ゲート駆動回路1は、オン駆動部3、オフ駆動部4、電圧印加部5、ゲート抵抗Rgおよび制御回路6を備えている。
オン駆動部3は、オン駆動電源7およびオン駆動スイッチS1を備えている。オン駆動電源7は、駆動電圧Vdrを生成する。オン駆動電源7の高電位側端子は、オン駆動スイッチS1(以下、単にスイッチS1とも呼ぶ)およびゲート抵抗Rgを介してSW素子2のゲートに接続されている。オン駆動電源7の低電位側端子は、SW素子2のソースに接続されている。このような構成において、スイッチS1は、ゲート抵抗Rgを介してオン電圧(=Vdr)をSW素子2のゲートに与える経路を開閉するもので、その開閉は制御回路6により制御される。
オフ駆動部4は、第1バイアス電源8、オフ駆動スイッチS2(以下、単にスイッチS2とも呼ぶ)、オフ保持スイッチS3(以下、単にスイッチS3とも呼ぶ)および第1バイアススイッチS4(以下、単にスイッチS4とも呼ぶ)を備えている。第1バイアス電源8は、第1バイアス電圧Vb1を生成するもので、オフ駆動電源に相当する。第1バイアス電源8の高電位側端子は、SW素子2のソースに接続されている。
第1バイアス電源8の低電位側端子は、スイッチS2およびゲート抵抗Rgを介してSW素子2のゲートに接続されている。第1バイアス電源8の低電位側端子およびスイッチS2の相互接続ノードN1は、スイッチS4およびスイッチS3を介してSW素子2のゲートに接続されている。
このような構成において、スイッチS2は、ゲート抵抗Rgを介してオフ電圧(=−Vb1)をSW素子2のゲートに与える経路を開閉する。また、スイッチS3は、ゲート抵抗Rgを介さずにオフ電圧をSW素子2のゲートに与える経路を開閉する。また、スイッチS4は、ノードN1とスイッチS3の第1バイアス電源8側の端子との間を開閉する。そして、スイッチS2〜S4の開閉は、制御回路6により制御される。
電圧印加部5は、第2バイアス電源9および第2バイアススイッチS5(以下、単にスイッチS5とも呼ぶ)を備えている。第2バイアス電源9は、第2バイアス電圧Vb2を生成するもので、バイアス電源に相当する。第2バイアス電源9の高電位側端子は、第1バイアス電源8の低電位側端子に接続されている。第2バイアス電源9の低電位側端子は、スイッチS5およびスイッチS3を介してSW素子2のゲートに接続されている。
このような構成において、スイッチS5は、第2バイアス電源9の低電位側端子とスイッチS3の第1バイアス電源8側の低電位側端子との間を開閉するもので、その開閉は制御回路6により制御される。上記した構成の電圧印加部5は、詳細は後述するが、SW素子2がターンオフされるオフ期間の終了時点からSW素子2がターンオンされるオン期間の開始時点までの所定のタイミングにて、スイッチS3の端子間に所定のバイアス電圧(=Vb2)を印加する。
本実施形態では、スイッチS1〜S5は、電界効果トランジスタであるNチャネル型のMOSFETから構成されている。なお、この場合、スイッチS3の2つの端子のうち、SW素子2のゲート側の端子(以下、ドレイン側端子と呼ぶ)がMOSFETのドレインとなっており、第1バイアス電源8側の端子(以下、ソース側端子と呼ぶ)がMOSFETのソースとなっている。
次に、上記構成の作用について説明する。なお、ここでは、ゲート駆動回路1の動作について、6つの期間(T1、Td1、T2、T3、T4、Td2)に分けて説明する。また、この場合、前述した各電圧について「Vdr=20V、Vb1=5V、Vb2=5V」と設定する。
[1]期間T1
図2および図3の(1)に示すように、SW素子2がターンオフされるオフ期間である期間T1では、スイッチS2〜S4がオンされるとともに、スイッチS1およびS5がオフされる。この場合、ゲート抵抗Rgを介した経路およびゲート抵抗Rgを介さない経路の双方からSW素子2のゲートにオフ電圧(−5V)が印加される。また、期間T1では、スイッチS3がオンされているため、その端子間の電圧Vswは0Vとなる。
図2および図3の(1)に示すように、SW素子2がターンオフされるオフ期間である期間T1では、スイッチS2〜S4がオンされるとともに、スイッチS1およびS5がオフされる。この場合、ゲート抵抗Rgを介した経路およびゲート抵抗Rgを介さない経路の双方からSW素子2のゲートにオフ電圧(−5V)が印加される。また、期間T1では、スイッチS3がオンされているため、その端子間の電圧Vswは0Vとなる。
[2]ターンオン前のデッドタイムTd1
図2では省略しているが、期間T1と、それに続く期間T2との間には、期間T1〜T4などと比べ非常に短い期間のデッドタイムTd1が存在する。図3の(2)に示すように、デッドタイムTd1では、全てのスイッチS1〜S5がオフされる。この場合、SW素子2のゲートには、オフ電圧が印加された状態が維持される。また、デッドタイムTd1では、スイッチS3の両端子の電圧はいずれも−5Vとなる。そのため、デッドタイムTd1では、スイッチS3の端子間の電圧Vswは0Vとなる。
図2では省略しているが、期間T1と、それに続く期間T2との間には、期間T1〜T4などと比べ非常に短い期間のデッドタイムTd1が存在する。図3の(2)に示すように、デッドタイムTd1では、全てのスイッチS1〜S5がオフされる。この場合、SW素子2のゲートには、オフ電圧が印加された状態が維持される。また、デッドタイムTd1では、スイッチS3の両端子の電圧はいずれも−5Vとなる。そのため、デッドタイムTd1では、スイッチS3の端子間の電圧Vswは0Vとなる。
[3]期間T2
図2および図3の(3)に示すように、期間T2では、スイッチS5がオンされるとともに、スイッチS1〜S4がオフされる。この場合、SW素子2のゲートには、オフ電圧が印加された状態が維持される。また、期間T2では、スイッチS3のソース側端子の電圧は−10V(=−Vb1−Vb2)となっており、スイッチS3のドレイン側端子の電圧は−5Vとなっている。したがって、期間T2では、スイッチS3の端子間の電圧Vswは5V(=Vb2)となる。つまり、期間T2は、スイッチS3の端子間に所定のバイアス電圧が印加される期間に相当する。
図2および図3の(3)に示すように、期間T2では、スイッチS5がオンされるとともに、スイッチS1〜S4がオフされる。この場合、SW素子2のゲートには、オフ電圧が印加された状態が維持される。また、期間T2では、スイッチS3のソース側端子の電圧は−10V(=−Vb1−Vb2)となっており、スイッチS3のドレイン側端子の電圧は−5Vとなっている。したがって、期間T2では、スイッチS3の端子間の電圧Vswは5V(=Vb2)となる。つまり、期間T2は、スイッチS3の端子間に所定のバイアス電圧が印加される期間に相当する。
[4]期間T3
図2および図3の(4)に示すように、SW素子2がターンオンされるオン期間である期間T3では、スイッチS1およびS5がオンされるとともに、スイッチS2〜S4がオフされる。この場合、ゲート抵抗Rgを介した経路からSW素子2のゲートにオン電圧(20V)が印加される。また、期間T3では、スイッチS3のソース側端子の電圧は−10V(=−Vb1−Vb2)となっており、スイッチS3のドレイン側端子の電圧は20V(=Vdr)となっている。したがって、期間T3では、スイッチS3の端子間の電圧Vswは30V(=Vdr+Vb1+Vb2)となる。
図2および図3の(4)に示すように、SW素子2がターンオンされるオン期間である期間T3では、スイッチS1およびS5がオンされるとともに、スイッチS2〜S4がオフされる。この場合、ゲート抵抗Rgを介した経路からSW素子2のゲートにオン電圧(20V)が印加される。また、期間T3では、スイッチS3のソース側端子の電圧は−10V(=−Vb1−Vb2)となっており、スイッチS3のドレイン側端子の電圧は20V(=Vdr)となっている。したがって、期間T3では、スイッチS3の端子間の電圧Vswは30V(=Vdr+Vb1+Vb2)となる。
[5]期間T4
図2および図3の(5)に示すように、期間T4では、スイッチS5がオンされるとともに、スイッチS1〜S4がオフされる。この場合、SW素子2のゲートには、オン電圧が印加された状態が維持される。また、期間T4では、期間T3と同様、スイッチS3の端子間の電圧Vswは30Vとなる。
図2および図3の(5)に示すように、期間T4では、スイッチS5がオンされるとともに、スイッチS1〜S4がオフされる。この場合、SW素子2のゲートには、オン電圧が印加された状態が維持される。また、期間T4では、期間T3と同様、スイッチS3の端子間の電圧Vswは30Vとなる。
[6]デッドタイムTd2
図2では省略しているが、期間T4と、それに続く期間T1との間には、期間T1〜T4などと比べ非常に短い期間のデッドタイムTd2が存在する。図3の(6)に示すように、デッドタイムTd2では、デッドタイムTd1と同様、全てのスイッチS1〜S5がオフされる。この場合、SW素子2のゲートには、オン電圧が印加された状態が維持される。また、デッドタイムTd2では、期間T3、T4と同様、スイッチS3の端子間の電圧Vswは30Vとなる。
図2では省略しているが、期間T4と、それに続く期間T1との間には、期間T1〜T4などと比べ非常に短い期間のデッドタイムTd2が存在する。図3の(6)に示すように、デッドタイムTd2では、デッドタイムTd1と同様、全てのスイッチS1〜S5がオフされる。この場合、SW素子2のゲートには、オン電圧が印加された状態が維持される。また、デッドタイムTd2では、期間T3、T4と同様、スイッチS3の端子間の電圧Vswは30Vとなる。
以上説明した本実施形態によれば、次のような効果が得られる。
ゲート駆動回路1は、従来技術と同様のオフ保持スイッチS3を備えている。そして、オフ期間T1では、そのオフ保持スイッチS3がオンされることによりゲート抵抗Rgを介さない経路からもSW素子2のゲートにオフ電圧(−5V)が印加される。そのため、本実施形態によれば、従来技術と同様、ターンオフ時、ゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
ゲート駆動回路1は、従来技術と同様のオフ保持スイッチS3を備えている。そして、オフ期間T1では、そのオフ保持スイッチS3がオンされることによりゲート抵抗Rgを介さない経路からもSW素子2のゲートにオフ電圧(−5V)が印加される。そのため、本実施形態によれば、従来技術と同様、ターンオフ時、ゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
さて、図4に示すように、オフ保持スイッチS3を構成するMOSFETの寄生容量は、その端子間(ドレイン・ソース間)に印加される電圧が高くなるほど小さくなる傾向がある。例えば、出力容量Cossは、ドレイン・ソース間電圧VDSがほぼ0Vのときには250pFであるのに対し、ドレイン・ソース間電圧VDSが5Vのときには75pFと小さくなっている。
本実施形態では、このような点を考慮し、SW素子2がターンオフされるオフ期間T1の終了時点からSW素子2がターンオンされるオン期間T3の開始時点までの所定のタイミングにてオフ保持スイッチS3の端子間に所定のバイアス電圧(例えば5V)を印加する電圧印加部5を設けている。
このようにすれば、SW素子2がターンオンされる際には、オフ保持スイッチS3の端子間にバイアス電圧が印加されることにより、その寄生容量、特に出力容量Cossが小さくなっている。そのため、SW素子2がターンオンされるとき、そのゲート容量の増加が低く抑えられ、その結果、スイッチング速度を良好に維持することができる。したがって、本実施形態によれば、オフ時のゲート電圧の変動を抑制するとともに、ゲート容量の増加を抑制することができるという優れた効果が得られる。
このように本実施形態によれば、SW素子2のターンオン時におけるゲート容量を低く抑えることができるため、ターンオン時の損失を低減するという効果が得られる。以下、このような損失低減の効果について、回路動作をシミュレーションした結果を参照しながら説明する。本シミュレーションでは、図5に示すように、L負荷11のロウサイドに設けられたSW素子2をゲート駆動回路1により駆動することを想定している。
この場合、電源12の高電位側端子と低電位側端子の間には、平滑用のコンデンサ13が接続されている。また、電源12の高電位側端子と低電位側端子の間には、L負荷11、SW素子2、モジュール内の配線インダクタンス14および主回路のインダクタンス15が接続されている。この場合、駆動電源16、駆動回路の配線インダクタンス17、オフ保持FET容量18、オフ保持回路の配線インダクタンス19、負バイアス用容量20およびゲート抵抗Rgによりゲート駆動回路1が等価的に表されている。
前述したように、オフ保持スイッチS3を構成するMOSFETの寄生容量は、ドレイン・ソース間電圧VDSがほぼ0Vのときには250pFであり、5Vのときには75pFである。そこで、上記シミュレーション回路において、オフ保持FET容量18を250pFとした場合を比較例とし、オフ保持FET容量18を75pFとした場合を本実施形態として、ターンオン時のスイッチング損失を比較した。
図5のシミュレーション回路において、SW素子2のターンオン時におけるドレイン・ソース間電圧VDSおよびドレイン電流Idは、図6に示すような波形となる。本実施形態では、比較例に比べ、ドレイン・ソース間電圧の低下の傾き(dV/dt)およびドレイン電流の上昇の傾き(dI/dt)のいずれについても大きい値となった。そのため、本実施形態によれば、比較例に比べ、ターンオン時のスイッチング損失(主回路での損失)が低減される結果が得られた。
また、ゲート抵抗Rgを流れる電流は補機損失(駆動回路での損失)として計上される。本実施形態によれば、ゲート容量の増加が抑制されることにより、ゲート容量をチャージするためのゲート電流が低減される。その結果、補機損失について低減されるという効果も得られた。
また、本実施形態では、期間T1と期間T2の間および期間T4と期間T1の間に、全てのスイッチS1〜S5がオフされるデッドタイムTd1、Td2を設けている。これにより、スイッチS2〜S4とスイッチS5とが同時にオンされて第2バイアス電源9が短絡してしまうことを防止している。
さらに、本実施形態では、オン駆動電源7、第1バイアス電源8、オン駆動スイッチS1およびオフ駆動スイッチS2は、一般的なゲート駆動回路が備える構成と同様の構成であり且つ同様の接続形態となっている。したがって、これらの構成については、IC化された汎用のものを使用しつつ、そのICに対して他の構成を外付けすることでゲート駆動回路1を構成することができる。
(第2実施形態)
以下、第2実施形態について図7を参照して説明する。
図7に示すように、本実施形態のゲート駆動回路21は、第1実施形態のゲート駆動回路1に対し、オフ駆動部4に代えてオフ駆動部22を備えている点が異なる。オフ駆動部22は、オフ駆動部4と同様の構成を有するが、第1バイアススイッチS4の接続位置が異なっている。
以下、第2実施形態について図7を参照して説明する。
図7に示すように、本実施形態のゲート駆動回路21は、第1実施形態のゲート駆動回路1に対し、オフ駆動部4に代えてオフ駆動部22を備えている点が異なる。オフ駆動部22は、オフ駆動部4と同様の構成を有するが、第1バイアススイッチS4の接続位置が異なっている。
この場合、第1バイアス電源8の低電位側端子は、スイッチS4、スイッチS2およびゲート抵抗Rgを介してSW素子2のゲートに接続されているとともに、スイッチS4およびスイッチS3を介してSW素子2のゲートに接続されている。つまり、スイッチS4は、第1バイアス電源8の低電位側端子と、オフ駆動スイッチS2およびオフ保持スイッチS3との間を開閉する。
上記構成によれば、次のような作用および効果が得られる。
ゲート駆動回路21においても、スイッチS1〜S5の開閉は、第1実施形態のゲート駆動回路1と同様に制御される。その結果、期間T1では、ゲート抵抗Rgを介さない経路からもSW素子2のゲートにオフ電圧が印加される。したがって、本実施形態によっても、従来技術と同様、ターンオフ時、ゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
ゲート駆動回路21においても、スイッチS1〜S5の開閉は、第1実施形態のゲート駆動回路1と同様に制御される。その結果、期間T1では、ゲート抵抗Rgを介さない経路からもSW素子2のゲートにオフ電圧が印加される。したがって、本実施形態によっても、従来技術と同様、ターンオフ時、ゲートのインピーダンスが低減され、ゲート電圧の持ち上がりが抑制される。
また、期間T2では、電圧印加部5によりオフ保持スイッチS3の端子間にバイアス電圧が印加される。そのため、SW素子2がターンオンされるとき、そのゲート容量の増加が低く抑えられ、その結果、スイッチング速度を良好に維持することができる。したがって、本実施形態によっても、第1実施形態と同様の効果が得られる。
さらに、本実施形態によれば、次のような効果も得られる。すなわち、オフ駆動スイッチS2は、オフ保持スイッチS3と同様、SW素子2のゲートに接続されているため、その寄生容量(特に出力容量Coss)が増加することは、SW素子2のゲート容量の増加に繋がる。そして、オフ駆動スイッチS2は、オフ保持スイッチS3と同様にMOSFETにより構成されている。
そこで、本実施形態では、スイッチS4の接続位置を変更することにより、期間T2において、オフ駆動スイッチS2の端子間にもバイアス電圧(例えば5V)が印加されるようにした。このようにすれば、SW素子2がターンオンされる際、オフ保持スイッチS3だけでなく、オフ駆動スイッチS2の寄生容量も小さく抑えられる。その結果、SW素子2がターンオンされる際のゲート容量の増加を一層低く抑えることができる。
(第3実施形態)
以下、第3実施形態について図8を参照して説明する。
図8に示すように、本実施形態のゲート駆動回路31は、第2実施形態のゲート駆動回路21に対し、コンデンサ32が追加されている。コンデンサ32は、電流経路をバイパスするためのバイパスコンデンサ(パスコン)であり、オフ保持スイッチS3のソース側端子とSW素子2のソースとの間に接続されている。
以下、第3実施形態について図8を参照して説明する。
図8に示すように、本実施形態のゲート駆動回路31は、第2実施形態のゲート駆動回路21に対し、コンデンサ32が追加されている。コンデンサ32は、電流経路をバイパスするためのバイパスコンデンサ(パスコン)であり、オフ保持スイッチS3のソース側端子とSW素子2のソースとの間に接続されている。
SW素子2がオフの期間、その上流側に設けられた半導体スイッチング素子がオンすることにより、高電位側電源線から電流が流れてきた場合、その電流は、SW素子2の下流側の低電位側電源線へと流れることになる。この電流が流れる経路としては、次の経路(a)〜(c)が挙げられる。ただし、高電位側電源線をL1とし、低電位側電源線をL2とし、SW素子2のドレイン・ゲート間の寄生容量をCdgとし、SW素子2のゲート・ソース間の寄生容量をCgsとする。また、第1バイアス電源8を電源8と省略する。
(a)L1→Cdg→Cgs→L2
(b)L1→Cdg→Rg→S2→S4→電源8→L2
(c)L1→Cdg→S3→S4→電源8→L2
(b)L1→Cdg→Rg→S2→S4→電源8→L2
(c)L1→Cdg→S3→S4→電源8→L2
経路(b)はゲート抵抗Rgが存在する分だけ、経路(c)よりもインピーダンスが高い。そのため、大部分の電流は、経路(a)および経路(c)を流れることになる。また、第1バイアス電源8から低電位側電源線へと至る配線は、設計上、長くなり易いため、比較的大きな寄生インダクタンスが存在する。そのため、経路(b)および(c)は、経路(a)に比べ、インピーダンスが高くなり電流が流れ難い。その結果、経路(a)に多くの電流が流れることになる。経路(a)に流れる電流が多くなると、SW素子2のゲート電圧の持ち上がりが大きくなるため、誤オンの問題が生じる可能性が高まることになる。
本実施形態では、このような点に着目し、スイッチS3のソース側端子とSW素子2のソースとの間にコンデンサ32を設けている。このようにすれば、電流が流れる経路として、次の(d)が追加されることになる。
(d)L1→Cdg→S3→コンデンサ32→L2
(d)L1→Cdg→S3→コンデンサ32→L2
このような経路(d)は、経路(b)および(c)に比べ、インピーダンスが低くなり電流が流れ易い。そのため、経路(d)に多くの電流が流れ、その分だけ経路(a)に流れる電流が減少し、ゲート電圧の持ち上がりも小さく抑えられる。したがって、本実施形態によれば、ターンオフ時におけるオフ保持の機能が強化され、オフ時のゲート電圧の変動を一層抑制することができる。
(第4実施形態)
以下、第4実施形態について図9および図10を参照して説明する。
図9に示すように、本実施形態のゲート駆動回路41は、第1実施形態のゲート駆動回路1に対し、制御回路6に代えて制御回路42を備えている点が異なる。制御回路42は、制御回路6と同様にスイッチS1〜S5を制御する機能に加え、さらに次のような機能を有する。
以下、第4実施形態について図9および図10を参照して説明する。
図9に示すように、本実施形態のゲート駆動回路41は、第1実施形態のゲート駆動回路1に対し、制御回路6に代えて制御回路42を備えている点が異なる。制御回路42は、制御回路6と同様にスイッチS1〜S5を制御する機能に加え、さらに次のような機能を有する。
すなわち、制御回路42は、オフ期間におけるSW素子2のゲート・ソース間電圧Vgsの変化量ΔVgsを検出する変化量検出部としての機能と、検出された変化量ΔVgsに応じてオフ電圧の大きさを変更するオフ電圧変更部としての機能とを有する。以下、これらの機能について、図10も参照して説明する。
制御回路42は、オフ期間における電圧Vgsの変化量ΔVgsが、所定の閾値Vth以上であるか否かを判断する。なお、閾値Vthは、第1バイアス電圧Vb1(例えば5V)に対し、SW素子2の閾値電圧Vtを加えた電圧よりも所定のマージン分だけ低い電圧値に設定されている。
図10に示すように、制御回路42は、オフ期間T1aにおける変化量ΔVgsが閾値Vth以上であると判断した場合、次のオフ期間T1bにおいて、スイッチS3、S5をオンするとともに、スイッチS1、S2、S4をオフする。これにより、次のオフ期間T1bでは、SW素子2のゲートには、第1バイアス電圧Vb1および第2バイアス電圧Vb2に応じた比較的大きいオフ電圧(=−Vb1−Vb2)が印加される。なお、この比較的大きいオフ電圧の値が第1設定値に相当する。
この場合、期間T4と期間T1bとの間に、スイッチS2、S5をオンするとともに、スイッチS1、S3、S4をオフする期間T5が追加されている。この期間T5は、オフ駆動スイッチS2により一旦ゲートの電荷を引き抜くことにより、期間T1bにおいて素早くターンオフするために設けられている。
また、制御回路42は、オフ期間T1bにおける変化量ΔVgsが閾値Vth未満であると判断した場合、次のオフ期間T1cにおいて、スイッチS2〜S4をオンするとともに、スイッチS1、S5をオフする。これにより、次のオフ期間T1cでは、SW素子2のゲートには、第1バイアス電圧Vb1に応じた比較的小さいオフ電圧(=−Vb1)が印加される。なお、この比較的小さいオフ電圧の値が第2設定値に相当する。
ゲート駆動回路41では、スイッチS1〜S4の開閉を制御することにより、第1バイアス電源8が生成する第1バイアス電圧Vb1に対応する比較的小さいオフ電圧(=−5V)をSW素子2のゲートに印加する状態と、第1バイアス電源8および第2バイアス電源9が生成する第1バイアス電圧Vb1および第2バイアス電圧Vb2に対応する比較的大きいオフ電圧(=−10V)を印加する状態と、を切り替えることが可能である。本実施形態では、このような切り替えが可能であるため、次のような効果が得られる。
すなわち、SW素子2のオフ期間において、SW素子2のゲート電圧が変動したとしても、ゲート・ソース間電圧Vgsが閾値電圧Vt未満であれば、誤オン、ひいては短絡の問題は生じない。したがって、オフ電圧(負バイアス電圧)が大きいほど、上記問題の発生を抑制することが可能となる。
そこで、本実施形態では、オフ期間におけるゲート・ソース間電圧Vgsの変化量ΔVgsが閾値Vth以上であることが検出されると、次のオフ期間では比較的大きいオフ電圧をSW素子2のゲートに印加するようにした。このようにすれば、予想されるゲート電圧の変動量が大きい場合には比較的大きいオフ電圧がゲートに印加されるため、オフ期間においてSW素子2のゲート・ソース間電圧Vgsが閾値電圧Vtに達する可能性を一層低く抑えることができる。つまり、本実施形態によれば、ターンオフ時におけるオフ保持の機能が強化されるため、オフ期間においてSW素子2の誤オンが発生する可能性を一層抑制することができる。
(その他の実施形態)
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
オフ保持スイッチS3は、MOSFETに限らず、JFETなどの他の電界効果トランジスタにより構成されていてもよく、その場合にも、上記各実施形態と同様の効果が得られる。
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
オフ保持スイッチS3は、MOSFETに限らず、JFETなどの他の電界効果トランジスタにより構成されていてもよく、その場合にも、上記各実施形態と同様の効果が得られる。
オフ保持スイッチS3の端子間にバイアス電圧を印加するタイミングとしては、オフ期間T1の終了時点からオン期間T3の開始時点までの所定のタイミングであればよい。ただし、各回路における遅延時間などを考慮し、オン期間T3の開始時点において、オフ保持スイッチS3の端子間の電圧Vswが確実に所望する電圧値(例えば5V)となっているように、バイアス電圧を印加し始めるタイミング、つまり第2バイアススイッチS5をオンするタイミングを決定すればよい。
第1、第4実施形態のゲート駆動回路1、41に対しても、第3実施形態のゲート駆動回路31と同様に、コンデンサ32を追加してもよい。また、第2、第3実施形態のゲート駆動回路21、31に対しても、第4実施形態のゲート駆動回路41と同様に、変化量検出部およびオフ電圧変更部としての機能を追加してもよい。
本発明は、SiCによるMOSFETに限らず、IGBTやSi−MOSFETなどの他の半導体スイッチング素子を駆動する用途に適用することができる。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
1、21、31、41…ゲート駆動回路、2…半導体スイッチング素子、3…オン駆動部、4、22…オフ駆動部、5…電圧印加部、8…オフ駆動電源、9…バイアス電源、32…コンデンサ、42…制御回路、Rg…ゲート抵抗、S2…オフ駆動スイッチ、S3…オフ保持スイッチ、S4…第1バイアススイッチ、S5…第2バイアススイッチ。
Claims (5)
- 半導体スイッチング素子(2)のゲートを駆動するゲート駆動回路(1、21、31、41)であって、
前記半導体スイッチング素子をターンオンするオン電圧を前記ゲートに与えるオン駆動部(3)と、
前記半導体スイッチング素子をターンオフするオフ電圧を生成するオフ駆動電源(8)と、ゲート抵抗(Rg)を介して前記オフ電圧を前記ゲートに与える経路を開閉するオフ駆動スイッチ(S2)と、前記ゲート抵抗を介さずに前記オフ電圧を前記ゲートに与える経路を開閉する電界効果トランジスタからなるオフ保持スイッチ(S3)と、を備えるオフ駆動部(4、22)と、
前記半導体スイッチング素子がターンオフされるオフ期間の終了時点から前記半導体スイッチング素子がターンオンされるオン期間の開始時点までの所定のタイミングにて前記オフ保持スイッチの端子間に所定のバイアス電圧を印加する電圧印加部(5)と、
を備えるゲート駆動回路。 - さらに、前記オフ保持スイッチの前記オフ駆動電源側の端子と、前記半導体スイッチング素子のソースまたはエミッタと、の間に接続されるコンデンサ(32)を備える請求項1に記載のゲート駆動回路。
- 前記オフ駆動電源の高電位側端子は、前記半導体スイッチング素子のソースまたはエミッタに接続され、
前記オフ駆動電源の低電位側端子は、前記オフ駆動スイッチおよび前記ゲート抵抗を介して前記半導体スイッチング素子のゲートに接続され、
前記オフ駆動部(4)は、前記オフ駆動電源の低電位側端子および前記オフ駆動スイッチの相互接続ノードと前記オフ保持スイッチの前記オフ駆動電源側の端子との間を開閉する第1バイアススイッチ(S4)を備え、
前記電圧印加部は、
前記バイアス電圧を生成するもので、高電位側端子が前記オフ駆動電源の低電位側端子に接続されたバイアス電源(9)と、
前記バイアス電源の低電位側端子と、前記オフ保持スイッチの前記オフ駆動電源側の端子との間を開閉する第2バイアススイッチ(S5)と、
を備える請求項1または2に記載のゲート駆動回路。 - 前記オフ駆動電源の高電位側端子は、前記半導体スイッチング素子のソースまたはエミッタに接続され、
前記オフ駆動電源の低電位側端子は、前記オフ駆動スイッチおよび前記ゲート抵抗を介して前記半導体スイッチング素子のゲートに接続され、
前記オフ駆動部(22)は、前記オフ駆動電源の低電位側端子と前記オフ駆動スイッチとの間を開閉する第1バイアススイッチ(S4)を備え、
前記電圧印加部は、
前記バイアス電圧を生成するもので、高電位側端子が前記オフ駆動電源の低電位側端子に接続されたバイアス電源(9)と、
前記バイアス電源の低電位側端子と、前記オフ保持スイッチの前記オフ駆動電源側の端子との間を開閉する第2バイアススイッチ(S5)と、
を備える請求項1または2に記載のゲート駆動回路。 - さらに、
前記オフ期間における前記半導体スイッチング素子のゲート電圧の変化量を検出する変化量検出部(42)と、
前記変化量検出部により検出された前記変化量に基づいて、前記オフ電圧の電圧値を変更するオフ電圧変更部(42)と、
を備え、
前記オフ電圧変更部は、
前記オフ期間における前記変化量が前記閾値以上であると判断すると、前記オフ保持スイッチおよび前記第2バイアススイッチをオンするとともに前記オン駆動スイッチ、前記オフ駆動スイッチおよび前記第1バイアススイッチをオフすることにより、前記オフ電圧の電圧値を第1設定値とし、
前記オフ期間における前記変化量が所定の閾値未満であると判断すると、前記オフ駆動スイッチ、前記オフ保持スイッチおよび第1バイアススイッチをオンするとともに前記オン駆動スイッチおよび前記第2バイアススイッチをオフすることにより、前記オフ電圧の電圧値を前記第1設定値より小さい第2設定値とする請求項3または4に記載のゲート駆動回路。
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CN111030452A (zh) * | 2019-12-19 | 2020-04-17 | 中车永济电机有限公司 | 大功率全SiC-MOSFET模块的驱动装置 |
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CN116491056A (zh) * | 2020-11-06 | 2023-07-25 | 日产自动车株式会社 | 共振型电力变换装置 |
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- 2016-10-26 JP JP2016209563A patent/JP2018074676A/ja active Pending
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