JP5727300B2

JP5727300B2 - 電圧レギュレータ

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Description

本発明は，電圧レギュレータに関する。

電圧レギュレータは，直流または交流電源から所望の電位の電圧を生成する電源回路である。電圧レギュレータは，様々な電子機器に最適な電源電圧を供給する回路として広く利用されている。

近年において，GaNやSiCなどのワイドバンドギャップを有する半導体のトランジスタを使用したスイッチングレギュレータが注目を集めている。これらの半導体は，Siなどよりもバンドギャップが広く高耐圧であるので，より小さいサイズのトランジスタに高い電圧を印加することができ，電圧レギュレータの高耐圧で高速スイッチング素子として期待されている。

たとえば，特許文献１などに記載されるとおりである。

特開２００８−２３５９５２号公報特開２００４−１７３３５４号公報

GaNのHEMT(高電位移動度トランジスタ)も，高耐圧で高速スイッチング可能であることから，スイッチングレギュレータのスイッチング素子として注目されている。しかしながら，従来のシリコンのパワーMOSFETが，ゲートに電圧を印加しない状態でオフになるノーマリオフ型（エンハンスメント型）であるのに対して，GaNのHEMTは，通常，ゲートに電圧を印加しない状態でオンになるノーマリオン型（デプレッション型）である。そのため，HEMTをスイッチングするためには，負電源が必要になる。電圧レギュレータに負電源を設けることはコストアップを招き，好ましくない。

そこで，本発明の目的は，ノーマリオフ型のスイッチング素子を有する電圧レギュレータを提供することになる。

本実施の形態における電圧レギュレータは，
入力電圧に接続されたノーマリオン型の第１のトランジスタと，
前記第１のトランジスタと出力端子との間に設けられたインダクタと，
前記第１のトランジスタと前記インダクタとの接続ノードとグランド電圧との間に設けられた還流回路と，
前記第１のトランジスタのゲートに駆動信号を供給する駆動回路と，
前記グランド電圧に接続され，前記第１のトランジスタのオンオフ動作により前記接続ノードに生成されるパルス信号に基づいて負電圧を生成し，前記負電圧を前記駆動回路に供給する負電圧生成回路とを有する。

負電圧生成回路により負電圧が生成されるので，ノーマリオン型のトランジスタでもオンオフ駆動することができる。

降圧型の電圧レギュレータの一例を示す図である。第１の実施の形態における降圧型の電圧レギュレータの回路図である。負電圧生成回路の動作を示す電圧波形図である。第１の実施の形態における降圧型電圧レギュレータの変形例１である。第１の実施の形態における降圧型電圧レギュレータの変形例２である。第１の実施の形態における降圧型電圧レギュレータの変形例３である。第２の実施の形態における昇圧型の電圧レギュレータの回路図である。 GaNの化合物半導体のHEMTの断面構造を示す図である。

図１は，降圧型の電圧レギュレータの一例を示す図である。この電圧レギュレータは，入力電圧V1を降圧して所望の電位の出力電圧VOUTを生成し，出力電圧VOUTは，負荷回路LDに供給される。

この電圧レギュレータは，入力電圧V1に接続されるハイサイドの第１のトランジスタM1と，グランド電圧GNDに接続されるロウサイドの第２のトランジスタM2と，両トランジスタM1,M2の接続ノードSWと出力端子（VOUT）との間に設けられたインダクタL1と，出力端子とグランド電圧GNDとの間に設けられたキャパシタC1とを有する。また，第２のトランジスタM2に並列にショットキーダイオードD1が設けられている。

さらに，電圧レギュレータは，第１のトランジスタM1のゲートと，第２のトランジスタM2のゲートに駆動信号を供給する駆動回路DRH,DRLを有する。この駆動回路は，図示しない制御回路からの制御信号に応じて，第１，第２のトランジスタM1,M2をオンオフ駆動するパルス状の駆動信号Vgh,Vglを生成する。

第１，第２のトランジスタM1,M2は，交互にオン，オフするよう駆動される。第１のトランジスタM1がオンすると，入力電圧V1からトランジスタM1,インダクタL1,負荷回路LDの経路で電流が流れ，インダクタL1に電磁エネルギーが蓄積される。一方，第１のトランジスタM1がオフになると，第２のトランジスタM2はオンになり，インダクタL1,負荷回路LD,トランジスタM2の経路で還流電流が流れる。また，両トランジスタM1,M2が同時にオンすると無駄な貫通電流が流れるので，両トランジスタのオン，オフの切り替わり時に両トランジスタがオフするデッドタイムがある。このデッドタイムの間，ショットキーダイオードD1が導通する。

第１のトランジスタM1がオンしている時間の割合はデューティ比と呼ばれ，出力電圧VOUTの電位は，入力電圧V1にデューティ比を乗じた電位になる。

第１，第２のトランジスタM1,M2がシリコンのパワーMOSトランジスタの場合は，パワーMOSトランジスタをゲートに電圧が印加されていない状態でオフになるノーマリオフ型にするのが一般的である。ノーマリオフ型であれば，駆動回路DRH,DRLは，駆動パルス信号Vgh,Vglの電位をグランド電圧と両トランジスタの閾値電圧を超える高い電圧とにすることで，両トランジスタをオン，オフに駆動することができるからである。

しかし，第１，第２のトランジスタM1,M2を化合物半導体によるHEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)にすると，HEMTは通常ノーマリオン型であるので，グランド電圧とそれより高い電圧とを有する駆動パルス信号Vgh,Vglでは，トランジスタM1,M2をオフ動作させることができない。そのため，ノーマリオン型のトランジスタM1,M2を使用する場合は，トランジスタをオフにするためにゲートの駆動信号を負電位にする必要があり，負電源を設ける必要がある。このような負電源を設けることは部品数の増加になりコストアップを招く。

［第１の実施の形態，降圧レギュレータ］
図２は，第１の実施の形態における降圧型の電圧レギュレータの回路図である。図２の電圧レギュレータは，図１と同様に，入力電圧V1を降圧して所望の電位の出力電圧VOUTを生成する。そして，図２の電圧レギュレータは，入力電圧V1に接続されるハイサイドの第１のトランジスタM1と，グランド電圧GNDに接続されるロウサイドの第２のトランジスタM2と，両トランジスタM1,M2の接続ノードSWと出力端子（VOUT）との間に設けられたインダクタL1と，出力端子とグランド電圧GNDとの間に設けられたキャパシタC1とを有する。また，第２のトランジスタM2に並列にショットキーダイオードD1が設けられている。

図１と異なり，第１，第２のトランジスタM1,M2は，高耐圧で高速スイッチングが可能な，GaNなどのバンドギャップが広い化合物半導体のHEMTであり，ノーマリオン型のトランジスタである。ただし，第２のトランジスタM2とショットキーダイオードD1とはいずれか一方のみ又は両方が設けられる。

さらに，図２の電圧レギュレータは，第１のトランジスタM1のゲートと，第２のトランジスタM2のゲートに駆動信号を供給する駆動回路DRH,DRLを有する。この駆動回路は，制御回路CONTが出力電圧VOUTが所望の電圧VREFになるように生成する制御信号PWMに応じて，第１，第２のトランジスタM1,M2をオンオフ駆動するパルス状の駆動信号Vgh,Vglを生成する。

そして，第１，第２のトランジスタM1,M2がノーマリオン型のトランジスタであるので，駆動回路DRH,DRLは，両トランジスタをオフにする負電圧とオンにする電圧とを有する駆動信号Vgh,Vglを生成する。そのために，図２の電圧レギュレータは，グランド電圧GNDに接続され，第１のトランジスタM1とインダクタL1との接続ノードSWに生成されるパルス信号に基づいて負電圧を生成する負電圧生成回路１０を有する。負電圧生成回路１０は，ノードN3に生成する負電圧を駆動回路DRH,DRLに供給し，駆動回路DRH,DRLは両トランジスタM1,M2をオンにするオン電圧とオフにする負のオフ電圧を有する駆動信号Vgh,Vglを生成する。図２に示した駆動回路は最終段にCMOSインバータを有し，CMOSインバータの低電源に負電圧生成回路１０が生成する負電圧が使用される。

図２の電圧レギュレータでも，図１と同様に，第１，第２のトランジスタM1,M2が，交互にオン，オフするよう駆動される。第１のトランジスタM1がオンすると，入力電圧V1からトランジスタM1,インダクタL1,負荷回路LDの経路で電流が流れ，インダクタL1に電磁エネルギーが蓄積される。一方，第１のトランジスタM1がオフになると，第２のトランジスタM2はオンになり，インダクタL1,負荷回路LD,トランジスタM2の経路で還流電流が流れる。また，両トランジスタM1,M2が同時にオンすると無駄な貫通電流が流れるので，両トランジスタのオン，オフの切り替わり時に両トランジスタがオフするデッドタイムがある。このデッドタイムの間，ショットキーダイオードD1が導通して効率低下を防止する。

第２のトランジスタM2とショットキーダイオードD1は，還流電流を流す還流回路であり，いずれか一方のみであってもよい。ショットキーダイオードD1のみの場合は，第１のトランジスタM1がオフのときにショットキーダイオードD1に還流電流が流れる。また，第２のトランジスタM2のみの場合は，第１のトランジスタがオフのときに第２のトランジスタM2がオンになり，第２のトランジスタM2に還流電流が流れる。ただし，デッドダイムには還流電流が流れない。第２のトランジスタM2とショットキーダイオードD1の両方がある場合は，第１のトランジスタがオフになるとき，デッドタイムを含めて貫通電流を流すことができ，電圧レギュレータの効率を高くすることができる。ショットキーダイオードD1よりトランジスタM2のほうが電圧降下が小さいので，最も効率を上げることができる。

負電圧生成回路１０は，駆動能力が大きい第１，第２のトランジスタM1,M2によって接続ノードSWに生成されるパルス信号を利用したポンピング回路である。接続ノードSWは，第１のトランジスタM1がオンすると入力電圧V1まで上昇し，第１のトランジスタM1がオフして第２のトランジスタM2がオンするとグランド電圧まで低下する。

負電圧生成回路１０は，接続ノードSWに一方の端子が接続された第１のキャパシタC2と，グランド電圧GNDに一方の端子が接続された第２のキャパシタC3と，第１のキャパシタC2の他方の端子N2とグランド電圧GNDとの間に設けられた第１の一方向性素子D2と，第２のキャパシタC3の他方の端子N3と第１のキャパシタC2の他方の端子N2との間に設けられた第２の一方向性素子D3とを有し，第２のキャパシタD3の他方の端子N3に負電圧が生成される。第１，第２の一方向性素子D2,D3は，図２の例では，ショットキーダイオードである。

図３は，負電圧生成回路の動作を示す電圧波形図である。この例では，入力電圧V1は，例えば１０Vであり，第１，第２のトランジスタを構成するHEMTの閾値電圧は，例えば-２V乃至-３Vである。ショットキーダイオードD1のフォワード電圧は，例えば０．４V程度である。

図３を参照して，負電圧生成回路１０の動作を説明する。動作開始時は，負電圧生成回路１０内のノードN2,N3は最初グランド電圧（０V）である。そこで，ハイサイドの駆動信号VghがHレベル（１０V）にロウサイドの駆動信号VglがLレベルになり，第１のトランジスタM1がオン，第２のトランジスタM2がオフ（またはVglが０Vならオン）になると，接続ノードSWは１０V近辺まで上昇する。一方，ハイサイドの駆動信号VghがLレベルにロウサイドの駆動信号VglがHレベルになり，第１のトランジスタM1がオフ（またはVghが０Vならオン），第２のトランジスタM2がオンになると，接続ノードSWはグランド電圧（０V）に低下する。

このように，接続ノードSWは，第１，第２のトランジスタM1,M2のオン，オフ動作により，１０V近辺と０Vとを交互に繰り返すパルス信号になる。接続ノードSWが高い電位になると，キャパシタC2が充電され，接続ノードSWが０Vになると，キャパシタC2のカップリングによりノードN3の電位が負電位になる。それに伴い，ダイオードD3がオンしてノードN3の電位も負電位になり，キャパシタC3は負電位で充電される。

再度，接続ノードSWが高い電位になると，キャパシタC2のカップリングによりノードN2の電位は上昇しようとするが，ダイオードD2によりグランド電圧にダイオードD2の順方向電圧を加えた電位より高くは上昇しない。その後，接続ノードSWが０Vに低下すると，キャパシタC2のカップリングによりノードN2の電位はさらに深い負電位になり，それと共に，ノードN3もダイオードD3を介してさらに深い負電位になり，キャパシタC3が充電される。

このように，接続ノードSWが高い電位になるとキャパシタC2が充電され，接続ノードSWがグランド電位になるとキャパシタC2に充電された電荷がキャパシタC3に移され，ノードN3がより深い負電位に低下する。このようなポンピング動作を繰り返すことで，ノードN2,N3は徐々に深い負電位に低下し，最終的には-１０V近辺まで低下する。しかも，ノードN2の電位の変化は，キャパシタC3で更に平滑化されて，ノードN3の電位の変化は小さくなる。

このノードN3に生成された負電圧が，駆動回路DRH,DRLの低い側の電源として供給されている。そのため，駆動信号Vgh,Vglの低い側の電位も最終的には-１０V近辺の負電位まで低下し，負の閾値電圧を有するノーマリオン型の第１，第２のトランジスタM1,M2を確実にオフにすることができ，上記のポンピング動作が実現される。

ダイオードD2,D3の順方向電圧が小さいほど，負電圧生成回路の効率が高くなる。従って，PN接合のダイオードよりも順方向電圧が小さいショットキーダイオードのほうが好ましい。

接続ノードSWは駆動能力の高い第１のトランジスタM1により高い電位に駆動され，大きな電流がインダクタL1に供給されている。したがって，この駆動能力の高い接続ノードSWのパルス信号を利用することで，負電圧生成回路１０はノードN3に所望の負電圧を生成することができる。

図４は，第１の実施の形態における降圧型電圧レギュレータの変形例１である。図２の電圧レギュレータと異なり，負電圧生成回路１０内の一方向性素子が，ゲートとドレイン間に定電圧生成回路V2,V3が設けられたノーマリオン型の化合物半導体の高電子移動度トランジスタ（HEMT）HM2,HM3である。すなわち，HEMT(HM2)のゲートとドレイン（N2）との間に定電圧源V2が設けられ，ドレイン（N2）がグランド電位の場合には定電圧源V2によりゲートはグランド電位より閾値電圧（負電圧）以上低い電位になり，HEMT（HM2）はオフ状態になっている。そして，ドレイン（N2）の電位が上昇してゲートが閾値電圧（負電圧）を超えるとドレイン（N2）からソース（グランド電圧GND）方向に導通する。HEMT(HM3)も同様である。ノーマリオン型のHEMTの閾値が例えば-２V乃至-３Vであるなら，定電圧源V2,V3は，1.98V乃至2.98Vに設定される。

図４の例では，大きな電流駆動能力が要求される第１，第２のトランジスタM1,M2はゲート幅が大きなHEMTであり，それほど大きな電流駆動能力が必要ない負電圧生成回路１０内のトランジスタHM2,HM3はゲート幅が小さいHEMTであり，いずれもノーマリオン型である。これらのHEMTは同じ半導体チップ内に形成されることが望ましい。

一方，駆動回路DRH,DRLや制御回路CONTはシリコンチップ内に形成される集積回路で構成されることが望ましい。

図５は，第１の実施の形態における降圧型電圧レギュレータの変形例２である。図２の電圧レギュレータと異なり，負電圧生成回路１０内の一方向性素子が，ゲートとドレイン間を接続したノーマリオフ型（エンハンスメント型）の化合物半導体の高電子移動度トランジスタ（HEMT）HM2,HM3である。HEMT(HM2)の場合，ドレイン（N2）がソースのグランド電位GNDより閾値電圧，例えば＋1.5V以上高くなるとHEMT(HM2)が導通する。HEMT(HM3)も同様である。

図６は，第１の実施の形態における降圧型電圧レギュレータの変形例３である。図５の電圧レギュレータと異なり，負電圧生成回路１０内の一方向性素子が，ゲートとドレイン間に定電圧生成回路V2,V3が設けられたノーマリオフ型の化合物半導体の高電子移動度トランジスタ（HEMT）HM2,HM3である。定電圧V2,V3は，HEMT(HM2,HM3)の正の閾値電圧，例えば1.5Vよりわずかに低い電圧，例えば1.48Vに設定されている。また，図４とは定電圧V2,V3の極性が逆になっている。

これにより，HEMT(HM2)の場合，ドレイン（N2）の電位がソースのグランド電位GNDより少しでも高くなると，ゲートの電位がソースのグランド電位より閾値電圧以上高くなり，HEMT(HM2)が導通する。HEMT(HM3)も同様である。

図４，５，６のHEMTによる一方向性素子は，後述するとおり，SiのパワーMOSトランジスタのように基板内にボディーダイオードを有していない。従って，HEMT(HM2)はグランドGNDに接続されたソースからドレイン（N2）方向に電流が流れることはなく，一方向性素子として機能する。

［第２の実施の形態，昇圧型電圧レギュレータ］
図７は，第２の実施の形態における昇圧型の電圧レギュレータの回路図である。図７の電圧レギュレータは，入力電圧V1を昇圧して所望の高い電位の出力電圧VOUTを生成する。

図７の電圧レギュレータは，入力電圧V1に接続されたインダクタL10と，インダクタL10と出力端子VOUTとの間に設けられた一方向性出力素子D10と，インダクタL10と一方向性出力素子D10との接続ノードSWとグランド電圧GNDとの間に設けられたノーマリオン型の第１のトランジスタM10と，第１のトランジスタM10のゲートに駆動信号Vgを供給する駆動回路DRとを有する。第１のトランジスタM10が，例えばノーマリオン型のHEMTである。そこで，第１のトランジスタM10を駆動する駆動信号Vgを負電位にするために，電圧レギュレータは，グランド電圧GNDに接続され，第１のトランジスタM10のオンオフ動作により接続ノードSWに生成されるパルス信号に基づいて負電圧を生成し，その負電圧を駆動回路DRに供給する負電圧生成回路２０を有する。

負電圧生成回路２０は，図２の負電圧生成回路１０と同様に，接続ノードSWに一方の端子が接続された第１のキャパシタC2と，グランド電圧GNDに一方の端子が接続された第２のキャパシタC3と，第１のキャパシタC2の他方の端子N2とグランド電圧GNDとの間に設けられた第１の一方向性素子D2と，第２のキャパシタC3の他方の端子N3と第１のキャパシタC2の他方の端子N2との間に設けられた第２の一方向性素子D3とを有し，第２のキャパシタD3の他方の端子N3に負電圧が生成される。第１，第２の一方向性素子D2,D3は，図７の例では，ショットキーダイオードである。

第１のトランジスタM10は，GaNなどの化合物半導体のNチャネルのHEMTであり，高耐圧で高速スイッチング可能であり，前述のとおりノーマリオン型である。

この昇圧型電圧レギュレータの動作は，第１のトランジスタM10がオンになると，入力電圧V1,インダクタL10,第１のトランジスタM10の経路で電流が流れ，接続ノードSWの電位がグランド電圧近傍まで低下し，インダクタL10に電磁エネルギーが蓄積される。そして，第１のトランジスタM10がオフになると，インダクタL1に蓄積された電磁エネルギーにより，接続ノードSWの電位が入力電圧V1より高い電位まで上昇し，入力電圧V1,インダクタL10,ダイオードD10,出力端子VOUTの経路で電流が流れ，出力キャパシタC1を充電し，出力電圧VOUTの電位が入力電圧より高くなる。第１のトランジスタM10がオンするデューティ比が高いほど，出力電圧VOUTの電位は高くなる。

負電圧生成回路２０の動作は，図２と同等であり，接続ノードSWのパルス信号によりキャパシタC2が充電され，その充電電荷がキャパシタC３に転送され，端子N3に負電圧が生成される。この場合も，トランジスタM10の駆動動作により大きな電流が生成される接続ノードSWのパルス信号に基づいて負電圧を生成するので，十分な負電圧を生成することができる。

図７の電圧レギュレータは，昇圧型であり，例えば，入力電圧V1が商用交流電源１００Vであり，出力電圧VOUTは２００乃至３００Vの高い電圧である。その場合，接続ノードSWに生成されるパルス信号の電圧も２００乃至３００Vと非常に高い。それに伴い，端子N2には-２００Vから-３００Vもの負電圧になり，端子N3も同様に深い負電圧になる。それに対して，第１のトランジスタM10がノーマリオン型の化合物半導体のHEMTの場合は，閾値電圧はせいぜいマイナス数Vである。従って，-２００Vから-３００Vの負電圧は駆動電圧としては低すぎる。

そこで，図７の負電圧生成回路２０は，さらに，端子N3とグランド電圧GNDとの間には，例えばツェナーダイオードD4,抵抗R4,キャパシタC4を有するクランプ回路を有する。すなわち，接続ノードSWがHレベルからグランド電圧近辺まで低下したとき，端子N2,N3が深い負電位に低下するが，端子N3の低下に伴いツェナーダイオードD4が逆方向にオンして，端子N4の電位がHEMTの負の閾値電圧にみあった負電圧でクランプされる。このクランプ電位でキャパシタC4が充電されて，端子N4にHEMTの駆動信号に最適な負電圧，例えば-１０V,が生成される。

図７の負電圧生成回路２０内の一方向性素子D2,D3は，例えばショットキーダイオードである。PN接合ダイオードよりも順方向電圧が低いので，その分，負電圧生成回路の効率を高めることができる。

この一方向性素子D2,D3は，第１の実施の形態の変形例１，２，３（図４，５，６）に示したノーマリオン型HEMTのドレインとゲートとの間を定電圧を介して接続したもの，またはノーマリオフ型HEMTのドレインとゲートとを直接接続したものまたは定電圧を介して接続したものでもよい。

図８は，GaNの化合物半導体のHEMTの断面構造を示す図である。HEMTは，Siなどの半導体基板SUBの上にGaNのバッファ層を介して，i型のGaNからなる電子走行層と，n型のAlGaNからなる電子供給層とが形成され，n型AlGaN層上にゲート電極Gが形成され，n型AlGaN層内にソース電極Sとドレイン電極Dとが形成される。n型AlGaN層上にn型GaN層やチッカシリコンなどの絶縁膜が形成されることもある。

このように，HEMTは，パワーMOSトランジスタのように基板とソース，ドレインとの間にPN接合が形成されておらず，ボディーダイオードを有していない。したがって，ドレインとゲート間を接続して一方向性素子にすることができる。また，GaNはワイドバンドギャップ半導体であるので，耐圧が高く，ソース，ドレインとゲート間を短くして高速スイッチング動作を可能にする。上記の本実施の形態の電圧レギュレータは，第１，第２のトランジスタM1,M2,M10をこのようなGaNなどのHEMTで構成することで，高耐圧で高速スイッチングを実現でき，高い効率の電圧レギュレータにすることができる。

そして，HEMTはノーマリオン型が主流であるが，その場合でも，負電圧生成回路を設けて，トランジスタM1,M2,M10の駆動信号を負電圧に制御することができ，スイッチング動作を可能にする。

上記の実施の形態をまとめると以下の付記のとおりである。

（付記１）
入力電圧に接続されたノーマリオン型の第１のトランジスタと，
前記第１のトランジスタと出力端子との間に設けられたインダクタと，
前記第１のトランジスタと前記インダクタとの接続ノードとグランド電圧との間に設けられた還流回路と，
前記第１のトランジスタのゲートに駆動信号を供給する駆動回路と，
前記グランド電圧に接続され，前記第１のトランジスタのオンオフ動作により前記接続ノードに生成されるパルス信号に基づいて負電圧を生成し，前記負電圧を前記駆動回路に供給する負電圧生成回路とを有する電圧レギュレータ。

（付記２）
付記１において，
前記駆動回路は，前記負電圧を有する駆動信号を生成する電圧レギュレータ。

（付記３）
付記１または２において，
前記還流回路は，前記接続ノードとグランド電圧との間に設けられ，ゲートに前記駆動回路から駆動信号が供給される第２のトランジスタを有し，前記第１，第２のトランジスタは前記駆動パルスに応答して交互にオン，オフする電圧レギュレータ。

（付記４）
付記１または３のいずれかにおいて，
前記負電圧生成回路は，前記接続ノードに一方の端子が接続された第１のキャパシタと，前記グランド電圧に一方の端子が接続された第２のキャパシタと，前記第１のキャパシタの他方の端子と前記グランド電圧との間に設けられた第１の一方向性素子と，前記第２のキャパシタの他方の端子と前記第１のキャパシタの他方の端子との間に設けられた第２の一方向性素子とを有し，前記第２のキャパシタの他方の端子に前記負電圧が生成される電圧レギュレータ。

（付記５）
入力電圧に接続されたインダクタと，
前記インダクタと出力端子との間に設けられた一方向性出力素子と，
前記インダクタと前記一方向性出力素子の接続ノードとグランド電圧との間に設けられたノーマリオン型の第１のトランジスタと，
前記第１のトランジスタのゲートに駆動信号を供給する駆動回路と，
前記グランド電圧に接続され，前記第１のトランジスタのオンオフ動作により前記接続ノードに生成されるパルス信号に基づいて負電圧を生成し，前記負電圧を前記駆動回路に供給する負電圧生成回路とを有する電圧レギュレータ。

（付記６）
付記５において，
前記駆動回路は，前記負電圧を有する駆動パルスを生成する電圧レギュレータ。

（付記７）
付記５または６のいずれかにおいて，
前記負電圧生成回路は，前記接続ノードに一方の端子が接続された第１のキャパシタと，前記グランド電圧に一方の端子が接続された第２のキャパシタと，前記第１のキャパシタの他方の端子と前記グランド電圧との間に設けられた第１の一方向性素子と，前記第２のキャパシタの他方の端子と前記第１のキャパシタの他方の端子との間に設けられた第２の一方向性素子とを有し，前記第２のキャパシタの他方の端子に前記負電圧が生成される電圧レギュレータ。

（付記８）
付記７において，
前記負電圧生成回路は，さらに，前記グランド電圧と前記第２のキャパシタの他方の端子との間に前記負電圧にクランプするクランプ回路を有する電圧レギュレータ。

（付記９）
付記１または５において，
前記第１のトランジスタは，ノーマリオン型の化合物半導体の高電子移動度トランジスタである電圧レギュレータ。

（付記１０）
付記１または５において，
前記第１，第２の一方向性素子は，ショットキーダイオードを有する電圧レギュレータ。

（付記１１）
付記１または５において，
前記第１，第２の一方向性素子は，ゲートとドレイン間が接続された化合物半導体の高電子移動度トランジスタ（HEMT）を有する電圧レギュレータ。

（付記１２）
付記１または５において，
前記第１，第２の一方向性素子は，ゲートとドレイン間に定電圧生成回路が設けられたノーマリオン型の化合物半導体の高電子移動度トランジスタ（HEMT）を有する電圧レギュレータ。

（付記１３）
付記１または５において，
前記第１，第２の一方向性素子は，ゲートとドレイン間に定電圧生成回路が設けられたノーマリオフ型の化合物半導体の高電子移動度トランジスタ（HEMT）を有する電圧レギュレータ。

（付記１４）
入力電圧からの電流を間欠的にインダクタに供給する第１のトランジスタと，前記第１のトランジスタのゲートに駆動信号を供給して前記第１のトランジスタをオン，オフ動作させる駆動回路とを有する電圧レギュレータの駆動方法において，
前記第１のトランジスタのオンオフ動作により前記インダクタと前記第１のトランジスタとの接続ノードに生成されるパルス信号に基づいて負電圧を生成し，前記負電圧を前記駆動回路に供給し，前記駆動信号を前記負電圧にして前記第１のトランジスタをオフにする電圧レギュレータの駆動方法。

V1:入力電圧 M1,M2:第１，第２のトランジスタ
L1:インダクタ SW:接続ノード
DRH,DRL:駆動回路１０：負電圧生成回路

Claims

入力電圧に接続されたノーマリオン型の第１のトランジスタと，
前記第１のトランジスタと出力端子との間に設けられたインダクタと，
前記第１のトランジスタと前記インダクタとの接続ノードとグランド電圧との間に設けられた還流回路と，
前記第１のトランジスタのゲートに駆動信号を供給する駆動回路と，
前記グランド電圧に接続され，前記第１のトランジスタのオンオフ動作により前記接続ノードに生成されるパルス信号に基づいて負電圧を生成し，前記負電圧を前記駆動回路に供給する負電圧生成回路とを有する電圧レギュレータ。
請求項１において，
前記還流回路は，前記接続ノードとグランド電圧との間に設けられ，ゲートに前記駆動回路から駆動信号が供給される第２のトランジスタを有し，前記第１，第２のトランジスタは前記駆動パルスに応答して交互にオン，オフする電圧レギュレータ。
請求項１または２のいずれかにおいて，
前記負電圧生成回路は，前記接続ノードに一方の端子が接続された第１のキャパシタと，前記グランド電圧に一方の端子が接続された第２のキャパシタと，前記第１のキャパシタの他方の端子と前記グランド電圧との間に設けられた第１の一方向性素子と，前記第２のキャパシタの他方の端子と前記第１のキャパシタの他方の端子との間に設けられた第２の一方向性素子とを有し，前記第２のキャパシタの他方の端子に前記負電圧が生成される電圧レギュレータ。
入力電圧に接続されたインダクタと，
前記インダクタと出力端子との間に設けられた一方向性出力素子と，
前記インダクタと前記一方向性出力素子の接続ノードとグランド電圧との間に設けられたノーマリオン型の第１のトランジスタと，
前記第１のトランジスタのゲートに駆動信号を供給する駆動回路と，
前記グランド電圧に接続され，前記第１のトランジスタのオンオフ動作により前記接続ノードに生成されるパルス信号に基づいて負電圧を生成し，前記負電圧を前記駆動回路に供給する負電圧生成回路とを有する電圧レギュレータ。
請求項４において，
前記負電圧生成回路は，前記接続ノードに一方の端子が接続された第１のキャパシタと，前記グランド電圧に一方の端子が接続された第２のキャパシタと，前記第１のキャパシタの他方の端子と前記グランド電圧との間に設けられた第１の一方向性素子と，前記第２のキャパシタの他方の端子と前記第１のキャパシタの他方の端子との間に設けられた第２の一方向性素子とを有し，前記第２のキャパシタの他方の端子に前記負電圧が生成される電圧レギュレータ。
請求項５において，
前記負電圧生成回路は，さらに，前記グランド電圧と前記第２のキャパシタの他方の端子との間に前記負電圧にクランプするクランプ回路を有する電圧レギュレータ。
請求項１または４において，
前記第１のトランジスタは，ノーマリオン型の化合物半導体の高電子移動度トランジスタである電圧レギュレータ。
入力電圧からの電流を間欠的にインダクタに供給する第１のトランジスタと，前記第１のトランジスタのゲートに駆動信号を供給して前記第１のトランジスタをオン，オフ動作させる駆動回路とを有する電圧レギュレータの駆動方法において，
前記第１のトランジスタのオンオフ動作により前記インダクタと前記第１のトランジスタとの接続ノードに生成されるパルス信号に基づいて負電圧を生成し，前記負電圧を前記駆動回路に供給し，前記駆動信号を前記負電圧にして前記第１のトランジスタをオフにする電圧レギュレータの駆動方法。