KR101036867B1 - Dc-dc 컨버터 - Google Patents

Dc-dc 컨버터 Download PDF

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KR101036867B1
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요시히로 나가야
다카시 마츠모토
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은 변환 효율이 좋고, 외부에 부착되는 다이오드를 필요로 하지 않는 DC-DC 컨버터를 제공하는 것을 목적으로 한다.
DC-DC 컨버터는 메인 스위칭 소자를 이루는 메인 NMOS 트랜지스터(FET1)와, 메인 NMOS 트랜지스터(FET1)의 게이트 단자를 구동하는 드라이버(DVH1)와, 메인 NMOS 트랜지스터(FET1)의 소스 단자와 드라이버(DVH1)의 전원 단자 사이에 접속되는 콘덴서(C2)와, 입력 전원에 이르는 경로와 드라이버(DVH1)의 전원 단자 사이에 접속되는 NMOS 트랜지스터(FET3)를 구비하고 있다. NMOS 트랜지스터(FET3)는 메인 NMOS 트랜지스터(FET1)가 도통일 때에 비도통으로 되고, 메인 NMOS 트랜지스터(FET1)가 비도통일 때에 도통으로 된다.

Description

ＤＣ-ＤＣ 컨버터{DC-DC CONVERTER}
도 1은 제1 실시 형태에 따른 DC-DC 컨버터의 구성을 도시하는 회로도.
도 2는 FET1∼FET3의 타이밍을 도시하는 타이밍 차트.
도 3은 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 4는 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 5는 제2 실시 형태에 따른 DC-DC 컨버터의 구성을 도시하는 회로도.
도 6은 제3 실시 형태에 따른 DC-DC 컨버터의 구성을 도시하는 회로도.
도 7은 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 8은 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 9는 FET1의 게이트 전압 생성을 도시하는 모식도.
도 10은 제4 실시 형태에 따른 DC-DC 컨버터의 구성을 도시하는 회로도.
도 11은 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 12는 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 13은 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 14는 각 FET의 상태에 따른 회로 동작을 도시하는 모식도.
도 15는 종래 기술의 DC-DC 컨버터의 구성을 도시하는 회로도.
도 16은 DC-DC 컨버터의 제어부에 있어서의 동작 파형을 도시하는 타이밍 차 트.
<도면의 주요 부분에 대한 부호의 설명>
1, 1A, 1B, 1C : DC-DC 컨버터
2, 2A, 2B, 2C : 제어부
FET1 : 메인 NMOS 트랜지스터
FET3, FET5 : NMOS 트랜지스터
FET3A, FET4, FET6 : PMOS 트랜지스터
C2 : 콘덴서
C3 : 콘덴서
COMP1 : 전압 비교기
DLV1 : 드라이버
ERA1 : 오차 증폭기
NAND1 : 논리 게이트
NOT1 : 인버터
REG1 : 강압 레귤레이터
본 발명은 DC-DC 컨버터에 관한 것으로, 특히 메인 스위칭 소자에 N형 FET를 이용한 DC-DC 컨버터에 관한 것이다.
스위칭 레귤레이터 방식의 DC-DC 컨버터에 있어서의 효율 개선 방법의 하나로서, 메인 스위칭 소자에 N형의 FET를 사용하는 것이 알려져 있다. 메인 스위칭 소자에 P형의 FET를 사용하는 데 비하여, 동일한 사이즈라면 도통 저항을 약 42％로 감소시킬 수 있고, DC-DC 컨버터에 있어서의 효율 개선에 크게 공헌하는 것이다.
그런데, DC-DC 컨버터의 메인 스위칭 소자로서 N형 FET를 사용하기 위해서는, N형 FET의 게이트 구동 전압으로서, 소스 단자로의 입력 전압보다도 높은 전압이 필요해진다. 이러한 높은 게이트 구동 전압을 생성하는 수단으로서, 동기 정류회로의 FET를 이용한 차지 펌프 회로를 사용하는 것이 일반적이다.
도 15는 종래 기술의 차지 펌프 회로를 사용한 DC-DC 컨버터(100)의 구성을 도시하는 회로도이다. DC-DC 컨버터(100)는 전자 기기(예컨대, 노트북 컴퓨터)에 내장되어, 도시하지 않은 배터리로부터의 전원 입력 전압(Vin)을 변환하고, CPU나 그 주변 기기를 동작시키기 위한 출력 전압(Vout)을 출력한다.
DC-DC 컨버터(100)는 1칩의 반도체 집적 회로 상에 형성된 제어부(102)와 복수 개의 외부 부착 소자로 구성되어 있다.
제어부(102)의 제1 구동 신호(DH1)는 메인 NMOS 트랜지스터(FET1)의 게이트 단자에 공급되고, 메인 NMOS 트랜지스터(FET1)의 드레인 단자에는 전원 입력 전압(Vin)이 공급된다. 메인 NMOS 트랜지스터(FET1)의 소스 단자는 동기 정류 NMOS 트랜지스터(FET2)의 드레인 단자에 접속된다. 동기 정류 NMOS 트랜지스터(FET2)의 게이트 단자에는 제어부(102)의 제2 구동 신호(DL1)가 입력되고, 동기 정류 NMOS 트랜지스터(FET2)의 소스 단자는 접지 전위에 접속된다.
또한, 메인 NMOS 트랜지스터(FET1)의 소스 단자는 쵸크 코일(L1)을 통해 출력 단자(103)에 접속된다. 출력 단자(103)는 평활용 콘덴서(C1)를 통해 접지 전위에 접속된다.
제어부(102)는 분압 저항(R1, R2)과, 오차 증폭기(ERA1)와, 삼각파 발진기(OSC1)와, PWM 비교기(PWM1)와, 드라이버(DVH1, DVL1)를 구비하고, 제1 구동 전압(DH1) 및 제2 구동 신호(DL1)를 출력함으로써, 메인 NMOS 트랜지스터(FET1) 및 동기 정류 NMOS 트랜지스터(FET2)를 제어한다.
제어부(102)에 있어서 출력 전압(Vout)이 분압 저항(R1, R2)에 의해 분압되고, 그 분압 전압이 오차 증폭기(ERA1)의 반전 입력 단자에 입력된다. 오차 증폭기(ERA1)의 비반전 입력 단자에는 기준 전압(e1)이 입력된다. 오차 증폭기(ERA1)는 출력 전압(Vout)에 따른 분압 전압과 기준 전압(e1)을 비교하여, 그 전압차를 증폭한 출력 신호(Vop1)를 출력한다.
도 16은 제어부(102)에 있어서의 동작 파형을 도시하는 타이밍 차트이다.
제어부(102)에 있어서, 오차 증폭기(ERA1)의 출력 신호(Vop1)의 전압은 출력전압(Vout)에 따른 분압 전압[분압 저항(R1, R2)에 의한 분압 전압]과 기준 전압(e1)의 전압차가 크면 변동이 커지고, 분압 전압과 기준 전압(e1)의 전압차가 작으면 변동이 작아진다.
PWM 비교기(PWM1)는 오차 증폭기(ERA1)의 출력 신호(Vop1)보다도 삼각파 신호가 낮게 되는 경우에 출력 신호(Q1)를 하이 레벨로 하고, 출력 신호(Vop1)보다도 삼각파 신호가 높게 되는 경우에 Q1을 로우 레벨로 한다. 따라서, 오차 증폭기(ERA1)의 출력 신호(Vop1)의 전압이 상승하면 PWM 비교기(PWM1)의 출력 펄스폭[출력 신호(Q1)이 하이 레벨로 되는 펄스폭]이 길게 된다.
이 PWM 비교기(PWM1)의 출력 신호(Q1)는 드라이버(DVH1)를 통해 메인 NMOS 트랜지스터(FET1)의 게이트 단자에 제1 구동 전압(DH1)으로서 입력된다. 이 때문에, PWM 비교기(PWM1)의 출력 펄스폭이 길게 되면, 메인 NMOS 트랜지스터(FET1)의 도통 시간이 길게 되고, 반대로 PWM 비교기(PWM1)의 출력 펄스폭이 짧게 되면, 메인 NMOS 트랜지스터(FET1)의 도통 시간이 짧게 된다.
DC-DC 컨버터(100)에서는 PWM 비교기(PWM1)의 출력 신호(Q1)에 의해, 출력 전압(Vout)이 기준 전압(el) 및 분압 저항(R1, R2)에 의해 설정되는 정전압이 되도록 메인 NMOS 트랜지스터(FET1)의 도통 및 비도통이 제어된다.
또한, PWM 비교기(PWM1)는 출력 신호(Q1)에 대해 논리 레벨이 반전하는 출력 신호(XQ1)를 출력한다. 즉, 각 출력 신호(Q1, XQ1)는 서로 상보가 되는 펄스 신호로서 PWM 비교기(PWM1)로부터 출력된다. PWM 비교기(PWM1)의 출력 신호(XQ1)는 드라이버(DVL1)를 통해 제2 구동 신호(DL1)로서 동기 정류 NMOS 트랜지스터(FET2)의 게이트 단자에 입력된다.
따라서, 메인 NMOS 트랜지스터(FET1)의 도통 시에 동기 정류 NMOS 트랜지스터(FET2)는 비도통이 되고, 메인 NMOS 트랜지스터(FET1)의 비도통 시에 동기 정류 NMOS 트랜지스터(FET2)는 도통이 된다. 즉, 제어부(102)로부터 출력되는 제1 구동 전압(DH1) 및 제2 구동 신호(DL1)에 의해, 메인 NMOS 트랜지스터(FET1) 및 동기 정 류 NMOS 트랜지스터(FET2)는 교대로 도통된다.
메인 NMOS 트랜지스터(FET1)의 스위칭 동작에 의해, 메인 NMOS 트랜지스터(FET1)의 출력 전류는 쵸크 코일(L1) 및 평활용 콘덴서(C1)에 의해 평활된다. 여기서, 메인 NMOS 트랜지스터(FET1)의 도통 시에는, 전원 입력 전압(Vin)은 메인 NMOS 트랜지스터(FET1)를 통해 쵸크 코일(L1)과 평활용 콘덴서(C1)로 이루어지는 평활 회로에 공급된다. 메인 NMOS 트랜지스터(FET1)가 비도통이 되면, 메인 NMOS 트랜지스터(FET1)의 도통 시에 쵸크 코일(L1)에 축적된 전자 에너지가 출력 단자(103)측으로 방출된다.
출력 단자(103)의 출력 전압(Vout)은 다음식에 의해 나타내진다.
Vout = Vin × Ton/(Ton + Toff)
여기서, Ton은 메인 NMOS 트랜지스터(FET1)가 도통하는 기간, Toff는 메인 NMOS 트랜지스터(FET1)가 비도통이 되는 기간이다.
따라서, 배터리의 소모나 전자 기기의 사용 환경 등에 의해 전원 입력 전압(Vin)이 변동하였더라도, 출력 신호(Q1)의 듀티 사이클(duty cycle)을 제어함으로써, 출력 전압(Vout)을 정전압으로 유지하도록 보상할 수 있다.
DC-DC 컨버터(100)의 메인 NMOS 트랜지스터(FET1)에 N형의 FET를 이용하고 있기 때문에, 메인 NMOS 트랜지스터(FET1)를 구동하기 위한 제1 구동 전압(DH1)으로서 전원 입력 전압(Vin)보다도 높은 전압이 필요해진다. 그 때문에, DC-DC 컨버터(100)에서는, 메인 NMOS 트랜지스터(FET1)가 도통/비도통할 때에 그 소스 전위가 전원 입력 전압(Vin)의 사이에서 진폭하는 것을 이용하여, 차지 펌프에 의해 메인 NMOS 트랜지스터(FET1)의 게이트 단자의 구동 전압을 생성하고 있다.
PWM 비교기(PWM1)의 출력 신호(Q1)는 드라이버(DVH1)를 통해 제1 구동 전압(DH1)으로서 메인 NMOS 트랜지스터(FET1)의 게이트 단자에 입력되고, 출력 신호(XQ1)는 드라이버(DVL1)를 통해 제2 구동 신호(DL1)로서 동기 정류 NMOS 트랜지스터(FET2)의 게이트 단자에 입력되어 있다.
메인 NMOS 트랜지스터(FET1)의 소스 드레인 사이에는 다이오드(D1)와 콘덴서(C2)로 이루어지는 직렬 회로가 병렬로 접속되어 있다. 여기서 다이오드(D1)의 캐소드가 콘덴서(C2)에 접속되고, 그 접속부는 드라이버(DVH1)의 전원 단자에 접속된다.
이 DC-DC 컨버터(100)에 있어서, 메인 NMOS 트랜지스터(FET1)가 비도통, 동기 정류 NMOS 트랜지스터(FET2)가 도통일 때, 메인 NMOS 트랜지스터(FET1)의 소스 전위는 접지 전위로 된다. 이 때 다이오드(D1)를 통해 콘덴서(C2)에 전류가 흘러, 콘덴서(C2)는 그 전압이 전원 입력 전압(Vin)과 동일하게 될 때까지 충전된다.
계속해서, 메인 NMOS 트랜지스터(FET1)가 도통, 동기 정류 NMOS 트랜지스터(FET2)가 비도통으로 천이하면, 메인 NMOS 트랜지스터(FET1)의 소스 전위는 상승하여 콘덴서(C2)에 의해 용량 결합된 단자(BOOST)의 전위가 전원 입력 전압(Vin) 이상으로 상승한다. 그 전원 단자가 단자(BOOST)에 접속된 드라이버(DVH1)를 통해 메인 NMOS 트랜지스터(FET1)의 게이트 단자에는, 전원 입력 전압(Vin) 이상의 전압이 인가되므로, 메인 NMOS 트랜지스터(FET1)는 완전히 도통할 수 있다.
이 때, 다이오드(D1)는 전압이 전원 입력 전압(Vin)보다도 높게 된 콘덴 서(C2)의 전하가 전원 입력 전압(Vin)에 역류하는 것을 방지한다. 또한, 다이오드(D1)로서는, 순방향 기전력(Vf)이 통상의 다이오드보다도 작은 쇼트키 다이오드가 이용되는 것이 일반적이다.
또한, 이러한 DC-DC 컨버터를 이용한 기술로서는, 특허 문헌 1 및 특허 문헌 2에 개시되어 있는 것이 있다.
[특허 문헌 1] 일본 특허 공개 제2004-173460호 공보
[특허 문헌 2] 일본 특허 공개 평 제7-222439호 공보
그러나, 다이오드(D1)에 있어서, 콘덴서(C2)의 충전 시에 순방향 기전력(Vf)만큼의 소비 전력이 발생하기 위해서, DC-DC 컨버터의 효율이 내려가게 되는 것이 문제이다. 또한, 순방향 기전력(Vf)만큼 콘덴서(C2)에 충전되는 전위가 내려가게 되는 것이 문제이다. 또한, 다이오드(D1)를 1칩의 반도체 장치인 제어 회로측에 내장하는 것을 고려한 경우, 쇼트키 다이오드를 작성하기 위해서는 기존의 프로세스가 복잡하게 되는 것이 문제이다.
본 발명은 상기한 배경 기술을 감안하여 이루어진 것으로, 변환 효율이 좋고, 외부에 부착되는 다이오드를 필요로 하지 않는 DC-DC 컨버터를 제공하는 것을 목적으로 한다.
그 해결 수단은 메인 스위칭 소자를 이루는 메인 NMOS 트랜지스터와, 상기 메인 NMOS 트랜지스터의 게이트 단자를 구동하는 드라이버와, 상기 메인 NMOS 트랜 지스터의 소스 단자와 상기 드라이버의 전원 단자 사이에 접속되는 제1 용량과, 입력 전원에 이르는 경로와 상기 드라이버의 전원 단자와의 사이에 접속되는 제1 스위칭 소자를 구비하고, 상기 제1 스위칭 소자는 상기 메인 NMOS 트랜지스터가 도통일 때에 비도통으로 되며 상기 메인 NMOS 트랜지스터가 비도통일 때에 도통으로 되는 것을 특징으로 하는 DC-DC 컨버터이다.
본 발명의 DC-DC 컨버터에서는, 메인 NMOS 트랜지스터가 비도통일 때에 제1 스위칭 소자가 도통되어 제1 용량을 충전할 수 있고, 메인 NMOS 트랜지스터가 도통일 때에 제1 스위칭 소자가 비도통으로 되어 제1 용량으로부터 입력 전원측으로의 역류를 방지할 수 있다.
제1 스위칭 소자를 이용함으로써 쇼트키 다이오드를 이용한 경우에 비해, 순방향 기전력을 작게 할 수 있기 때문에, 순방향 기전력에 의한 전력 손실을 감소하는 동시에, 용량에 대한 충전 전압의 저하를 억제할 수 있다. 또한, LSI에 쇼트키 다이오드를 내장하는 경우보다도 용이하게 내장할 수 있다.
여기서, 메인 NMOS 트랜지스터의 소스 단자란, 입력 전원에 접속되어 있는 것과는 반대측의 단자를 나타내고, 제1 용량 외에 쵸크 코일 등도 접속되어 있는 측의 단자를 나타낸다.
이하, 본 발명의 증폭기에 대해 구체화한 실시 형태를 도 1∼도 14에 기초하여 도면을 참조하면서 상세하게 설명한다.
(제1 실시 형태)
도 1에 제1 실시 형태에 따른 DC-DC 컨버터(1)의 회로도를 도시한다. DC-DC 컨버터(1)는 1칩의 반도체 장치에 내장되는 제어부(2)와, 메인 NMOS 트랜지스터(FET1)와, 동기 정류 NMOS 트랜지스터(FET2)와, 평활용 콘덴서(C1)와, 콘덴서(C2)와, 쵸크 코일(L1)을 구비하고 있다.
제어부(2)는 분압 저항(R1, R2)과, 오차 증폭기(ERA1)와, 삼각파 발진기(OSC1)와, PWM 비교기(PWM1)와, 드라이버(DVH1, DVL1, DLV1)와, 강압 레귤레이터(REG1)를 구비하고, 메인 NMOS 트랜지스터(FET1) 및 동기 정류 NMOS 트랜지스터(FET2)를 제어한다. 이 중 PWM 비교기(PWM1)가 출력 신호(Q1, XQ1)를 출력하는 동작 및 접속에 대해서는 DC-DC 컨버터(100)와 동일하게 하기 위해 상세한 설명을 생략한다.
메인 NMOS 트랜지스터(FET1)의 소스에는 콘덴서(C2)의 일단이 접속되어 있다. 또한, 콘덴서(C2)의 타단은 제어부(2)의 단자(BOOST)에 접속되어 있다. 단자(BOOST)에는 드라이버(DVH1)의 전원 단자와 NMOS 트랜지스터(FET3)의 한쪽의 소스 드레인 단자가 접속되어 있다. 또한, NMOS 트랜지스터(FET3)의 게이트 단자에는 드라이버(DLV1)를 통해 출력 신호(XQ1)가 접속되어 있다. 또한, NMOS 트랜지스터(FET3)의 다른쪽의 소스 드레인 단자에는 백게이트 단자가 접속되고, 또한, 강압 레귤레이터(REG1)의 출력에 접속되어 있다. 다른쪽의 소스 드레인 단자에 백게이트 단자가 접속되어 있으므로 한쪽의 소스 드레인 단자와 백게이트 사이에 발생하는 기생 다이오드는 콘덴서(C2)를 충전하는 방향을 순방향으로 하는 쪽으로 접속되게 된다. 이에 따라, 단자(BOOST)의 전위가 강압 레귤레이터의 출력인 전압(VG)보다도 커졌다고 하더라도 역류를 방지할 수 있다.
강압 레귤레이터(REG1)는 선형 조정기로 구성되고, 강압 레귤레이터(REG1)에서는 전원 입력 전압(Vin)보다도 낮은 전압이 출력되고 있다. 이 때문에, 드라이버(DLV1)가 출력하는 전원 입력 전압(Vin)과 동일한 전위인 하이 레벨에서도 NMOS 트랜지스터(FET3)를 확실하게 도통하여, 단자(BOOST)에 강압 레귤레이터(REG1)의 전위를 전달할 수 있다.
계속해서, 도 2∼도 4를 참조하여 DC-DC 컨버터(1)의 동작에 대해 설명한다. 도 2는 메인 NMOS 트랜지스터(FET1), 동기 정류 NMOS 트랜지스터(FET2) 및 NMOS 트랜지스터(FET3)의 타이밍을 도시하는 타이밍 차트이며, 도 3 및 도 4는 메인 NMOS 트랜지스터(FET1), 동기 정류 NMOS 트랜지스터(FET2) 및 NMOS 트랜지스터(FET3)의 상태에 따른 회로 동작을 도시하는 모식도이다.
도 2에 도시한 바와 같이, NMOS 트랜지스터(FET3)의 게이트 전압(VG3)은 메인 NMOS 트랜지스터(FET1)의 게이트 전압(VG1)과는 역 위상으로 제어되고, 동기 정류 NMOS 트랜지스터(FET2)의 게이트 전압(VG2)과 동일한 위상으로 제어되고 있다.
도 3에 있어서, PWM 비교기(PWM1)의 출력 신호(Q1)가 로우 레벨, 출력 신호(XQ1)가 하이 레벨인 경우에는, 메인 NMOS 트랜지스터(FET1)는 비도통, 동기 정류 NMOS 트랜지스터(FET2)는 도통, NMOS 트랜지스터(FET3)는 도통인 상태가 된다. 이에 따라, 콘덴서(C2)에서는, 한쪽의 단자가 NMOS 트랜지스터(FET3)의 전압(VG)에 접속되고, 다른쪽의 단자가 동기 정류 NMOS 트랜지스터(FET2)를 통해 접지 전위에 접속되어 있기 때문에, 콘덴서(C2)의 양단은 전압(VG)의 전위로 충전되게 된다. NMOS 트랜지스터(FET3)가 도통하는 경우에는 도통 저항이 거의 없으므로, NMOS 트 랜지스터(FET3)로 소비되는 전류는 거의 0이다.
다음에, PWM 비교기(PWM1)의 출력 신호(Q1)가 하이 레벨, 출력 신호(XQ1)가 로우 레벨로 변화되면, 메인 NMOS 트랜지스터(FET1)는 도통, 동기 정류 NMOS 트랜지스터(FET2)는 비도통, NMOS 트랜지스터(FET3)는 비도통의 상태가 된다. 그렇게 하면, 단자(LX)의 전위가 전원 입력 전압(Vin)으로 상승하고, 콘덴서(C2)의 용량 결합에 의해, 단자(BOOST)의 전위가 전원 입력 전압(Vin) + 전압(VG)의 전위까지 상승하는 것이 된다. 이에 따라, 드라이버(DVH1)를 통해 메인 NMOS 트랜지스터(FET1)의 게이트 단자에 전원 입력 전압(Vin) + 전압(VG)의 전압이 인가되기 때문에, 메인 NMOS 트랜지스터(FET1)가 확실하게 도통 동작하는 것이 된다.
이상의 동작에 의해, NMOS 트랜지스터(FET3)를 통해 콘덴서(C2)를 충전하는 경우에 있어서 거의 NMOS 트랜지스터(FET3)에 있어서 소비 전력이 거의 생기지 않는다. 이 때문에, 효율이 좋고, 외부에 부착되는 다이오드를 필요로 하지 않는 DC-DC 컨버터로 할 수 있다.
(제2 실시 형태)
계속해서, 도 5를 참조하여 제2 실시 형태에 따른 DC-DC 컨버터(1A)에 대해 설명한다. 도 5는 제2 실시 형태에 따른 DC-DC 컨버터(1A)의 구성을 도시하는 회로도이다. 단, 제1 실시 형태에 따른 DC-DC 컨버터(1)에 있어서의 NMOS 트랜지스터(FET3)대신에, PMOS 트랜지스터(FET3A)를 구비하고, 전단의 드라이버(DLV1) 대신에, 인버터(NOT1)를 구비하며, 강압 레귤레이터(REG1)가 생략되어 있는 점 만이 상이하다. 따라서, 다른 부분만 상세하게 설명하고 다른 부분의 설명은 간략화 또는 생략한다.
전압(VG)은 전원 입력 전압(Vin)에 접속되고, PMOS 트랜지스터(FET3A)의 한쪽의 소스 드레인 단자에 접속되어 있다. 또한, PMOS 트랜지스터(FET3A)의 다른쪽의 소스 드레인 단자에는 백게이트 단자가 접속되고, 또한 단자(BOOST)에 접속되어 있다. 다른쪽의 소스 드레인 단자에 백게이트 단자가 접속되어 있으므로 한쪽의 소스 드레인 단자와 백게이트 사이에 발생하는 기생 다이오드는 콘덴서(C2)를 충전하는 방향을 순방향으로 하는 방향으로 접속되게 된다. 이에 따라, 단자(BOOST)의 전위가 강압 레귤레이터의 출력인 전압(VG)보다도 커졌다고 하더라도 역류를 방지할 수 있다.
PMOS 트랜지스터(FET3A)의 게이트 단자에는 인버터(NOT1)의 출력이 접속되어 있다. 인버터(NOT1)의 전원 단자에는 단자(BOOST)가 접속되어 있다. 이에 따라, 인버터(NOT1) 하이 레벨을 출력하는 경우에는, PMOS 트랜지스터(FET3A)의 게이트 단자 및 한쪽의 소스 드레인 단자 사이가 동일한 전위가 되고, PMOS 트랜지스터(FET3A)를 확실하게 비도통으로 할 수 있다.
DC-DC 컨버터(1A)에 대해서도 제1 실시 형태에 따른 DC-DC 컨버터(1)와 동일하게 동작한다. 이하에 도 3 및 도 4를 참조하여 DC-DC 컨버터(1A)의 동작에 대해 설명한다.
도 3에 있어서, PWM 비교기(PWM1)의 출력 신호(Q1)가 로우 레벨, 출력 신호(XQ1)가 하이 레벨인 경우에는, 메인 NMOS 트랜지스터(FET1)는 비도통, 동기 정류 NMOS 트랜지스터(FET2)는 도통, PMOS 트랜지스터(FET3A)는 도통 상태가 된다. 이에 따라, 콘덴서(C2)에서는, 한쪽의 단자가 PMOS 트랜지스터(FET3A)의 전압(VG)에 접속되고, 다른쪽의 단자가 동기 정류 NMOS 트랜지스터(FET2)를 통해 접지 전위에 접속되므로, 콘덴서(C2)의 양단은 전압(VG)의 전위에 충전되게 된다. PMOS 트랜지스터(FET3A)가 도통하는 경우에는, 도통 저항이 거의 없으므로, PMOS 트랜지스터(FET3A)에서 소비하는 전류는 거의 없다.
다음에, PWM 비교기(PWM1)의 출력 신호(Q1)가 하이 레벨, 출력 신호(XQ1)가 로우 레벨로 변화되면, 메인 NMOS 트랜지스터(FET1)는 도통, 동기 정류 NMOS 트랜지스터(FET2)는 비도통, PMOS 트랜지스터(FET3A)는 비도통의 상태가 된다. 그렇게 하면, 단자(LX)의 전위가 전원 입력 전압(Vin)으로 상승하여, 콘덴서(C2)의 용량 결합에 의해, 단자(BOOST)의 전위가 전원 입력 전압(Vin)+ 전압(VG)의 전위까지 상승하게 된다. 이에 따라, 드라이버(DVH1)를 통해 메인 NMOS 트랜지스터(FET1)의 게이트 단자에 전원 입력 전압(Vin) + 전압(VG)의 전압이 인가되므로, 메인 NMOS 트랜지스터(FET1)가 확실하게 도통 동작하는 것이 된다.
이상의 동작에 의해, PMOS 트랜지스터(FET3A)를 통해 콘덴서(C2)를 충전하는 경우에 있어서 거의 PMOS 트랜지스터(FET3A)에서 소비 전력이 생기지 않는다. 이 때문에, 효율이 좋고, 외부에 부착되는 다이오드를 부양으로 하는 DC-DC 컨버터로 할 수 있다. 또한, 강압 레귤레이터(REG1)를 생략함으로써, 제1 실시 형태에 따른 DC-DC 컨버터(1)보다도 간략한 회로 구성으로 할 수 있다.
(제3 실시 형태)
계속해서, 도 6을 참조하여 제3 실시 형태에 따른 DC-DC 컨버터(1B)에 대해 서 설명한다. 도 6은 제3 실시 형태에 따른 DC-DC 컨버터(1B)의 구성을 도시하는 회로도이다. DC-DC 컨버터(1B)는 제2 실시 형태에 따른 DC-DC 컨버터(1A)에 부가하여, 단자(LX) 및 전압(VG) 사이에 콘덴서(C3)를 구비하고, 제어부(2B)에 PMOS 트랜지스터(FET4), 논리 게이트(NAND1), 전압 비교기(COMP1) 및 기준 전압(e2)를 구비하고 있다. 그 외의 부분에 대해서는, 제2 실시 형태에 따른 DC-DC 컨버터(1A)와 동일하므로, 상이한 부분에 대해서만 설명을 행하고, 동일한 부분에 대해서는 그 설명을 간략화 또는 생략한다.
PMOS 트랜지스터(FET4)는 전압(VG) 및 단자(LX) 사이에 접속되는 콘덴서(C3)와, 단자(BOOST) 및 단자(LX) 사이에 접속되는 콘덴서(C2)의 병렬 접속의 도통 및 비도통을 행하기 위한 스위치 회로이다. 또한, 한쪽의 소스 드레인 단자에 백게이트 단자에 접속되어 있으므로, 다른쪽의 소스 드레인 단자와 백게이트 사이에 발생하는 기생 다이오드는 전압(VG)으로부터 단자(BOOST)의 방향으로 역방향으로 접속된다. 따라서, 콘덴서(C3)의 전위가 콘덴서(C2)의 전위보다도 높은 경우에는, PMOS 트랜지스터(FET4)가 비도통하면, 콘덴서(C3)로부터 콘덴서(C2)로의 전하의 누설을 방지되게 된다.
전압 비교기(COMP1)는 단자(BOOST) 및 단자(LX) 사이에 접속되는 콘덴서(C2)의 전압을 감시하기 위한 전압 비교기이며, 비반전 입력에 기준 전압(e2)이 접속되고, 반전 입력에 콘덴서(C2)의 출력이 접속된다. 논리 게이트(NAND1)에서는, 일단에 이 전압 비교기(COMP1)의 출력이 접속되고, 타단에 PWM 비교기(PWM1)의 출력 신호(Q1)가 접속되어 있다. 논리 게이트(NAND1)의 출력은 PMOS 트랜지스터(FET4)의 게이트 단자에 접속되어 있다.
또한, 인버터(NOT1) 및 논리 게이트(NAND1)의 전원 단자에는 전압(VG)이 입력되어 있다. 이에 따라, PMOS 트랜지스터(FET3A) 및 PMOS 트랜지스터(FET4)의 게이트 단자의 전위가 하이 레벨인 경우에, PMOS 트랜지스터(FET3A) 및 PMOS 트랜지스터(FET4)의 비도통 동작을 확실하게 행할 수 있다.
계속해서, 도 7∼도 9를 참조하여, 제3 실시 형태에 따른 DC-DC 컨버터(1B)의 동작에 대해서 설명한다. 도 7 및 도 8은 각 FET의 동작에 따른 회로의 동작을 도시하는 모식도이다. 도 7에 도시한 바와 같이, 메인 NMOS 트랜지스터(FET1)가 비도통인 경우에는, 동기 정류 NMOS 트랜지스터(FET2) 및 PMOS 트랜지스터(FET3A)가 도통하여, 메인 NMOS 트랜지스터(FET1)의 소스 단자의 전위는 접지 전위가 되므로, 콘덴서(C3)는 전원 입력 전압(Vin)까지 충전된다. 한편, 메인 NMOS 트랜지스터(FET1)가 비도통일 때는 PWM 비교기(PWM1)의 출력 신호(Q1)는 로우 레벨이므로, 논리 게이트(NAND1)는 하이 레벨을 출력하고, PMOS 트랜지스터(FET4)는 비도통이 된다. 따라서, 콘덴서(C3)로부터는 콘덴서(C2)는 접속이 차단되고, 콘덴서(C2)는 충전되지 않는다.
다음에, 도 8에 도시한 바와 같이, 동기 정류 NMOS 트랜지스터(FET2)가 비도통이 되고, 메인 NMOS 트랜지스터(FET1)가 도통하면, 메인 NMOS 트랜지스터(FET1)의 소스 전위가 전원 입력 전압(Vin)까지 상승한다. 이에 따라, 용량 결합에 의해, 콘덴서(C3)의 전위는 전원 입력 전압(Vin)의 약 2배까지 상승한다. 그러나, 동기 정류 NMOS 트랜지스터(FET2)에 동기하여 PMOS 트랜지스터(FET3A)도 비도통이 되므 로, 콘덴서(C3)의 전위가 전원 입력 전압(Vin)을 상회하더라도, 콘덴서(C3)로부터 전원 입력 전압(Vin)으로의 역류가 방지되게 된다.
한편, 메인 NMOS 트랜지스터(FET1)가 도통일 때에는 PWM 비교기(PWM1)의 출력 신호(Q1)는 하이 레벨이며, 콘덴서(C2)의 전위가 기준 전압(e2)보다도 낮은 경우에는, 논리 게이트(NAND1)의 출력에는 로우 레벨이 출력된다. 이에 따라 PMOS 트랜지스터(FET4)는 도통하고, 콘덴서(C2) 및 콘덴서(C3)가 병렬로 접속되며, 콘덴서(C2)는 콘덴서(C3)에 의해 충전된다.
또한, 이 때, 콘덴서(C2)의 전압이 기준 전압(e2)을 상회하는 경우에는, 전압 비교기(COMP1)의 출력이 로우 레벨이 되고, 논리 게이트(NAND1)의 일단이 로우 레벨이 되므로, 논리 게이트(NAND1)에는 하이 레벨이 출력된다. 이에 따라, 콘덴서(C2) 및 콘덴서(C3)의 병렬 접속은 차단되어, 콘덴서(C3)로부터 콘덴서(C2)로의 충전은 행해지지 않게 된다.
도 9는 DC-DC 컨버터(1B)에 있어서의 메인 NMOS 트랜지스터(FET1)의 게이트 전압 생성을 도시하는 모식도이다. 여기서, 스위치(SW)는 DC-DC 컨버터(1B)에 있어서의 PMOS 트랜지스터(FET3A) 및 PMOS 트랜지스터(FET4)에 의한 전환 회로를 도시하고 있다. 스위치(SW)가 전원 입력 전압(Vin)측에 접속되어 있는 경우에 있어서, 콘덴서(C3)에 축적되는 전하(Q)는,
Q = C2 × Vin
이 된다. 다음에 스위치(SW)를 콘덴서(C2)측에 접속한 경우, 콘덴서(C3)에 축적된 전하는 콘덴서(C2)로 이동하지만, 전하(Q)의 총량은 변화하지 않으므로, 단 자(BOOST)의 전압을 VBOOST라고 할 때,
Q = (C2 + C3) × VBOOST
가 된다. 따라서, 출력측의 전압(VBOOST)은 이하의 식으로 나타내는 값이 된다.
VBOOST = C2/(C2 + C3) × Vin
이에 따라, 단자(BOOST)의 전압(VBOOST)을 Vin보다도 저전압으로 할 수 있으므로, 메인 NMOS 트랜지스터(FET1)가 도통하여, 소스 전압이 전원 입력 전압(Vin)이 될 때의 전압(Vin + VBOOST)의 전압을 저전압으로 할 수 있다. 따라서, 메인 NMOS 트랜지스터(FET1)의 게이트 단자에 인가되는 전압을 전압(VBOOST)이 전원 입력 전압(Vin)인 경우보다도 저전압으로 할 수 있고, 메인 NMOS 트랜지스터(FET1)의 게이트 단자에 있어서의 전력 손실을 억제할 수 있다. 또한, 콘덴서(C2)의 용량값 > 콘덴서(C3)의 용량값으로 함으로써, 전압(VBOOST)의 전압값을 보다 저전압으로 할 수 있으므로 바람직하다.
또한, 메인 NMOS 트랜지스터(FET1)가 도통하여, 소스 전압이 전원 입력 전압(Vin)이 될 때의 전압의 하한치는 Vin + Vth[Vth는 메인 NMOS 트랜지스터(FET1)의 임계치 전압]가 된다.
(제4 실시 형태)
계속해서, 도 10을 참조하여 DC-DC 컨버터(1C)에 대해서 설명한다. 도 10은 DC-DC 컨버터(1C)의 구성을 도시하는 회로도이다.
제1 실시 형태∼제3 실시 형태의 DC-DC 컨버터에서는, 메인 NMOS 트랜지스 터(FET1)가 도통하여, 접지 전위로부터 전원 입력 전압(Vin)으로 변화할 때에, 용량 결합에 의한 차지 펌프에 의해, 전원 입력 전압(Vin)보다도 높은 전압을 생성하고 있었다. 이 때문에, 메인 NMOS 트랜지스터(FET1)의 도통이 100％인 경우에 차지 펌프가 동작하지 않고, 단자(BOOST)에 전원 입력 전압(Vin)보다도 높은 전압을 생성할 수 없다고 하는 문제가 있었다.
DC-DC 컨버터(1C)는 스위칭 레귤레이터 방식의 DC-DC 컨버터에 있어서, 메인 NMOS 트랜지스터(FET1)의 도통이 100％ 듀티인 경우에도 동작시키기 위한 DC-DC 컨버터이다.
DC-DC 컨버터(1C)는 제어부(2C)에 메인 NMOS 트랜지스터(FET1)의 도통 동작과는 비동기로 차지 펌프를 동작시키기 위한 발진기(OSC2)와, 강압 레귤레이터(REG1)와, PMOS 트랜지스터(FET3A, FET4, FET6)와, NMOS 트랜지스터(FET5)를 구비하고 있다. 또한, 다른 동일한 부호를 붙인 부분에 대해서는, 제1 실시 형태∼제3 실시 형태와 동일하므로, 그 설명을 생략한다. 강압 레귤레이터(REG1)의 출력에는 PMOS 트랜지스터(FET3A)의 한쪽의 소스 드레인 단자가 접속되고, PMOS 트랜지스터(FET3A)의 다른쪽의 소스 드레인 단자에는 PMOS 트랜지스터(FET4)의 한쪽의 소스 드레인 단자가 접속되며, PMOS 트랜지스터(FET4)의 다른쪽의 소스 드레인 단자에는 드라이버(DVH1)의 전원 단자가 접속되어 있다.
또한, NMOS 트랜지스터(FET5)의 한쪽의 소스 드레인 단자에는 접지 전위가 접속되고, PMOS 트랜지스터(FET6)의 한쪽의 소스 드레인 단자에는 NMOS 트랜지스터(FET5)의 다른쪽의 소스 드레인 단자가 접속되며, 드라이버(DVH1)의 접지 전원 단자에는 PMOS 트랜지스터(FET6)의 다른쪽의 소스 드레인 단자가 접속되어 있다.
차지 펌프를 구동하는 발진기(OSC2)의 출력은 인버터(NOT1)의 입력 단자, PMOS 트랜지스터(FET4, FET6, FET5)의 각 게이트 단자에 접속되어 있다. 또한, 인버터(NOT1)의 출력은 PMOS 트랜지스터(FET3A)의 게이트 단자에 출력되고 있다. 이에 따라, 발진기(OSC2)가 하이 레벨을 출력하는 경우에는 PMOS 트랜지스터(FET3A), NMOS 트랜지스터(FET5)가 도통하고, PMOS 트랜지스터(FET4, FET6)가 비도통이 된다. 한편, 발진기(OSC2)가 로우 레벨을 출력하는 경우에는 PMOS 트랜지스터(FET3A), NMOS 트랜지스터(FET5)가 비도통이 되고, PMOS 트랜지스터(FET4, FET6)가 도통한다.
또한, 제어부(2C)의 외부에 있어서, 전원 입력 전압(Vin)과 단자(LX) 사이에 메인 NMOS 트랜지스터(FET1)가 접속되고, 단자(LX)와 접지 전위 사이에 동기 정류 NMOS 트랜지스터(FET2)가 접속되어 있다. 또한, PMOS 트랜지스터(FET4) 및 드라이버(DVH1) 사이의 단자(BOOST)와, 단자(LX)의 사이에는 콘덴서(C2)가 접속되고, PMOS 트랜지스터(FET3A)와 PMOS 트랜지스터(FET4) 사이의 단자(BOOST2)와, NMOS 트랜지스터(FET5) 및 PMOS 트랜지스터(FET6) 사이의 단자(BOOST3)와의 사이에는 콘덴서(C3)가 접속되어 있다.
계속해서, 도 11∼도 14를 참조하여, 제4 실시 형태에 따른 DC-DC 컨버터(1C)의 동작에 대해 설명한다. 도 11∼도 14는 각각 각 FET의 상태에 따른 회로 동작을 도시하는 모식도이다.
도 11 및 도 12에서는, 메인 NMOS 트랜지스터(FET1)가 도통, 동기 정류 NMOS 트랜지스터(FET2)가 비도통의 상태이며, 도 13 및 도 14에서는, 메인 NMOS 트랜지스터(FET1)가 비도통, 동기 정류 NMOS 트랜지스터(FET2)가 도통의 상태이다.
우선, 도 11 및 도 12를 참조하여, 메인 NMOS 트랜지스터(FET1)가 도통 이며, 동기 정류 NMOS 트랜지스터(FET2)가 비도통인 경우에 대해서의 회로 동작을 설명한다.
발진기(OSC2)의 출력이 하이 레벨인 경우에는, 도 11에 도시한 바와 같이, PMOS 트랜지스터(FET3A) 및 NMOS 트랜지스터(FET5)가 도통하고, PMOS 트랜지스터(FET4, FET6)가 비도통이 된다. 이에 따라, 강압 레귤레이터(REG1)로부터의 전압(VG)의 전압에 의해 콘덴서(C3)가 PMOS 트랜지스터(FET3A) 및 NMOS 트랜지스터(FET5)를 통해 충전된다. 이 때, 콘덴서(C2)에 대해서는, PMOS 트랜지스터(FET6)가 비도통이며, 접지 전위측이 접속되지 않으므로 충전되지 않는다.
다음에, 발진기(OSC2)의 출력이 로우 레벨인 경우에는, 도 12에 도시한 바와 같이, PMOS 트랜지스터(FET3A) 및 NMOS 트랜지스터(FET5)가 비도통이 되고, PMOS 트랜지스터(FET4, FET6)가 도통이 되므로, 콘덴서(C3) 및 콘덴서(C2)가 병렬접속되어, 콘덴서(C3)의 전하로 콘덴서(C2)가 충전된다. 또한, 콘덴서(C2)와 콘덴서(C3)는 NMOS 트랜지스터(FET5)에 의해, 접지 전위와 차단되어 있으므로 강압 레귤레이터(REG1)로부터의 전압(VG)에 의해 충전되지 않는다.
상기 도 11 및 도 12에 도시하는 동작을 반복함으로써 콘덴서(C2)는 강압 레귤레이터(REG1)로부터의 전압(VG)의 전압까지 충전된다.
계속해서, 도 13 및 도 14를 참조하여 메인 NMOS 트랜지스터(FET1)가 비도통 이며, 동기 정류 NMOS 트랜지스터(FET2)가 도통인 경우에 대해서의 회로 동작을 설명한다.
발진기(OSC2)의 출력이 하이 레벨인 경우에는, 도 13에 도시한 바와 같이, PMOS 트랜지스터(FET3A) 및 NMOS 트랜지스터(FET5)가 도통하고, PMOS 트랜지스터(FET4, FET6)가 비도통이 되므로, 강압 레귤레이터(REG1)로부터의 전압(VG)에 의해, 콘덴서(C3)가 PMOS 트랜지스터(FET3A) 및 NMOS 트랜지스터(FET5)를 통해 충전된다. 한편, 동기 정류 NMOS 트랜지스터(FET2)가 도통하고 있고, 콘덴서(C2)가 접지 전위에 접속되므로, PMOS 트랜지스터(FET4)가 비도통이더라도, PMOS 트랜지스터(FET4)의 기생 다이오드를 통해 콘덴서(C2)도 강압 레귤레이터(REG1)로부터의 전압(VG)에 의해 충전된다.
다음에, 발진기(OSC2)의 출력이 로우 레벨인 경우에는, 도 14에 도시한 바와 같이, PMOS 트랜지스터(FET3A) 및 NMOS 트랜지스터(FET5)가 비도통이 되고, PMOS 트랜지스터(FET4, FET6)가 도통이 되므로, 콘덴서(C2)와 콘덴서(C3)가 병렬 접속된다. 또한, 동기 정류 NMOS 트랜지스터(FET2)가 도통하고 있고, 콘덴서(C2) 및 콘덴서(C3)는 접지 전위에 접속된다. 또한, NMOS 트랜지스터(FET3)가 비도통이더라도 NMOS 트랜지스터(FET3)의 기생 다이오드를 통해 콘덴서(C2) 및 콘덴서(C3)는 강압 레귤레이터(REG1)로부터의 전압(VG)에 의해 충전된다.
이상 설명한 바와 같이, 메인 NMOS 트랜지스터(FET1) 및 동기 정류 NMOS 트랜지스터(FET2)의 상태에 관계없이, 콘덴서(C2)에는 강압 레귤레이터(REG1)로부터의 전압(VG)에 의해 충전할 수 있고, 예컨대, 메인 NMOS 트랜지스터(FET1)의 도통 이 100％ 듀티인 경우에도 동작할 수 있는 DC-DC 컨버터로 이루어진다.
또한, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다.
예컨대, 제1∼제4 실시 형태에 있어서는, 제어부를 단일의 반도체 장치로 구성하였지만, 복수의 반도체 장치로 구성하더라도 좋다. 또한 제1 ∼제4 실시 형태의 메인 NMOS 트랜지스터(FET1) 및 동기 정류 NMOS 트랜지스터(FET2)는 독립된 정밀한 전력 소자이더라도 좋고, 제어부에 1칩의 반도체 장치로서 탑재되더라도 좋다. 또한, DC-DC 컨버터(1∼1C) 및 제어부(2∼2C)는 모듈로서도 구성하더라도 좋다. 또한, 제1∼제4 실시 형태에 따른 DC-DC 컨버터(1∼1C)를 각종 전원 장치에 적용 가능한 것은 물론이다.
또한, 콘덴서(C2)는 제1 용량의 일례, NMOS 트랜지스터(FET3) 및 PMOS 트랜지스터(FET3A)는 제1 스위칭 소자의 일례, PMOS 트랜지스터(FET3A)는 PMOS 트랜지스터 및 제1 PMOS 트랜지스터의 일례이다. 또한, 드라이버(DLV1)는 구동 회로의 일례, 인버터(NOT1)는 제1 구동 회로의 일례, 기준 전압(e2), 전압 비교기(COMP1) 및 논리 게이트(NAND1)는 제2 스위칭 소자 제어부의 일례, PMOS 트랜지스터(FET4)는 제2 스위칭 소자 및 제2 PMOS 트랜지스터의 일례, 논리 게이트(NAND1)는 제2 구동 회로의 일례이다.
여기서, 본 발명의 기술 사상에 의해, 배경 기술에 있어서의 과제를 해결하기위한 수단을 이하에 열기한다.
(부기 1)
메인 스위칭 소자를 이루는 메인 NMOS 트랜지스터와, 상기 메인 NMOS 트랜지스터의 게이트 단자를 구동하는 드라이버와, 상기 메인 NMOS 트랜지스터의 소스 단자와 상기 드라이버의 전원 단자 사이에 접속되는 제1 용량과, 입력 전원에 이르는 경로와 상기 드라이버의 전원 단자 사이에 접속되는 제1 스위칭 소자를 구비하고, 상기 제1 스위칭 소자는 상기 메인 NMOS 트랜지스터가 도통일 때에 비도통으로 되며, 상기 메인 NMOS 트랜지스터가 비도통일 때에 도통으로 되는 것을 특징으로 하는 DC-DC 컨버터.
(부기 2)
상기 제1 스위칭 소자는 백게이트 단자가 상기 입력 전원에 이르는 경로측의 단자에 접속되는 NMOS 트랜지스터인 것을 특징으로 하는 부기 1에 기재한 DC-DC 컨버터.
(부기 3)
상기 입력 전원과 상기 제1 스위칭 소자 사이에, 상기 입력 전원으로부터 급전되는 입력 전압을 강압하는 강압 레귤레이터를 구비하는 것을 특징으로 하는 부기 2에 기재한 DC-DC 컨버터.
(부기 4)
상기 강압 레귤레이터의 출력 전압의 하한치는 상기 메인 NMOS 트랜지스터의 임계치 전압인 것을 특징으로 하는 부기 3에 기재한 DC-DC 컨버터.
(부기 5)
제1 스위칭 소자는 백게이트 단자가 상기 드라이버의 전원 단자측의 단자에 접속되는 PMOS 트랜지스터인 것을 특징으로 하는 부기 1에 기재한 DC-DC 컨버터.
(부기 6)
상기 PMOS 트랜지스터의 게이트 단자를 구동하고, 상기 전원 단자가 상기 드라이버의 전원 단자에 접속되어 이루어지는 구동 회로를 구비하는 것을 특징으로 하는 부기 5에 기재한 DC-DC 컨버터.
(부기 7)
상기 제1 스위칭 소자와, 상기 드라이버의 전원 단자 및 상기 제1 용량의 접속점 사이에 설치되는 제2 스위칭 소자와, 상기 제1 스위칭 소자 및 상기 제2 스위칭 소자의 접속점과 상기 메인 NMOS 트랜지스터의 소스 단자 사이에 접속되는 제2 용량과, 상기 메인 NMOS 트랜지스터의 도통 지령이 활성 상태이면서, 상기 제1 용량의 단자간 전압이 소정 전압 이하인 경우에, 상기 제2 스위칭 소자를 도통하는 제2 스위칭 소자 제어부를 구비하는 것을 특징으로 하는 부기 1에 기재한 DC-DC 컨버터.
(부기 8)
상기 제1 스위칭 소자는 백게이트 단자가 상기 드라이버의 전원 단자측의 단자에 접속되는 제1 PMOS 트랜지스터인 것을 특징으로 하는 부기 7에 기재한 DC-DC 컨버터.
(부기 9)
상기 제1 PMOS 트랜지스터의 게이트 단자를 구동하고, 전원 단자가 상기 제1 스위칭 소자와 상기 제2 스위칭 소자의 접속점에 접속되어 이루어지는 제1 구동 회 로를 구비하는 것을 특징으로 하는 부기 8에 기재한 DC-DC 컨버터.
(부기 10)
상기 제1 스위칭 소자는 백게이트 단자가 상기 입력 전원에 이르는 경로측의 단자에 접속되는 제1 NMOS 트랜지스터인 것을 특징으로 하는 부기 7에 기재한 DC-DC 컨버터.
(부기 11)
상기 제2 스위칭 소자는 백게이트 단자가 상기 드라이버의 전원 단자측의 단자에 접속되는 제2 PMOS 트랜지스터인 것을 특징으로 하는 부기 7에 기재한 DC-DC 컨버터.
(부기 12)
상기 제2 PMOS 트랜지스터의 게이트 단자를 구동하고, 전원이 상기 제1 스위칭 소자와 상기 제2 스위칭 소자의 접속점에 접속되어 이루어지는 제2 구동 회로를 구비하는 것을 특징으로 하는 부기 11에 기재한 DC-DC 컨버터.
(부기 13)
상기 제2 스위칭 소자는 백게이트 단자가 상기 입력 전원에 이르는 경로측의 단자에 접속되는 제2 NMOS 트랜지스터인 것을 특징으로 하는 부기 7에 기재한 DC-DC 컨버터.
(부기 14)
상기 제1 용량의 용량값은 상기 제2 용량의 용량값보다도 크게 되는 것을 특징으로 하는 부기 7에 기재한 DC-DC 컨버터.
본 발명에 따르면, 변환 효율이 좋고, 외부에 부착하는 다이오드를 필요로 하지 않는 DC-DC 컨버터를 제공하는 것이 가능해진다.

Claims (10)

  1. 메인 스위칭 소자를 이루는 메인 NMOS 트랜지스터와;
    상기 메인 NMOS 트랜지스터의 게이트 단자를 구동하는 드라이버와;
    상기 메인 NMOS 트랜지스터의 소스 단자와 상기 드라이버의 전원 단자 사이에 접속되는 제1 용량과;
    입력 전원에 이르는 경로와 상기 드라이버의 전원 단자 사이에 접속되는 제1 스위칭 소자
    를 포함하고,
    상기 제1 스위칭 소자는 상기 메인 NMOS 트랜지스터가 도통일 때에 비도통으로 되고, 상기 메인 NMOS 트랜지스터가 비도통일 때에 도통으로 되는 것을 특징으로 하는 DC-DC 컨버터.
  2. 제1항에 있어서, 상기 제1 스위칭 소자는 백게이트 단자가 상기 입력 전원에 이르는 경로측의 단자에 접속되는 NMOS 트랜지스터인 것을 특징으로 하는 DC-DC 컨버터.
  3. 제2항에 있어서, 상기 입력 전원과 상기 제1 스위칭 소자 사이에, 상기 입력 전원으로부터 급전되는 입력 전압을 강압하는 강압 레귤레이터를 포함하는 것을 특징으로 하는 DC-DC 컨버터.
  4. 제1항에 있어서, 상기 제1 스위칭 소자는 백게이트 단자가 상기 드라이버의 전원 단자측의 단자에 접속되는 PMOS 트랜지스터인 것을 특징으로 하는 DC-DC 컨버터.
  5. 제4항에 있어서, 상기 PMOS 트랜지스터의 게이트 단자를 구동하고, 상기 전원 단자가 상기 드라이버의 전원 단자에 접속되어 이루어지는 구동 회로를 포함하는 것을 특징으로 하는 DC-DC 컨버터.
  6. 제1항에 있어서, 상기 제1 스위칭 소자와 상기 드라이버의 전원 단자 및 상기 제1 용량의 접속점 사이에 설치되는 제2 스위칭 소자와;
    상기 제1 스위칭 소자 및 상기 제2 스위칭 소자의 접속점과 상기 메인 NMOS 트랜지스터의 소스 단자 사이에 접속되는 제2 용량과;
    상기 메인 NMOS 트랜지스터의 도통 지령이 활성 상태이면서, 상기 제1 용량의 단자간 전압이 소정 전압 이하인 경우에, 상기 제2 스위칭 소자를 도통하는 제2 스위칭 소자 제어부
    를 포함하는 것을 특징으로 하는 DC-DC 컨버터.
  7. 제6항에 있어서, 상기 제1 스위칭 소자는 백게이트 단자가 상기 드라이버의 전원 단자측의 단자에 접속되는 제1 PMOS 트랜지스터인 것을 특징으로 하는 DC-DC 컨버터.
  8. 제7항에 있어서, 상기 제1 PMOS 트랜지스터의 게이트 단자를 구동하고, 전원 단자가 상기 제1 스위칭 소자와 상기 제2 스위칭 소자의 접속점에 접속되어 이루어지는 제1 구동 회로를 포함하는 것을 특징으로 하는 DC-DC 컨버터.
  9. 제6항에 있어서, 상기 제2 스위칭 소자는 백게이트 단자가 상기 드라이버의 전원 단자측의 단자에 접속되는 제2 PMOS 트랜지스터인 것을 특징으로 하는 DC-DC 컨버터.
  10. 제9항에 있어서, 상기 제2 PMOS 트랜지스터의 게이트 단자를 구동하고, 전원이 상기 제1 스위칭 소자와 상기 제2 스위칭 소자의 접속점에 접속되어 이루어지는 제2 구동 회로를 포함하는 것을 특징으로 하는 DC-DC 컨버터.
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