JP4916964B2 - Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ - Google Patents

Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ Download PDF

Info

Publication number
JP4916964B2
JP4916964B2 JP2007182743A JP2007182743A JP4916964B2 JP 4916964 B2 JP4916964 B2 JP 4916964B2 JP 2007182743 A JP2007182743 A JP 2007182743A JP 2007182743 A JP2007182743 A JP 2007182743A JP 4916964 B2 JP4916964 B2 JP 4916964B2
Authority
JP
Japan
Prior art keywords
low
side mosfet
switch element
gate
negative voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007182743A
Other languages
English (en)
Other versions
JP2009022106A (ja
Inventor
高志 平尾
貴之 橋本
正樹 白石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007182743A priority Critical patent/JP4916964B2/ja
Priority to US12/171,347 priority patent/US8018255B2/en
Publication of JP2009022106A publication Critical patent/JP2009022106A/ja
Application granted granted Critical
Publication of JP4916964B2 publication Critical patent/JP4916964B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Description

本発明は、電源システムのＤＣ−ＤＣコンバータ、ＤＣ−ＤＣコンバータ内のドライバＩＣ、およびＤＣ−ＤＣコンバータ内のシステムインパッケージに関し、特に、電力効率の向上技術に関するものである。
本発明者が検討したところによれば、ＤＣ−ＤＣコンバータに関しては、以下のような技術が考えられる。
近年、パーソナルコンピュータやサーバ等に用いられる、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）の低電圧化・大電流化や、受動部品であるチョークコイル、入出力コンデンサの小型化の要求などに伴い、ＣＰＵやＭＰＵに電力を供給する電源システムに高効率化・高周波化が要求されている。
このような非絶縁形ＤＣ−ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、これらの各スイッチはパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がそれぞれ用いられている。
ところが、非絶縁形ＤＣ−ＤＣコンバータにおいては、ハイサイドＭＯＳＦＥＴのターンオンが、ローサイドＭＯＳＦＥＴの誤オンを引き起こすという、セルフターンオンが起こることがある。セルフターンオン現象によって、電力効率が大幅に減少する問題が生じる。
セルフターンオンを防止するには、ローサイドＭＯＳＦＥＴがオフ状態である期間に、ローサイドＭＯＳＦＥＴのゲート−ソース間に十分な負電圧を印加することが効果的である。すなわち、ローサイドＭＯＳＦＥＴのゲート−ソース間に十分な負電圧を印加することにより、セルフターンオンを誘引するゲート−ソース間電圧の上昇があっても、ローサイドＭＯＳＦＥＴのゲート−ソース間電圧がローサイドＭＯＳＦＥＴの閾値電圧に達しない。
しかしながら、一般的に小容量の非絶縁形ＤＣ−ＤＣコンバータのゲート駆動装置用電源には、負電位がローサイドＭＯＳＦＥＴのソース端子に接続される直流電圧源が用いられ、ローサイドＭＯＳＦＥＴのゲート−ソース間に負電圧を印加できない。
このような問題の解決策として、例えば、特開平８−１４９７９６号公報（特許文献１）では、コンデンサを追加したゲート駆動装置によって電圧駆動形スイッチのゲート−ソース間に負電圧を印加する手段を提示している。
特開平８−１４９７９６号公報
ところで、特許文献１では、次のような問題点があることが本発明者により見出された。
例えば、特許文献１では、電圧駆動形スイッチのゲート−ソース間に印加する負電圧に相当する電圧を上記コンデンサに充電するために、コンデンサに充電される電圧分だけ電圧駆動形スイッチのオン期間に電圧駆動形スイッチのゲート−ソース間に印加される正電圧が低下する。
電圧駆動形スイッチのオン期間に印加される正電圧の低下は、電圧駆動形スイッチの導通損失の増加を招き、電力効率が低下する問題があった。
そこで、本発明の目的は、セルフターンオンを防止し、電力効率が向上するＤＣ−ＤＣコンバータを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明によるＤＣ−ＤＣコンバータは、チョークコイルと、チョークコイルの一端と直流入力電源の負電位側との間に接続された出力コンデンサと、ドレイン端子が直流入力電源の正電位側に接続され、ソース端子がチョークコイルの他端に接続されたハイサイドＭＯＳＦＥＴと、ドレイン端子がチョークコイルの他端に接続され、ソース端子が直流入力電源の負電位側に接続されたローサイドＭＯＳＦＥＴと、パルス信号によって制御されて、ハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴを交互に駆動するゲート駆動装置とを備えた非絶縁形ＤＣ−ＤＣコンバータであって、ゲート駆動装置のローサイドＭＯＳＦＥＴを駆動する部分は、負電位側がローサイドＭＯＳＦＥＴのソース端子に接続されたゲート駆動用直流電源と、負電圧生成用コンデンサと、ゲート駆動用直流電源の正電位側とローサイドＭＯＳＦＥＴのゲート端子との間に接続された第１のスイッチ素子と、ゲート駆動用直流電源の正電位側と負電圧生成用コンデンサの一端との間に接続された第２のスイッチ素子と、ローサイドＭＯＳＦＥＴのゲート端子と負電圧生成用コンデンサの他端との間に接続された第３のスイッチ素子と、負電圧生成用コンデンサの一端とローサイドＭＯＳＦＥＴのソース端子との間に接続された第４のスイッチ素子と、負電圧生成用コンデンサの他端とローサイドＭＯＳＦＥＴのソース端子との間に接続された第５のスイッチ素子とを有するものである。
また、本発明によるドライバＩＣは、負電圧生成用コンデンサおよびゲート駆動用直流電源が接続され、パルス信号によって制御されて、ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴを交互に駆動するドライバＩＣであって、ゲート駆動用直流電源の正電位側とローサイドＭＯＳＦＥＴのゲート端子との間に接続された第１のスイッチ素子と、ゲート駆動用直流電源の正電位側と負電圧生成用コンデンサの一端との間に接続された第２のスイッチ素子と、ローサイドＭＯＳＦＥＴのゲート端子と負電圧生成用コンデンサの他端との間に接続された第３のスイッチ素子と、負電圧生成用コンデンサの一端とローサイドＭＯＳＦＥＴのソース端子との間に接続された第４のスイッチ素子と、負電圧生成用コンデンサの他端とローサイドＭＯＳＦＥＴのソース端子との間に接続された第５のスイッチ素子と、第５のスイッチ素子に直列に接続されたダイオードとを同一のチップ上に形成したものである。
また、本発明によるシステムインパッケージは、ハイサイドＭＯＳＦＥＴと、ローサイドＭＯＳＦＥＴと、ハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴを交互に駆動するドライバＩＣとを同一のパッケージに搭載したシステムインパッケージであって、ドライバＩＣは、同一のチップ上に、システムインパッケージに接続されたゲート駆動用直流電源の正電位側とローサイドＭＯＳＦＥＴのゲート端子との間に接続された第１のスイッチ素子と、ゲート駆動用直流電源の正電位側とシステムインパッケージに接続された負電圧生成用コンデンサの一端との間に接続された第２のスイッチ素子と、ローサイドＭＯＳＦＥＴのゲート端子と負電圧生成用コンデンサの他端との間に接続された第３のスイッチ素子と、負電圧生成用コンデンサの一端とローサイドＭＯＳＦＥＴのソース端子との間に接続された第４のスイッチ素子と、負電圧生成用コンデンサの他端とローサイドＭＯＳＦＥＴのソース端子との間に接続された第５のスイッチ素子と、第５のスイッチ素子に直列に接続されたダイオードとを形成したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）非絶縁形ＤＣ−ＤＣコンバータにおいて、導通損失の増加を伴うことなく、セルフターンオンを防止できる。
（２）その結果、電力効率を向上できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本発明の前提として検討した従来技術との関係においても、同様に繰り返しの説明は省略する。
（実施の形態１）
図１〜図６により、本発明の実施の形態１に係るＤＣ−ＤＣコンバータの回路構成、および動作について説明する。図１は本発明の実施の形態１に係るＤＣ−ＤＣコンバータの回路構成の一例を示す図である。なお、図１は、簡略化された図であり、例えば、同時オンを防止する機能を実現する回路などは記載していない。図２は本発明の実施の形態１に係るＤＣ−ＤＣコンバータの信号、各スイッチ、各電圧のタイミングチャートを示す図、図３は本発明の実施の形態１に係るＤＣ−ＤＣコンバータを含むＣＰＵ向け電源システムの構成の一例を示す図、図４は本発明の実施の形態１に係るＤＣ−ＤＣコンバータのセルフターンオン現象を説明するための各電圧のタイミングチャートを示す図、図５は本発明の実施の形態１に係るＤＣ−ＤＣコンバータの動作原理を説明するための回路構成を示す図、図６は本発明の実施の形態１に係るＤＣ−ＤＣコンバータのゲートドライバの負電圧印加動作を説明するための信号、各スイッチ、各電圧のタイミングチャートを示す図である。
図１において、ＤＣ−ＤＣコンバータは、ハイサイドＭＯＳＦＥＴ１０２、ローサイドＭＯＳＦＥＴ１０３、ハイサイドＭＯＳＦＥＴ１０２とローサイドＭＯＳＦＥＴ１０３を駆動するゲート駆動部１００、ブートコンデンサ１２７、チョークコイル１２８、出力コンデンサ１２９、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：パルス幅変調）コントローラ１１７から構成される。
また、ローサイドＭＯＳＦＥＴ１０３のソース端子とゲート駆動部１００のグラウンド端子１２６はともにグラウンドに接続されている。
また、ゲート駆動部１００は半導体チップであり、ｐチャネル形ＭＯＳＦＥＴ１０５，１０７，１１１、ｎチャネル形ＭＯＳＦＥＴ１０６，１０８，１０９，１１２、ｎチャネル形ＭＯＳＦＥＴ１０９に直列に接続され、逆電流を阻止するダイオード１１０、ブート用ダイオード１１３、ＮＯＴゲート１１４，１１５，１１６が同一チップ上に形成される。この半導体チップはＤＣ−ＤＣコンバータのドライバＩＣを構成する。
さらに、ゲート駆動部１００の端子１２４、１２５には負電圧生成用コンデンサ１０４が接続される。例えば、ローサイドＭＯＳＦＥＴ１０３の入力容量が３０００ｐＦ程度の場合、負電圧生成用コンデンサ１０４の静電容量は、一例として０．１μＦが用いられる。
ゲート駆動部１００、負電圧生成用コンデンサ１０４、ブートコンデンサ１２７で、ゲート駆動装置１０１を構成している。
図３において、ＤＣ−ＤＣコンバータを含むＣＰＵ向け電源システムは、ハイサイドＭＯＳＦＥＴ１０２、ローサイドＭＯＳＦＥＴ１０３、ハイサイドＭＯＳＦＥＴ１０２とローサイドＭＯＳＦＥＴ１０３を駆動するゲート駆動装置１０１、ゲート駆動装置１０１を制御するＰＷＭコントローラ１１７、入力電源１４６、入力コンデンサ１４７、チョークコイル１２８、出力コンデンサ１２９等により構成される。また、ローサイドＭＯＳＦＥＴ１０３のソース端子とゲート駆動装置１０１のグラウンド端子１２６はともにグラウンドに接続されている。
ここで、図３および図４により、本発明の実施の形態１に係るＤＣ−ＤＣコンバータのセルフターンオン現象を説明する。
ゲート駆動装置１０１はＰＷＭコントローラ１１７からのＰＷＭ信号と同期して、ハイサイドＭＯＳＦＥＴ１０２とローサイドＭＯＳＦＥＴ１０３を交互にオンするように駆動する。
出力電圧ＶＯＵＴは、入力電圧ＶＩＮにハイサイドＭＯＳＦＥＴ１０２のオン時比率（１スイッチング周期にオン期間が占める割合）を掛けた電圧値となり、降圧変換される。ローサイドＭＯＳＦＥＴ１０３は、ハイサイドＭＯＳＦＥＴ１０２がオフのときにオンし、チョークコイル１２８を流れる電流を還流させる。
ところが、ローサイドＭＯＳＦＥＴ１０３がオフ状態で、ハイサイドＭＯＳＦＥＴ１０２がオンすると、ローサイドＭＯＳＦＥＴ１０３のドレイン−ソース間電圧が上昇し、その電圧変化に伴い、ローサイドＭＯＳＦＥＴ１０３のゲート−ドレイン間の帰還容量２０１を介して、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に充電電流が流れ、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間電圧が上昇する、という現象が起こる。
このとき、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間電圧が閾値電圧を超えてしまうと、ローサイドＭＯＳＦＥＴ１０３がオン状態となり、ハイサイドＭＯＳＦＥＴ１０２からローサイドＭＯＳＦＥＴ１０３へ大きな貫通電流が流れ（セルフターンオン現象）、電力効率が大幅に減少する。
そこで、本実施の形態では、ローサイドＭＯＳＦＥＴ１０３がオフ期間のときに、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に負電圧を印加し、さらにローサイドＭＯＳＦＥＴ１０３のオン期間に、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に印加される正電圧はゲート駆動用直流電源ＶＤの電圧値から降下しないようにしている。
次に、図５および図６により、本発明の実施の形態１に係るＤＣ−ＤＣコンバータのＤＣ−ＤＣコンバータの動作原理を説明する。
図５に示すＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴ１０２とローサイドＭＯＳＦＥＴ１０３を駆動するゲート駆動装置１０１は、各スイッチ１１０５，１１０６，１１０７，１１０８，１１０９，１１１１，１１１２、ゲート駆動用直流電源２０３，２０４により構成される。ただし、図５の各スイッチ１１０５，１１０６，１１０７，１１０８，１１０９，１１１１，１１１２は理想スイッチで示しており、また、これらのスイッチを制御するためのＰＷＭコントローラの記載は省略している。
図６の状態Ａでは、スイッチ１１０５はオンしており、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に正電圧としてＶＤが印加されており、ローサイドＭＯＳＦＥＴ１０３はオン状態にある。このとき、各スイッチ１１０７、１１０９もオンしており、各スイッチ１１０６、１１０８はオフしており、負電圧生成用コンデンサ１０４が最大でＶＤまで充電される。
図６の状態Ａから状態Ｂに遷移するとき、各スイッチ１１０５，１１０７，１１０９がオフし、各スイッチ１１０６，１１０８がオンし、負電圧生成用コンデンサ１０４の電圧がローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に負電圧として印加され、ローサイドＭＯＳＦＥＴ１０３がオフする。
よって、本実施の形態では、ローサイドＭＯＳＦＥＴ１０３がオフ期間（状態Ｂ）のときにローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に負電圧が印加されているので、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間電圧が上昇しても、ローサイドＭＯＳＦＥＴ１０３の閾値電圧に達しない。その結果として、セルフターンオンを防止することができる。
また、負電圧生成用コンデンサ１０４の充電によって、ローサイドＭＯＳＦＥＴ１０３のオン期間（状態Ａ）に、ローサイドＭＯＳＦＥＴ１０３のドレイン−ソース間に印加する電圧が低下することが懸念されるが、負電圧生成用コンデンサ１０４の充電経路は、ローサイドＭＯＳＦＥＴ１０３の入力容量の充電経路とは別に設けてあるので、ローサイドＭＯＳＦＥＴ１０３のオン期間にローサイドＭＯＳＦＥＴ１０３のドレイン−ソース間に印加する電圧の低下は起こらない。
次に、図１および図２により、本発明の実施の形態１に係るＤＣ−ＤＣコンバータの詳細動作を説明する。
ゲート駆動装置１０１はＰＷＭコントローラ１１７からのＰＷＭ信号と同期して、ハイサイドＭＯＳＦＥＴ１０２とローサイドＭＯＳＦＥＴ１０３を駆動する。
ところが、前述のようにローサイドＭＯＳＦＥＴ１０３がオフ状態で、ハイサイドＭＯＳＦＥＴ１０２がオンすると、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間電圧が上昇する、という現象が起こる。このとき、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間電圧が閾値電圧を超えてしまうと、前述のセルフターンオン現象が起こり、電力効率が大幅に減少する。
そこで、本実施の形態のＤＣ−ＤＣコンバータは、ゲート駆動部１００に負電圧生成用コンデンサ１０４が接続され、ゲート駆動用直流電源ＶＤをゲート電源入力端子１１９に接続することで、ＰＷＭ信号のタイミングに応じて、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に正電圧、または負電圧を印加し、さらにローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に印加される正電圧はゲート駆動用直流電源ＶＤの電圧値から降下しない構成としている。
ＰＷＭ信号がローのとき、ｐチャネル形ＭＯＳＦＥＴ１０５はオンしており、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に正電圧としてＶＤが印加されており、ローサイドＭＯＳＦＥＴ１０３はオン状態にある。このとき、ｐチャネル形ＭＯＳＦＥＴ１０７、ｎチャネル形ＭＯＳＦＥＴ１０９もオンしており、ｎチャネル形ＭＯＳＦＥＴ１０６、ｎチャネル形ＭＯＳＦＥＴ１０８はオフしており、負電圧生成用コンデンサ１０４が最大でＶＤまで充電される。
ＰＷＭ信号がハイになるとき、ｐチャネル形ＭＯＳＦＥＴ１０５、ｐチャネル形ＭＯＳＦＥＴ１０７、ｎチャネル形ＭＯＳＦＥＴ１０９がオフし、ｎチャネル形ＭＯＳＦＥＴ１０６、ｎチャネル形ＭＯＳＦＥＴ１０８がオンし、負電圧生成用コンデンサ１０４の電圧がローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に負電圧として印加され、ローサイドＭＯＳＦＥＴ１０３がオフする。
ローサイドＭＯＳＦＥＴ１０３がオン状態からオフ状態に切り替わると、ローサイドＭＯＳＦＥＴ１０３のボディダイオードに還流電流が流れる。ローサイドＭＯＳＦＥＴ１０３およびハイサイドＭＯＳＦＥＴ１０２がともにオフ状態の期間（デッドタイム）が過ぎると、ハイサイドＭＯＳＦＥＴ１０２がオンし始める。
ハイサイドＭＯＳＦＥＴ１０２がオンし始めると、ローサイドＭＯＳＦＥＴ１０３のドレイン−ソース間電圧が上昇し始める。前述したように、ローサイドＭＯＳＦＥＴ１０３のドレイン−ソース間電圧が上昇し始めると、それに同期するようにローサイドＭＯＳＦＥＴ１０３のゲート−ソース間電圧も上昇し始める。
ところが、本実施の形態では、ローサイドＭＯＳＦＥＴ１０３がオフ期間のときはローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に負電圧が印加されているので、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間電圧が上昇しても、ローサイドＭＯＳＦＥＴ１０３の閾値電圧に達しない。その結果として、セルフターンオンを防止することができる。
また、負電圧生成用コンデンサ１０４の充電によって、ローサイドＭＯＳＦＥＴ１０３のオン期間に、ローサイドＭＯＳＦＥＴ１０３のドレイン−ソース間に印加する電圧が低下することが懸念されるが、負電圧生成用コンデンサ１０４の充電経路は、ローサイドＭＯＳＦＥＴ１０３の入力容量の充電経路とは別に設けてあるので、ローサイドＭＯＳＦＥＴ１０３のオン期間にローサイドＭＯＳＦＥＴ１０３のドレイン−ソース間に印加する電圧の低下は起こらない。
これより、前述のセルフターンオンを防止し、電力効率を向上できる。また、ローサイドＭＯＳＦＥＴ１０３がオンしているときにゲート−ソース間に印加する電圧がＶＤから低下しないので、導通損失の増加を回避できる。
さらに、ローサイドＭＯＳＦＥＴ１０３は閾値電圧が１Ｖ以下であってもセルフターンオンが起こらないので、ローサイドＭＯＳＦＥＴ１０３の閾値電圧を１Ｖ以下に設計することで導通損失を低減し、更なる電力効率の向上ができる。
なお、図１では一例として、スイッチとして、ｐチャネル形ＭＯＳＦＥＴ１０５，１０７，１１１、ｎチャネル形ＭＯＳＦＥＴ１０６，１０８，１０９，１１２を用いた例を示したが、これらのスイッチはバイポーラジャンクショントランジスタやその他のスイッチ素子でもよい。また、図１のダイオード１１０およびブート用ダイオード１１３はショットキーバリアダイオード、ＰＮ接合ダイオードなどが考えられる。
（実施の形態２）
図７および図８により、本発明の実施の形態２に係るＤＣ−ＤＣコンバータのシステムインパッケージについて説明する。図７は本発明の実施の形態２に係るＤＣ−ＤＣコンバータのシステムインパッケージの回路構成の一例を示す図、図８は本発明の実施の形態２に係るＤＣ−ＤＣコンバータのシステムインパッケージのチップ配置およびワイヤボンディング配置の一例を示す図である。
図７において、ＤＣ−ＤＣコンバータのシステムインパッケージは、システムインパッケージ１４３の構成要素の一つである半導体チップ１４２が、前述した図１で示す実施の形態１のＤＣ−ＤＣコンバータのゲート駆動部１００の構成と同じ構成になっている。
すなわち、実施の形態２のシステムインパッケージ１４３は、ハイサイドＭＯＳＦＥＴ１０２の半導体チップ１４４と、ローサイドＭＯＳＦＥＴ１０３の半導体チップ１４５と、ハイサイドＭＯＳＦＥＴ１０２とローサイドＭＯＳＦＥＴ１０３を駆動し、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に負電圧を印加する機能を持つゲート駆動部１００の半導体チップ１４２とで構成される。
また、図１で示す実施の形態１のゲート駆動装置１０１を構成する負電圧生成用コンデンサ１０４、ブートコンデンサ１２７は、システムインパッケージ１４３の外部に接続される。
図８において、システムインパッケージ１４３に負電圧生成用コンデンサ１０４を接続するための端子１３７、１３８を設けており、特徴は、システムインパッケージ１４３の構成要素に、前述した図１で示す実施の形態１のゲート駆動部１００の半導体チップ１４２を含む点にある。
本実施の形態では、実施の形態１と同様に、システムインパッケージであってもセルフターンオンを防止できる。さらに、システムインパッケージは配線の寄生インダクタンスを低減できるので、更なる高効率化が可能である。
（実施の形態３）
図９および図１０により、本発明の実施の形態３に係るＤＣ−ＤＣコンバータのシステムインパッケージについて説明する。図９は本発明の実施の形態３に係るＤＣ−ＤＣコンバータのシステムインパッケージの回路構成の一例を示す図、図１０は本発明の実施の形態３に係るＤＣ−ＤＣコンバータのシステムインパッケージのチップ配置およびワイヤボンディング配置の一例を示す図である。
図９において、ＤＣ−ＤＣコンバータのシステムインパッケージは、前述した図７で示す実施の形態２のシステムインパッケージに負電圧生成用コンデンサ１０４を内蔵した点にある。
すなわち、実施の形態３のシステムインパッケージ１４３は、ハイサイドＭＯＳＦＥＴ１０２の半導体チップ１４４と、ローサイドＭＯＳＦＥＴ１０３の半導体チップ１４５と、ハイサイドＭＯＳＦＥＴ１０２とローサイドＭＯＳＦＥＴ１０３を駆動し、ローサイドＭＯＳＦＥＴ１０３のゲート−ソース間に負電圧を印加する機能を持つゲート駆動装置の半導体チップ１４２と、負電圧生成用コンデンサ１０４とで構成される。
図１０において、特徴は、システムインパッケージ１４３に負電圧生成用コンデンサ１０４を内蔵した点にある。
本実施の形態では、ゲート駆動装置の半導体チップ１４２と負電圧生成用コンデンサ１０４との間の配線インダクタンスが小さくなるので、ドライブ能力向上が可能である。さらに、システムインパッケージの他には負電圧生成用コンデンサが必要ないので、電源システムの部品点数を削減できる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態においては、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとを同一のパッケージに搭載したマルチチップモジュールにも適用可能である。
本発明は、ＣＰＵ向け電源システムにおける電力効率の向上に有効である。具体的には、非絶縁形ＤＣ−ＤＣコンバータ、マルチチップモジュール、システムインパッケージに好適である。
本発明の実施の形態１に係るＤＣ−ＤＣコンバータの回路構成の一例を示す図である。 本発明の実施の形態１に係るＤＣ−ＤＣコンバータの信号、各スイッチ、各電圧のタイミングチャートを示す図である。 本発明の実施の形態１に係るＤＣ−ＤＣコンバータを含むＣＰＵ向け電源システムの構成の一例を示す図である。 本発明の実施の形態１に係るＤＣ−ＤＣコンバータのセルフターンオン現象を説明するための各電圧のタイミングチャートを示す図である。 本発明の実施の形態１に係るＤＣ−ＤＣコンバータの動作原理を説明するための回路構成を示す図である。 本発明の実施の形態１に係るＤＣ−ＤＣコンバータのゲートドライバの負電圧印加動作を説明するための信号、各スイッチ、各電圧のタイミングチャートを示す図である。 本発明の実施の形態２に係るＤＣ−ＤＣコンバータのシステムインパッケージの回路構成の一例を示す図である。 本発明の実施の形態２に係るＤＣ−ＤＣコンバータのシステムインパッケージのチップ配置およびワイヤボンディング配置の一例を示す図である。 本発明の実施の形態３に係るＤＣ−ＤＣコンバータのシステムインパッケージの回路構成の一例を示す図である。 本発明の実施の形態３に係るＤＣ−ＤＣコンバータのシステムインパッケージのチップ配置およびワイヤボンディング配置の一例を示す図である。
符号の説明
１００…ゲート駆動部、１０１…ゲート駆動装置、１４３…システムインパッケージ、１４２、１４４、１４５…半導体チップ、１０２…ハイサイドＭＯＳＦＥＴ、１０３…ローサイドＭＯＳＦＥＴ、１０４…負電圧生成用コンデンサ、１０５、１０６、１０７、１０８、１０９、１１１、１１２…スイッチ素子、１１０…ダイオード、１１３…ブート用ダイオード、１１４、１１５、１１６…ＮＯＴゲート、１１７…ＰＷＭコントローラ、１１８、１３０…ＰＷＭ入力端子、１１９、１３１、１３２…ゲート電源入力端子、１２０、１３３…ブート用端子、１２１…ハイサイド駆動用端子、１２２…スイッチノード端子、１２３…ローサイド駆動用端子、１２４、１２５、１３７、１３８…負電圧生成用コンデンサ用端子、１２６、１３９、１４１…グラウンド端子、１３５…入力端子、１３６…出力端子、１３４、１４０…ゲート電圧モニタ端子、１２７…ブートコンデンサ、１２８…チョークコイル、１２９…出力コンデンサ、１４６…入力電源、１４７…入力コンデンサ、１４８…ＣＰＵ、２０１…帰還容量、２０２…入力容量、２０３、２０４…ゲート駆動用直流電源。

Claims (7)

  1. チョークコイルと、前記チョークコイルの一端と直流入力電源の負電位側との間に接続された出力コンデンサと、ドレイン端子が前記直流入力電源の正電位側に接続され、ソース端子が前記チョークコイルの他端に接続されたハイサイドＭＯＳＦＥＴと、ドレイン端子が前記チョークコイルの他端に接続され、ソース端子が前記直流入力電源の負電位側に接続されたローサイドＭＯＳＦＥＴと、パルス信号によって制御されて、前記ハイサイドＭＯＳＦＥＴおよび前記ローサイドＭＯＳＦＥＴを交互に駆動するゲート駆動装置とを備えた非絶縁形ＤＣ−ＤＣコンバータであって、
    前記ゲート駆動装置の前記ローサイドＭＯＳＦＥＴを駆動する部分は、
    負電位側が前記ローサイドＭＯＳＦＥＴのソース端子に接続されたゲート駆動用直流電源と、
    負電圧生成用コンデンサと、
    前記ゲート駆動用直流電源の正電位側と前記ローサイドＭＯＳＦＥＴのゲート端子との間に接続された第１のスイッチ素子と、
    前記ゲート駆動用直流電源の正電位側と前記負電圧生成用コンデンサの一端との間に接続された第２のスイッチ素子と、
    前記ローサイドＭＯＳＦＥＴのゲート端子と前記負電圧生成用コンデンサの他端との間に接続された第３のスイッチ素子と、
    前記負電圧生成用コンデンサの一端と前記ローサイドＭＯＳＦＥＴのソース端子との間に接続された第４のスイッチ素子と、
    前記負電圧生成用コンデンサの他端と前記ローサイドＭＯＳＦＥＴのソース端子との間に接続された第５のスイッチ素子とを有することを特徴とするＤＣ−ＤＣコンバータ。
  2. 請求項１記載のＤＣ−ＤＣコンバータにおいて、
    前記ゲート駆動装置は、
    前記パルス信号と同期して、第１の状態では、前記第１のスイッチ素子、前記第２のスイッチ素子、および前記第５のスイッチ素子を導通状態に制御し、前記第３のスイッチ素子および前記第４のスイッチ素子を非導通状態に制御し、
    第２の状態では、前記第１のスイッチ素子、前記第２のスイッチ素子、および前記第５のスイッチ素子を非導通状態に制御し、前記第３のスイッチ素子および前記第４のスイッチ素子を導通状態に制御することを特徴とするＤＣ−ＤＣコンバータ。
  3. 請求項２記載のＤＣ−ＤＣコンバータにおいて、
    前記第３のスイッチ素子、前記第４のスイッチ素子、および前記第５のスイッチ素子はｎチャネル形ＭＯＳＦＥＴであり、
    前記第１のスイッチ素子および前記第２のスイッチ素子はｐチャネル形ＭＯＳＦＥＴであり、
    前記第５のスイッチは直列にダイオードが接続されていることを特徴とするＤＣ−ＤＣコンバータ。
  4. 請求項２記載のＤＣ−ＤＣコンバータにおいて、
    上記ローサイドＭＯＳＦＥＴの閾値電圧は１Ｖ以下であることを特徴とするＤＣ−ＤＣコンバータ。
  5. 負電圧生成用コンデンサおよびゲート駆動用直流電源が接続され、パルス信号によって制御されて、ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴを交互に駆動するドライバＩＣであって、
    前記ゲート駆動用直流電源の正電位側と前記ローサイドＭＯＳＦＥＴのゲート端子との間に接続された第１のスイッチ素子と、
    前記ゲート駆動用直流電源の正電位側と前記負電圧生成用コンデンサの一端との間に接続された第２のスイッチ素子と、
    前記ローサイドＭＯＳＦＥＴのゲート端子と前記負電圧生成用コンデンサの他端との間に接続された第３のスイッチ素子と、
    前記負電圧生成用コンデンサの一端と前記ローサイドＭＯＳＦＥＴのソース端子との間に接続された第４のスイッチ素子と、
    前記負電圧生成用コンデンサの他端と前記ローサイドＭＯＳＦＥＴのソース端子との間に接続された第５のスイッチ素子と、
    前記第５のスイッチ素子に直列に接続されたダイオードとを同一のチップ上に形成したことを特徴とするドライバＩＣ。
  6. ハイサイドＭＯＳＦＥＴと、ローサイドＭＯＳＦＥＴと、前記ハイサイドＭＯＳＦＥＴおよび前記ローサイドＭＯＳＦＥＴを交互に駆動するドライバＩＣとを同一のパッケージに搭載したシステムインパッケージであって、
    前記ドライバＩＣは、同一のチップ上に、
    前記システムインパッケージに接続されたゲート駆動用直流電源の正電位側と前記ローサイドＭＯＳＦＥＴのゲート端子との間に接続された第１のスイッチ素子と、
    前記ゲート駆動用直流電源の正電位側と前記システムインパッケージに接続された負電圧生成用コンデンサの一端との間に接続された第２のスイッチ素子と、
    前記ローサイドＭＯＳＦＥＴのゲート端子と前記負電圧生成用コンデンサの他端との間に接続された第３のスイッチ素子と、
    前記負電圧生成用コンデンサの一端と前記ローサイドＭＯＳＦＥＴのソース端子との間に接続された第４のスイッチ素子と、
    前記負電圧生成用コンデンサの他端と前記ローサイドＭＯＳＦＥＴのソース端子との間に接続された第５のスイッチ素子と、
    前記第５のスイッチ素子に直列に接続されたダイオードとを形成したことを特徴とするシステムインパッケージ。
  7. 請求項６記載のシステムインパッケージにおいて、
    前記負電圧生成用コンデンサを内蔵したことを特徴とするシステムインパッケージ。
JP2007182743A 2007-07-12 2007-07-12 Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ Expired - Fee Related JP4916964B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007182743A JP4916964B2 (ja) 2007-07-12 2007-07-12 Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ
US12/171,347 US8018255B2 (en) 2007-07-12 2008-07-11 DC-DC converter, driver IC, and system in package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007182743A JP4916964B2 (ja) 2007-07-12 2007-07-12 Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ

Publications (2)

Publication Number Publication Date
JP2009022106A JP2009022106A (ja) 2009-01-29
JP4916964B2 true JP4916964B2 (ja) 2012-04-18

Family

ID=40252560

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007182743A Expired - Fee Related JP4916964B2 (ja) 2007-07-12 2007-07-12 Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ

Country Status (2)

Country Link
US (1) US8018255B2 (ja)
JP (1) JP4916964B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9973188B2 (en) 2015-10-15 2018-05-15 Tdk Corporation Switch driving device and switch driving method
US11139753B2 (en) 2016-06-06 2021-10-05 Kabushiki Kaisha Toshiba Semiconductor device, power conversion apparatus, and vehicle

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200891A (ja) * 2008-02-22 2009-09-03 Fuji Electric Holdings Co Ltd ゲート駆動回路
JP5407940B2 (ja) * 2010-03-04 2014-02-05 株式会社デンソー スイッチング素子の駆動回路
JP5130310B2 (ja) * 2010-03-17 2013-01-30 日立アプライアンス株式会社 電圧駆動型半導体素子のゲート駆動回路及び電力変換装置
JP5343904B2 (ja) 2010-03-23 2013-11-13 住友電気工業株式会社 半導体装置
CN102859852B (zh) * 2010-04-19 2015-11-25 恩德斯+豪斯流量技术股份有限公司 测量变换器的驱动电路及由该驱动电路形成的测量系统
JP5541044B2 (ja) * 2010-09-28 2014-07-09 サンケン電気株式会社 ゲート駆動回路及びスイッチング電源装置
JP5482815B2 (ja) * 2011-06-01 2014-05-07 株式会社デンソー パワーｍｏｓｆｅｔの駆動回路およびその素子値決定方法
JP5644686B2 (ja) * 2011-06-13 2014-12-24 株式会社デンソー スイッチング素子の駆動回路
US9812942B2 (en) 2012-01-10 2017-11-07 Renesas Electronics America Inc. Distributed driving system
KR20130086847A (ko) * 2012-01-26 2013-08-05 삼성전자주식회사 음의 전력을 이용하여 리키지 전력 소모를 줄이는 저전력 회로
JP5561352B2 (ja) * 2012-02-22 2014-07-30 株式会社デンソー 駆動回路
KR101874414B1 (ko) * 2012-04-05 2018-07-04 삼성전자주식회사 하이측 게이트 드라이버, 스위칭 칩, 및 전력 장치
JP5959901B2 (ja) * 2012-04-05 2016-08-02 株式会社日立製作所 半導体駆動回路および電力変換装置
JP5811961B2 (ja) * 2012-07-24 2015-11-11 株式会社デンソー 半導体素子駆動回路
JP5733330B2 (ja) * 2013-03-22 2015-06-10 株式会社デンソー 駆動回路
JP6088331B2 (ja) * 2013-04-10 2017-03-01 富士通株式会社 充放電信号回路およびｄｃｄｃコンバータ
JP6090007B2 (ja) * 2013-06-26 2017-03-08 株式会社デンソー 駆動回路
JP6171861B2 (ja) * 2013-11-07 2017-08-02 富士通株式会社 充放電信号回路およびｄｃｄｃコンバータ
JP6425380B2 (ja) 2013-12-26 2018-11-21 ローム株式会社 パワー回路およびパワーモジュール
US9800245B2 (en) * 2014-01-28 2017-10-24 Schneider Electric It Corporation Bipolar gate driver
WO2015114802A1 (ja) 2014-01-31 2015-08-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置および電源システム
US10026714B2 (en) * 2014-02-14 2018-07-17 Nxp Usa, Inc. Integrated circuit device
JP6379525B2 (ja) * 2014-03-05 2018-08-29 住友電気工業株式会社 半導体モジュール
US20150258946A1 (en) * 2014-03-13 2015-09-17 GM Global Technology Operations LLC Split-rail vehicle power architecture
US9419509B2 (en) * 2014-08-11 2016-08-16 Texas Instruments Incorporated Shared bootstrap capacitor for multiple phase buck converter circuit and methods
US9634655B2 (en) * 2015-02-24 2017-04-25 Panasonic Corporation Drive device having first and second switching devices with different gate widths
WO2017081856A1 (ja) * 2015-11-09 2017-05-18 パナソニックＩｐマネジメント株式会社 スイッチング回路
EP3522333B1 (en) * 2016-09-30 2021-05-05 Fuji Corporation Contactless power supply device
DE102017100972A1 (de) 2017-01-19 2018-07-19 HELLA GmbH & Co. KGaA Vorrichtung zur Ansteuerung einer elektronischen Schalteinheit
US10069485B2 (en) * 2017-02-02 2018-09-04 Ixys, Llc High-speed MOSFET and IGBT gate driver
EP3364534B1 (en) * 2017-02-17 2019-09-18 General Electric Technology GmbH Improvements in or relating to gate drivers
CN207039558U (zh) * 2017-06-28 2018-02-23 罗伯特·博世有限公司 预驱动器
JP2019097225A (ja) * 2017-11-17 2019-06-20 シャープ株式会社 電源回路
WO2019130577A1 (ja) 2017-12-28 2019-07-04 新電元工業株式会社 半導体スイッチ制御回路及びスイッチング電源装置
CN111771321B (zh) 2018-03-16 2024-03-29 新电元工业株式会社 半导体开关控制电路以及开关电源装置
JP6800906B2 (ja) 2018-03-22 2020-12-16 株式会社東芝 半導体装置及び半導体パッケージ
DE102018126780A1 (de) 2018-10-26 2020-04-30 Dr. Ing. H.C. F. Porsche Aktiengesellschaft Schaltungsanordnung von Gate-Treiber-Schaltungen und Leistungsschaltern mit negativer Sperrspannung
JP7232208B2 (ja) * 2020-03-19 2023-03-02 株式会社東芝 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08149796A (ja) * 1994-11-18 1996-06-07 Kyosan Electric Mfg Co Ltd 電圧駆動型スイッチ素子のドライブ回路
JPH11146640A (ja) 1997-11-10 1999-05-28 Nec Corp スイッチング電源用整流回路およびこの整流回路を用いたスイッチング電源
JP4319336B2 (ja) * 2000-07-25 2009-08-26 株式会社デンソー Ｍｏｓスイッチング回路
JP4100134B2 (ja) * 2002-11-06 2008-06-11 三菱電機株式会社 インバータ
JP4064879B2 (ja) 2003-07-02 2008-03-19 株式会社日立製作所 同期整流回路及び電源装置
JP4477952B2 (ja) 2004-07-09 2010-06-09 株式会社ルネサステクノロジ 半導体装置、ｄｃ／ｄｃコンバータおよび電源システム
WO2007024110A1 (en) * 2005-08-26 2007-03-01 Electronics And Telecommunications Research Institute Method and apparatus for providing system information in ofdma cellular system
JP4679309B2 (ja) * 2005-09-06 2011-04-27 株式会社東芝 半導体装置
JP4739059B2 (ja) 2006-02-23 2011-08-03 ルネサスエレクトロニクス株式会社 Ｄｃ／ｄｃコンバータ用半導体装置
JP4875380B2 (ja) 2006-02-24 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
US8185726B2 (en) * 2006-04-27 2012-05-22 Qualcomm Incorporated Sleep optimization based on system information block scheduling
US8934915B2 (en) * 2007-01-31 2015-01-13 Qualcomm Incorporated Method and apparatus for reducing call setup delay by improved SIB7 and SIB14 scheduling
JP4682173B2 (ja) * 2007-07-12 2011-05-11 株式会社日立製作所 電圧駆動型半導体素子のドライブ回路及びインバータ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9973188B2 (en) 2015-10-15 2018-05-15 Tdk Corporation Switch driving device and switch driving method
US11139753B2 (en) 2016-06-06 2021-10-05 Kabushiki Kaisha Toshiba Semiconductor device, power conversion apparatus, and vehicle

Also Published As

Publication number Publication date
JP2009022106A (ja) 2009-01-29
US20090015224A1 (en) 2009-01-15
US8018255B2 (en) 2011-09-13

Similar Documents

Publication Publication Date Title
JP4916964B2 (ja) Ｄｃ−ｄｃコンバータ、ドライバｉｃ、およびシステムインパッケージ
CN1719706B (zh) 半导体装置、dc/dc变换器和电源系统
KR101036867B1 (ko) Dc-dc 컨버터
US20110181255A1 (en) Semiconductor device and power supply unit using the same
US20170324411A1 (en) Voltage converter integrated circuit with an integrated bootstrap capacitor
JP5354625B2 (ja) 半導体装置
US8125206B2 (en) Semiconductor device and power supply using the same
JP4671275B2 (ja) 電源制御装置、電源用電子部品及び電源装置
JP5727300B2 (ja) 電圧レギュレータ
JP2013516155A (ja) ゲート・プルダウンを備えたｍｏｓｆｅｔ
JP6328056B2 (ja) 半導体集積回路装置および電源システム
JP2010200554A (ja) Ｄｃ−ｄｃコンバータ
US20140176093A1 (en) Semiconductor integrated circuit and method for operating the same
KR101758808B1 (ko) 지능형 파워 모듈 및 그의 전원구동모듈
JP5191689B2 (ja) 半導体装置
US9479049B2 (en) Semiconductor module and boost rectifier circuit
US10931278B2 (en) Driving circuit of switching transistor
JP2005027417A (ja) 同期整流回路及び電源装置
US11081955B2 (en) Unidirectional ring mitigation in a voltage converter
CN112514227B (zh) 栅极驱动适配器
JP4895216B2 (ja) 電源装置
US5821803A (en) Method and electronic device for reducing transition time of transistor switching circuits
JP2022135911A (ja) バイポーラパルス電圧ゲートドライバ
JP2007151323A (ja) Ｄｃ／ｄｃコンバータ、および、スイッチング電源用の半導体集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100209

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120125

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4916964

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees