JP5191689B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置の技術に関し、特に、電源回路を有する半導体装置、及びそれを用いた電源装置に適用して有効な技術に関するものである。
例えば、電源装置の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイド用のパワーＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とローサイド用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイド用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイド用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
このようなＤＣ−ＤＣコンバータについては、例えば特許文献１に記載があり、ハイサイド用のパワーＭＯＳ・ＦＥＴと、ローサイド用のパワーＭＯＳ・ＦＥＴと、これらパワーＭＯＳ・ＦＥＴを駆動するドライバ回路と、入力コンデンサとを同一パッケージ内に収容する構成が開示されている。
また、例えば特許文献２には、ＤＣ−ＤＣコンバータを構成するハイサイドのパワーＭＯＳ・ＦＥＴを横型のパワーＭＯＳ・ＦＥＴで構成し、ローサイドのパワーＭＯＳ・ＦＥＴを縦型のパワーＭＯＳ・ＦＥＴで構成し、これらパワーＭＯＳ・ＦＥＴを共通のフレーム上に搭載するパッケージ構成が開示されている。
特表２００３−５２８４４９号公報 特開２００２−２１７４１６号公報
ところで、デスクトップ型のパーソナルコンピュータ、サーバおよびゲーム機等の電源装置に用いられる非絶縁型のＤＣ−ＤＣコンバータは、駆動するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の大電流化やチョークコイルおよび入力・出力コンデンサ等のような受動部品の小型化の要求に伴い、大電流化および高周波化する傾向にある。
しかし、大電流および高周波条件の下では、非絶縁型のＤＣ−ＤＣコンバータの入力コンデンサ周りの主回路に寄生する主回路インダクタンスによって損失が増大するという問題がある。特に、大電流化および高周波化に伴い、入力コンデンサの周りの主回路に寄生する上記主回路インダクタンスが大きくなると、ＤＣ−ＤＣコンバータのハイサイド用のパワーＭＯＳ・ＦＥＴのターンオフ時の跳ね上がり電圧が増大する結果、スイッチング損失が増大し、大きな損失を招くという問題がある。
このような主回路インダクタンスを低減するために、ハイサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ローサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップとを同一のパッケージに収容する構成がある。また、ハイサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ローサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ドライバ回路が形成された半導体チップとを同一のパッケージ内に収容する構成もある。いずれの場合も、各半導体チップは、それぞれ別々のダイパッドに搭載され、ハイサイド用のパワーＭＯＳ・ＦＥＴのソースは、ボンディングワイヤを通じて、ローサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップが搭載されたダイパッドに電気的に接続されている。しかし、これらの構成では、入力コンデンサが外付けであるために、上記寄生インダクタンスを充分に低減することができない。また、ハイサイド用のパワーＭＯＳ・ＦＥＴのソースとダイパッド、ローサイド用のパワーＭＯＳ・ＦＥＴのソースと基準電位とをボンディングワイヤで電気的に接続するため、寄生インダクタンスの低減には限界がある。
さらに、上記特許文献２には、ハイサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ローサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ドライバ回路が形成された半導体チップと、入力コンデンサとを同一のパッケージ内に収容する構成が開示されている。この場合、ハイサイド用のパワーＭＯＳ・ＦＥＴのソースはボンディングワイヤを通じて配線基板の配線に電気的に接続され、その配線はローサイド用のパワーＭＯＳ・ＦＥＴのドレインに電気的に接続されている。ローサイド用のパワーＭＯＳ・ＦＥＴのソースは、ボンディングワイヤを通じて配線基板の出力配線に電気的に接続されている。しかし、このような構成においても、ボンディングワイヤで接続するため、寄生インダクタンスを充分に低減できない上、入力コンデンサと各パワーＭＯＳとの間に、ある程度の距離があるために、寄生インダクタンスの低減にも限界がある。
そこで、本発明の一つの目的は、電源装置の主回路の寄生インダクタンスを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、第１半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成し、第２半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成し、第１半導体チップのソース電極が配置された面と、第２半導体チップのドレイン電極が配置された面を同一のチップ搭載部に搭載して互いに電気的に接続し、第１半導体チップのドレイン電極は入力電源供給用の外部端子に接続された第１リード板を有し、第２半導体チップのソース電極は基準電位供給用の外部端子に接続された第２リード板を有する。
また、本発明は、第１半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成し、第２半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成し、第１半導体チップのソース電極が配置された面と、第２半導体チップのドレイン電極が配置された面を同一のチップ搭載部に搭載して互いに電気的に接続し、第１半導体チップのドレイン電極は入力電源供給用の外部端子に接続された第１リード板を有し、第２半導体チップのソース電極は基準電位供給用の外部端子に接続された第２リード板を有し、前記第１リード板と前記第２リード板との間に電気的に接続されたコンデンサを有し、前記コンデンサは、一対の電極の一方が前記第１リード板に接合され、前記一対の電極の他方が前記第２リード板に接合されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、本発明によれば、第１半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成し、第２半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成し、第１半導体チップのソース電極が配置された面と、第２半導体チップのドレイン電極が配置された面を同一のチップ搭載部に搭載して互いに電気的に接続し、第１半導体チップのドレイン電極は入力電源供給用の外部端子に接続された第１リード板を有し、第２半導体チップのソース電極は基準電位供給用の外部端子に接続された第２リード板を有することにより、前記第１及び前記第２半導体チップ間の配線経路中のインダクタンスを低減できるので、電源装置の主回路の寄生インダクタンスを低減することができる。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源装置に用いられる非絶縁型ＤＣ−ＤＣコンバータである。
図１は、本実施の形態１の電源装置に用いられる非絶縁型ＤＣ−ＤＣコンバータ１の回路図の一例を示している。非絶縁型ＤＣ−ＤＣコンバータ１は、制御回路２、ドライバ回路３、パワーＭＯＳ・ＦＥＴ（以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１、入力コンデンサＣｉｎ、出力コンデンサＣｏｕｔおよびコイル（チョークコイル）Ｌ等のような素子を有している。なお、符合のＤはドレイン、Ｓはソースを示している。また、符号のＬ１〜Ｌ６は非絶縁型ＤＣ−ＤＣコンバータの主回路に寄生する寄生インダクタンスを示している。
制御回路２は、例えばパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）回路等のようなパワーＭＯＳＱＨ１，ＱＬ１の電圧スイッチオンの幅（オン時間）を制御する信号を供給する回路である。この制御回路２の出力（制御信号用の端子）は、ドライバ回路３の入力に電気的に接続されている。ドライバ回路３の出力はパワーＭＯＳＱＨ１のゲート端子ＧＨおよびパワーＭＯＳＱＬ１のゲート端子ＧＬに電気的に接続されている。ドライバ回路３は、制御回路２から供給された制御信号によって、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子ＧＨ，ＧＬの電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。なお、ＶＤＩＮは、ドライバ回路３の入力電源を示している。
上記パワーＭＯＳＱＨ１，ＱＬ１は、入力電源ＶＩＮの高電位（正電位）ＶＤＤ供給用の端子ＥＴ１と、基準電位（負電位）ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されている。すなわち、整流用ＭＯＳＦＥＴであるパワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位ＶＤＤ供給用の端子ＥＴ１と出力ノード（出力端子）Ｌｘとの間に直列に接続されるように設けられ、転流用ＭＯＳＦＥＴであるパワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＬｘと基準電位ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されるように設けられている。なお、Ｄｐ１はパワーＭＯＳＱＨ１の寄生ダイオード（内部ダイオード）、Ｄｐ２はパワーＭＯＳＱＬ１の寄生ダイオード（内部ダイオード）を示している。
パワーＭＯＳＱＨ１は、ハイサイドスイッチ（高電位側：以下、単にハイサイドという）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷回路４の入力）に電力を供給するコイルＬにエネルギーを蓄えるためのスイッチ機能を有している。このパワーＭＯＳＱＨ１は、ｎチャネル型の縦型の電界効果トランジスタにより形成されている。縦型の電界効果トランジスタは、チャネルが半導体チップの厚さ方向に形成される素子であり、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、パワーＭＯＳＱＬ１は、ローサイドスイッチ（低電位側：以下、単にローサイドという）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーＭＯＳＱＬ１は、上記パワーＭＯＳＱＨ１と同様にｎチャネル型の縦型のパワーＭＯＳにより形成されている。縦型を使用している理由は、図２の非絶縁型ＤＣ−ＤＣコンバータ１のタイミングチャートに示すように、ローサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失についてよりもオン抵抗による損失が大きく見えるため、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを使用することが有利だからである。すなわち、ローサイド用のパワーＭＯＳＱＬ１を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図２において、Ｔｏｎはハイサイド用のパワーＭＯＳＱＨ１のオン時のパルス幅、Ｔはパルス周期を示している。
図１の入力電源ＶＩＮには、これと並列に上記入力コンデンサＣｉｎが電気的に接続されている。この入力コンデンサＣｉｎは、入力電源ＶＩＮから供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを非絶縁型ＤＣ−ＤＣコンバータ１の主回路に供給する電源回路である。これは、入力電源ＶＩＮは、非絶縁型ＤＣ−ＤＣコンバータ１のみの電源ではなく、他のデバイスの電源でもあるため、非絶縁型ＤＣ−ＤＣコンバータ１から遠く離れた位置に配置されており、入力電源ＶＩＮから非絶縁型ＤＣ−ＤＣコンバータ１に直接電源を供給すると電源供給効率が下がってしまうので、非絶縁型ＤＣ−ＤＣコンバータ１の主回路に対して相対的に近い位置に配置された入力コンデンサＣｉｎに電源を供給し、そこから非絶縁型ＤＣ−ＤＣコンバータ１の主回路に電源を供給するようにしたものである。入力電源ＶＩＮの入力用電源電位ＶＤＤは、例えば５〜１２Ｖ程度である。また、基準電位ＧＮＤは、例えば入力用電源電位よりも低く、例えば接地電位で０（零）Ｖである。また、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数（パワーＭＯＳＱＨ１，ＱＬ１をオン、オフするときの周期）は、例えば１ＭＨｚである。
非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードＬｘが設けられている。出力ノードＬｘは、出力配線を介してコイルＬと電気的に接続され、さらに出力配線を介して負荷回路４と電気的に接続されている。この出力ノードＬｘとコイルＬとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に、上記パワーＭＯＳＱＬ１と並列になるように、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：以下、ＳＢＤと略す）を電気的に接続しても良い。ＳＢＤは、パワーＭＯＳＱＬ１の寄生ダイオードＤｐ２よりも順方向電圧Ｖｆが低いダイオードである。このＳＢＤは、そのアノードが基準電位ＧＮＤ供給用の端子ＥＴ２と電気的に接続し、カソードは、出力ノードＬｘとパワーＭＯＳＱＬ１のドレインとを結ぶ出力配線に電気的に接続する。このようにＳＢＤを接続することにより、パワーＭＯＳＱＬ１をオフにした時のデットタイムの電圧降下を小さくすることができるので、ダイオードの導通損失を低減でき、また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失を低減できる。
上記出力コンデンサＣｏｕｔは、上記コイルＬと負荷回路４とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。また、上記負荷回路４としては、上記電子機器のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）またはＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等を例示できる。Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。
このような回路では、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、パワーＭＯＳＱＨ１のドレインＤに電気的に接続された端子ＥＴ１からパワーＭＯＳＱＨ１を通じて出力ノードＬｘに電流Ｉ１が流れ、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬの逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。上記電流Ｉ１は、例えば２０Ａ程度の大電流である。
ところで、このような非絶縁型ＤＣ−ＤＣコンバータ１においては、大電流化および高周波化に伴い、入力コンデンサＣｉｎの周りの主回路に寄生する上記寄生インダクタンス（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５＋Ｌ６）が大きくなり、特に非絶縁型ＤＣ−ＤＣコンバータ１のハイサイド用のパワーＭＯＳＱＨ１のターンオフ時の跳ね上がり電圧が増大する結果、スイッチング損失が増大し、大きな損失を招く、という問題がある。
ここで、本発明者の検討によれば、上記寄生インダクタンスを低減するための半導体装置のパッケージ構造の一例として図３〜図７に示す構成がある。図３はパッケージ内部の平面図、図４は図３のＹ１−Ｙ１線の断面図を示している。図３および図４では、ハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップ５ａと、ローサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ５ｂとが同一の封止体６に収容されている。半導体チップ５ａ，５ｂがぞれぞれ別々のダイパッド７ａ１，７ａ２に搭載されている。ハイサイド用のパワーＭＯＳＱＨ１のソースは、ローサイド用のパワーＭＯＳＱＬ１が搭載されたダイパッド７ａ２にボンディングワイヤ（以下、単にワイヤという）Ｗを通じて電気的に接続されている。
図５はパッケージ内部の平面図、図６は図５のＹ２−Ｙ２線の断面図を示している。図５および図６では、上記半導体チップ５ａ，５ｂの他に、上記ドライバ回路３が形成された半導体チップ５ｃも同一の封止体６内に収容されている。半導体チップ５ｃは、ダイパッド７ａ１，７ａ２とは別のダイパッド７ａ３上に搭載されている。この例でも半導体チップ５ａ，５ｂがぞれぞれ別々のダイパッド７ａ１，７ａ２に搭載され、ハイサイド用のパワーＭＯＳＱＨ１のソースは、ローサイド用のパワーＭＯＳＱＬ１が搭載されたダイパッド７ａ２にワイヤＷを通じて電気的に接続されている。
さらに、図７は前記特許文献２に開示されたパッケージ構造であり、上記半導体チップ５ａ，５ｂ，５ｃの他に、入力コンデンサＣｉｎも同一の封止体６内に収容されている。この場合、ハイサイド用のパワーＭＯＳＱＨ１のソースはワイヤＷを通じて配線基板５０の配線に電気的に接続され、その配線はローサイド用のパワーＭＯＳＱＬ１のドレインに電気的に接続されている。ローサイド用のパワーＭＯＳＱＬ１のソースは、ワイヤＷを通じて配線基板５０の出力配線に電気的に接続されている。
しかし、上記図３，４および図５，６のような構成では、入力コンデンサＣｉｎが外付けであるために、上記寄生インダクタンスＬ１，Ｌ６を低減することができない。また、ハイサイド用のパワーＭＯＳＱＨ１のソースとダイパッド７ａ２とをワイヤＷで電気的に接続し、かつ、ローサイド用のパワーＭＯＳＱＬ１のソースと基準電位ＧＮＤとをワイヤＷで電気的に接続しているため、寄生インダクタンスＬ３，Ｌ５の低減には限界がある。
また、図７のように半導体チップ５ａ，５ｂ，５ｃと入力コンデンサＣｉｎとを同一の封止体６内に収容した構成においても、ワイヤＷで接続するため、寄生インダクタンスＬ３，Ｌ５を低減できない上、入力コンデンサＣｉｎと各パワーＭＯＳＱＨ１，ＱＬ１との間に、ある程度の距離があるために、寄生インダクタンスＬ１，Ｌ６の低減にも限界がある。
そこで、本実施の形態１では、上記寄生インダクタンスＬ１〜Ｌ６のうちの寄生インダクタンスＬ３，Ｌ４を低減するために、ハイサイド用のパワーＭＯＳＱＨ１と、ローサイド用のパワーＭＯＳＱＬ１とを共通のダイパッド（タブ、チップ搭載部）に搭載する。このため、本実施の形態１では、非絶縁型ＤＣ−ＤＣコンバータ１のハイサイド用のパワーＭＯＳＱＨ１を、ｎチャネル型の縦型のパワーＭＯＳで形成し、そのソース電極をダイパッドと接続するためにフリップチップ構造を取る。
図８及び図９は本実施の形態１の半導体装置のパッケージ構造の一例を示している。図８はパッケージ内部の平面図、図９は図８のＹ３−Ｙ３線の断面図を示している。なお、図８では図面を見易くするため、パッケージ内部を透かして示している。
本実施の形態１のパッケージは、第１主面およびその反対側の第２主面を持つ導電性のダイパッド（第１チップ搭載部）８ｂと、ダイパッド８ｂの周囲に配置された入力電源供給用の外部端子Ｖｉｎ、基準電位供給用の外部端子Ｇｎｄと、ダイパッド８ｂと一体的に形成された出力用の外部端子Ｌｘと、ダイパッド８ｂの第１主面に搭載された半導体チップ（第１半導体チップ）５ａと、ダイパッド８ｂの第１主面に搭載された半導体チップ（第２半導体チップ）５ｂと、半導体チップ５ｂの電極を外部端子Ｇｎｄに電気的に接続するリード板（第１板状導電性部材）８ｃと、半導体チップ５ａの電極を外部端子Ｖｉｎに電気的に接続するリード板（第２板状導電性部材）８ａと、第１主面およびその反対側の第２主面を持つダイパッド（第２チップ搭載部）８ｄと、ダイパッド８ｄの第１主面に搭載された半導体チップ（第３半導体チップ）５ｃと、半導体チップ５ｃと５ａのソース電極パッドとゲート電極パッドを電気的に接続するワイヤＷと、半導体チップ５ｃと５ｂのソース電極とゲート電極を電気的に接続するワイヤＷと、半導体チップ５ａ〜５ｃ、リード板８ｃ，８ａ、ワイヤを封止する封止体６とを有し、半導体チップ５ａ，５ｂにはｎチャネル型の縦型の電界効果トランジスタが形成され、半導体チップ５ａのソース電極と半導体チップ５ｂのドレイン電極がダイパッド８ｂに電気的に接続されている。
すなわち、パッケージ内には、２つの別体の半導体チップ５ａ、半導体チップ５ｂが共通のダイパッド８ｂに搭載された状態で収容されている。この半導体チップ５ａには非絶縁型ＤＣ−ＤＣコンバータ１のハイサイド用のｎチャネル型の縦型のパワーＭＯＳが形成されている。また、上記半導体チップ５ｂには、非絶縁型ＤＣ−ＤＣコンバータ１のローサイド用のｎチャネル型の縦型のパワーＭＯＳが形成されている。また、前記半導体チップ５ａ及び半導体チップ５ｂのゲートを駆動する駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）の半導体チップ５ｃはダイパッド８ｄに搭載され、前記半導体チップ５ａのソース電極に相当するダイパッド８ｂと、ゲート電極に相当するゲート電極パッド９ｂとワイヤＷを介して接続される。また、半導体チップ５ｃは半導体チップ５ｂのソース電極９ｃとゲート電極パッド９ａとワイヤＷを介して接続される。
前記半導体チップ５ａのドレイン電極はリード板８ａを介して、入力電源供給用の外部端子Ｖｉｎに接続され、前記半導体チップ５ｂのソース電極９ｃはリード板８ｃを介して、基準電位供給用の外部端子Ｇｎｄに接続され、前記共通のダイパッド８ｂは出力用の外部端子Ｌｘに接続される。
上述したように、本実施の形態１では、ハイサイド用のパワーＭＯＳＱＨ１の半導体チップ５ａとローサイド用のパワーＭＯＳＱＬ１の半導体チップ５ｂが共通のダイパッド８ｂに搭載されるので、寄生インダクタンスＬ３，Ｌ４が低減される。また、ハイサイド用のパワーＭＯＳＱＨ１の半導体チップ５ａのドレイン電極と外部端子Ｖｉｎの接続、及びローサイド用のパワーＭＯＳＱＬ１の半導体チップ５ｂのソース電極と外部端子Ｇｎｄの接続にリード板８ａ，８ｃを用いるので、寄生インダクタンスＬ２，Ｌ５が低減される。この結果、非絶縁型ＤＣ−ＤＣコンバータの主回路の寄生インダクタンスを低減することができる。
次に図１５を用いて、図８のローサイドＭＯＳとその周辺構造を説明する。図１５（ａ）はリードフレームのパターンを示しており、ゲートのボンディングパッド（ハイサイド）９ｂと、ソースのリード板８ｂを示している。図１５（ｂ）の１２ａ，１２ｂは図１５（ａ）のリードフレームより上位の層の構成を示しており、ゲートパッド１２ａ、ソースパッド１２ｂを現している。図１５（ｃ）は図１５（ｂ）のゲートパッド１２ａ、ソースパッド１２ｂより上位の層の構成を示しており、半導体チップ（ローサイドのパワーＭＯＳ）５ａを現している。そして、図１５（ｄ）は図１５（ｃ）の半導体チップ５ａより上位の層の構成を示しており、リード板（電源電圧）８ａを現している。
（実施の形態２）
上記したように、実施の形態１の構造をとることで、図１で示した配線のインダクタンスＬ２，Ｌ３，Ｌ４，Ｌ５を低減することができる。しかしながら、実施の形態１では、入力コンデンサＣｉｎのプラス端子からハイサイド用のパワーＭＯＳＱＨ１のドレイン端子に起因する寄生インダクタンスＬ１、入力コンデンサＣｉｎのマイナス端子からローサイド用のパワーＭＯＳＱＬ１のソース端子に起因する寄生インダクタンスＬ６を低減することができない。実施の形態２は、これに鑑みてなされたもので、Ｌ１及びＬ６を低減することができる。
図１０及び図１１は本実施の形態２の半導体装置のパッケージ構造の一例を示している。図１０はパッケージ内部の平面図、図１１は図１０のＹ４−Ｙ４線の断面図を示している。なお、図１０では図面を見易くするため、パッケージ内部を透かして示している。
実施の形態２が実施の形態１と異なる点は、入力コンデンサ１１がパッケージの表面に実装されていることである。入力コンデンサ１１のプラス電極１１ａは導電性の部材１１ｃを介して、入力電源供給用の外部端子Ｖｉｎに電気的に繋がるリード板８ａに接続され、前記入力コンデンサ１１のマイナス電極１１ｂは導電性の部材１１ｄを介して、基準電位供給用の外部端子Ｇｎｄに電気的に繋がるリード板８ｃに接続される。
次に、本実施の形態の効果を図１３及び図１４を用いて説明する。図１３は横軸に主回路の配線インダクタンス、縦軸にハイサイド用のパワーＭＯＳのスイッチング損失を示す。主回路の配線インダクタンスは図１のＬ１〜Ｌ６の合計値に相当する。主回路インダクタンスが減少するに伴い、スイッチング損失は低下するが、主回路インダクタンスが１ｎＨを境に、それ以下では損失が増加する。従来例は図５のパッケージを用いた測定結果であり、従来例と比べて本実施の形態（本発明）はインダクタンスが小さいので、スイッチング損失が減少することが分かる。スイッチング損失が小さいと、ヒートシンクなどの冷却部品が不要となり電源が小型化する。また、損失一定の条件では、本実施の形態はスイッチング周波数を向上することができるので、インダクタとコンデンサからなる出力フィルタを小型化できる。
図１４は横軸に主回路の配線インダクタンス、縦軸にスイッチング時のハイサイド用のパワーＭＯＳのソース、ドレイン間の跳ね上がり電圧を示す。主回路インダクタンスが小さいほど、跳ね上がり電圧は小さくなる。従来例は図５のパッケージを用いた測定結果であり、従来例と比べて本実施の形態（本発明）はインダクタンスが小さいので、跳ね上がり電圧が減少する。跳ね上がり電圧が低いと、伝導ノイズと放射ノイズが小さくなり、他の半導体装置や電子機器の誤動作を抑制することができる。
（実施の形態３）
上記したように、実施の形態２の構造をとることで、図１で示した、配線のインダクタンスＬ１〜Ｌ６を低減することができる。しかしながら、実施の形態２では、パッケージ表面にコンデンサが搭載されるので表面の熱抵抗が高いという問題がある。実施の形態３は、これに鑑みてなされたもので、表面側の熱抵抗を低減することができる。
図１２は実施の形態３の半導体装置を説明する図で、図１１と異なる点はリード板８ａ，８ｃがパッケージ表面に露出していることである。入力コンデンサ１１のプラス電極１１ａは入力電源供給用の外部端子Ｖｉｎに電気的に繋がるリード板８ａに接続され、前記入力コンデンサ１１のマイナス電極１１ｂは基準電位供給用の外部端子Ｇｎｄに電気的に繋がるリード板８ｃに接続される。
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの電源装置に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の電源装置にも適用できる。
本発明は、半導体装置の技術に関し、特に、電源回路を有する半導体装置、及びそれを用いた非絶縁型ＤＣ−ＤＣコンバータなどの電源装置に適用して有効であり、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源装置に利用可能である。
本発明の実施の形態１の電源装置に用いられる非絶縁型ＤＣ−ＤＣコンバータの回路図である。 図１の非絶縁型ＤＣ−ＤＣコンバータのタイミングチャートである。 本発明者が本発明に対する比較技術として検討した半導体装置のパッケージ内部の平面図である。 図３のＹ１−Ｙ１線の断面図である。 本発明者が本発明に対する比較技術として検討した別の半導体装置のパッケージ内部の平面図である。 図５のＹ２−Ｙ２線の断面図である。 本発明者が本発明に対する比較技術として検討した別の半導体装置（特許文献２）のパッケージ内部の平面図である。 本発明の実施の形態１の半導体装置のパッケージ内部の平面図である。 図８のＹ３−Ｙ３線の断面図である。 本発明の実施の形態２の半導体装置のパッケージ内部の平面図である。 図１０のＹ４−Ｙ４線の断面図である。 本発明の実施の形態３の半導体装置の断面図である。 本発明の実施の形態の効果を説明する主回路インダクタンスとスイッチング損失の関係のグラフである。 本発明の実施の形態の効果を説明する主回路インダクタンスと跳ね上がり電圧の関係のグラフである。 （ａ）〜（ｄ）は図８のローサイドＭＯＳとその周辺構造を説明するための図である。
符号の説明
１…非絶縁型ＤＣ−ＤＣコンバータ、２…制御回路、３…ドライバ回路、４…負荷回路、５ａ，５ｂ，５ｃ…半導体チップ、６…封止体、７ａ１，７ａ２，７ａ３…ダイパッド、８ａ…リード板、８ｂ…ダイパッド、８ｃ…リード板、８ｄ…ダイパッド、９ａ，９ｂ…ゲート電極パッド、９ｃ…ソース電極、１１…入力コンデンサ、１１ａ…プラス電極、１１ｂ…マイナス電極、１１ｃ，１１ｄ…導電性の部材、１２ａ…ゲートパッド、１２ｂ…ソースパッド、ＱＨ１，ＱＬ１…パワーＭＯＳ・ＦＥＴ、Ｃｉｎ…入力コンデンサ、Ｃｏｕｔ…出力コンデンサ、Ｌ…コイル、Ｌ１〜Ｌ６…寄生インダクタンス、ＧＨ，ＧＬ…ゲート端子、ＶＩＮ…入力電源、ＥＴ１，ＥＴ２…端子、Ｌｘ…出力ノード、Ｄｐ１，Ｄｐ２…寄生ダイオード、Ｗ…ボンディングワイヤ。

Claims (9)

  1. 第１主面およびその反対側に位置する第２主面を有する導電性の第１チップ搭載部と、
    前記第１チップ搭載部の周囲に配置された入力電源供給用の外部端子と、
    前記第１チップ搭載部の周囲に配置された基準電位供給用の外部端子と、
    前記第１チップ搭載部と一体的に形成された出力用の外部端子と、
    ｎチャネル型の縦型の電界効果トランジスタが形成され、前記電界効果トランジスタのソースと電気的に接続されたソース電極と前記電界効果トランジスタのゲートと電気的に接続されたゲート電極とが配置された表面、および前記表面とは反対側に位置し、前記電解効果トランジスタのドレインと電気的に接続されたドレイン電極が配置された裏面とを有する第１半導体チップと、
    ｎチャネル型の縦型の電界効果トランジスタが形成され、前記電界効果トランジスタのソースと電気的に接続されたソース電極と前記電界効果トランジスタのゲートと電気的に接続されたゲート電極とが配置された表面、および前記表面とは反対側に位置し、前記電解効果トランジスタのドレインと電気的に接続されたドレイン電極が配置された裏面とを有する第２半導体チップと、
    前記第２半導体チップと前記基準電位供給用の外部端子とに電気的に接続された第１板状導電性部材と、
    前記第１半導体チップと前記入力電源供給用の外部端子とに電気的に接続された第２板状導電性部材と、
    第１主面およびその反対側の第２主面を持つ第２チップ搭載部と、
    前記第２チップ搭載部の第１主面に搭載された第３半導体チップと、
    前記第３半導体チップと前記第１半導体チップの前記ゲート電極とを電気的に接続する第１ボンディングワイヤと、
    前記第３半導体チップと前記第２半導体チップの前記ゲート電極とを電気的に接続する第２ボンディングワイヤと、
    前記第１、第２、および第３半導体チップ、前記第１および第２板状導電性部材、前記第１および第２ボンディングワイヤを封止する封止体と、を有し、
    前記第１および第２半導体チップは、前記第１半導体チップの前記表面と前記第２半導体チップの前記裏面とが、前記第１チップ搭載部の前記第１主面と対向するように前記第１チップ搭載部の前記第１主面上に搭載されていることにより、前記第１半導体チップの前記ソース電極と前記第２半導体チップの前記ドレイン電極とが、前記第１チップ搭載部を介して電気的に接続されており、
    前記第１板状導電性部材が、前記第２半導体チップの前記表面と前記基準電位供給用の外部端子との上に搭載されていることにより、前記第２半導体チップの前記ソース電極と前記基準電位供給用の外部端子とは、前記第１板状導電性部材を介して電気的に接続されており、
    前記第２板状導電性部材が、前記第１半導体チップの前記裏面と前記入力電源供給用の外部端子との上に搭載されていることにより、前記第１半導体チップの前記ドレイン電極と前記入力電源供給用の外部端子とは、前記第２板状導電性部材を介して電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２板状導電性部材の前記第１半導体チップの前記ドレイン電極と接続している面とは反対側の面、および前記第１板状導電性部材の前記第２半導体チップの前記ソース電極と接続している面とは反対側の面は、コンデンサの電極がそれぞれ電気的に接続可能な面であることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１板状導電性部材には、第１導電性部材を介してコンデンサの一方の電極が電気的に接続され、前記第２板状導電性部材には、第２導電性部材を介して前記コンデンサの他方の電極が電気的に接続されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第２板状導電性部材の前記第１半導体チップの前記ドレイン電極と接続している面とは反対側の面、および前記第１板状導電性部材の前記第２半導体チップの前記ソース電極と接続している面とは反対側の面は、前記封止体の表面から露出していることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記コンデンサは、前記封止体の前記表面上に実装されていることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第２板状導電性部材の前記第１半導体チップの前記ドレイン電極と接続している面とは反対側の面、および前記第１板状導電性部材の前記第２半導体チップの前記ソース電極と接続している面とは反対側の面は、前記封止体の表面から露出していることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１ボンディングワイヤは、前記第１半導体チップの前記ゲート電極と電気的に接続されたゲートリード板を介して前記第１半導体チップの前記ゲート電極と電気的に接続されていることを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第３半導体チップと前記第１半導体チップの前記ソース電極とを電気的に接続するボンディングワイヤと、前記第３半導体チップと前記第２半導体チップの前記ソース電極とを電気的に接続するボンディングワイヤと、をさらに有することを特徴とする半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第３半導体チップは、前記第１および第２半導体チップの前記電解効果トランジスタの前記ゲートを駆動する駆動用ＩＣであることを特徴とする半導体装置。
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