JP5292388B2 - 半導体装置 - Google Patents

Description

本発明は、電源回路などに用いられるスイッチング用ＩＣ（Ｉｎｔｅｇｒａｌ Ｃｉｒｃｕｉｔ）に関し、特に、ＤＣ／ＤＣコンバータによる電源生成効率の向上に適用して有効な技術に関するものである。

近年、電源回路などの小型化、高速負荷応答を達成するため、電源に使用されるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高周波数化が進んでいる。

特に、パーソナルコンピュータやコンピュータゲーム機などの電源回路に用いられる、非絶縁型ＤＣ／ＤＣコンバータは、駆動するＣＰＵなどの大電流化や、受動部品であるチョークコイル、入出力容量の小型化の要求などに伴い、大電流化、高周波化の傾向にある。

たとえば、パーソナルコンピュータやコンピュータゲーム機などの電源回路には、非絶縁型ＤＣ／ＤＣコンバータが広く用いられている。非絶縁型ＤＣ／ＤＣコンバータは、電子システムに搭載されるＣＰＵなどの大電流化や低電圧化に伴い、高効率化、小型化が要求される。

非絶縁型ＤＣ／ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、該スイッチはパワーＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｔｏｒ）がそれぞれ用いられている。

これらスイッチは、ハイサイドとローサイドとを同期を取りながら交互にＯＮ／ＯＦＦすることにより、電圧変換を行っている。ハイサイドスイッチは、ＤＣ／ＤＣコンバータのコントロール用スイッチであり、ローサイドスイッチは同期整流用スイッチとなる。

また、パワーＭＯＳ−ＦＥＴを樹脂封止した半導体装置においては、たとえば、半導体チップのソース電極を分離して形成したグランド電極と結ぶグランド電極端子をゲート電極端子とソース電極端子の間に設け、ソース、ゲート、グランドの各電極と電極端子間を低インピーダンスの金線などにより接続することにより、高周波動作運転時における半導体装置のノイズを低減するものがある（たとえば、特許文献１）。

特開２００２−００９２１９号公報

ところが、上記のようなＤＣ／ＤＣコンバータでは、次のような問題点があることが本発明者により見い出された。

図２１は、本発明者が検討したＤＣ／ＤＣコンバータ５０の概略回路構成図である。ＤＣ／ＤＣコンバータ５０は、パワーＭＯＳ−ＦＥＴからなるハイサイドスイッチ５１とローサイドスイッチ５２とが、電源電圧Ｖｉｎと基準電位との間に直列接続された構成からなる。

たとえば、ハイサイドスイッチ５１とローサイドスイッチ５２とが、１つのパッケージでそれぞれ構成されている場合、図示するように、半導体装置のボンディングワイヤや外部引き出し線、および該パッケージが実装されるプリント配線基板における配線などの寄生インダクタンスＬｄＨ，ＬｓＨ，ＬｄＬ，ＬｇＨ，ＬｇＬ，ＬｓＬが生じてしまうことになる。

特に、ハイサイドスイッチ５１の寄生インダクタンスＬｓＨが大きくなると、該ハイサイドスイッチ５１のターンオン損失、ならびにターンオフ損失が大きくなってしまい、変換効率が大幅に低下してしまうという問題がある。

図２２は、ＤＣ／ＤＣコンバータ５０における損失成分のＬｓＨ依存性を示した説明図である。

図２２においては、網掛けで示す領域がハイサイドスイッチ５１のターンオン損失、ハッチングで示す領域がローサイドスイッチ５２のターンオフ損失、および白抜きで示す領域がローサイドスイッチ５２の損失をそれぞれ示している。

図示するように、寄生インダクタンスＬｓＨが大きくなると、ハイサイドスイッチ５１の特にターンオン損失が大きくなり、変換効率が大幅に低下していることが分かる。

これは、寄生インダクタンスＬｓＨに主電流が流れることにより、図２１のＡ点とハイサイドスイッチ５１のソース端子の間に逆起電力が発生し、ハイサイドスイッチ５１に充分なゲート電圧を印加することができなくなるためである。

ターンオン損失、およびターンオフ損失は、周波数や出力電流に比例するので、大電流化、高周波数化が進むにつれて損失成分はより大きくなってしまうことになる。

また、本発明の目的は、寄生インダクタンスが大きくても、ゲート電圧が受ける影響を低減し、電圧変換効率を大幅に向上させることのできる電源システムを提供することにある。

また、本発明の他の目的は、寄生インダクタンスを大幅に低下させることにより、電圧変換効率を大幅に向上させることのできる半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明は、ハイサイドスイッチとして用いられる第１のパワートランジスタを有する半導体装置であって、第１のパワートランジスタのソース端子は、第１の外部接続端子と第２の外部接続端子とにそれぞれ接続され、第１の外部接続端子、および第２の外部接続端子は、それぞれ異なる経路で分離して形成されているものである。

また、本願のその他の発明の概要を簡単に示す。
（２）本発明は、ハイサイドスイッチとして用いられる第１のパワートランジスタと、ローサイドスイッチとして用いられる第２のパワートランジスタと、第１、および第２のパワートランジスタを駆動するドライバとを備えた半導体装置であり、第１のパワートランジスタのソース端子は、第２のパワートランジスタのドレインと接続される第１の外部接続端子とドライバに備えられたソース側接続端子とにそれぞれ異なる経路で接続されたものである。
（３）また、本発明は、ハイサイドスイッチとして用いられる第１のパワートランジスタと、ローサイドスイッチとして用いられる第２のパワートランジスタと、第１、および第２のパワートランジスタを駆動するドライバ、およびドライバを駆動制御する制御信号を発生する制御部とよりなるドライバコントローラとを備えた半導体装置であり、第１のパワートランジスタのソース端子は、第２のパワートランジスタのドレインと接続される第１の外部接続端子とドライバコントローラに備えられたソース側接続端子とにそれぞれ異なる経路で接続されたものである。
（４）さらに、本発明は、ハイサイドスイッチとして用いられる第１のパワートランジスタと、第１のパワートランジスタを駆動するドライバと、平滑用のコイルと、第１のパワートランジスタ、ドライバ、およびコイルを実装するプリント配線基板とを備えた電源システムであり、第１のパワートランジスタのソース端子は、異なる経路で分離してそれぞれ形成された第１の外部接続端子と第２の外部接続端子とに接続されており、プリント配線基板は、第１のパワートランジスタの第１の外部接続端子がドライバに接続される第１の配線と、第１のパワートランジスタの第２の外部接続端子とコイルの接続部とが接続される第２の配線とを有し、第１の配線と第２の配線とは、異なる経路でそれぞれ形成されているものである。
（５）また、本発明は、ハイサイドスイッチとして用いられる第１のパワートランジスタとローサイドスイッチとして用いられる第２のパワートランジスタとよりなるパワーモジュールと、パワーモジュールを駆動するドライバと、平滑用のコイルと、パワーモジュール、ドライバ、およびコイルを実装するプリント配線基板とを備えた電源システムであり、第１のパワートランジスタのソース端子は、異なる経路で分離してそれぞれ形成された第１の外部接続端子と第２の外部接続端子とに接続されており、プリント配線基板は、第１のパワートランジスタの第１の外部接続端子がドライバに接続される第１の配線と、第１のパワートランジスタの第２の外部接続端子とコイルの接続部とが接続される第２の配線とを有し、第１の配線と第２の配線とは異なる経路でそれぞれ形成されているものである。
（６）さらに、本発明は、電源システムに使われる半導体装置であって、該半導体装置は、制御電極と、外部端子に結合される第１のソース電極と、第２のソース電極とを有し、電源システムのハイサイドスイッチとして使われるパワートランジスタと、制御電極と第２のソース電極とに結合され、制御電極と第２のソース電極との間に、該パワートランジスタを制御する制御電圧を出力するドライバとを具備するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）ＤＣ／ＤＣコンバータにおける電圧変換効率を大幅に向上することができる。

（２）また、効率を落とすことなく、大電流、高周波数に対応することができる。

（３）上記（１）、（２）により、電源生成の効率を大幅に向上した電源システムを提供することができる。

本発明の実施の形態１によるパワーＭＯＳ−ＦＥＴの構成の一例を示す説明図である。 図１のパワーＭＯＳ−ＦＥＴの断面図である。 図１のパワーＭＯＳ−ＦＥＴにおけるチップレイアウトの一例を示す説明図である。 図１のパワーＭＯＳ−ＦＥＴを用いてＤＣ／ＤＣコンバータを構成したプリント配線基板の実装例を示す説明図である。 図４のプリント配線基板に実装されたＤＣ／ＤＣコンバータの等価回路図である。 図１のパワーＭＯＳ−ＦＥＴの他の構成例を示す説明図である。 図６のパワーＭＯＳ−ＦＥＴの断面図である。 図７のパワーＭＯＳ−ＦＥＴの他の構成例を示す説明図である。 図８のパワーＭＯＳ−ＦＥＴの断面図である。 本発明の実施の形態２によるパワーＩＣの構成の一例を示す説明図である。 図１０のパワーＩＣの断面図である。 図１０のパワーＩＣを用いてＤＣ／ＤＣコンバータを構成したプリント配線基板の実装例を示す説明図である。 本発明の実施の形態３によるパワーＩＣの構成の一例を示す説明図である。 図１３のパワーＩＣの断面図である。 図１３のパワーＩＣを用いて絶縁型ＤＣ／ＤＣコンバータの構成例を示す回路図である。 図１３のパワーＩＣの他の構成例を示す説明図である。 図１６のパワーＩＣの断面図である。 本発明の実施の形態４によるパワーＩＣの構成の一例を示す回路図である。 図１８のパワーＩＣの構成を示す説明図である。 図１８のパワーＩＣの他の構成例を示す説明図である。 本発明者が検討したＤＣ／ＤＣコンバータの概略回路構成図である。 図２１のＤＣ／ＤＣコンバータにおける損失成分の寄生インダクタンスＬ依存性を示した説明図である。 図５のＤＣ／ＤＣコンバータにおける損失成分の寄生インダクタンス依存性を示した説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１によるパワーＭＯＳ−ＦＥＴの構成の一例を示す説明図、図２は、図１のパワーＭＯＳ−ＦＥＴの断面図、図３は、図１のパワーＭＯＳ−ＦＥＴにおけるチップレイアウトの一例を示す説明図、図４は、図１のパワーＭＯＳ−ＦＥＴを用いてＤＣ／ＤＣコンバータを構成したプリント配線基板の実装例を示す説明図、図５は、図４のプリント配線基板に実装されたＤＣ／ＤＣコンバータの等価回路図、図６は、図１のパワーＭＯＳ−ＦＥＴの他の構成例を示す説明図、図７は、図６のパワーＭＯＳ−ＦＥＴの断面図、図８は、図７のパワーＭＯＳ−ＦＥＴの他の構成例を示す説明図、図９は、図８のパワーＭＯＳ−ＦＥＴの断面図、図２３は、図５のＤＣ／ＤＣコンバータ回路における損失の寄生インダクタンス依存性を示す説明図である。

本実施の形態において、パワーＭＯＳ−ＦＥＴ（第１のパワートランジスタ、半導体装置）１は、電源システムとして用いられる非絶縁型ＤＣ／ＤＣコンバータのハイサイドスイッチ用トランジスタであり、たとえば、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などのパッケージからなる。

このパワーＭＯＳ−ＦＥＴ１のパッケージ構成は、図１、図２に示すように、リードフレーム２の中央部に設けられたダイパッド２ａに半導体チップ３が搭載されている。半導体チップ３の主面には、パワーＭＯＳ−ＦＥＴ１のソース端子ＳＴ、およびゲート端子ＧＴとなる電極部が形成されており、該半導体チップ３の裏面には、パワーＭＯＳ−ＦＥＴ１のドレイン端子ＤＴとなる電極部が形成されている。

半導体チップ３は、図３に示すように、半導体基板ＨＫ上の中央部に絶縁膜Ｚを介してゲート端子ＧＴが形成されている。また、ゲート端子ＧＴのそれぞれ両側には、チャネル部分を介してソース端子ＳＴが形成されている。半導体基板ＨＫの裏面はドレイン端子ＤＴとなる。

パワーＭＯＳ−ＦＥＴ１のゲート端子ＧＴとなる電極部は、図１、図２における半導体チップ３主面の左上部の一部に形成されており、その他の主面はソース端子ＳＴの電極部となる。これら電極部は、たとえば、アルミニウム（Ａｌ）などの金属が蒸着されて形成されている。

また、半導体チップ３の裏面には、パワーＭＯＳ−ＦＥＴ１のドレイン端子ＤＴとなる電極部が形成されている。この電極部は、たとえば、金（Ａｕ）などの金属が蒸着されて形成されており、該半導体チップ３の裏面がダイパッド２ａに圧着されている。

そして、パワーＭＯＳ−ＦＥＴ１のドレイン端子ＤＴが接続されているダイパッド２ａが延在して、外部引き出し線となる複数（４本）のアウタリードＬＤとなる。

パワーＭＯＳ−ＦＥＴ１のゲート端子ＧＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介してアウタリードＬＧに接続されており、該パワーＭＯＳ−ＦＥＴ１のソース端子ＳＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介して１本のアウタリード（第１の外部接続端子）ＬＳ１、および２本のアウタリード（第２の外部接続端子）ＬＳ２にそれぞれ接続されている。

これらダイパッド２ａ、半導体チップ３、アウタリードＬＧ，ＬＳ１，ＬＳ２，ＬＧの一部、およびボンディングワイヤＷは、封止樹脂によって封止され、パッケージ４が形成されている。

アウタリードＬＳ１は、パワーＭＯＳ−ＦＥＴ１のゲートを駆動する経路に接続される外部端子であり、アウタリードＬＳ２は、電圧変換した電圧が出力される主電流経路に接続される外部端子である。

また、パワーＭＯＳ−ＦＥＴ１では、アウタリードＬＧとアウタリードＬＳ１とが隣り合わせに設けられているので、各々の寄生インダクタンスに逆向きの電流が流れ、該パワーＭＯＳ−ＦＥＴ１におけるゲート端子ＧＴのインダクタンスを小さくすることができる。

ゲート端子ＧＴのインダクタンスを小さくすることができるので、パワーＭＯＳ−ＦＥＴ１のスイッチングスピードを高速にでき、スイッチング損失を減少させることができる。

また、パワーＭＯＳ−ＦＥＴ１のゲート端子ＧＴのインダクタンスが小さくなることにより、ローサイドスイッチとして用いられるパワーＭＯＳ−ＦＥＴのセルフターンオンを防止することができるという大きな効果も得られることになる。

セルフターンオンとは、ローサイドスイッチとして用いられるパワーＭＯＳ−ＦＥＴの内蔵ダイオードが、還流しているモードからハイサイドスイッチがＯＮするモードに切り替わる際に、ローサイドスイッチのゲート電圧が上昇し、ローサイドスイッチが誤動作してしまう現象である。

図４は、図１、図２に示したパワーＭＯＳ−ＦＥＴ１を用いてＤＣ／ＤＣコンバータ（電源システム）を構成するプリント配線基板の実装図である。なお、図４においては示していないが、実際には、入力および出力のコンデンサなども実装されているものとする。

ＤＣ／ＤＣコンバータは、パワーＭＯＳ−ＦＥＴ１、ローサイドスイッチとなるパワーＭＯＳ−ＦＥＴ（第２のパワートランジスタ）５、コントロールＩＣ６、およびコイル７から構成されており、これらがプリント配線基板に実装されている。

図示するように、プリント配線基板の右側には、コントロールＩＣ６が実装されている。このコントロールＩＣ６は、外部入力された制御信号に基づいて、パワーＭＯＳ−ＦＥＴ１，５をそれぞれ駆動するドライバである。

そして、コントロールＩＣ６の左上方には、パワーＭＯＳ−ＦＥＴ１が実装されており、該パワーＭＯＳ−ＦＥＴ１の下方には、ローサイドスイッチとなるパワーＭＯＳ−ＦＥＴ５が実装されている。これらパワーＭＯＳ−ＦＥＴ１，５の左側には、コイル７が実装されている。

パワーＭＯＳ−ＦＥＴ１の４本のアウタリードＬＤには、パターン配線Ｈ１を介して入力電圧Ｖｉｎが接続されており、該パワーＭＯＳ−ＦＥＴ１のアウタリードＬＧには、パターン配線Ｈ２を介してコントロールＩＣ６の一方の出力端子が接続されている。

パワーＭＯＳ−ＦＥＴ１の２本のアウタリードＬＳ２には、パターン配線（第２の配線）Ｈ３を介してコイル７の一方の接続部が接続されており、パワーＭＯＳ−ＦＥＴ１のアウタリードＬＳ１には、パターン配線（第１の配線）Ｈ４を介してコントロールＩＣ６のソース側接地端子に接続されている。

さらに、パワーＭＯＳ−ＦＥＴ５は、該パワーＭＯＳ−ＦＥＴ５のドレイン端子、ソース端子、ゲート端子として、４本のアウタリードＤ、３本のアウタリードＳ、および１本のアウタリードＧがそれぞれ設けられている。

パワーＭＯＳ−ＦＥＴ５のアウタリードＤには、パターン配線Ｈ３に接続されており、アウタリードＳには、パターン配線Ｈ５を介してコントロールＩＣ６の接地端子ＧＮＤ１が接続されており、アウタリードＧには、パターン配線Ｈ６を介してコントロールＩＣ６の他方の出力端子が接続されている。

このように、プリント配線基板では、アウタリードＬＳ１とコントロールＩＣ６のソース側接地端子とを専用のパターン配線Ｈ４によって接続し、パワーＭＯＳ−ＦＥＴ１のゲート駆動用の経路と主電流経路とを分離した構成となっている。

図５は、図４のプリント配線基板に実装されたＤＣ／ＤＣコンバータの等価回路図である。

図５に示すように、ハイサイドスイッチとなるパワーＭＯＳ−ＦＥＴ１のソース電極から主電流が流れる経路と、該パワーＭＯＳ−ＦＥＴ１のゲートを駆動するためのソース側接地の経路とが分離されることになり、寄生インダクタンスＬｓＨ１，ＬｓＨ２が大きくなっても、パワーＭＯＳ−ＦＥＴ１のゲート電圧が影響を受けなくなる。

また、図４においては、プリント配線基板を多層配線基板とし、パターン配線Ｈ２，Ｈ４を重ねることにより、ゲート端子の寄生インダクタンスをさらに低減することができる。

さらに、図４のプリント配線基板において、パワーＭＯＳ−ＦＥＴ１と同様に、パワーＭＯＳ−ＦＥＴ５のアウタリードＳ（ソース端子）のパターン配線Ｈ５を分離するか、あるいはパワーＭＯＳ−ＦＥＴ５を図１、図２に示した構成とし、該パターン配線Ｈ５を分離してかつ多層配線基板で重ね合わせることにより、パワーＭＯＳ−ＦＥＴ５のセルフターンオン現象を防止することが可能となる。

図２３は、図５のＤＣ／ＤＣコンバータ回路における損失の寄生インダクタンスＬｓＨ１、およびＬｓＨ２依存性を示す。各領域は図２２の場合と同じ損失を示す。

図２２と比較するとわかるように、寄生インダクタンスＬｓＨ１、およびＬｓＨ２が大きくなっても、ハイサイドスイッチのターンオン損失、ターンオフ損失があまり変化せず、全体の損失が変化しないことがわかる。

これは、ハイサイドスイッチとなるパワーＭＯＳ−ＦＥＴ１のソース電極から主電流が流れる経路と、該パワーＭＯＳ−ＦＥＴ１のゲートを駆動するためのソース側接地の経路とが分離されることになり、寄生インダクタンスに主電流が流れることにより発生する逆起電力が、ゲートを駆動するための経路にはほとんど発生せず、ハイサイドスイッチ１に充分なゲート電圧を印加することができるためである。

また、パワーＭＯＳ−ＦＥＴ１は、図１、図２に示した構成以外でもよく、たとえば、ボンディングワイヤＷ（図１、図２）を用いずにインダクタンス、および抵抗をより低減させるようにしてもよい。

この場合、パワーＭＯＳ−ＦＥＴ１は、図６、図７に示すように、パワーＭＯＳ−ＦＥＴ１のドレイン端子ＤＴとアウタリードＬＳ１，ＬＳ２、およびゲート端子ＧＴとアウタリードＬＧとが、アルミニウム（Ａｌ）や銅（Ｃｕ）などからなる金属板８〜１０を介してそれぞれ接続されている。

これら金属板８〜１０と半導体チップ３のドレイン端子ＤＴ、ゲート端子ＧＴ、ソース端子との接続、および該金属板８〜１０とアウタリードＬＳ１，ＬＳ２，ＬＧ，ＬＤとは、はんだボール１１を介してそれぞれ接続されている。

また、パッケージ４は、パワーＭＯＳ−ＦＥＴ１の裏面となるリードフレーム２が露出するように形成されており、該リードフレーム２の熱抵抗を下げて放熱性をより向上させている。

さらに、パワーＭＯＳ−ＦＥＴ１は、図８、図９に示すように、図６、図７の構成に、アウタリードＬＧとアウタリードＬＳ１とを接続する金属板１２を設け、はんだボール１１を介して接続するようにしてもよい。

これにより、寄生インダクタンスに流れる逆向きの電流によるインダクタンスの打ち消し効果をより高めることができ、パワーＭＯＳ−ＦＥＴ１におけるゲート端子ＧＴのインダクタンスを一層小さくすることができる。

それにより、本実施の形態によれば、ソース端子ＳＴをアウタリードＬＳ１とアウタリードＬＳ２とに分離して設けたことにより、パワーＭＯＳ−ＦＥＴ１のソース電極から主電流が流れる経路と、該パワーＭＯＳ−ＦＥＴ１のゲートを駆動するためのソース側接続の経路とを分離することができる。

これにより、寄生インダクタンスを主電流が流れることによって生じる起電圧が、該パワーＭＯＳ−ＦＥＴを駆動するためのゲート電圧に影響を与えるのを防ぐことが可能となり、電圧変換効率を向上させることができ、大電流、高周波数であっても対応することができる。

また、プリント配線基板において、アウタリードＬＳ１とコントロールＩＣ６のソース側接地端子とをパターン配線Ｈ４によって接続し、パワーＭＯＳ−ＦＥＴ１のゲート駆動用の経路と主電流経路とを分離することにより、パワーＭＯＳ−ＦＥＴ１の寄生インダクタンスの影響をより低減することができ、変換効率を大幅に向上することができる。

（実施の形態２）
図１０は、本発明の実施の形態２によるパワーＩＣの構成の一例を示す説明図、図１１は、図１０のパワーＩＣの断面図、図１２は、図１０のパワーＩＣを用いてＤＣ／ＤＣコンバータを構成したプリント配線基板の実装例を示す説明図である。

本実施の形態２において、パワーＩＣ（パワーモジュール）１３は、電源システムとして用いられる非絶縁型ＤＣ／ＤＣコンバータのハイサイドスイッチ用トランジスタとローサイドスイッチ用トランジスタとの２つが１つのパッケージに設けられた半導体装置である。このパワーＩＣ１３のトランジスタは、いずれもパワーＭＯＳ−ＦＥＴから構成されている。

パワーＩＣ１３のパッケージ構成は、図１０、図１１に示すように、リードフレーム１４，１５の中央部にそれぞれ設けられたダイパッド１４ａ，１５ａに半導体チップ１６，１７がそれぞれ搭載されている。ここで、半導体チップ１６はハイサイドスイッチのパワーＭＯＳ−ＦＥＴであり、半導体チップ１７は、ローサイドスイッチのパワーＭＯＳ−ＦＥＴである。

半導体チップ１６，１７の主面には、ソース端子ＳＴ、およびゲート端子ＧＴとなる電極部がそれぞれ形成されており、該半導体チップ１６，１７の裏面には、ドレイン端子ＤＴとなる電極部がそれぞれ形成されている。

ゲート端子ＧＴとなる電極部は、半導体チップ１６主面の右上部の一部、および半導体チップ１７主面の左上部の一部にそれぞれ形成されており、その他の主面はソース端子ＳＴの電極部となる。これら電極部は、たとえば、アルミニウム（Ａｌ）などの金属が蒸着されて形成されている。

また、半導体チップ１６，１７の裏面には、ドレイン端子ＤＴとなる電極部が形成されている。この電極部は、金（Ａｕ）などの金属が蒸着されて形成されており、該半導体チップ１６，１７の裏面がダイパッド１４ａ，１５ａにそれぞれ圧着されている。

半導体チップ１６において、ドレイン端子ＤＴが接続されているダイパッド１４ａが延在して、外部引き出し線となるアウタリードＬＤ１となっている。

さらに、ゲート端子ＧＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介してアウタリードＬＧ１に接続されており、ソース端子ＳＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介してアウタリード（第１の外部接続端子）ＬＳ３、およびアウタリード（第２の外部接続端子）ＬＳ４にそれぞれ接続されている。

半導体チップ１７においては、ドレイン端子ＤＴが接続されているダイパッド１５ａが延在して、外部引き出し線となる複数のアウタリードＬＤ２となっている。

さらに、ゲート端子ＧＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介してアウタリードＬＧ２に接続されており、ソース端子ＳＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介して複数のアウタリードＬＳ５にそれぞれ接続されている。

これらダイパッド１４ａ，１５ａ、半導体チップ１６，１７、アウタリードＬＤ１，ＬＤ２，ＬＧ１，ＬＧ２，ＬＳ３，ＬＳ４，ＬＳ５の一部、およびボンディングワイヤＷは、樹脂によって封止されてパッケージ１８が形成されている。

この場合も、ハイサイドスイッチのパワーＭＯＳ−ＦＥＴ１となる半導体チップ１６は、ソース端子ＳＴを、パワーＭＯＳ−ＦＥＴ１のゲートを駆動する経路に接続されるアウタリードＬＳ３と主電流経路に接続されるアウタリードＬＳ４とに分離して設けている。

これによって、ハイサイドスイッチとなるパワーＭＯＳ−ＦＥＴ１のソース電極から主電流が流れる経路と、該パワーＭＯＳ−ＦＥＴ１のゲートを駆動するためのソース側接地の経路とを分離することができる。

また、ハイサイドスイッチとローサイドスイッチとの２つのパワーＭＯＳ−ＦＥＴ１を１つのパッケージ１８に形成することによって、電源システムを構成する際に該システムの小型化や配線インダクタンス、抵抗の低減などを実現することができる。

図１２は、図１０、図１１に示したパワーＩＣ１３を用いてＤＣ／ＤＣコンバータを構成するプリント配線基板の実装図である。

ＤＣ／ＤＣコンバータは、パワーＩＣ１３、コントロールＩＣ６、およびコイル７から構成されており、これらがプリント配線基板に実装されている。

図示するように、プリント配線基板の上方には、コントロールＩＣ６が実装されており、該コントロールＩＣ６の下方には、パワーＩＣ１３が実装されている。パワーＩＣ１３の右下方には、コイル７が実装されている。

パワーＩＣ１３のアウタリードＬＤ１には、パターン配線Ｈ７を介して入力電圧Ｖｉｎが接続されており、アウタリードＬＧ１には、パターン配線Ｈ８を介してコントロールＩＣ６の一方の出力端子が接続されている。

３本のアウタリードＬＳ４には、パターン配線（第２の配線）Ｈ９を介してコイル７の一方の接続部が接続されており、アウタリードＬＳ３には、パターン配線（第１の配線）Ｈ１０を介してコントロールＩＣ６のソース側接地端子に接続されている。

アウタリードＬＤ２には、パターン配線Ｈ９が接続されており、アウタリードＬＳ５には、パターン配線Ｈ１１を介してコントロールＩＣ６の接地端子ＧＮＤ１が接続されている。アウタリードＬＧ２には、パターン配線Ｈ１２を介してコントロールＩＣ６の他方の出力端子が接続されている。

この場合においても、プリント配線基板では、アウタリードＬＳ３とコントロールＩＣ６のソース側接地端子とを専用のパターン配線Ｈ１０によって接続し、パワーＩＣ１３のゲート駆動用の経路と主電流経路とを分離した構成となっている。

それにより、本実施の形態２においては、ハイサイドスイッチのパワーＭＯＳ−ＦＥＴのゲート−ソース間に電圧が遅れることなく印加されるようになるので、該パワーＭＯＳ−ＦＥＴのスイッチング時間を短縮することができるので、電圧変換効率を向上させることができる。

また、パワーＩＣ１３においても、ローサイドスイッチとなるパワーＭＯＳ−ＦＥＴのアウタリードＬＳ５を、ハイサイドスイッチとなるパワーＭＯＳ−ＦＥＴと同様に分離して設ける構成としてもよい。

さらに、図１２のプリント配線基板を多層配線基板とし、パターン配線Ｈ８，Ｈ１０を重ねて配線することにより、ゲート端子の寄生インダクタンスをさらに低減することができる。

（実施の形態３）
図１３は、本発明の実施の形態３によるパワーＩＣの構成の一例を示す説明図、図１４は、図１３のパワーＩＣの断面図、図１５は、図１３のパワーＩＣを用いて絶縁型ＤＣ／ＤＣコンバータの構成例を示す回路図、図１６は、図１３のパワーＩＣの他の構成例を示す説明図、図１７は、図１６のパワーＩＣの断面図である。

本実施の形態３において、パワーＩＣ（パワーモジュール）１９は、パワーＭＯＳ−ＦＥＴと該パワーＭＯＳ−ＦＥＴを駆動するドライバとが１つのパッケージに設けられた半導体装置である。

パワーＩＣ１９は、図１３、図１４に示すように、リードフレーム２０，２１の中央部にそれぞれ設けられたダイパッド２０ａ，２１ａに半導体チップ２２，２３がそれぞれ搭載されている。ここで、半導体チップ２２はドライバであり、半導体チップ２３はパワーＭＯＳ−ＦＥＴである。

半導体チップ２２の主面には、電源電圧端子ＶＤＤ、制御信号入力端子ＩＮ、出力端子ＯＵＴ、およびソース側接地端子ＧＮＤとなる電極部がそれぞれ形成されている。

電源電圧端子ＶＤＤには、ゲート電圧を印加する電源電圧が供給される。制御信号入力端子ＩＮには、制御信号が入力される。出力端子ＯＵＴは、パワーＭＯＳ−ＦＥＴを駆動する信号が出力する。半導体チップ２２は、たとえば、銀ペーストなどのダイボンディング材を介してダイパッド２０ａに圧着されている。

半導体チップ２３の主面には、ソース端子ＳＴ、およびゲート端子ＧＴとなる電極部がそれぞれ形成されており、該半導体チップ２３の裏面には、ドレイン端子ＤＴとなる電極部がそれぞれ形成されている。

ゲート端子ＧＴとなる電極部は、半導体チップ２３主面の左上部の一部に形成されており、その他の主面はソース端子ＳＴの電極部となる。これら電極部は、たとえば、アルミニウム（Ａｌ）などの金属が蒸着されて形成されている。

また、半導体チップ２３の裏面には、ドレイン端子ＤＴとなる電極部が形成されている。この電極部は、金（Ａｕ）などの金属が蒸着されて形成されており、該半導体チップ２３の裏面がダイパッド２１ａに圧着されている。

電源電圧端子ＶＤＤには、アウタリードＶが金などのボンディングワイヤＷを介して接続されており、制御信号入力端子ＩＮには、ボンディングワイヤＷを介してアウタリードＳＩＮが接続されている。

半導体チップ２３においては、ドレイン端子ＤＴが接続されているダイパッド２１ａが延在して、外部引き出し線となるアウタリードＬＤ３となっている。ゲート端子ＧＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介して半導体チップ２２のソース側接地端子ＧＮＤに接続されている。

ソース端子ＳＴとなる電極部は、たとえば、金などのボンディングワイヤＷを介してリードフレーム２０に設けられたアウタリードＬＳ６に接続されており、ゲート端子ＧＴには、半導体チップ２２の出力端子ＯＵＴがボンディングワイヤＷを介して接続されている。この出力端子ＯＵＴには、電圧確認用のアウタリードＧがボンディングワイヤＷを介して接続されている。

これによって、ハイサイドスイッチとなるパワーＭＯＳ−ＦＥＴ１のソース電極から主電流が流れる経路と、該パワーＭＯＳ−ＦＥＴ１のゲートを駆動するためのソース側接地の経路とを分離することができる。

そして、これらダイパッド２０ａ，２１ａ、半導体チップ２２，２３、アウタリードＶ，Ｇ，ＳＩＮ，ＬＤ３，ＬＳ６の一部、およびボンディングワイヤＷは、封止樹脂によって封止されてパッケージ２４が形成されている。

また、パワーＭＯＳ−ＦＥＴと該パワーＭＯＳ−ＦＥＴを駆動するドライバとを１つのパッケージによって構成することにより、パワーＭＯＳ−ＦＥＴのゲート端子のインダクタンス、ならびに抵抗を低減することができる。

また、図１３、図１４に示したパワーＩＣ１９においては、非絶縁型のＤＣ／ＤＣコンバータだけでなく、絶縁型ＤＣ／ＤＣコンバータに適用することも可能である。

図１５は、図１３、図１４のパワーＩＣ１９を４つ用いて絶縁型ＤＣ／ＤＣコンバータを構成した際の回路図である。

この場合、絶縁型ＤＣ／ＤＣコンバータは、パワーＩＣ（パワーモジュール）１９ａ〜１９ｄ、コントロールＩＣ２５，２５ａ、コンデンサ２６〜２８、コイル２８ａおよび電源トランス２９、から構成されている。

入力電圧Ｖｉｎ間には、コンデンサ２６，２７、およびパワーＩＣ１９ａ，１９ｂのパワーＭＯＳ−ＦＥＴがそれぞれ直列接続された構成になっている。コンデンサ２６，２７の接続部には、電源トランス２９の他方の一次側巻き線が接続されている。

パワーＩＣ１９ａ，１９ｂの接続部には、電源トランス２９の一方の一次側巻き線が接続されており、パワーＩＣ１９ａ，１９ｂに設けられた制御信号入力端子ＩＮには、コントロールＩＣ２５が接続されている。

電源トランス２９の一方の２次側巻き線には、スイッチング用のトランジスタとして設けられたパワーＩＣ１９ｃのパワーＭＯＳ−ＦＥＴ１の一方の接続部が接続されており、該電源トランス２９の他方の２次側巻き線には、スイッチング用のトランジスタとして設けられたパワーＩＣ１９ｄのパワーＭＯＳ−ＦＥＴの一方の接続部が接続されている。

パワーＩＣ１９ｃのパワーＭＯＳ−ＦＥＴ１の他方の接続部には、パワーＩＣ１９ｄのパワーＭＯＳ−ＦＥＴ１の他方の接続部、ならびにコイル２８ａの一方の接続部がそれぞれ接続されている。

パワーＩＣ１９ｃ，１９ｄの制御信号入力端子ＩＮには、コントロールＩＣ２５ａが接続されている。コイル２８ａの他方の接続部には、コンデンサ２８の一方の接続部が接続されている。

そして、電源トランス２９の２次側巻き線の中間タップ、およびコンデンサ２８の他方の接続部が、ＤＣ／ＤＣコンバータの電圧出力部となり、出力電圧Ｖｏｕｔが出力される。

パワーＩＣ１９ａ〜１９ｄの制御信号入力端子ＩＮには、コントロールＩＣ２５，２５ａによって生成されたＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号が印加され、該コントロールＩＣ２５，２５ａによって制御される。

それにより、本実施の形態３では、パワーＩＣ１９に設けられたパワーＭＯＳ−ＦＥＴにおけるゲートのインダクタンス、および抵抗を低減させることができるので、電圧変換効率を大幅に向上させることができる。

また、パワーＩＣ１９においても、図６、図７で示したように、ボンディングワイヤＷを用いずにインダクタンス、および抵抗をより低減させる構成としてもよい。

この場合、パワーＩＣ１９は、図１６、図１７に示すように、半導体チップ２２，２３に設けられた電極部とアウタリードＶ，Ｇ，ＳＩＮ，ＬＤ３，ＬＤ５とがアルミニウム（Ａｌ）、あるいは銅（Ｃｕ）などからなる金属板３０を介してそれぞれ接続されている。

これら金属板３０と半導体チップ２２，２３の電極部との接続、および該金属板３０とアウタリードＶ，Ｇ，ＳＩＮ，ＬＤ３との接続は、はんだボール３１を介してそれぞれ行われている。

また、パワーＩＣ１９におけるパッケージ２４裏面は、リードフレーム２０，２１がそれぞれ露出するように形成されており、放熱性をより向上し、かつパッケージ２４が薄型の構成となっている。

（実施の形態４）
図１８は、本発明の実施の形態４によるパワーＩＣの構成の一例を示す回路図、図１９は、図１８のパワーＩＣの構成を示す説明図、図２０は、図１８のパワーＩＣの他の構成例を示す説明図である。

本実施の形態４において、非絶縁型ＤＣ／ＤＣコンバータに用いられるパワーＩＣ（パワーモジュール）３２は、図１８に示すように、ハイサイドスイッチ用のパワーＭＯＳ−ＦＥＴ３３、ローサイドスイッチ用のパワーＭＯＳ−ＦＥＴ３４、および該パワーＭＯＳ−ＦＥＴ３３，３４を駆動するドライバＩＣ３５が１つのパッケージに設けられた半導体装置である。

パワーＩＣ３２には、外部端子であるアウタリードとして、電源電圧端子ＶＤＤ、ブート端子ＢＯＯＴ、電圧確認用端子ＧＨ，ＧＬ、制御信号入力端子ＩＮ、入力電圧端子Ｖｉｎ、接地端子ＧＮＤ１、および電圧出力端子ＬＸが設けられている。

電源電圧端子ＶＤＤはゲート電圧が印加される端子であり、ブート端子ＢＯＯＴは、ブートストラップ回路を外付けするための端子である。電圧確認用端子ＧＨ，ＧＬは、パワーＭＯＳ−ＦＥＴ３３，３４のゲートに印加される電圧を確認する端子である。

制御信号入力端子ＩＮが、コントローラＩＣから出力されるＰＷＭ信号が入力される端子であり、入力電圧端子Ｖｉｎは、パワーＭＯＳ−ＦＥＴ３３の一方の接続部（ドレイン）に供給される電圧が入力される端子であり、接地端子ＧＮＤ１は接地用の端子である。

ドライバＩＣ３５は、パワーＭＯＳ−ＦＥＴ３３を駆動するドライバ３５ａ、およびパワーＭＯＳ−ＦＥＴ３４を駆動するドライバ３５ｂから構成されている。

ドライバ３５ａ，３５ｂの入力部には、制御信号入力端子ＩＮに接続されており、ＰＷＭ波形が入力される。ドライバ３５ａの出力部は、パワーＭＯＳ−ＦＥＴ３３のゲートが接続されており、ドライバ３５ｂの出力部は、パワーＭＯＳ−ＦＥＴ３４のゲートが接続されている。これらドライバ３５ａ，３５ｂの出力部が、電圧確認用端子ＧＨ，ＧＬにそれぞれ接続されている。

パワーＭＯＳ−ＦＥＴ３３の一方の接続部には、入力電圧端子Ｖｉｎｔを介してある電源電圧が供給されており、該パワーＭＯＳ−ＦＥＴ３３の他方の接続部には、パワーＭＯＳ−ＦＥＴ３４の一方の接続部が接続されている。パワーＭＯＳ−ＦＥＴ３４の他方の接続部は、接地端子ＧＮＤ１を介して接地されている。

ドライバ３５ａの電源端子には、ブート端子ＢＯＯＴが接続されており、該ドライバ３５ａの基準電位端子には、パワーＭＯＳ−ＦＥＴ３３，３４の接続部が接続されている。ドライバ３５ｂの電源端子には、電源電圧端子ＶＤＤが接続されており、該ドライバ３５ｂの基準電位端子には、接地端子ＧＮＤ１が接続されている。

また、パワーＭＯＳ−ＦＥＴ３３とパワーＭＯＳ−ＦＥＴ３４との接続部には、電圧出力端子ＬＸが接続されており、この電圧出力端子ＬＸがパワーＩＣ３２の出力部となる。

次に、パワーＩＣ３２のパッケージ構成について説明する。

パワーＩＣ３２は、図１９に示すように、たとえば、ノンリード表面実装パッケージの１つであるＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）から構成されている。

パワーＩＣ３２は、リードフレーム３６〜３８の中央部にそれぞれ設けられたダイパッド３６ａ，３７ａ，３８ａに半導体チップ３９〜４１がそれぞれ搭載されている。

半導体チップ３９は、ドライバＩＣ３５（図１８）であり、図１９の左上方に設けられている。半導体チップ４０は、ハイサイドスイッチとして用いられるパワーＭＯＳ−ＦＥＴ３３（図１８）であり、該半導体チップ３９の右側に設けられている。

半導体チップ４１は、ローサイドスイッチとして用いられるパワーＭＯＳ−ＦＥＴ３４（図１８）であり、該半導体チップ３８，３９の下方に設けられている。

半導体チップ３９の主面には、アウタリードとなる電源電圧端子ＶＤＤ、ブート端子ＢＯＯＴ、電圧確認用端子ＧＨ，ＧＬ、および制御信号入力端子ＩＮが金などのボンディングワイヤＷを介して接続される電極部３９ａが設けられている。半導体チップ３９は、たとえば、銀ペーストなどのダイボンディング材を介してダイパッド３６ａに圧着されている。

半導体チップ４０の主面には、ソース端子、およびゲート端子となる電極部４０ａ，４０ｂがそれぞれ形成されており、該半導体チップ４０の裏面には、ドレイン端子となる電極部が形成されている。

ゲート端子となる電極部４０ｂは、半導体チップ４０主面の左側の一部に形成されており、その他の主面はソース端子の電極部４０ａとなる。これら電極部４０ａ，４０ｂは、たとえば、アルミニウム（Ａｌ）などの金属が蒸着されて形成されている。半導体チップ４０の裏面の電極部は、金（Ａｕ）などの金属が蒸着されて形成されており、該半導体チップ４０の裏面がダイパッド３７ａに圧着されている。

また、半導体チップ４１の主面の左側の一部には、ソース端子となる電極部４１ａが形成されており、該半導体チップ４１のその他の主面には、ゲート端子となる電極部４１ｂが形成されている。この半導体チップ４１の裏面には、ドレイン端子となる電極部が形成されている。

これら電極部４１ａ，４１ｂ、および半導体チップ４０の裏面の電極部は、たとえば、金（Ａｕ）などの金属が蒸着されて形成されており、該半導体チップ４１の裏面がダイパッド３８ａに圧着されている。

そして、半導体チップ３９〜４１に設けられた電極部３９ａ，４０ａ，４０ｂ，４１ａ，４１ｂと該半導体チップ３９〜４１の周辺部に位置したリードフレーム３６〜３８のインナリードとが、金などのボンディングワイヤＷによって接続されている。

そして、これらインナリードが延在して外部接続線となるアウタリードが構成されている。また、半導体チップ３９〜４１、リードフレーム３６〜３８のインナリード、ダイパッド３６ａ，３７ａ，３８ａ、およびボンディングワイヤＷは、封止樹脂によって封止され、矩形状のパッケージが形成されている。

このパワーＩＣ３２のパッケージにおいても、半導体チップ３９〜４１を搭載するダイパッド３６ａ，３７ａ，３８ａの裏面が、封止樹脂から露出した構成となっており、放熱性を大幅に向上させている。

それにより、本実施の形態４においては、パワーＭＯＳ−ＦＥＴ３３，３４、およびドライバＩＣ３５を１つのパッケージに設けることにより、該ドライバＩＣ３５と該パワーＭＯＳ−ＦＥＴ３３，３４との間に発生するインダクタンス、および抵抗を大幅に低減することができる。

また、パワーＭＯＳ−ＦＥＴ３３においては、ソース端子ＳＴとドライバＩＣ３５とを接続する経路（ゲート駆動の経路）、およびパワーＭＯＳ−ＦＥＴ３３のソース端子ＳＴとパワーＭＯＳ−ＦＥＴ３４のドレイン端子ＤＴとを接続する経路（主電流経路）とを分離しているので、寄生インダクタンスの影響を低減することができ、変換効率を大幅に向上することができる。

さらに、パワーＭＯＳ−ＦＥＴ３４においても、ゲート駆動の回路と主電流経路が分離されており、各々の寄生インダクタンスに逆向きの電流が流れることで、ゲート端子ＧＴのインダクタンスを小さくできるため、セルフターンオンを防止できるという大きな効果も得られる。

さらに、パワーＭＯＳ−ＦＥＴ３３のドレイン端子ＤＴからパワーＭＯＳ−ＦＥＴ３４のソース端子ＳＴに逆向きの電流経路ができるので、主回路のインダクタンスを低減することができる。

また、本実施の形態４では、パワーＩＣ３２がボンディングワイヤＷを用いて構成された場合ついて記載したが、たとえば、図２０に示すように、ボンディングワイヤを用いずにインダクタンス、および抵抗をより低減させる構成としてもよい。

この場合、パワーＩＣ３２は、半導体チップ３９〜４１に設けられた電極部３９ａ，４０ａ，４０ｂ，４１ａ，４１ｂとリードフレーム３６〜３８のインナリードとが、アルミニウム、あるいは銅などからなる金属板４２を介してそれぞれ接続されている。

これら金属板４２と電極部３９ａ，４０ａ，４０ｂ，４１ａ，４１ｂとの接続、および該金属板４２とリードフレーム３６〜３８のインナリードとの接続は、はんだボールを介してそれぞれ行われている。

ここで、半導体チップ３９の電極部３９ａにおいて、電圧変換効率にほとんど寄与しない外部端子（電源電圧端子ＶＤＤ、ブート端子ＢＯＯＴ、電圧確認用端子ＧＨ，ＧＬ、および制御信号入力端子ＩＮ）との接続は、ボンディングワイヤＷを介して接続されているものとする。

それにより、金属板４２を用いて接続することにより、各接続配線のインダクタンス、および抵抗をより低減させることができ、電圧変換を高効率化することができる。

また、本実施の形態４においては、パワーＩＣ３２が、ハイサイドスイッチ用のパワーＭＯＳ−ＦＥＴ３３、ローサイドスイッチ用のパワーＭＯＳ−ＦＥＴ３４、および該パワーＭＯＳ−ＦＥＴ３３，３４を駆動するドライバＩＣ３５とから構成された場合について記載したが、パワーＩＣは、たとえば、ドライバと該ドライバを駆動制御する制御信号を発生する制御部とを１つの半導体チップに形成したドライバコントローラを備えるようにしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、電源回路などに用いられるＤＣ／ＤＣコンバータを用いたスイッチング用ＩＣによる電源生成効率の向上化に適用している。

１ パワーＭＯＳ−ＦＥＴ（第１のパワートランジスタ、半導体装置）
２ リードフレーム
２ａ ダイパッド
３ 半導体チップ
４ パッケージ
５ パワーＭＯＳ−ＦＥＴ（第２のパワートランジスタ）
６ コントロールＩＣ
７ コイル
８〜１０ 金属板
１１ はんだボール
１２ 金属板
１３ パワーＩＣ（パワーモジュール）
１４，１５ リードフレーム
１４ａ，１５ａ ダイパッド
１６，１７ 半導体チップ
１８ パッケージ
１９ パワーＩＣ（パワーモジュール）
１９ａ〜１９ｄ パワーＩＣ（パワーモジュール）
２０，２１ リードフレーム
２０ａ，２１ａ ダイパッド
２２，２３ 半導体チップ
２４ パッケージ
２５，２５ａ コントロールＩＣ
２６〜２８ コンデンサ
２８ａ コイル
２９ 電源トランス
３０ 金属板
３１ はんだボール
３２ パワーＩＣ（パワーモジュール）
３３ パワーＭＯＳ−ＦＥＴ
３４ パワーＭＯＳ−ＦＥＴ
３５ ドライバＩＣ
３５ａ ドライバ
３５ｂ ドライバ
３６〜３８ リードフレーム
３６ａ，３７ａ，３８ａ ダイパッド
３９〜４１ 半導体チップ
３９ａ，４０ａ，４０ｂ，４１ａ，４１ｂ 電極部
５０ ＤＣ／ＤＣコンバータ
５１ ハイサイドスイッチ
５２ ローサイドスイッチ
ＳＴ ソース端子
ＧＴ ゲート端子
ＤＴ ドレイン端子
ＨＫ 半導体基板
Ｚ 絶縁膜
ＬＳ１ アウタリード（第１の外部接続端子）
ＬＳ２ アウタリード（第２の外部接続端子）
ＬＳ３ アウタリード（第１の外部接続端子）
ＬＳ４ アウタリード（第２の外部接続端子）
ＬＳ５，ＬＳ６ アウタリード
ＬＤ１〜ＬＤ３ アウタリード
ＬＧ アウタリード
Ｇ アウタリード
Ｖ アウタリード
Ｄ アウタリード
ＳＩＮ アウタリード
Ｗ ボンディングワイヤ
Ｈ１ パターン配線
Ｈ２ パターン配線
Ｈ３ パターン配線（第２の配線）
Ｈ４ パターン配線（第１の配線）
Ｈ５ パターン配線
Ｈ６ パターン配線
Ｈ７ パターン配線
Ｈ８ パターン配線
Ｈ９ パターン配線（第２の配線）
Ｈ１０ パターン配線（第１の配線）
Ｈ１１ パターン配線
Ｈ１２ パターン配線
ＧＮＤ１ 接地端子
ＶＤＤ 電源電圧端子
ＩＮ 制御信号入力端子
ＯＵＴ 出力端子
ＧＮＤ ソース側接地端子
ＢＯＯＴ ブート端子
ＧＨ，ＧＬ 電圧確認用端子
Ｖｉｎｔ 入力電圧端子
ＬＸ 電圧出力端子

Claims (9)

1. 第１チップ搭載部、第２チップ搭載部および第３チップ搭載部と、
   前記第１、前記第２および前記第３チップ搭載部の周囲に配置された複数の外部端子と、
   前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
   前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
   前記第３チップ搭載部上に配置され、前記第１および前記第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
   前記第１、前記第２および前記第３半導体チップと、前記第１、前記第２および前記第３チップ搭載部と、前記複数の外部端子の一部を封止する封止樹脂とを有し、
   前記複数の外部端子は、
   入力用電源電位が供給されるべき複数の第１電源端子と、
   前記入力用電源電位よりも低い電位が供給されるべき複数の第２電源端子と、
   前記第３半導体チップの制御回路を制御する制御信号が入力されるべき複数の信号端子と、
   出力用電源電位を外部に出力するための複数の出力端子とを有し、
   前記第１電界効果トランジスタのソース電極およびゲート電極は、前記第１半導体チップの主面に形成され、前記第１電界効果トランジスタのドレイン電極は、前記第１半導体チップの前記主面に対向する裏面に形成され、
   前記第１電界効果トランジスタのドレイン電極は、前記第１チップ搭載部に電気的に接続され、
   前記第１チップ搭載部は、前記複数の第１電源端子に電気的に接続され、
   前記第２電界効果トランジスタのソース電極およびゲート電極は、前記第２半導体チップの主面に形成され、前記第２電界効果トランジスタのドレイン電極は、前記第２半導体チップの前記主面に対向する裏面に形成され、
   前記第２電界効果トランジスタのドレイン電極は、前記第２チップ搭載部に電気的に接続され、前記第２チップ搭載部は、前記複数の出力端子に電気的に接続され、
   前記第１電界効果トランジスタのソース電極は、前記第２チップ搭載部に第１金属配線によって電気的に接続され、
   前記第２電界効果トランジスタのソース電極は、前記複数の第２電源端子に第２金属配線によって電気的に接続され、
   前記第３半導体チップの制御回路は、前記複数の信号端子に入力された制御信号によって、前記第１および前記第２電界効果トランジスタのそれぞれのゲート電極を制御し、
   前記制御回路は、前記第１電界効果トランジスタの前記ゲート電極を駆動する第１ドライバと、前記第２電界効果トランジスタの前記ゲート電極を駆動する第２ドライバと、を含み、
   前記第１電界効果トランジスタの前記ソース電極と前記第１ドライバのソース側接地端子の電極とが、第３金属配線によって接続されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１チップ搭載部、前記第２チップ搭載部および前記第３チップ搭載部は、前記封止樹脂から露出することを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１および前記第２金属配線は、複数のワイヤからなることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１、前記第２および前記第３金属配線は、ワイヤまたは金属板であることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記半導体装置は、第１辺と、前記第１辺に対向する第２辺と、前記第１辺および前記第２辺の間に設けられた第３辺と、前記第３辺に対向する第４辺を有し、
   前記複数の第１電源端子は、前記第２辺と前記第４辺とに配置され、
   前記複数の第２電源端子は、前記第１辺と前記第４辺とに配置され、
   前記複数の出力端子は、前記第３辺に配置され、
   前記複数の信号端子は、前記第２辺と前記第３辺とに配置されることを特徴とする半導体装置。
6. 複数の外部端子の一部を封止する封止樹脂を有する半導体装置であって、
   第１チップ搭載部、第２チップ搭載部および第３チップ搭載部と、
   前記第１、前記第２および前記第３チップ搭載部の周囲に配置された複数の外部端子と、
   前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
   前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
   前記第３チップ搭載部上に配置され、前記第１および前記第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
   前記第１、前記第２および前記第３半導体チップと、前記第１、前記第２および前記第３チップ搭載部と、前記複数の外部端子の一部を封止する封止樹脂とを有し、
   前記複数の外部端子は、
   入力用電源電位が供給されるべき複数の第１電源端子と、
   前記入力用電源電位よりも低い電位が供給されるべき複数の第２電源端子と、
   前記第３半導体チップの制御回路を制御する制御信号が入力されるべき複数の信号端子と、
   出力用電源電位を外部に出力するための複数の出力端子とを有し、
   前記第１電界効果トランジスタのソース電極およびゲート電極は、前記第１半導体チップの主面に形成され、前記第１電界効果トランジスタのドレイン電極は、前記第１半導体チップの前記主面に対向する裏面に形成され、
   前記第１電界効果トランジスタのドレイン電極は、前記第１チップ搭載部に電気的に接続され、
   前記第１チップ搭載部は、前記複数の第１電源端子に電気的に接続され、
   前記第２電界効果トランジスタのソース電極およびゲート電極は、前記第２半導体チップの主面に形成され、前記第２電界効果トランジスタのドレイン電極は、前記第２半導体チップの前記主面に対向する裏面に形成され、
   前記第２電界効果トランジスタのドレイン電極は、前記第２チップ搭載部に電気的に接続され、前記第２チップ搭載部は、前記複数の出力端子に電気的に接続され、
   前記第１電界効果トランジスタのソース電極は、前記第２チップ搭載部に第１金属配線によって電気的に接続され、
   前記第２電界効果トランジスタのソース電極は、前記複数の第２電源端子に第２金属配線によって電気的に接続され、
   前記第３半導体チップの制御回路は、前記複数の信号端子に入力された制御信号によって、前記第１および前記第２電界効果トランジスタのそれぞれのゲート電極を制御し、
   前記制御回路は、前記第１電界効果トランジスタの前記ゲート電極を駆動する第１ドライバと、前記第２電界効果トランジスタの前記ゲート電極を駆動する第２ドライバと、を含み、
   前記第１電界効果トランジスタの前記ソース電極と前記第１ドライバのソース側接地端子の電極とが、第３金属配線によって接続され、
   前記半導体装置は、第１辺と、前記第１辺に対向する第２辺と、前記第１辺および前記第２辺の間に設けられた第３辺と、前記第３辺に対向する第４辺を有し、
   前記複数の第１電源端子は、前記第２辺と前記第４辺とに配置され、
   前記複数の第２電源端子は、前記第１辺と前記第４辺とに配置され、
   前記複数の出力端子は、前記第３辺に配置され、
   前記複数の信号端子は、前記第２辺と前記第３辺とに配置されることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１チップ搭載部、前記第２チップ搭載部および前記第３チップ搭載部は、前記封止樹脂から露出することを特徴とする半導体装置。
8. 請求項６記載の半導体装置において、
   前記第１および前記第２金属配線は、複数のワイヤからなることを特徴とする半導体装置。
9. 請求項６記載の半導体装置において、
   前記第１、前記第２および前記第３金属配線は、ワイヤまたは金属板であることを特徴とする半導体装置。

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