JP5214675B2 - 半導体装置 - Google Patents

Description

本発明は、非絶縁型のＤＣ／ＤＣコンバータの技術に関し、特に、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式に適用して有効な技術に関する。

例えば、デスクトップＰＣやノートＰＣ、ゲーム機等の電源回路に用いられている非絶縁型のＤＣ／ＤＣコンバータは、駆動するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の大電流化や受動部品であるチョークコイル、入出力容量の小型化の要求などに伴い、大電流化、高周波化の傾向にある。上記ＤＣ／ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、これらのスイッチはパワーＭＯＳＦＥＴがそれぞれ用いられている。

これらのスイッチは、ハイサイドとローサイドとを同期を取りながら交互にＯＮ／ＯＦＦすることにより、電圧変換を行っている。ハイサイドスイッチは、ＤＣ／ＤＣコンバータのコントロール用スイッチであり、ローサイドスイッチは同期整流用スイッチとなる。

また、最近のＤＣ／ＤＣコンバータでは、チップ間の寄生インダクタンスを小さくし、高速応答・小型化に対応するため、ハイサイドスイッチとローサイドスイッチ及びそれらを駆動するドライバＩＣを１パッケージ化した、システムインパッケージ化の傾向がある。

図１０は、従来のシステムインパッケージを用いたＤＣ／ＤＣコンバータの回路図を示す。システムインパッケージ１は、ハイサイドＭＯＳＦＥＴ２、ローサイドＭＯＳＦＥＴ３、それぞれのＭＯＳＦＥＴを駆動するプリドライバ４，５からなる構成になっている。ここで、プリドライバ４，５はドライバＩＣ６に１チップ化されており、上記ハイサイドＭＯＳＦＥＴ２、ローサイドＭＯＳＦＥＴ３、ドライバＩＣ６の３チップが１つのパッケージに搭載された構成になっている。

上記システムインパッケージを用いたＤＣ／ＤＣコンバータの動作原理及び各構成要素について説明する。ＰＷＭコントローラ１１から、ＰＷＭ信号が入力されることで、プリドライバ４，５が配線７，９を介してハイサイドＭＯＳＦＥＴ２及びローサイドＭＯＳＦＥＴ３のゲートを駆動する。プリドライバ４，５には、ハイサイドＭＯＳＦＥＴ２及びローサイドＭＯＳＦＥＴ３のソース電位が、配線８，１０を介して伝えられており、各ゲート電圧はソース電位を基準に与えられる。ハイサイドＭＯＳＦＥＴ２とローサイドＭＯＳＦＥＴ３のオン期間の割合によって、入力コンデンサ１４を介して、入力端子２５に入力された電圧（ＶＩＮ）は所望の電圧に変換され、出力端子２６に出力される。出力された電圧は、チョークコイル１３及び出力コンデンサ１２により平滑化され、出力電圧（ＶＯＵＴ）が出力される。また、パワーグラウンド２９に繋がるパワーグラウンド端子２７、ロジックグラウンド３０に繋がるロジックグラウンド端子２８がそれぞれ設けられている。

図１１は、従来のＤＣ／ＤＣコンバータ向けシステムインパッケージの構成例を示す（例えば特許文献１）。パッケージは、ノンリード表面実装パッケージの１つである、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）パッケージを使用している。パッケージのタブは１５，１６，１７の３つに分かれており、ハイサイドＭＯＳＦＥＴ２、ローサイドＭＯＳＦＥＴ３、ドライバＩＣ６がそれぞれ搭載されている。ハイサイドＭＯＳＦＥＴ２には、ソースパッド１８及びゲートパッド１９が設けられ、ドライバＩＣ６とワイヤによる配線７，８を介して接続されている。また、ローサイドＭＯＳＦＥＴ３とは、ワイヤによる配線２３及びタブ１６を介して接続されている。ローサイドＭＯＳＦＥＴ３には、ソースパッド２０，２２及びゲートパッド２１が設けられ、ドライバＩＣ６とワイヤによる配線９，１０を介して接続されている。また、ワイヤによる配線２４を介してパワーグラウンド端子２７に接続されている。また、ドライバＩＣ６が搭載されているタブ１７は、ロジックグラウンド端子２８を介してロジックグラウンド３０に接続されている。

次に、主回路の寄生インダクタンスの影響について説明する。図１２は、従来のＤＣ／ＤＣコンバータの回路構成の一部をとり出したもので、Ｌ１〜Ｌ６は主回路の寄生インダクタンスを示す。ここで、Ｌ１は、入力電源（Ｖｉｎ）とハイサイドＭＯＳＦＥＴ２のドレインの間の寄生インダクタンス、すなわち入力コンデンサ１４からシステムインパッケージ１の入力端子２５までのプリント基板の配線インダクタンスとハイサイドＭＯＳＦＥＴ３の搭載されたタブ１５の寄生インダクタンスの合計を示す。Ｌ２は、ハイサイドＭＯＳＦＥＴ２のソースとプリドライバ４の基準電位の間の寄生インダクタンス、すなわちハイサイドＭＯＳＦＥＴ２のソース電極の寄生インダクタンスを示す。Ｌ３は、ハイサイドＭＯＳＦＥＴ２のソースと出力端子２６の間の寄生インダクタンス、すなわちハイサイドＭＯＳＦＥＴ２のソースのワイヤ（配線２３）の寄生インダクタンスを示す。Ｌ４は、出力端子２６とローサイドＭＯＳＦＥＴ３のドレインの間の寄生インダクタンス、すなわちローサイドＭＯＳＦＥＴ３の搭載されたタブ１６の寄生インダクタンスを示す。Ｌ５は、ローサイドＭＯＳＦＥＴ３のソースとプリドライバ５の基準電位の間の寄生インダクタンス、すなわちローサイドＭＯＳＦＥＴ３のソース電極の寄生インダクタンスを示す。Ｌ６は、ローサイドＭＯＳＦＥＴのソースとパワーグラウンド２９の間の寄生インダクタンス、すなわちローサイドＭＯＳＦＥＴ３のソースのワイヤ（配線２４）の寄生インダクタンスとシステムインパッケージ１のパワーグラウンド端子２７から入力コンデンサ１４までのプリント基板の配線インダクタンスの合計を示す。

従来より、ＤＣ／ＤＣコンバータの低損失化のためには、主回路インダクタンスの合計（Ｌ１＋Ｌ２＋・・・Ｌ６）や、ハイサイドＭＯＳＦＥＴ２とプリドライバ４の基準電位の間の寄生インダクタンスＬ２を低減することが効果的であることが知られている。

システムインパッケージでは、ハイサイドＭＯＳＦＥＴ２及びローサイドＭＯＳＦＥＴ３を１パッケージ化しているために、主回路インダクタンスの合計が低減でき、さらにプリドライバ４の基準電位をハイサイドＭＯＳＦＥＴ２のソース電極上からワイヤ（配線８）を用いてとっているので、Ｌ２がソース電極の寄生インダクタンスだけになり、非常に小さくすることができている。

ところが、上記ＤＣ／ＤＣコンバータにおいては、セルフターンオン現象という問題が生じる。セルフターンオンとは、ローサイドＭＯＳＦＥＴがオフ状態で、ハイサイドＭＯＳＦＥＴがオンすると、ローサイドＭＯＳＦＥＴのドレイン電圧が上昇し、その電圧変化に伴い、ローサイドＭＯＳＦＥＴのゲート−ドレイン間の帰還容量を介して、ローサイドＭＯＳＦＥＴのゲート−ソース間に充電電流が流れ、ローサイドＭＯＳＦＥＴのゲート電圧が上昇し、しきい値電圧を超えてローサイドＭＯＳＦＥＴが誤点弧してしまう現象である。

図１３は、ローサイドＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓの計算結果を示す。図１３のように、ローサイドＭＯＳＦＥＴがオフした後、ハイサイドＭＯＳＦＥＴがオンするのにつられて、ローサイドＭＯＳＦＥＴのゲート電圧が上昇しているのがわかる。セルフターンオンが生じると、ハイサイドＭＯＳＦＥＴからローサイドＭＯＳＦＥＴへ大きな貫通電流が流れ、変換効率が大幅に低下する。実際のローサイドＭＯＳＦＥＴは、セルフターンオンを起こさないように、ある程度高いしきい値電圧を持つＭＯＳＦＥＴを使用する必要があり、そのために導通損失が大きくなり、高効率化ができないという問題がある。

上記セルフターンオン現象を防止する技術として、例えば特許文献２では、ローサイドスイッチのゲート電圧を負電位で駆動することで、ローサイドスイッチのゲート電圧が上昇しても、しきい値電圧を超えずセルフターンオンを防止できる技術を提供している。また、特許文献３では、ローサイドＭＯＳＦＥＴのゲート−ソース間に補助スイッチを設け、ローサイドスイッチのゲート電圧が上昇する際には、補助スイッチを導通させることでゲート−ソース間を短絡し、ゲート電圧が上昇するのを防止する技術を提供している。

特開２００４−３４２７３５号公報 特開２００４−１５９７４号公報 特開２００２−２９０２２４号公報

ところが、上記特許文献２や特許文献３の技術では、セルフターンオン現象を防止するために、負電位を発生するための回路や、補助スイッチが新たに必要であり、追加部品や駆動方式の変更が必要であるという問題があった。

そこで、本発明の目的は、上記問題点を解決し、非絶縁型のＤＣ／ＤＣコンバータ、特にＤＣ／ＤＣコンバータ用のシステムインパッケージにおいて、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、ハイサイドスイッチと、ローサイドスイッチと、ハイサイドスイッチを駆動するハイサイド用プリドライバと、ローサイドスイッチを駆動するローサイド用プリドライバとを有する非絶縁型のＤＣ／ＤＣコンバータに適用され、ローサイドスイッチのゲートを駆動するローサイド用プリドライバの基準電位は、ハイサイドスイッチとローサイドスイッチとを通る主回路以外から印加されていることを特徴とする。

また、本発明は、ハイサイドスイッチと、ローサイドスイッチと、ハイサイドスイッチを駆動するハイサイド用プリドライバ及びローサイドスイッチを駆動するローサイド用プリドライバを１チップ化したドライバＩＣとを、１パッケージ化したシステムインパッケージを用いた非絶縁型のＤＣ／ＤＣコンバータに適用され、前記ＤＣ／ＤＣコンバータと同様の特徴を有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、非絶縁型のＤＣ／ＤＣコンバータ、特にＤＣ／ＤＣコンバータ用のシステムインパッケージにおいて、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができ、システムの低損失化を実現することが可能となる。

本発明の実施の形態１のシステムインパッケージを用いたＤＣ／ＤＣコンバータを示す回路図である。 本発明の実施の形態１のＤＣ／ＤＣコンバータにおける主回路の寄生インダクタンスを示す図である。 本発明の実施の形態１のＤＣ／ＤＣコンバータにおいて、セルフターンオン防止効果を説明するためのローサイドＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓの計算結果を示す図である。 本発明の実施の形態１のＤＣ／ＤＣコンバータにおいて、システムインパッケージの構成例を示す図である。 本発明の実施の形態１のＤＣ／ＤＣコンバータにおいて、システムインパッケージの別の構成例を示す図である。 本発明の実施の形態２のディスクリートデバイスを用いたＤＣ／ＤＣコンバータを示す回路図である。 本発明の実施の形態２のＤＣ／ＤＣコンバータにおいて、プリント基板の配線パターンの一例を示す図である。 本発明の実施の形態３の補助ショットキーバリアダイオードを内蔵したＤＣ／ＤＣコンバータを示す回路図である。 本発明の実施の形態３のＤＣ／ＤＣコンバータにおいて、補助ショットキーバリアダイオード内蔵のローサイドＭＯＳＦＥＴの断面構造の一例を示す図である。 従来のシステムインパッケージを用いたＤＣ／ＤＣコンバータを示す回路図である。 従来のＤＣ／ＤＣコンバータにおいて、システムインパッケージの構成例を示す図である。 従来のＤＣ／ＤＣコンバータにおける主回路の寄生インダクタンスを示す図である。 従来のＤＣ／ＤＣコンバータにおいて、セルフターンオン現象を説明するためのローサイドＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓの計算結果を示す図である。 従来のＤＣ／ＤＣコンバータにおいて、（ａ）（ｂ）はセルフターンオン現象時における寄生インダクタンスの影響を示す図である。 従来のディスクリートデバイスを用いたＤＣ／ＤＣコンバータにおいて、プリント基板の配線パターンの一例を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、前述した従来の技術（図１０，図１１，図１２）と同一の部材にも同様に、原則として同一の符号を付して説明を省略する。

（実施の形態１）
図１は、本発明の実施の形態１のシステムインパッケージを用いたＤＣ／ＤＣコンバータの回路図を示す。本実施の形態のＤＣ／ＤＣコンバータにおいて、システムインパッケージ１は、ハイサイドＭＯＳＦＥＴ（ハイサイドスイッチ）２と、ローサイドＭＯＳＦＥＴ（ローサイドスイッチ）３と、ハイサイドＭＯＳＦＥＴ２のゲートを駆動するハイサイド用のプリドライバ４と、ローサイドＭＯＳＦＥＴ３のゲートを駆動するローサイド用のプリドライバ５からなり、プリドライバ４，５はドライバＩＣ６に１チップ化されており、ハイサイドＭＯＳＦＥＴ２、ローサイドＭＯＳＦＥＴ３、ドライバＩＣ６の３チップが１つのパッケージに搭載された構成になっている。

上記システムインパッケージ１を用いたＤＣ／ＤＣコンバータの動作原理及び各構成要素については、前述した従来の図１０に示すＤＣ／ＤＣコンバータと同様であるので、ここでの詳細な説明は省略する。

本実施の形態のＤＣ／ＤＣコンバータにおける特徴は、ローサイドＭＯＳＦＥＴ３を駆動するプリドライバ５の基準電位を、入力コンデンサ１４、ハイサイドＭＯＳＦＥＴ２、ローサイドＭＯＳＦＥＴ３をつなぐ主回路からとるのではなく、配線３１を用いてロジックグラウンド３０からとっていることである。すなわち、ローサイド用のプリドライバ５の基準電位は、ハイサイドＭＯＳＦＥＴ２とローサイドＭＯＳＦＥＴ３とを通る主回路以外から印加されている。

図２は、本実施の形態１のＤＣ／ＤＣコンバータにおける主回路の寄生インダクタンスを示す。本実施の形態１の特徴は、図２のような回路構成にすることで、主回路の寄生インダクタンスの合計は大きくすることなく、ローサイドＭＯＳＦＥＴ３のソースとプリドライバ５の基準電位の間の寄生インダクタンスをＬ５＋Ｌ６と大きくしていることである。

ここで、従来（図１２）のＤＣ／ＤＣコンバータにおいて、ローサイドＭＯＳＦＥＴ３のソースとプリドライバ５の基準電位の間の寄生インダクタンスの影響について、図１４にて説明する。ローサイドＭＯＳＦＥＴ３がオフすると、電流はローサイドＭＯＳＦＥＴ３からローサイドＭＯＳＦＥＴ３の内蔵ダイオードに転流し、オフ状態では図１４（ａ）で示す矢印の向きに電流は流れている。ここで、ハイサイドＭＯＳＦＥＴ２がオンし始めると、ローサイドＭＯＳＦＥＴ３の内蔵ダイオードの電流は減少し始めるために、寄生インダクタンスＬ５の両端には図１４（ｂ）の向きに、誘導起電力Ｌ５×ｄＩ／ｄｔが生じる。ここで、プリドライバ５の出力電圧は０Ｖであるために、ローサイドＭＯＳＦＥＴ３のゲート−ソース間にかかる電圧は、−Ｌ５×ｄＩ／ｄｔと負電位になる。

図３は、Ｌ５を変えた場合のローサイドＭＯＳＦＥＴ３のゲート−ソース間電圧Ｖｇｓの計算結果を示す。図３のようにＬ５を大きくすることで、ゲート電圧が負電位になり、その後、セルフターンオン現象によりゲート電圧が持ち上がっても、電圧の上昇を抑えることができ、セルフターンオンが防止できる。このように、寄生インダクタンスＬ５を大きくすることができれば、外部回路等を設けることなくゲートの負電位駆動が実現でき、セルフターンオンを防止することができる。従来のシステムインパッケージでは、プリドライバ５の基準電位をローサイドＭＯＳＦＥＴ３のソース電極上からワイヤによる配線１０を用いてとっているので、Ｌ５はソース電極の寄生インダクタンスだけとなり、非常に小さくなっていた。

そこで、本実施の形態１では、プリドライバ５の基準電位をロジックグラウンド３０からとることで、比較的寄生インダクタンスの大きいＬ６もソースと基準電位間の寄生インダクタンスにできるため、負電位駆動の効果を大きくし、セルフターンオン防止を実現できる。また、Ｌ５を大きくすることで、主回路の寄生インダクタンスの合計が大きくなってしまうと全体の損失が大きくなってしまうが、本実施の形態１では、プリドライバ５の基準電位をロジックグラウンド３０からとることで、主回路の寄生インダクタンスの合計を大きくすることなく、ローサイドＭＯＳＦＥＴ３のソースと基準電位間の寄生インダクタンスのみを大きくできる手法を提供している。

図４及び図５は、本実施の形態１を実現するシステムインパッケージの構成例を示す。従来（図１０，図１１）のシステムインパッケージのドライバＩＣ６では、ローサイドＭＯＳＦＥＴ３のプリドライバ５の基準電位はフローティングになっており、基準電位のパッド３４とローサイドＭＯＳＦＥＴ３のソースパッド２２をワイヤによる配線１０で接続することで、電位を固定している。本実施の形態１では、プリドライバ５の基準電位をロジックグラウンド３０からとるために、図４ではドライバＩＣ６内のチップ内配線３２を用いて、図５ではロジックグラウンドのタブ１７にワイヤによる配線３３を用いて、それぞれ基準電位とロジックグラウンドを接続している。

以上説明したように、本実施の形態１によれば、ローサイドＭＯＳＦＥＴ３を駆動するプリドライバ５の基準電位を、ドライバＩＣ６内のチップ内配線３２や、ロジックグラウンドのタブ１７に接続するワイヤによる配線３３を用いて、ロジックグラウンド３０からとることで、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現できる。

（実施の形態２）
図６は、本発明の実施の形態２のディスクリートデバイスを用いたＤＣ／ＤＣコンバータの回路図を示す。本実施の形態２では、プリドライバ５の基準電位を、配線３５により入力コンデンサ１４のグラウンド側端子の直近でとることを特徴としている。本実施の形態２は、システムインパッケージではなく、従来のディスクリートデバイスを用いたＤＣ／ＤＣコンバータに好適な技術である。

図７は、本実施の形態２のディスクリートデバイスを用いた際のプリント基板の配線パターンの一例を示したもので、プリドライバ５の基準電位をプリント基板の配線パターンによる配線３５により入力コンデンサ１４のグラウンド端子側の直近からとっている。従来は、図１５のように配線１０によりローサイドＭＯＳＦＥＴ３のソースの近くからとっている。

なお、図７，図１５では、わかり易くするために平面的な配線で接続しているが、実際のプリント基板は多層配線であり、ドライバＩＣ６からの配線は最短距離で結ぶような配線になっており、各端子の直化で接続されている。また、ディスクリートデバイスの場合、ドライバＩＣ６はＰＷＭコントローラ１１と１チップ化されている場合が多く、ピン数やパッケージ等は図と異なっている。

以上により、本実施の形態２によれば、プリドライバ５の基準電位を配線３５により入力コンデンサ１４のグラウンド端子側の直近からとることで、前記実施の形態１と同様に、主回路の寄生インダクタンスの合計を大きくすることなく、ローサイドＭＯＳＦＥＴ３のソースとプリドライバ５の基準電位の間の寄生インダクタンスが大きくできるために、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現できる。

（実施の形態３）
図８は、本発明の実施の形態３の補助ショットキーバリアダイオードを内蔵したＤＣ／ＤＣコンバータの回路図を示す。本実施の形態３では、ローサイドＭＯＳＦＥＴ３のゲート−ソース間に補助ショットキーバリアダイオード（ＳＢＤ）３６が内蔵されていることが特徴である。本発明では、セルフターンオン時の一瞬だけではあるが、ゲート電圧が負電位になり、その際にプリドライバ５の出力電圧も負電位になるために、ドライバＩＣ６内のｐｎ接合が動作し、プリドライバ５が誤動作や破壊を生じる可能性がある。

そこで、本実施の形態３では、上記誤動作を防止するために、ローサイドＭＯＳＦＥＴ３のゲート−ソース間に補助ＳＢＤ３６を内蔵することで、ゲート電圧を補助ＳＢＤ３６の順方向電圧である−Ｖｆでクランプすることが特徴である。一般的にＳＢＤの順方向電圧は、ｐｎ接合の順方向電圧に対して低いので、ＳＢＤの順方向電圧−Ｖｆでゲート電圧をクランプすることで、ドライバＩＣ６内のｐｎ接合の誤動作は防止できる。

図９は、補助ＳＢＤ３６を内蔵したローサイドＭＯＳＦＥＴ３の断面構造の一例を示す。本実施の形態３では、トレンチ型の縦型ＭＯＳＦＥＴの構造を示しているが、プレーナ型や横型ＭＯＳＦＥＴにも適応できる。トレンチ型ＭＯＳＦＥＴの構造は、ｎ^＋基板３７上のｎ⁻エピタキシャル層３８中にトレンチゲート、チャネル層３９が形成され、トレンチゲート内にはゲート絶縁膜４２を介してポリシリコン電極４１が形成されている。また、チャネル層３９内にはｎ^＋層４４とボディーコンタクトを取るためのｐ^＋層４３が形成される。表面には、例えばアルミニウムによる電極４６が形成され、電極４６間は厚い絶縁膜４５で分離されている。ＳＢＤは、デバイス周辺部に形成されており、周辺耐圧を出すための深いｐ型ウエル層４０内に、ｐ^＋層４３とショットキー接合４７が設けられている。

本デバイスを形成するためには、ショットキー接合４７をとるためのホト工程を追加するだけで、簡便に補助ＳＢＤ３６を内蔵することができる。

以上により、本実施の形態３によれば、ローサイドＭＯＳＦＥＴ３のゲート−ソース間に補助ＳＢＤ３６を内蔵することで、前記実施の形態１と同様に、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現でき、これに加えてプリドライバ５の誤動作や破壊を防止できる。

以上、本発明者によってなされた発明を、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、非絶縁型のＤＣ／ＤＣコンバータの技術に関し、特にＤＣ／ＤＣコンバータ用のシステムインパッケージやディスクリートデバイスに用い、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式に利用可能である。

１…システムインパッケージ、２…ハイサイドＭＯＳＦＥＴ、３…ローサイドＭＯＳＦＥＴ、４，５…プリドライバ、６…ドライバＩＣ、７，８，９，１０，２３，２４，３１，３３，３５…配線、１１…ＰＷＭコントローラ、１２…出力コンデンサ、１３…チョークコイル、１４…入力コンデンサ、１５，１６，１７…タブ、１８，２０，２２…ソースパッド、１９，２１…ゲートパッド、２５…入力端子、２６…出力端子、２７…パワーグラウンド端子、２８…ロジックグラウンド端子、２９…パワーグラウンド、３０…ロジックグラウンド、３２…チップ内配線、３４…基準電位のパッド、３６…補助ショットキーバリアダイオード、３７…ｎ^＋基板、３８…ｎ⁻エピタキシャル層、３９…チャネル層、４０…ｐ型ウエル層、４１…ポリシリコン電極、４２…ゲート絶縁膜、４３…ｐ^＋層、４４…ｎ^＋層、４５…絶縁膜、４６…電極、４７…ショットキー接合、Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６…主回路の寄生インダクタンス。

Claims (7)

1. ハイサイドＭＯＳＦＥＴを備えた第１半導体チップと、
   ローサイドＭＯＳＦＥＴを備えた第２半導体チップと、
   前記ハイサイドＭＯＳＦＥＴを駆動するハイサイド用プリドライバと、前記ローサイドＭＯＳＦＥＴを駆動するローサイド用プリドライバと、を備えた第３半導体チップと、
   前記第１半導体チップが搭載された第１タブと、
   前記第２半導体チップが搭載された第２タブと、
   前記第３半導体チップが搭載された第３タブと、
   前記第１タブと電気的に接続され、外部から入力電圧が供給される入力リードと、
   前記第２タブと電気的に接続され、外部に出力電圧を供給する出力リードと、
   前記第３タブと電気的に接続され、外部から前記第３半導体チップに基準電位を供給するロジックグランドリードと、
   外部から前記第２半導体チップに基準電位を供給するパワーグランドリードと、
   前記第１、第２、および第３半導体チップ、前記入力リードの一部、前記出力リードの一部、前記ロジックグランドリードの一部、および前記パワーグランドリードの一部を封止する封止体と、を有し、
   前記第１タブと前記第１半導体チップの前記ハイサイドＭＯＳＦＥＴのドレイン端子は電気的に接続され、
   前記第２タブと前記第１半導体チップの前記ハイサイドＭＯＳＦＥＴのソース端子は電気的に接続され、
   前記第２タブと前記第２半導体チップの前記ローサイドＭＯＳＦＥＴのドレイン端子は電気的に接続され、
   前記パワーグランドリードと前記第２半導体チップの前記ローサイドＭＯＳＦＥＴのソース端子は電気的に接続され、
   前記第３半導体チップの前記ハイサイド用プリドライバのゲート駆動端子と前記第１半導体チップの前記ハイサイドＭＯＳＦＥＴのゲート端子とは電気的に接続され、
   前記第３半導体チップの前記ハイサイド用プリドライバの基準電位端子と前記第１半導体チップの前記ハイサイドＭＯＳＦＥＴのソース端子とは電気的に接続され、
   前記第３半導体チップの前記ローサイド用プリドライバのゲート駆動端子と前記第２半導体チップの前記ローサイドＭＯＳＦＥＴのゲート端子とは電気的に接続され、
   前記第３半導体チップの前記ローサイド用プリドライバの基準電位端子と前記第３タブとは電気的に接続され、前記第３タブと前記パワーグランドリードとは電気的に分離されている半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第３半導体チップの前記ローサイド用プリドライバの基準電位端子と前記第３タブとはワイヤを介して電気的に接続されている半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第３半導体チップの前記ローサイド用プリドライバの基準電位端子と前記第３タブとは、前記第３半導体チップ内に設けられた内部配線を介して電気的に接続されている半導体装置。
4. 請求項１に記載の半導体装置において、
   前記ロジックグランドリードと前記パワーグランドリードとは電気的に分離されていることを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記パワーグランドリードは、前記半導体装置をプリント基板上に実装した際、前記プリント基板上に実装されたＰＷＭコントローラのＰＷＭコントロール回路のグランド端子と電気的に接続可能なリードである半導体装置。
6. 請求項１に記載の半導体装置において、
   前記パワーグランドリードは、前記半導体装置をプリント基板上に実装した際、前記プリント基板上に実装された入力コンデンサのグランド端子と電気的に接続可能なリードである半導体装置。
7. 請求項１に記載の半導体装置において、
   前記半導体装置のパッケージ形態はＱＦＮパッケージである半導体装置。

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