JP6171861B2 - 充放電信号回路およびｄｃｄｃコンバータ - Google Patents

充放電信号回路およびｄｃｄｃコンバータ Download PDF

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Description

開示の技術は、充放電信号回路およびＤＣＤＣコンバータに関する。
ＤＣＤＣコンバータを形成する場合、電源ＩＣにインダクタを付加して形成するのが一般的である。これまで、インダクタは、インダクタは外付け部品として供給されてきた。
近年、電源回路についても小型化が求められており、インダクタを電源ＩＣ内に収容することが望まれている。電源ＩＣ内にインダクタを収容するには、インダクタを小型化するが、インダクタは、小型化すれば、インダクタンスの値が小さくなる。インダクタのインダクタンス値および容量値を小さくすると、出力電圧リップル（ノイズ）が増加する。ＤＣＤＣコンバータの出力電圧リップル（ノイズ）に関する仕様を満たした上で、インダクタンス値および容量値を小さくするには、スイッチング周波数を高く（上昇）すればよい。しかし、スイッチング周波数を高くすると、容量の充放電動作に伴う電力ロスが増加し、効率が低下するという問題がある。
このように、ＤＣＤＣコンバータにおいては、高効率化と小型化の両立が技術的な課題となっている。
スケーリングファクタＳでスケーリング（小型化）したトランジスタをＳ段縦積みにすることにより、スイッチングに伴う電力ロスを、１／Ｓに低減することが知られている。しかし、出力段を多段積みにすると、バイアス電圧の変動を抑制するためにバイアス容量の容量値が大きくなるという問題と、ドライバ回路の設計の難しさから３段以上の縦積みを実現するのが難しいという問題があった。
特開２００１−０６１２７１号公報 特開平９−２２３７９９号公報
Franz Kultner, et al., "A Digitally Controlled DC-DC Converter for SoC in 28nm CMOS" ISSCC Dig. Tech. Papers, pp.384-385, Feb. 2011. Jinwen Xiao, et al., "A 4uA-Quiescent-Current Dual-Mode Buck Converter IC for Cellular Phone Applications" ISSCC Dig. Tech. Papers, pp.384-385, Feb. 2004
各スイッチング用トランジスタのゲート寄生容量の２〜３倍程度の容量を付加するのみで、複雑な設計上の制約のない多段縦積み（多段カスコード接続）のＤＣＤＣコンバータが要望されている。ここで、多段カスコード接続の段数を増加させると、レベルシフタ部の伝搬遅延が蓄積し、スイッチング周波数が制限され、十分に高周波化できないという問題が発生することが判明した。実施形態によれば、レベルシフタ部の段数を減らして高周波化した多段縦積み（多段カスコード接続）のＤＣＤＣコンバータが実現される。
第１の態様の充放電信号回路は、複数のハイサイド側トランジスタと、複数のローサイド側トランジスタと、複数のハイサイド側駆動回路と、複数のローサイド側駆動回路と、駆動信号生成回路と、を有する。複数のハイサイド側トランジスタは、高電位側電源と出力ノード間に直列に接続される。複数のローサイド側トランジスタは、低電位側電源と出力ノード間に直列に接続される。複数のハイサイド側駆動回路は、複数のハイサイド側トランジスタのそれぞれに対応して設けられる。複数のローサイド側駆動回路は、複数のローサイド側トランジスタのそれぞれに対応して設けられる。駆動信号生成回路は、駆動信号を出力する。各ハイサイド側駆動回路は、ハイサイドレベルシフタと、ハイサイド容量スイッチ列と、ハイサイド駆動部と、を有する。各ローサイド側駆動回路は、ローサイドレベルシフタと、ローサイド容量スイッチ列と、ローサイド駆動部と、を有する。ハイサイドレベルシフタは、駆動信号のレベルを変換する。ハイサイド容量スイッチ列は、直列に接続され容量とスイッチ素子の容量スイッチ列であって、ハイサイド側トランジスタと並列に接続される。ハイサイド駆動部は、ハイサイド側トランジスタのソースと、ハイサイド容量スイッチ列の容量とスイッチ素子の接続ノード間に接続され、ハイサイドレベルシフタの出力が供給され、ハイサイド側トランジスタに駆動信号を出力する。ローサイドレベルシフタは、駆動信号のレベルを変換する。ローサイド容量スイッチ列は、直列に接続され容量とスイッチ素子の容量スイッチ列であって、ローサイド側トランジスタと並列に接続される。ローサイド駆動部は、ローサイド側トランジスタのソースと、ローサイド容量スイッチ列の容量とスイッチ素子の接続ノード間に接続され、ローサイドレベルシフタの出力が供給され、ローサイド側トランジスタに駆動信号を出力する。複数のハイサイドレベルシフタおよび複数のローサイドレベルシフタのうち、隣接する少なくとも１組のハイサイドレベルシフタまたはローサイドレベルシフタは、共通であり、隣接する２個のハイサイド駆動部またはローサイド駆動部は、共通のハイサイドレベルシフタまたはローサイドレベルシフタからの同じ出力を受ける。
実施形態によれば、スイッチング周波数が高周波で、小型で高効率のＤＣＤＣコンバータが実現される。
図１は、ＤＣＤＣコンバータ１０の概略構成を示す図である。 図２は、電源ＩＣにインダクタを付加してＤＣＤＣコンバータを形成する場合の構成例を示す図である。 図３は、Ｓ＝１、２としてスケーリング（小型化）した場合のスイッチングに伴う電力ロスを説明する図である。 図４は、非特許文献２に記載された出力段を２段積みにしたＤＣＤＣコンバータの構成例を示す図である。 図５は、バイアス容量Ｃｍの容量値が大きくなることを説明するための等価回路図である。 図６は、３段以上の縦積みを実現するのが難しいことを説明する図である。 図７は、先行技術の第１の態様のＤＣＤＣコンバータの回路図である。 図８は、レベルシフタの回路図である。 図９は、第１の態様のＤＣＤＣコンバータにおける充放電信号回路の動作を説明する図であり、（Ａ）が出力ノードにＶｄｄを出力している場合を、（Ｂ）が出力ノードにＶｄｄを出力している場合を示す。 図１０は、第１の態様のＤＣＤＣコンバータの変形例を示す図である。 図１１は、第１の態様のＤＣＤＣコンバータの問題点と別の変形例を示す図である。 図１２は、先行技術の第２の態様のＤＣＤＣコンバータの回路図である。 図１３は、先行技術の第３の態様のＤＣＤＣコンバータの回路図である。 図１４は、先行技術の第４の態様のＤＣＤＣコンバータの充放電信号回路の回路図である。 図１５は、先行技術の第５の態様のＤＣＤＣコンバータの充放電信号回路の回路図である。 図１６は、第６実施形態のＤＣＤＣコンバータの充放電信号回路の回路図である。 図１７は、図７に示した先行技術の第１の態様の構成に、図１１の（Ｂ）に示したスイッチングトランジスタを保護する構成を適用し、ローサイド側駆動部を、６段直列にローサイド側トランジスを接続した例を示す図である。 図１８は、実施形態のＤＣＤＣコンバータの充放電信号回路のローサイド側の構成を説明する図であり、図１７に対応する図である。 図１９は、実施形態のＤＣＤＣコンバータの充放電信号回路の回路図である。 図２０は、実施形態で、ＰＷＭ信号（入力値）が０Ｖ（ＧＮＤ）で、ＬＸが０Ｖの状態から、入力値が１＊Ｖａに切り替わる時の動作を示す図であり、（Ａ）から（Ｄ）は切り替えに伴う遷移を順に示す。 図２１は、図２０に対応する図であり、ＰＷＭ信号（入力値）が１＊Ｖａで、ＬＸがＶｄｄ（ここでは２＊Ｖａ）の状態から、入力値が０Ｖに切り替わる時の動作を示す図であり、（Ａ）から（Ｄ）は切り替えに伴う遷移を順に示す。
本出願人は、特願２０１３−０８２２０５号で、各スイッチング用トランジスタのゲート寄生容量の２〜３倍程度の容量を付加するのみで、複雑な設計上の制約のない多段縦積み（多段カスコード接続）のＤＣＤＣコンバータを開示している。実施形態のＤＣＤＣコンバータは、特願２０１３−０８２２０５号に開示したＤＣＤＣコンバータをさらに改良したものである。以下、特願２０１３−０８２２０５号に開示した事項を、先行技術として説明する。
まず、ＤＣＤＣコンバータおよびそこで使用される充放電信号回路について説明する。
図１は、ＤＣＤＣコンバータ１０の概略構成を示す図である。
ＤＣＤＣコンバータ１０は、交流信号を出力する充放電信号回路１１と、インダクタＬ１と、容量Ｃ１と、を有する。Ｃ１の一方の端子は接地され、他方の端子はＬ１の一方の端子に接続される。Ｌ１の他方の端子は、充放電信号回路１１の出力ノードに接続される。Ｌ１とＣ１の接続ノードから変換されたＤＣ出力電圧Ｖｏｕｔが出力され、負荷１３に印加される。
充放電信号回路１１は、ＰＷＭ制御ＩＣ１２と、高電位側電源ＶｉｎとＧＮＤの間に直列に接続されたＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２と、を有する。ＰＷＭ制御ＩＣ１２は、高（Ｈ）と低（Ｌ）の間で変化する駆動信号を発生し、Ｖｏｕｔに応じて駆動信号のデューティ比を変化させる。ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２は、駆動信号に応じてオン・オフする。Ｍ１がオンでＭ２がオフの時には、出力ノード、すなわちＬ１の端子にＶｉｎから電流を流し込み、Ｍ１がオフでＭ２がオンの時には、Ｌ１の端子からＧＮＤに電流を引き込む。
図１のＤＣＤＣコンバータは広く知られているので、これ以上の説明は省略する。
図１に示すように、高効率でＤＣＤＣ変換を行うためには、インダクタＬ１が使用される。
図２は、電源ＩＣにインダクタを付加してＤＣＤＣコンバータを形成する場合の構成例を示す図である。
これまで、インダクタは、ディスクリート（個別）部品の形で供給されるのが一般的で、ある程度の大きさを有していた。そのため、図２の（Ａ）に示すように、内部にＤＣＤＣ変換用の充放電信号回路２２を有する電源ＩＣ２１を搭載するプリント基板等に、ディスクリート部品であるインダクタ２３を搭載し、基板上で配線を行い、ＤＣＤＣコンバータを形成していた。言い換えれば、インダクタは外付け部品であった。
近年、電源回路についても小型化が求められており、インダクタを電源ＩＣ内に収容することが望まれている。電源ＩＣ内にインダクタを収容するには、インダクタを小型化するが、インダクタは、小型化すれば、インダクタンスの値が小さくなる。インダクタのインダクタンス値および容量値を小さくすると、出力電圧リップル（ノイズ）が増加する。ＤＣＤＣコンバータの出力電圧リップル（ノイズ）に関する仕様を満たした上で、インダクタンス値および容量値を小さくするには、スイッチング周波数を高く（上昇）すればよい。しかし、スイッチング周波数を高くすると、容量の充放電動作に伴う電力ロスが増加し、効率が低下するという問題がある。
このように、ＤＣＤＣコンバータにおいては、高効率化と小型化の両立が技術的な課題となっている。
スケーリングファクタＳでスケーリング（小型化）したトランジスタをＳ段縦積みにすることにより、スイッチングに伴う電力ロスを、１／Ｓに低減することが知られている。
図３は、Ｓ＝１、２としてスケーリング（小型化）した場合のスイッチングに伴う電力ロスを説明する図である。
図３の（Ａ）に示すように、Ｓ＝１としたスケーリング前の１段の（ＮＭＯＳ）トランジスタで、ソースを接地し、ゲートおよびドレインをＶｄｄと０Ｖの間でスイングする場合を考える。ここで、トランジスタのオン抵抗をＲ，ゲートソース間容量をＣｇｓ、ゲートドレイン間容量をＣｇｄ、ドレインソース間容量をＣｄｓ、ゲートソース間電圧をＶｇｓ、ゲートドレイン間電圧をＶｄｓ、スイッチング周波数をｆｓｗで表す。スイッチング損失は、次のように表される。
（Ｃｇｓ＋Ｃｇｄ）Ｖｇｓ2ｆｓｗ＋（Ｃｇｄ＋Ｃｄｓ）Ｖｄｓ2ｆｓｗ
＝（Ｃｇｓ＋２Ｃｇｄ＋Ｃｄｓ）Ｖｄｄ2ｆｓｗ
図３の（Ｂ）に示すように、Ｓ＝２としてスケーリングした２段の（ＮＭＯＳ）トランジスタを２個縦積みし、下側のトランジスタのソースを接地し、上側のトランジスタのドレインをＶｄｄと０Ｖの間でスイングする。さらに、下側のトランジスタのゲートを、Ｖｄｄ／２と０Ｖの間でスイングし、上側のトランジスタのゲートを、ＶｄｄとＶｄｄ／２の間でスイングし、２個のトランジスタの接続ノードが、Ｖｄｄ／２と０Ｖの間でスイングする。
スケーリングに伴い、トランジスタの寸法（幅、長さ等）を１／Ｓに、基板のドーピング密度をＳ倍に、電圧を１／Ｓに、デバイス当たりの電流を１／Ｓに、する。これにより、ゲート容量Ｃｇは１／Ｓに、トランジスタのオン抵抗は１（同じ）になる。しかし、図３の（Ｂ）のようにカスコード接続を想定する場合、縦積み後のオン抵抗を同じ条件、すなわち上側と下側のトランジスタのオン抵抗をＲ／Ｓにするために、トランジスタの幅をＳ倍にする。その結果、Ｃｇがスケーリング前後で同じ値になる。図３の（Ｂ）ではＳ＝２であるから、上側と下側のトランジスタのオン抵抗をＲ／２で、ＣｇｓおよびＣｇｄは同じ値である。
図３の（Ｂ）の場合のスイッチング損失は、次のように表される。
２（Ｃｇｓ＋２Ｃｇｄ＋Ｃｄｓ）（Ｖｄｄ／２）2ｆｓｗ
＝１／２＊（Ｃｇｓ＋２Ｃｇｄ＋Ｃｄｓ）Ｖｄｄ2ｆｓｗ
このように、スケーリングファクタＳでスケーリング（小型化）したトランジスタをＳ段縦積みにすることにより、スイッチングに伴う電力ロスは、１／Ｓに低減される。
図４は、非特許文献２に記載された出力段を２段積みにしたＤＣＤＣコンバータの構成例を示す図である。高電位側電源ＶｄｄとＧＮＤの間に２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタを直列に接続に、中央のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートにはＶｍ＝Ｖｄｄ／２を印加し、常時オンとする。そして駆動信号をゲートドライバでレベル変換して両側のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートに印加する。図４のＤＣＤＣコンバータでは、スケーリングファクタＳ＝２により微細化しており、各トランジスタの耐圧はＶｄｄ／２より少し大きい値になる。図４のＤＣＤＣコンバータは公知であり、これ以上の説明は省略する。
図４のＤＣＤＣコンバータには、次の問題がある。
（１）Ｖｍの変動を十分に抑制して各トランジスタの耐圧条件を守るために必要となるバイアス容量Ｃｍの容量値が大きくなることである。
（２）制御信号の生成が難しくなり、ドライバ回路の設計が複雑になるため、３段以上の縦積みを実現するのが難しいことである。
図５は、（１）のバイアス容量Ｃｍの容量値が大きくなることを説明するための等価回路図である。
図５の（Ａ）に示すように、ＰＭＯＳトランジスタのゲートとソースおよびドレインとの間の容量をそれぞれ０．５＊Ｃｇｐとすると、１個のトランジスタの駆動容量はＣｇｐとなる。そして、図４のＤＣＤＣコンバータの出力段は、２個のＰＭＯＳトランジスタおよび２個のＮＭＯＳトランジスタを縦積みしており、出力段全体では、Ｃｔｏｔ＝２．２５Ｃｇｐの容量を駆動することになる。
図５の（Ａ）の回路は、２個のＰＭＯＳトランジスタおよび２個のＮＭＯＳトランジスタの駆動周波数における実効的な抵抗ＲｇｐおよびＲｇｎを直列に接続し、その接続ノードにＣｍおよびＣｔｏｔを接続した回路となる。この回路で、出力ＬＸとしてＶｄｄ／２と０Ｖの間スイングした時にＲｇｐとＲｇｎの接続ノードに発生する電圧変動ΔＶは、次の式で表される。
ΔＶ＝２．２５Ｃｇｐ／（Ｃｍ＋２．２５Ｃｇｐ）＊Ｖｄｄ
ここで、電圧変動の許容量をΔＶ＜Ｖｄｄ／（１０Ｓ）とすると、Ｃｍ＞２．２５Ｖｇｐ（１０Ｓ−１）であり、出力段のスイッチのゲート容量の２０〜３０倍の容量値のＣｍが必要である。このように大きな容量は、外付け部品で実現することになる。
図６は、（２）の３段以上の縦積みを実現するのが難しいことを説明する図である。
図６の（Ａ）は、ＶｄｄとＧＮＤの間に３個のＰＭＯＳトランジスタと３個のＮＭＯＳトランジスタをカスコード接続した充放電信号回路を示す。１番目のＰＭＯＳトランジスタＭｐ１のゲートには、２Ｖｄｄ／３とＶｄｄの間でスイングする駆動信号が印加される。２番目のＰＭＯＳトランジスタＭｐ２のゲートには、２Ｖｄｄ／３の固定電圧が印加される。１番目のＮＭＯＳトランジスタＭｎ１のゲートには、０ＶとＶｄｄ／３の間でスイングする駆動信号が印加される。２番目のＮＭＯＳトランジスタＭｎ２のゲートには、Ｖｄｄ／３の固定電圧が印加される。３番目のＰＭＯＳトランジスタＭｐ３および３番目のＮＭＯＳトランジスタＭｎ３のゲートには、２Ｖｄｄ／３とＶｄｄ／３の間でスイングする駆動信号がインバータで反転した後印加される。ここで、３番目のＰＭＯＳトランジスタＭｐ３および３番目のＮＭＯＳトランジスタＭｎ３のゲートに印加する駆動信号の論理反転のタイミング制約が厳しく、早すぎても遅すぎてもＭｐ３またはＭｎ３が破壊するおそれがある。製造プロセスのバラツキ等を考慮して、３つの駆動信号にタイミング差を設けてこの制約を守るようにしているが、その分効率が低下するなどの問題を生じる。
図６の（Ｂ）は、ＶｄｄとＧＮＤの間に４個のＰＭＯＳトランジスタと４個のＮＭＯＳトランジスタをカスコード接続した充放電信号回路で、出力ＬＸ＝０、出力ＬＸ＝Ｖｄｄとする場合の各部の電圧を示す図である。図では、”０”が０Ｖを、”１”がＶｄｄ／４を、”２”がＶｄｄ／２を、”３”が３Ｖｄｄ／４を、”４”がＶｄｄを示す。このような多段の充放電信号回路で、各部の駆動信号のタイミング制約を守ることは難しく、実際には駆動制御回路を実現することも難しい。
以下に説明する先行技術によれば、各スイッチング用トランジスタのゲート寄生容量の２〜３倍程度の容量を付加するのみで、複雑な設計上の制約なしに多段縦積み（多段カスコード接続）のＤＣＤＣコンバータが実現される。
図７は、先行技術の第１の態様のＤＣＤＣコンバータの回路図である。
第１の態様のＤＣＤＣコンバータは、一方の端子が接地された容量Ｃ１と、一方の端子がＣ１の他方の端子に接続されたインダクタＬ１と、Ｌ１の他方の端子に接続される出力ノードＬＸに交流信号を出力する充放電信号回路３０と、を有する。
第１の態様のＤＣＤＣコンバータは、充放電信号回路３０のみをＩＣ化してもよいが、インダクタンス値の小さいインダクタＬ１を使用できるので、図７に示した全体構成をＩＣ化することも可能である。
充放電信号回路３０は、高電位側電源ＶｄｄとＬＸ間に直列に接続された３個のハイサイド側トランジスタＭｐ１〜Ｍｐ３と、低電位側電源ＧＮＤとＬＸ間に直列に接続された３個のローサイド側トランジスタＭｎ１〜Ｍｎ３と、を有する。ここでは、図示の都合上、ハイサイド側トランジスタＭｐ１〜Ｍｐ３およびローサイド側トランジスタＭｎ１〜Ｍｎ３がそれぞれ３個の場合を示すが、後述するように、４個以上にすることも可能である。また、ハイサイド側トランジスタＭｐ１〜Ｍｐ３は、ＰＭＯＳトランジスタであり、ローサイド側トランジスタＭｎ１〜Ｍｎ３は、ＮＭＯＳトランジスタである。
充放電信号回路３０は、３個のハイサイド側トランジスタＭｐ１〜Ｍｐ３が同時にオン、３個のローサイド側トランジスタＭｎ１〜Ｍｎ３が同時にオフすることにより、ＬＸへＶｄｄから電流が流れる。また、３個のハイサイド側トランジスタＭｐ１〜Ｍｐ３が同時にオフ、３個のローサイド側トランジスタＭｎ１〜Ｍｎ３が同時にオンすることにより、ＬＸからＧＮＤへ電流が流れる。
充放電信号回路３０は、３個のハイサイド側トランジスタＭｐ１〜Ｍｐ３に対応して３個のハイサイド側駆動回路と、３個のローサイド側トランジスタＭｎ１〜Ｍｎ３に対応して３個のローサイド側駆動回路と、を有する。
さらに、充放電信号回路３０は、ＶｄｄとＧＮＤの間に直列に接続されたダイオード列Ｄａおよび容量Ｃ０と、駆動信号であるＰＷＭ信号を出力するＰＷＭ制御回路３１と、ＰＷＭ信号のドライブ用インバータＩｎ０と、を有する。ここでは、ダイオード列Ｄａと容量Ｃ０の接続ノードの電圧がＶｄｄ／３となるように、ダイオード列Ｄａのダイオードの個数が設定されている。図示していないが、図１のように、ＰＷＭ制御回路３１は、Ｌ１とＣ１の接続ノードの出力電圧Ｖｏｕｔがフィードバックされ、Ｖｏｕｔに応じてＰＷＭ信号のデューティ比を変化させる。インバータＩｎ０は、ＰＷＭ信号に応じて、Ｖｄｄ／３と０Ｖの間でスイングする信号を出力する。なお、図７では、電圧を降下させる回路としてダイオード列Ｄａを用いたが、所定値まで電圧を降下させる回路であれば、どのような回路でもよい。
１番目のハイサイド側駆動回路は、Ｖｄｄと、Ｍｐ１とＭｐ２の接続ノードとの間に直列に接続された容量Ｃｈ１およびダイオードＤｈ１と、レベルシフタ４６と、インバータ（ハイサイド駆動部）Ｉｐ１と、を有する。Ｉｐ１は、Ｖｄｄと、Ｃｈ１とＤｈ１の接続ノード間に、すなわちＣｈ１に並列に接続され、レベルシフタ４６の出力を受けて、出力をＭｐ１のゲートに印加する。
２番目のハイサイド側駆動回路は、Ｍｐ１とＭｐ２の接続ノードと、Ｍｐ２とＭｐ３の接続ノードとの間に直列に接続された容量Ｃｈ２およびダイオードＤｈ２と、レベルシフタ４５と、インバータＩｐ２と、を有する。Ｉｐ２は、Ｍｐ１とＭｐ２の接続ノードと、Ｃｈ２とＤｈ２の接続ノード間に、すなわちＣｈ２に並列に接続され、レベルシフタ４５の出力を受けて、出力をＭｐ２のゲートに印加する。
３番目のハイサイド側駆動回路は、Ｍｐ２とＭｐ３の接続ノードと、出力ノードＬＸとの間に直列に接続された容量Ｃｈ３およびダイオードＤｈ３と、レベルシフタ４４と、インバータＩｐ３と、を有する。Ｉｐ３は、Ｍｐ２とＭｐ３の接続ノードと、Ｃｈ３とＤｈ３の接続ノード間に、すなわちＣｈ３に並列に接続され、レベルシフタ４４の出力を受けて、出力をＭｐ３のゲートに印加する。
１番目のローサイド側駆動回路は、ＧＮＤと、Ｍｎ１とＭｎ２の接続ノードとの間に直列に接続された容量Ｃｌ１およびダイオードＤｌ１と、レベルシフタ４１と、インバータ（ローサイド駆動部）Ｉｎ１と、を有する。Ｉｎ１は、ＧＮＤと、Ｃｌ１とＤｌ１の接続ノード間に、すなわちＣｌ１に並列に接続され、レベルシフタ４１の出力を受けて、出力をＭｎ１のゲートに印加する。
２番目のローサイド側駆動回路は、Ｍｎ１とＭｎ２の接続ノードと、Ｍｎ２とＭｎ３の接続ノードとの間に直列に接続された容量Ｃｌ２およびダイオードＤｌ２と、レベルシフタ４２と、インバータＩｎ２と、を有する。Ｉｎ２は、Ｍｎ１とＭｎ２の接続ノードと、Ｃｌ２とＤｌ２の接続ノード間に、すなわちＣｌ２に並列に接続され、レベルシフタ４２の出力を受けて、出力をＭｎ２のゲートに印加する。
３番目のローサイド側駆動回路は、Ｍｎ２とＭｎ３の接続ノードと、出力ノードＬＸとの間に直列に接続された容量Ｃｌ３およびダイオードＤｌ３と、レベルシフタ４３と、インバータＩｎ３と、を有する。Ｉｎ３は、Ｍｎ２とＭｎ３の接続ノードと、Ｃｌ３とＤｌ３の接続ノード間に、すなわちＣｌ３に並列に接続され、レベルシフタ４３の出力を受けて、出力をＭｎ３のゲートに印加する。
Ｃｈ１，Ｄｈ１，Ｃｈ２，Ｄｈ２，Ｃｈ３，Ｄｈ３，Ｄｌ３，Ｃｌ３，Ｄｌ２，Ｃｌ２，Ｄｌ１，Ｃｌ１は、ＶｄｄとＧＮＤ間にこの順で直列に接続される。
図８は、レベルシフタ４１および４２の回路図である。
レベルシフタ４１は、Ｄｌ１とＣｌ１の接続ノード（Ｖｄｄ／３）とＧＮＤの間に接続された下段インバータ対と、インバータ対をソースとしてＤｌ２とＣｌ２の接続ノードとの間に縦積みされた３つのトランジスタ対と、を有する。レベルシフタ４１は、下段インバータ対の入力（ＰＷＭ制御回路３１の出力）をＩｎ１の入力に出力し、上段の２つのトランジスタ対の差動信号をレベルシフタ４２に出力する。レベルシフタ４２〜４６は、同じ回路構成を有し、接続される電源が順にシフトすることと、入力が前段から入力されることが異なる。いずれにしろ、各レベルシフタは、ＰＷＭ駆動信号およびそれに対応する前段の出力および供給される電源電圧に応じて、後述するようなシフト信号を出力する。なお、図７では、ＰＷＭ制御回路３１の出力は、Ｉｎ０で反転されてレベルシフタ４１に供給されるのに対して、図８では、ＰＷＭ制御回路３１の出力が直接レベルシフタ４１に供給されている。そのため、図７と図８では、ＰＷＭ制御回路３１の出力の論理を反転しているが、これは適宜設定すればよい。
図９は、第１の態様のＤＣＤＣコンバータにおける充放電信号回路３０の動作を説明する図であり、（Ａ）が出力ノードＬＸにＶｄｄ＝１５Ｖを出力している場合を、（Ｂ）が出力ノードＬＸにＧＮＤ＝０Ｖを出力している場合を示す。以下の説明も同様に行う。図９において、オフ状態となるトランジスタは、横に×印を付している。
図９の（Ａ）に示すように、ＬＸにＶｄｄを出力する場合、各レベルシフタは”高（Ｈ）”レベルを出力し、これに応じてＩｎ１〜Ｉｎ３およびＩｐ１〜Ｉｐ３のＮＭＯＳトランジスタがオンし、ＰＭＯＳトランジスタはオフする。そのため、Ｉｎ１〜Ｉｎ３およびＩｐ１〜Ｉｐ３は、各ローサイド側駆動回路およびハイサイド側駆動回路の容量とダイオードの接続ノードの電圧を出力する。これに応じて、Ｍｐ１〜Ｍｐ３はオンし、Ｍｎ１〜Ｍｎ３はオフする。
Ｍｐ１〜Ｍｐ３がオンするため、ＬＸにはＶｄｄ＝１５Ｖが供給され、Ｍｐ１とＭｐ２の接続ノードおよびＭｐ２とＭｐ３の接続ノードは１５Ｖとなる。このため、Ｄｈ１，Ｄｈ２，Ｄｈ３はオフする。Ｉｐ１の両端には、Ｖｄｄ＝１５ＶとＣｈ１に蓄積された電圧分降下した電圧１０．６Ｖが印加される。同様に、Ｉｐ２の両端には、Ｍｐ１とＭｐ２の接続ノードの電圧１５ＶとＣｈ２に蓄積された電圧分降下した電圧１０．６Ｖが印加され、Ｉｐ３の両端にも１５Ｖと１０．６Ｖが印加される。したがって、Ｍｐ１〜Ｍｐ３がオンする条件が実現されている。
一方、Ｍｎ１〜Ｍｎ３がオフするため、直列に接続されたＤｌ３，Ｃｌ３，Ｄｌ２，Ｃｌ２，Ｄｌ１およびＣｌ１の列の両端にはＶｄｄ＝１５ＶとＧＮＤが印加される。これにより、列の間の接続ノードには、ダイオードの電圧降下分を除いた電圧を直列容量（同じ容量値）で電圧分割した電圧が生じる。具体的は、Ｃｌ１とＤｌ１の接続ノードは４．４Ｖ、Ｄｌ１とＣｌ２の接続ノードは５Ｖ、Ｃｌ２とＤｌ２の接続ノードは９．４Ｖ、Ｄｌ２とＣｌ３の接続ノードは１０Ｖ、Ｃｌ３とＤｌ３の接続ノードは１４．４Ｖである。これに応じて、Ｍｎ１とＭｎ２の接続ノードは５Ｖ、Ｍｎ２とＭｎ３の接続ノードは１０Ｖ、Ｉｎ１〜Ｉｎ３の出力は、それぞれ０Ｖ、５Ｖ、１０Ｖになる。したがって、Ｍｎ１〜Ｍｎ３がオフする条件が実現されている。
直列に接続されたＤｌ３，Ｃｌ３，Ｄｌ２，Ｃｌ２，Ｄｌ１およびＣｌ１の列の両端にはＶｄｄ＝１５ＶとＧＮＤ＝０Ｖが印加されるため、Ｃｌ３，Ｃｌ２およびＣｌ１は、その両端の電圧で充電される。すなわち、Ｃｌ３，Ｃｌ２およびＣｌ１の両端には、それぞれ４．４Ｖが印加されるので、４．４Ｖに充電される。
図９の（Ｂ）に示すように、ＬＸに０Ｖを出力する場合、各レベルシフタは”低（Ｌ）”レベルを出力し、これに応じてＩｎ１〜Ｉｎ３およびＩｐ１〜Ｉｐ３のＰＭＯＳトランジスタがオンし、ＮＭＯＳトランジスタはオフする。そのため、Ｉｎ１〜Ｉｎ３およびＩｐ１〜Ｉｐ３は、各ローサイド側駆動回路およびハイサイド側駆動回路の高電位側の電圧を出力する。これに応じて、Ｍｐ１〜Ｍｐ３はオフし、Ｍｎ１〜Ｍｎ３はオンする。
Ｍｎ１〜Ｍｎ３がオンするため、ＬＸにはＧＮＤ＝０Ｖが供給され、Ｍｎ１とＭｎ２の接続ノードおよびＭｎ２とＭｎ３の接続ノードは０Ｖとなる。このため、Ｄｌ１，Ｄｌ２，Ｄｌ３はオフする。Ｉｎ１の両端には、ＧＮＤ＝０ＶとＣｌ１に蓄積された電圧分高い電圧４．４Ｖが印加される。同様に、Ｉｎ２の両端には、Ｍｎ１とＭｎ２の接続ノードの電圧０ＶとＣｌ２に蓄積された電圧分高い電圧４．４Ｖが印加され、Ｉｎ３の両端にも０Ｖと４．４Ｖが印加される。したがって、Ｍｎ１〜Ｍｎ３がオンする条件が実現されている。
一方、Ｍｐ１〜Ｍｐ３がオフするため、直列に接続されたＣｈ１，Ｄｈ１，Ｃｈ２，Ｄｈ２，Ｃｈ３およびＤｈ３の列の両端にはＶｄｄ＝１５ＶとＧＮＤが印加される。これにより、列の間の接続ノードには、ダイオードの電圧降下分を除いた電圧を直列容量（同じ容量値）で電圧分割した電圧が生じる。具体的は、Ｃｈ１とＤｈ１の接続ノードは１０．６Ｖ、Ｄｈ１とＣｈ２の接続ノードは１０Ｖ、Ｃｈ２とＤｈ２の接続ノードは５．６Ｖ、Ｄｈ２とＣｈ３の接続ノードは５Ｖ、Ｃｈ３とＤｈ３の接続ノードは０．６Ｖである。これに応じて、Ｍｐ１とＭｐ２の接続ノードは１０Ｖ、Ｍｐ２とＭｐ３の接続ノードは５Ｖ、Ｉｐ１〜Ｉｐ３の出力は、それぞれ１５Ｖ、１０Ｖ、５Ｖになる。したがって、Ｍｐ１〜Ｍｐ３がオフする条件が実現されている。
直列に接続されたＣｈ１，Ｄｈ１，Ｃｈ２，Ｄｈ２，Ｃｈ３およびＤｈ３の列の両端にはＶｄｄ＝１５ＶとＧＮＤ＝０Ｖが印加されるため、Ｃｈ１，Ｃｈ２およびＣｈ３は、その両端の電圧で充電される。すなわち、Ｃｈ１，Ｃｈ２およびＣｈ３の両端には、それぞれ４．４Ｖが印加されるので、４．４Ｖに充電される。
以上説明したように、Ｍｐ１〜Ｍｐ３のハイサイド側スイッチングトランジスタとＭｎ１〜Ｍｎ３のローサイド側スイッチングトランジスタが交互にオン・オフする。オフした側では、容量とダイオードの列の両端にＶｄｄとＧＮＤが印加され、容量の充電が行われる。オンした側では、ダイオードがオフし、ハイサイド側およびローサイド側駆動回路は、スイッチングトランジスタのソース電圧と、それから容量に充電された電圧分変化させた電圧が印加される。このため、スイッチングトランジスタのゲートに印加される電圧が、容量に充電した分電圧以上にならず、過電圧の印加を確実に防止する。
第１の態様では、容量Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３を設けているが、追加するこれらの容量は、各スイッチングトランジスタのゲート容量の２〜３倍程度であればよい。そのため、全体としての面積は、これまでの回路の２．５〜４．５倍程度であり、図４に示したバイアス容量を設ける場合に比べて大幅に少ない。
図１０は、第１の態様のＤＣＤＣコンバータの変形例を示す図である。
第１の態様では、容量Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３を充電するが、スイッチングのタイミング等が原因で、想定より大きな電圧に充電される場合が起こり得る。そこで、図１０の変形例では、容量Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３に並列に、ダイオード列Ｄｈａ１〜Ｄｈａ３およびＤｌａ１〜Ｄｌａ３を設けている。ダイオード列の個数は、容量Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３に充電する電圧を、ダイオードの電圧降下分で除した値より大きな最小の整数である。
図１０の回路構成であれば、容量Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３の両端に想定より大きな電圧が印加される場合には、ダイオード列を介して電流が流れるので、容量Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３に想定より大きな電圧が充電されることはない。これによりスイッチングトランジスタＭｐ１〜Ｍｐ３およびＭｎ１〜Ｍｎ３のゲートに想定外の電圧が印加されて、破壊されるのを防止できる。
図１１は、第１の態様のＤＣＤＣコンバータの問題点と別の変形例を示す図である。
スイッチング用のハイサイド側トランジスタＭｐ１〜Ｍｐ３およびローサイド側トランジスタＭｎ１〜Ｍｎ３のオン・オフタイミングは、現実的には理想的な場合から少しずれる。その結果、先にオフしたスイッチング用トランジスタのドレインとソース間に過電圧が印加される恐れがある。図１１の（Ａ）は、Ｍｐ１およびＭｐ２がオンの状態で、Ｍｐ３が先にオフした場合を示している。この場合、図示のように、Ｍｐ３の両端に約１５Ｖの大きな電圧がかかり、Ｍｐ３が破壊されるおそれがある。
そこで、図１１の（Ｂ）に示すように、スイッチング用のハイサイド側トランジスタＭｐ１〜Ｍｐ３およびローサイド側トランジスタＭｎ１〜Ｍｎ３に並列に、ダイオード列Ｄｈｂ１〜Ｄｈｂ３およびＤｌｂ１〜Ｄｌｂ３を設ける。ダイオード列の個数は、Ｍｐ１〜Ｍｐ３およびＭｎ１〜Ｍｎ３の両端に印加することが想定される電圧（ここでは５Ｖ）を、ダイオードの電圧降下分で除した値より大きな最小の整数である。
これにより、上記のように、Ｍｐ１およびＭｐ２がオンの状態で、Ｍｐ３が先にオフする場合でも、ダイオード列Ｄｈｂ３を介して電流が流れるので、Ｍｐ３に大きな電圧が印加されることはない。これによりスイッチングトランジスタＭｐ１〜Ｍｐ３およびＭｎ１〜Ｍｎ３のドレインとソース間に想定外の電圧が印加されて、破壊されるのを防止できる。
なお、図１０のＤｈａ１とＤｈ１を合わせると、Ｄｈｂ１と同じ作用を行う。これはほかのダイオード列についても同様である。したがって、図１０の変形例でも、図１１の（Ｂ）の変形例と同様の作用が行われる。
図１２は、先行技術の第２の態様のＤＣＤＣコンバータの回路図である。
第２の態様のＤＣＤＣコンバータは、スイッチング用のハイサイド側トランジスタＭｐ１〜Ｍｐ３をＮＭＯＳトランジスタＭｎ６〜Ｍｎ４としたことが第１の態様と異なる。この変更に伴い、Ｉｐ１〜Ｉｐ３をＭｎ６〜Ｍｎ４に対応してＩｎ６〜Ｉｎ４とするが、回路自体は同じものである。また、レベルシフタ４４〜４６をレベルシフタ４７〜４９に変更する。Ｍｎ４〜Ｍｎ６のゲートには、Ｍｎ１〜Ｍｎ３のゲートに印加する信号と逆相の信号（反転信号）を印加する必要がある。レベルシフタ４７〜４９は、図８に示したレベルシフタと同じ回路構成を有するが、Ｉｎ４〜Ｉｎ６のゲートに出力する信号を逆相の信号としたことが、レベルシフタ４４〜４６と異なる。さらに、ハイサイド側における容量とダイオード列の接続順を変更している。
第２の態様のＤＣＤＣコンバータの動作は、第１の態様の場合と同じであり、説明は省略する。
ＮＭＯＳトランジスタはＰＭＯＳトランジスタに比べて小面積で実現されるので、第１の態様に比べて面積が１／２程度に縮小する。
図１３は、第３の態様のＤＣＤＣコンバータの回路図である。
第３の態様のＤＣＤＣコンバータは、ダイオードＤｈ１，Ｄｈ２，Ｄｈ３およびＤｌ１，Ｄｌ２，Ｄｌ３の代わりにＮＭＯＳトランジスタＳｎ１，Ｓｎ２，Ｓｎ３およびＰＭＯＳトランジスタＳｐ１，Ｓｐ２，Ｓｐ３を接続したことが、第１の態様と異なる。
Ｓｎ１，Ｓｎ２，Ｓｎ３およびＳｐ１，Ｓｐ２，Ｓｐ３のゲートには、Ｉｐ１，Ｉｐ２，Ｉｐ３およびＩｎ１，Ｉｎ２，Ｉｎ３の出力が印加され、スイッチとして動作する。具体的には、Ｓｎ１〜Ｓｎ３は、Ｍｐ１〜Ｍｐ３がオンの時にはオフとなり、Ｍｐ１〜Ｍｐ３がオフの時にはオンとなる。Ｓｐ１〜Ｓｐ３は、Ｍｎ１〜Ｍｎ３がオンの時にはオフとなり、Ｍｎ１〜Ｍｎ３がオフの時にはオンとなる。これにより、Ｓｎ１〜Ｓｎ３およびＳｐ１〜Ｓｐ３は、Ｄｈ１〜Ｄｈ３およびＤｌ１〜Ｄｌ３と同様のスイッチング動作を行い、Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３の充電動作を交互に行う。
図１４は、第４の態様のＤＣＤＣコンバータの充放電信号回路の回路図である。なお、ＰＷＭ制御回路、ＰＷＭ信号のインバータおよびレベルシフタは、図示を省略している。
第４の態様の充放電信号回路は、以下の事項が第１の態様と異なる。
まず、ＶｄｄとＧＮＤの間に直列に接続された複数のダイオード列Ｄｃ１，Ｄｃ２，Ｄｃ３と、Ｄｃ１に並列に接続された容量Ｃ３と、を有する。Ｄｃ１とＤｃ２の接続ノードは、Ｃｌ１とＤｌ１の接続ノードに接続され、Ｄｃ２とＤｃ３の接続ノードは、Ｃｈ１とＤｈ１の接続ノードに接続される。Ｄｃ１とＤｃ２の接続ノードの電圧は、トランジスタの耐圧を超えない範囲の任意の値、例えば、約Ｖｄｄ／３＝４．４Ｖに設定される。Ｄｃ２とＤｃ３の接続ノード電圧は、Ｖｄｄとの電圧差がトランジスタの耐圧を超えない範囲の任意の値、例えば、Ｖｄｄ／３になるように、約２Ｖｄｄ／３＝１０．６Ｖに設定される。これらの電圧設定は、Ｄｃ１，Ｄｃ２およびＤｃ３のそれぞれのダイオード数により行う。
さらに、Ｃｈ１とＤｈ１の接続ノードとＣｈ２とＤｈ２の接続ノードの間にＰＭＯＳトランジスタＳｈ２を接続し、Ｃｈ２とＤｈ２の接続ノードとＣｈ３とＤｈ３の接続ノードの間にＰＭＯＳトランジスタＳｈ３を接続する。さらに、Ｃｌ１とＤｌ１の接続ノードとＣｌ２とＤｌ２の接続ノードの間にＮＭＯＳトランジスタＳｌ２を接続し、Ｃｌ２とＤｌ２の接続ノードとＣｌ３とＤｌ３の接続ノードの間にＮＭＯＳトランジスタＳｌ３を接続する。Ｓｈ２のゲートにはＩｐ２の出力が、Ｓｈ３のゲートにはＩｐ３の出力が、Ｓｌ２のゲートにはＩｎ２の出力が、Ｓｌ３のゲートにはＩｎ３の出力が、それぞれ印加される。
第４の態様の充放電信号回路は、第１の態様と同様に、ＬＸにＶｄｄを出力する場合にはＣｌ１〜Ｃｌ３の充電が行われ、ＬＸに０Ｖを出力する場合にはＣｈ１〜Ｃｈ３の充電が行われる。しかし、これだけでは十分に充電されない場合が生じるので、第４の態様では、さらに、ＬＸにＶｄｄを出力する場合にもＣｈ１〜Ｃｈ３の充電が行われ、ＬＸに０Ｖを出力する場合にもＣｌ１〜Ｃｌ３の充電が行われる。
第４の態様の充放電信号回路では、Ｃｈ１およびＩｐ１の両端には１５Ｖと１０．６Ｖが、Ｃｌ１およびＩｎ１の両端には４．４Ｖと０Ｖが常に印加される。言い換えれば、Ｃｈ１とＤｈ１の接続ノードの電圧は、常にＤｃ２とＤｃ３の接続ノードの電圧１０．６Ｖである。また、Ｃｌ１とＤｌ１の接続ノードの電圧は、常にＤｃ１とＤｃ２の接続ノードの電圧４．４Ｖである。
図９の（Ａ）に示すように、Ｍｐ１〜Ｍｐ３がオンの時、Ｄｈ１とＣｈ２の接続ノードの電圧は１５Ｖであり、Ｃｈ２とＤｈ２の接続ノードの電圧は、Ｃｈ２の充電電圧４．４Ｖだけ降下した１０．６Ｖである。したがって、Ｃｈ１とＤｈ１の接続ノードの電圧とＣｈ２とＤｈ２の接続ノードの電圧は、共に１０．６Ｖである。
Ｓｈ２をオンして、Ｃｈ１とＤｈ１の接続ノードとＣｈ２とＤｈ２の接続ノードを接続すると、Ｃｈ２の一方の端子にはＭｐ１を介して１５Ｖが、Ｃｈ２の他方の端子にはＳｈ２を介して、Ｄｃ２とＤｃ３の接続ノードの電圧１０．６Ｖが印加される。これにより、Ｃｈ２は、４．４Ｖの電圧差に充電される。
Ｃｈ３も同様であり、Ｍｐ１およびＭｐ２を介して１５Ｖが、Ｓｈ２およびＳｈ３を介して１０．６Ｖが印加され、４．４Ｖの電圧差に充電される。
なお、Ｍｐ１〜Ｍｐ３がオンの時、Ｍｎ１〜Ｍｎ３はオフであり、Ｓｌ２およびＳｌ３はオフであり、Ｃｌ２およびＣｌ３の充電は第１の態様と同様に行われる。
一方、図９の（Ｂ）に示すように、Ｍｎ１〜Ｍｎ３がオンの時、Ｄｌ１とＣｌ２の接続ノードの電圧は０Ｖであり、Ｃｌ２とＤｌ２の接続ノードの電圧は、Ｃｌ２の充電電圧４．４Ｖだけ上昇した４．４Ｖである。したがって、Ｃｌ１とＤｌ１の接続ノードの電圧とＣｌ２とＤｌ２の接続ノードの電圧は、共に４．４Ｖである。
Ｓｌ２をオンして、Ｃｌ１とＤｌ１の接続ノードとＣｌ２とＤｌ２の接続ノードを接続すると、Ｃｌ２の一方の端子にはＭｎ１を介して０Ｖが、Ｃｌ２の他方の端子にはＳｌ２を介して、Ｄｃ１とＤｃ２の接続ノードの電圧４．４Ｖが印加される。これにより、Ｃｌ２は、４．４Ｖの電圧差に充電される。
Ｃｌ３も同様であり、Ｍｎ１およびＭｎ２を介して０Ｖが、Ｓｌ２およびＳｌ３を介して４．４Ｖが印加され、４．４Ｖの電圧差に充電される。
なお、Ｍｎ１〜Ｍｎ３がオンの時、Ｍｐ１〜Ｍｐ３はオフであり、Ｓｈ２およびＳｈ３はオフであり、Ｃｈ２およびＣｈ３の充電は第１の態様と同様に行われる。
以上説明したように、第４の態様では、ＬＸにＶｄｄおよびＧＮＤを出力する両方のステージで、Ｃｈ１〜Ｃｈ３およびＣｌ１〜Ｃｌ３の充電が行われる。
図１５は、第５の態様のＤＣＤＣコンバータの充放電信号回路の回路図である。図１５でも、ＰＷＭ制御回路、ＰＷＭ信号のインバータおよびレベルシフタは、図示を省略している。
第５の態様の充放電信号回路は、以下の事項が第２の態様と異なる。
まず、ＶｄｄとＧＮＤの間に直列に接続された２つのダイオード列Ｄｃ１およびＤｃ４と、Ｄｃ１に並列に接続された容量Ｃ３と、を有する。Ｄｃ１とＤｃ２の接続ノードは、Ｃｌ１とＤｌ１の接続ノードに接続される。第４の態様と同様に、Ｄｃ１とＤｃ２の接続ノードの電圧は、トランジスタの耐圧を超えない範囲の任意の値、例えば、約Ｖｄｄ／３＝４．４Ｖに設定される。この電圧設定は、Ｄｃ１およびＤｃ４のそれぞれのダイオード数により行う。
さらに、Ｃｌ１とＤｌ１の接続ノードとＣｌ２とＤｌ２の接続ノードの間にＮＭＯＳトランジスタＳｌ２を接続し、Ｃｌ２とＤｌ２の接続ノードとＣｌ３とＤｌ３の接続ノードの間にＮＭＯＳトランジスタＳｌ３を接続する。さらに、Ｃｌ３とＤｌ３の接続ノードとＣｌ４とＤｌ４の接続ノードの間にＰＭＯＳトランジスタＳｍ４を接続する。さらに、Ｃｌ４とＤｌ４の接続ノードとＣｌ５とＤｌ５の接続ノードの間にＮＭＯＳトランジスタＳｍ５を接続し、Ｃｌ５とＤｌ５の接続ノードとＣｌ６とＤｌ６の接続ノードの間にＮＭＯＳトランジスタＳｍ６を接続する。Ｓｌ２のゲートにはＩｎ２の出力が、Ｓｌ３のゲートにはＩｎ３の出力が、Ｓｍ４のゲートにはＩｎ４の出力が、Ｓｍ５のゲートにはＩｎ５の出力が、Ｓｍ６のゲートにはＩｎ６の出力が、それぞれ印加される。
第５の態様の充放電信号回路は、第２の態様と同様に、ＬＸにＶｄｄを出力する場合には、Ｍｎ４〜Ｍｎ６がオンし、Ｍｎ１〜Ｍｎ３がオフするように、Ｉｎ４〜Ｉｎ６とＩｎ１〜Ｉｎ３は逆の論理の出力を行う。前述のように、これはレベルシフタの出力を選択して行う。また、ＬＸに０Ｖを出力する場合には、Ｍｎ１〜Ｍｎ３がオンし、Ｍｎ４〜Ｍｎ６がオフするように、Ｉｎ１〜Ｉｎ６が出力を行う。
第５の態様の充放電信号回路は、ＬＸにＶｄｄを出力する場合にはＣｌ１〜Ｃｌ３の充電が行われ、ＬＸに０Ｖを出力する場合にはＣｌ４〜Ｃｌ３の充電が行われる。しかし、これだけでは十分に充電されない場合が生じるので、第５の態様では、さらに、ＬＸに０Ｖを出力する場合にもＣｌ１〜Ｃｌ４の充電が行われ、ＬＸにＶｄｄを出力する場合にもＣｌ５およびＣｌ６の充電が行われる。
第５の態様の充放電信号回路では、Ｃｌ１およびＩｎ１の両端には４．４Ｖと０Ｖが常に印加される。言い換えれば、Ｃｌ１とＤｌ１の接続ノードの電圧は、常にＤｃ１とＤｃ２の接続ノードの電圧４．４Ｖである。
Ｍｎ１〜Ｍｎ３がオンの時、Ｄｌ１とＣｌ２の接続ノードの電圧は０Ｖであり、Ｃｌ２とＤｌ２の接続ノードの電圧は、Ｃｌ２の充電電圧４．４Ｖだけ上昇した４．４Ｖである。したがって、Ｃｌ１とＤｌ１の接続ノードの電圧とＣｌ２とＤｌ２の接続ノードの電圧は、共に４．４Ｖである。
Ｓｌ２をオンして、Ｃｌ１とＤｌ１の接続ノードとＣｌ２とＤｌ２の接続ノードを接続すると、Ｃｌ２の一方の端子にはＭｎ１を介して０Ｖが、Ｃｌ２の他方の端子にはＳｌ２を介して、Ｄｃ１とＤｃ２の接続ノードの電圧４．４Ｖが印加される。これにより、Ｃｌ２は、４．４Ｖの電圧差に充電される。
Ｃｌ３も同様であり、Ｍｎ１およびＭｎ２を介して０Ｖが、Ｓｌ２およびＳｌ３を介して４．４Ｖが印加され、４．４Ｖの電圧差に充電される。このようにして、Ｃｌ２およびＣｌ３の充電がより確実に行われる。
第５の態様では、Ｍｎ４がオフの時、Ｓｍ４はＰＭＯＳトランジスタであるためオンし、Ｃｌ４とＤｌ４の接続ノードは、Ｓｍ４を介してＣｌ３とＤｌ３の接続ノードに接続され、Ｓｌ２およびＳｌ３を介して４．４Ｖが印加される。言い換えれば、Ｃｌ４の一方の端子は、出力ノードＬＸに接続されているので、Ｍｎ１〜Ｍｎ３を介して０Ｖが、Ｃｌ４の他方の端子にはＳｌ２、Ｓｌ３およびＳｍ４を介して４．４Ｖが印加される。これにより、Ｃｌ４は、４．４Ｖの電圧差に充電される。もちろん、Ｄｌ６，Ｃｌ６，Ｄｌ５，Ｃｌ５，Ｄｌ４およびＣｌ４の両端にＶｄｄ＝１５ＶとＧＮＤ＝０Ｖが印加されることによる充電も行われるが、Ｃｌ４をより確実に４．４Ｖに充電する。
なお、Ｍｎ１〜Ｍｎ３がオンの時、Ｍｎ４〜Ｍｎ６はオフであり、Ｓｍ５およびＳｍ６はオフであり、Ｃｌ５およびＣｌ６の充電は、上記のように第１の態様と同様に行われる。
次に、Ｍｎ１〜Ｍｎ３がオフし、Ｍｎ４〜Ｍｎ６がオンすると、Ｃｌ２およびＣｌ３の充電は、第４の態様と同様に行われる。第５の態様では、さらに、Ｃｌ４に充電された電圧が、Ｓｍ５およびＳｍ６を介して、Ｃｌ５およびＣｌ６に印加される。
Ｍｎ４〜Ｍｎ６がオンの時、Ｓｍ５およびＳｍ６もオンする。しかし、Ｓｍ４はオフである。出力ノードＬＸ、Ｄｌ４とＣｌ５の接続ノードおよびＣｌ５とＣｌ６の接続ノードの電圧は１５Ｖである。Ｃｌ４、Ｃｌ１５およびＣｌ６には、４．４Ｖが充電されているので、Ｃｌ４とＤｌ４、Ｃｌ５とＤｌ５およびＣｌ６とＤｌ６の接続ノードの電圧は、１９．４Ｖである。Ｓｍ５およびＳｍ６がオンしているので、Ｃｌ４，Ｃｌ５およびＣｌ６の１９．４Ｖの端子は共通に接続され、他方の端子には１５Ｖが共通に印加される。上記のように、Ｃｌ４は十分に充電されているので、Ｃｌ５およびＣｌ６の充電量が不足している時に、Ｃｌ４からＣｌ５およびＣｌ６の充電が行われる。これにより、Ｍｎ４〜Ｍｎ６が確実にオンする。
以上説明したように、第５の態様では、ローサイド側ではＬＸにＶｄｄおよびＧＮＤを出力する両方のステージで、Ｃｌ１〜Ｃｌ３の充電が行われる。ハイサイド側のＣｌ４の充電も両方のステージで行われる。ハイサイド側のＣｌ５およびＣｌ６は、ＬＸにＧＮＤ＝０Ｖを出力する時に充電されると共に、ＬＸにＶｄｄ＝１５Ｖを出力する時に、Ｃｌ４からの充電が行われる。
図１６は、第６の態様のＤＣＤＣコンバータの充放電信号回路の回路図である。図１６では、ＰＷＭ信号のインバータおよびレベルシフタのインバータは、図示を省略している。
第６の態様の充放電信号回路は、Ｖｄｄと基準電圧Ｖｒｅｆを比較するコンパレータ５０と、レベルアップシフタ５１およびレベルダウンシフタ５２と、を設けたことが、第４の態様の充放電信号回路と異なる。
コンパレータ５０は、ＶｄｄをＶｒｅｆと比較し、Ｖｒｅｆ以上であれば、高電圧状態信号を出力する。高電圧状態信号に応じて、レベルシフタ４１および４６は、第４の態様と同様の動作を行い、レベルアップシフタ５１は、Ｍｎ２のゲート信号をＳｌ２のゲートに印加し、レベルダウンシフタ５２は、Ｍｐ２のゲート信号をＳｈ２のゲートに印加する。これにより、図１４の第４の態様の充放電信号回路と同じ動作を行う。
ＶｄｄがＶｒｅｆよりも低くなると、コンパレータ５０は、低電圧状態信号を出力する。低電圧状態信号に応じて、レベルシフタ４１および４６は、レベルシフタ４２およびレベルシフタ４５への信号の出力は第４の態様と同様に行うが、Ｍｎ１およびＭｐ１を常時オンにする信号を出力する。言い換えれば、レベルシフタ４１は常時”Ｈ”レベルを出力し、レベルシフタ４６は常時”Ｌ”レベルを出力する。
さらに、低電圧状態信号に応じて、レベルアップシフタ５１は、レベルシフタ４１の出力(常時Ｈ）を選択してＳｌ２のゲートに印加し、レベルダウンシフタ５２は、レベルシフタ４６の出力（常時Ｌ）を選択してＳｈ２のゲートに印加する。
したがって、低電圧状態信号の出力時には、Ｍｎ１、Ｍｐ１、Ｓｌ２およびＳｈ２は、常時オン状態になり、ハイサイド側およびローサイド側で、スイッチングトランジスタを、事実上２段積みした状態となる。Ｖｄｄが低下しているので、２段積みした状態でもトランジスタの耐圧の問題は発生せず、Ｍｎ１およびＭｐ１のスイッチング動作を行わないので、消費電力が低減される。
以上、特願２０１３−０８２２０５号に開示された先行技術について説明した。特願２０１３−０８２２０５号にも記載したように、先行技術として説明した各態様について、各種の変形例が可能である。
上記の先行技術の第１から第６の態様のよび変形例では、複数段に対応する複数のレベルシフタ４１から４６は、前段のレベルシフタの出力を受けて、順にレベルをシフトしている。具体的には、図８に示すように、レベルシフタ４１は、ＰＷＭ制御回路３１からのＰＷＭ信号を受けて、インバータＩｎ１に供給する信号を生成すると共に、レベルシフトしたＰＷＭ信号を生成してレベルシフタ４２に供給している。レベルシフタ４２は、レベルシフタ４１からのレベルシフトしたＰＷＭ信号を受けて、インバータＩｎ２に供給する信号を生成すると共に、さらにレベルシフトしたＰＷＭ信号を生成してレベルシフタ４３に供給する（図８では図示を省略している）。以下、同様に、レベルシフタ４３は、さらにレベルシフトしたＰＷＭ信号をハイサイド側のレベルシフタ４４に供給する。レベルシフタ４４は、さらにレベルシフトしたＰＷＭ信号をレベルシフタ４５に供給し、さらにレベルシフトしたＰＷＭ信号をレベルシフタ４６に供給する。
以上の通り、ハイサイド側およびローサイド側の複数のレベルシフタは、前段のレベルシフタの出力するレベルを受けて、レベルシフトしたＰＷＭ信号を後段に出力する。そのため、最終段のレベルシフタの出力するレベルシフトしたＰＷＭ信号は、ＰＷＭ制御回路３１の出力するＰＷＭ信号に対して遅延がある。この遅延は、段数が多いほど、言い換えれば、ＰＷＭ制御回路３１の出力するＰＷＭ信号が最終段のレベルシフタから出力するまでに通過するトランジスタの個数が多いほど大きくなる。
前述のように、変換に伴う電力ロスを低減する上では、トランジスタの段数を増やすことが望ましい。段数を増やすことにより、１段当たりの電圧が小さくなり、微細（低耐圧）のトランジスタを使用できる。例えば、１．２Ｖ耐圧のトランジスタを用いて５Ｖ電源を使用するＤＣＤＣ電源を実現するには、トランジスタを８段直列に接続する。
図１７は、図７に示した先行技術の第１の態様の構成に、図１１の（Ｂ）に示したスイッチングトランジスタを保護する構成を適用し、ローサイド側駆動部を、６段直列にローサイド側トランジスタＭｎ１−Ｍｎ６を接続した例を示す図である。インバータＩｎ１−Ｉｎ６、レベルシフタ６１−６６、および容量Ｃｌ１−Ｃｌ６とダイオードＤｌ１−Ｄｌ６の列も６段設けている。また、図１７では、スイッチングトランジスタＭｎ１−Ｍｎ６を保護するために、Ｍｎ１−Ｍｎ６に並列にダイオード列の組Ｄｌｂ１−Ｄｌｂ６を接続している。図示は省略するが、ハイサイド側駆動部７０も６段構成である。
図１７では、最終段のハイサイド側インバータに印加されるレベルシフトしたＰＷＭ信号は、ＰＷＭ制御回路３１の出力するＰＷＭ信号を、図８に示す１２段のレベルシフタにより順にレベルシフトした信号である。そのため、最終段のハイサイド側インバータに印加されるレベルシフトしたＰＷＭ信号は、Ｉｎ１に出力されるＰＷＭ信号に対して大きく遅延する。
先行技術の充放電信号回路では、スイッチとして動作するハイサイド側とローサイド側のトランジスタが同時にオン（導通）しないことが求められるため、各段のＰＷＡＭ信号に上記のような遅延があると、スイッチング周波数が制限され、高周波化できなくなる。以下に説明する実施形態では、高周波数化したＤＣＤＣコンバータが記載される。
図１８は、実施形態のＤＣＤＣコンバータの充放電信号回路のローサイド側の構成を説明する図であり、図１７に対応する図である。
図１８に示すように、実施形態のローサイド側の充放電信号回路は、レベルシフタの個数が６個から３個になり、容量とダイオードの組が３段になったことが、図１７の回路と異なる。
実施形態のローサイド側の充放電信号回路は、ローサイド側トランジスタＭｎ１−Ｍｎ６と、Ｍｎ１−Ｍｎ６に並列に設けられたダイオード列の組Ｄｌｂ１−Ｄｌｂ６と、インバータＩｎ１−Ｉｎ６と、を有する。これは図１７と同じである。ただし、Ｉｎ２のＮＭＯＳトランジスタのソースは、Ｍｎ１とＭｎ２の接続ノードのみに接続され、他には接続されない。同様に、Ｉｎ４のＮＭＯＳトランジスタのソースは、Ｍｎ３とＭｎ４の接続ノードのみに接続され、他には接続されず、Ｉｎ６のＮＭＯＳトランジスタのソースは、Ｍｎ５とＭｎ６の接続ノードのみに接続され、他には接続されない。
実施形態のローサイド側の充放電信号回路は、ＧＮＤと出力ノードＬＸとの間に直列に接続された３つの容量とダイオードの組Ｃｌｃ１とＤｌｃ１、Ｃｌｃ２とＤｌｃ２およびＣｌｃ３とＤｌｃ３と、３個のレベルシフタ８１−８３と、を有する。Ｃｌｃ１とＤｌｃ１の接続ノードは、Ｉｎ１およびＩｎ２のＰＭＯＳトランジスタのソースに接続される。Ｃｌｃ２とＤｌｃ２の接続ノードは、Ｉｎ３およびＩｎ３のＰＭＯＳトランジスタのソースに接続される。Ｃｌｃ３とＤｌｃ３の接続ノードは、Ｉｎ５およびＩｎ６のＰＭＯＳトランジスタのソースに接続される。レベルシフタ８１はＩｎ１およびＣｌｃ１に並列に接続され、レベルシフタ８２はＩｎ３およびＣｌｃ２に並列に接続され、レベルシフタ８３はＩｎ５およびＣｌｃ３に並列に接続される。レベルシフタ８１の出力は、Ｉｎ１およびＩｎ２に入力すると共に、レベルシフタ８２に供給にされる。レベルシフタ８２の出力は、Ｉｎ３およびＩｎ４に入力すると共に、レベルシフタ８３に供給される。レベルシフタ８３の出力は、Ｉｎ５およびＩｎ６に入力すると共に、ハイサイド側駆動部７０のレベルシフタに供給される。
図１９は、実施形態のＤＣＤＣコンバータの充放電信号回路の回路図である。ここでは、図示の関係上、ハイサイド側を４段、ローサイド側を４段とした例を示すが、段数はより多くてもよい。また、図７に示した出力ノードＬＸとＧＮＤ間に接続される容量Ｃ１とインダクタＬ１は、省略しており、充放電信号回路のみが示されている。また、実施形態のＤＣＤＣコンバータは、第２実施形態と同様に、ハイサイド側トランジスタをＮＭＯＳトランジスタで形成している。
実施形態の充放電信号回路は、高電位側電源ＶｄｄとＬＸ間に直列に接続された４個のハイサイド側トランジスタＭｎ１５−Ｍｎ１８と、低電位側電源ＧＮＤとＬＸ間に直列に接続された４個のローサイド側トランジスタＭｎ１１−Ｍｎ１４と、を有する。Ｍｎ１１−Ｍｎ１８は、ＮＭＯＳトランジスタである。さらに、充放電信号回路は、Ｍｎ１５−Ｍｎ１８にそれぞれ並列に接続されたダイオード列の組Ｄｈｂ４−Ｄｈｂ１と、Ｍｎ１１−Ｍｎ１４にそれぞれ並列に接続されたダイオード列の組ダイオードＤｌｂ１−Ｄｌｂ４と、を有する。Ｄｈｂ１−Ｄｈｂ４およびＤｌｂ１−Ｄｌｂ４のそれぞれの列の個数は、Ｍｎ１８−Ｍｎ１５およびＭｎ１１−Ｍｎ１４の両端に印加することが想定される電圧を、ダイオードの電圧降下分で除した値より大きな最小の整数である。
実施形態の充放電信号回路は、第１実施形態と同様に、ＶｄｄとＧＮＤの間に直列に接続されたダイオード列Ｄａおよび容量Ｃ０と、駆動信号であるＰＷＭ信号を出力するＰＷＭ制御回路３１と、を有する。これは、第１の形態と同じである。
さらに、実施形態の充放電信号回路は、ＶｄｄとＧＮＤの間に直列に接続された、４つの容量およびダイオードの組を有する。言い換えれば、ＶｄｄとＧＮＤの間に直列に接続されたＤｈｃ１、Ｃｈｃ１、Ｄｈｃ２、Ｃｈｃ２、Ｄｌｃ２、Ｃｌｃ２１、Ｄｌｃ１およびＣｌｃ１を有する。これは、８段のＭｎ１１−Ｍｎ１８に対して４段構成であることを除けば第１の形態と同じである。Ｃｈｃ１とＤｈｃ２の接続ノードは、Ｍｎ１８とＭｎ１７の接続ノードに接続される。Ｃｈｃ２とＤｌｃ２の接続ノードは、ＬＸ（Ｍｎ１５とＭｎ１４の接続ノード）に接続される。Ｃｌｃ２とＤｌｃ１の接続ノードは、Ｍｎ１３とＭｎ１２の接続ノードに接続される。
さらに、実施形態の充放電信号回路は、Ｍｎ１８−Ｍｎ１５に対応してインバータＩｐ１−Ｉｐ４を、およびＭｎ１１−Ｍｎ１４に対応してインバータＩｎ１−Ｉｎ４を、有する。これは、第１の形態と同じであるが各インバータのソースおよびドレインの接続が異なる。
具体的には、Ｉｐ１のＮＭＯＳトランジスタのソースは、Ｍｎ１８とＭｎ１７の接続ノードに接続され、Ｉｐ１のＰＭＯＳトランジスタのソースは、Ｄｈｃ１とＣｈｃ１の接続ノードに接続される。Ｉｐ２のＮＭＯＳトランジスタのソースは、Ｍｎ１７とＭｎ１６の接続ノードに接続され、Ｉｐ２のＰＭＯＳトランジスタのソースは、Ｄｈｃ１とＣｈｃ１の接続ノードに接続される。Ｉｐ３のＮＭＯＳトランジスタのソースは、Ｍｎ１６とＭｎ１５の接続ノードに接続され、Ｉｐ３のＰＭＯＳトランジスタのソースは、Ｄｈｃ２とＣｈｃ２の接続ノードに接続される。Ｉｐ４のＮＭＯＳトランジスタのソースは、ＬＸ（Ｍｎ１５とＭｎ１４の接続ノード）に接続され、Ｉｐ４のＰＭＯＳトランジスタのソースは、Ｄｈｃ２とＣｈｃ２の接続ノードに接続される。
Ｉｎ４のＮＭＯＳトランジスタのソースは、Ｍｎ１４とＭｎ１３の接続ノードに接続され、Ｉｎ４のＰＭＯＳトランジスタのソースは、Ｄｌｃ２とＣｌｃ２の接続ノードに接続される。Ｉｎ３のＮＭＯＳトランジスタのソースは、Ｍｎ１３とＭｎ１２の接続ノードに接続され、Ｉｎ３のＰＭＯＳトランジスタのソースは、Ｄｌｃ２とＣｌｃ２の接続ノードに接続される。Ｉｎ２のＮＭＯＳトランジスタのソースは、Ｍｎ１２とＭｎ１１の接続ノードに接続され、Ｉｎ２のＰＭＯＳトランジスタのソースは、Ｄｌｃ１とＣｌｃ１の接続ノードに接続される。Ｉｎ１のＮＭＯＳトランジスタのソースは、ＧＮＤに接続され、Ｉｎ１のＰＭＯＳトランジスタのソースは、Ｄｌｃ１とＣｌｃ１の接続ノードに接続される。
実施形態の充放電信号回路は、同じ構成の３個のレベルシフタ８１−８３を有する。レベルシフタ８１−８３は、図８に示したレベルシフタ４１および４２と同じ構成を有するが、ダイオードと容量の組の列との接続が異なる。
レベルシフタ８１は、Ｄｌｃ１とＣｌｃ１の接続ノードとＧＮＤの間に接続された下段インバータ対と、下段インバータ対をソースとしてＤｌｃ２とＣｌｃ２の接続ノードとの間に縦積みされた３つのトランジスタ対と、を有する。２段目のトランジスタ対のゲートは、Ｃｌｃ２とＤｌｃ１（Ｍｎ１３とＭｎ１２）の接続ノードに接続される。最上段のＰＭＯＳトランジスタ対のソースは、Ｄｌｃ２とＣｌｃ２の接続ノードに接続される。レベルシフタ８１の下段インバータ対の入力（ＰＷＭ制御回路３１の出力）は、Ｉｎ１およびＩｎ２のゲート入力に出力される。レベルシフタ８１は、上段の２つのトランジスタ対の差動信号を、レベルシフタ８２と、Ｉｎ３およびＩｎ４のゲート入力に出力する。
レベルシフタ８２は、Ｄｌｃ２とＣｌｃ２の接続ノードと、Ｃｌｃ２とＤｌｃ１の接続ノードとの間に接続された下段インバータ対と、下段インバータ対をソースとしてＤｈｃ２とＣｈｃ２の接続ノードとの間に縦積みされた３つのトランジスタ対と、を有する。２段目のトランジスタ対のゲートは、Ｃｈｃ２とＤｌｃ２（Ｍｎ１６とＭｎ１５）の接続ノードに接続される。最上段のＰＭＯＳトランジスタ対のソースは、Ｄｈｃ２とＣｈｃ２の接続ノードに接続される。上記のように、レベルシフタ８２の下段インバータ対の入力（レベルシフタ８１の上段の２つのトランジスタ対の差動信号）は、Ｉｎ３およびＩｎ４のゲート入力に出力される。レベルシフタ８２の上段の２つのトランジスタ対の差動信号は、レベルシフタ８３と、Ｉｐ３およびＩｐ４のゲート入力に出力される。ここで、レベルシフタ８２の上段の２つのトランジスタ対の差動信号は、レベルシフタ８１と異なり、反転した後、レベルシフタ８３と、Ｉｐ３およびＩｐ４のゲート入力に出力される。これは、ローサイド側とハイサイド側で、駆動信号を反転するためである。
レベルシフタ８３は、Ｄｈｃ２とＣｈｃ２の接続ノードと、Ｃｈｃ２とＤｌｃ２の接続ノードとの間に接続された下段インバータ対と、下段インバータ対をソースとしてＤｈｃ１とＣｈｃ１の接続ノードとの間に縦積みされた３つのトランジスタ対と、を有する。２段目のトランジスタ対のゲートは、Ｃｈｃ１とＤｈｃ２（Ｍｎ１７とＭｎ１６）の接続ノードに接続される。最上段のＰＭＯＳトランジスタ対のソースは、Ｄｈｃ１とＣｈｃ１の接続ノードに接続される。上記のように、レベルシフタ８３の下段インバータ対の入力（レベルシフタ８２の上段の２つのトランジスタ対の差動信号）は、Ｉｐ３およびＩｐ４のゲート入力に出力される。レベルシフタ８３の上段の２つのトランジスタ対の差動信号は、Ｉｐ１およびＩｐ２のゲート入力に出力される。
いずれにしろ、図８で説明した第１の態様と同様に、各レベルシフタは、ＰＷＭ駆動信号およびそれに対応する前段の出力および供給される電源電圧に応じて、レベルシフトした駆動信号を出力する。実施形態の充放電信号回路では、１つのレベルシフタの出力する駆動信号で、２段のインバータを介して２段のハイサイド側トランジスタまたは２段のローサイド側トランジスタを駆動することが、第１の形態と異なる。このように、同じ駆動信号で、２段のトランジスタの駆動が可能であることを、以下に説明する。
図２０は、実施形態で、ＰＷＭ信号（入力値）が０Ｖ（ＧＮＤ）で、ＬＸが０Ｖの状態から、入力値が１＊Ｖａに切り替わる時の動作を示す図であり、（Ａ）から（Ｄ）は切り替えに伴う遷移を順に示す。なお、図２０では、図示および説明を簡単にするために、ローサイド側駆動部のみを示し、ローサイド側トランジスタは２段のローサイド側トランジスタＭｎ１１およびＭｎ１２を含むものとして示している。図２０において、オフ状態となるトランジスタは、横に×印を付している。
図２０の（Ａ）は、ＬＸに０Ｖが出力されている状態を示す。図２０の（Ａ）に示すように、この状態では、Ｃｌｃ１が前のサイクルで充電されており、Ｄｌｃ１とＣｌｃ１の接続ノードの電圧は１＊Ｖａであり、ＩＮ１およびＩｎ２の両端には、１＊Ｖａおよび０Ｖが印加される。レベルシフタ３１は０Ｖを出力しており、Ｉｎ１およびＩｎ２は、ＮＭＯＳトランジスタがオフ状態に、ＰＭＯＳトランジスタがオン状態になり、Ｉｎ１およびＩｎ２は１＊Ｖａを出力する。これに応じてＭｎ１１およびＭｎ１２はオンしており、Ｍｎ１１とＭｎ１２の接続ノードは０Ｖになっている。図示していないが、ハイサイド側駆動部７０のハイサイド側トランジスタはオフしている。
図２０の（Ｂ）は、図２０の（Ａ）から入力値が０Ｖから１＊Ｖａに切り替わった直後の状態を示す。入力値が１＊Ｖａに変化するのに応じて、Ｉｎ１およびＩｎ２は、ＮＭＯＳトランジスタがオフ状態からオン状態に、ＰＭＯＳトランジスタがオン状態からオフ状態に切り替わる。これに応じて、Ｉｎ１の出力は、ＧＮＤに接続されるので０Ｖに変化し、Ｍｎ１１はオフ状態になる。しかし、Ｉｎ２のＮＭＯＳトランジスタがオン状態になっても、Ｍｎ１２とＭｎ１１の接続ノードは０Ｖのままである。そのため、Ｍｎ１２の両端（ソースとドレイン）には０Ｖが印加され、ゲートには１＊Ｖａが印加されるので、Ｍｎ１２はオン状態を維持する。
図２０の（Ｃ）は、図２０の（Ｂ）からさらに進んだ状態を示す。図２０の（Ｂ）の状態では、Ｉｎ２のＮＭＯＳトランジスタはオン状態であり、Ｍｎ１１はオフ状態のために、Ｍｎ１２とＭｎ１１の接続ノードとＭｎ１２のゲートの電位差が減少し、Ｍｎ１２はオフ状態になる。さらに、Ｍｎ１２とＭｎ１１の接続ノードの電位（中間電位）が上昇し、１＊Ｖａに変化し、Ｉｎ２のＮＭＯＳトランジスタはオフ状態に変化する。
この状態では、Ｉｎ１のＮＭＯＳトランジスタはオン状態であり、ＰＭＯＳトランジスタはオフ状態である。Ｉｎ２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタはオフ状態である。Ｍｎ１およびＭｎ２はオフ状態である。Ｍｎ１２とＭｎ１１の接続ノードの電位（中間電位）およびＭｎ１２のゲート電位は、１＊Ｖａである。Ｍｎ１１のゲート電位は、０Ｖである。
図２０の（Ｄ）は、図２０の（Ｃ）からさらに進んだ状態を示す。図２０の（Ｄ）の状態では、レベルシフタによりレベルシフトされた駆動信号により、ハイサイド側駆動部７０のハイサイド側トランジスタがオン状態になり、ＬＸに２＊Ｖａが印加される。この状態で、Ｃｌｃ１が充電され、Ｄｌｃ１とＣｌｃ１の接続ノードは１＊Ｖａを維持する。
図２１は、図２０に対応する図であり、ＰＷＭ信号（入力値）が１＊Ｖａで、ＬＸがＶｄｄ（ここでは２＊Ｖａ）の状態から、入力値が０Ｖに切り替わる時の動作を示す図であり、（Ａ）から（Ｄ）は切り替えに伴う遷移を順に示す。
図２１の（Ａ）は、ＬＸにＶｄｄ（２＊Ｖａ）が出力されている状態を示す。図２１の（Ａ）に示すように、この状態では、Ｃｌｃ１が充電されており、Ｄｌｃ１とＣｌｃ１の接続ノードの電圧は１＊Ｖａであり、ＩＮ１およびＩｎ２の両端には１＊Ｖａおよび０Ｖが印加される。レベルシフタ３１は１＊Ｖａを出力しており、Ｉｎ１のＮＭＯＳトランジスタはオン状態であり、ＰＭＯＳトランジスタはオフ状態である。Ｉｎ２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタはオフ状態である。Ｍｎ１およびＭｎ２はオフ状態である。Ｍｎ１２とＭｎ１１の接続ノードの電位（中間電位）およびＭｎ１２のゲート電位は、１＊Ｖａである。Ｍｎ１１のゲート電位は、０Ｖである。図示していないが、ハイサイド側駆動部７０のハイサイド側トランジスタはオンしている。
図２１の（Ｂ）は、図２１の（Ａ）から入力値が１＊Ｖａから０Ｖに切り替わった直後の状態を示す。入力値が０Ｖに変化するのに応じて、Ｉｎ１のＰＭＯＳトランジスタがオフ状態からオン状態に、ＮＭＯＳトランジスタがオン状態からオフ状態に切り替わる。また、Ｉｎ２のＰＭＯＳトランジスタがオフ状態からオン状態に、ＮＭＯＳトランジスタはオフ状態を維持する。これに応じて、Ｉｎ１の出力は、１＊Ｖａに変化する。Ｉｎ２の出力は、１＊Ｖａを維持し、Ｍｎ１１とＭｎ１２の接続ノードの電位も１＊Ｖａを維持する。
図２１の（Ｃ）は、図２１の（Ｂ）からさらに進んだ状態を示す。図２１の（Ｂ）の状態では、Ｉｎ１の出力が１＊Ｖａであり、ＭＮ１１がオン状態になる。これに応じて、Ｍｎ１１とＭｎ１２の接続ノードがＧＮＤに接続されるため、Ｍｎ１１とＭｎ１２の接続ノードの電位（中間電位）が低下し、０Ｖに変化する。そのため、Ｍｎ１２のソースには０Ｖが印加され、ゲートには１＊Ｖａが印加される状態になり、Ｍｎ１２がオン状態になる。
この状態では、Ｉｎ１およびＩｎ２のＮＭＯＳトランジスタはオフ状態であり、ＰＭＯＳトランジスタはオン状態である。Ｍｎ１およびＭｎ２はオン状態である。Ｍｎ１２とＭｎ１１の接続ノードの電位（中間電位）は、０Ｖであり、Ｍｎ１１およびＭｎ１２のゲート電位は、１＊Ｖａである。
図２１の（Ｄ）は、図２１の（Ｃ）からさらに進んだ状態を示す。図２１の（Ｄ）の状態では、レベルシフタによりレベルシフトされた駆動信号により、ハイサイド側駆動部７０のハイサイド側トランジスタがオフ状態になり、ＬＸは０Ｖになる。
以下、図２０と図２１の遷移を交互に繰り返す。
以上、実施形態の充放電信号回路のローサイド側における動作を説明したが、ハイサイド側の動作も同様であり、説明は省略する。
実施形態の充放電信号回路では、１つのレベルシフタの出力する駆動信号で、２段のインバータを介して２段のハイサイド側トランジスタまたは２段のローサイド側トランジスタを駆動する。これにより、レベルシフタの段数を減らして、駆動信号の遅延を低減する。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
３０ 充放電信号回路
３１ ＰＷＭ制御回路
４１〜４９、６１−６６、８１−８３ レベルシフタ
Ｍｐ１〜Ｍｐ３、Ｍｎ１５−１８ スイッチング用ＰＭＯＳトランジスタ
Ｍｎ１〜Ｍｎ６、Ｍｎ１１−１４ スイッチング用ＮＭＯＳトランジスタ
Ｉｐ１〜Ｉｐ３ インバータ
Ｉｎ１〜Ｉｎ３ インバータ
Ｃｈ１〜Ｃｈ３，Ｃｌ１〜Ｃｌ３ 容量
Ｄｈ１〜Ｄｈ３，Ｄｌ１〜Ｄｌ３ ダイオード
Ｓｐ１〜Ｓｐ２，Ｓｎ１〜Ｓｎ３ スイッチ用トランジスタ
Ｃ０，Ｃ１ 容量
Ｌ１ インダクタ

Claims (12)

  1. 高電位側電源と出力ノード間に直列に接続された複数のハイサイド側トランジスタと、
    低電位側電源と前記出力ノード間に直列に接続された複数のローサイド側トランジスタと、
    前記複数のハイサイド側トランジスタのそれぞれに対応して設けられた複数のハイサイド側駆動回路と、
    前記複数のローサイド側トランジスタのそれぞれに対応して設けられた複数のローサイド側駆動回路と、
    駆動信号を出力する駆動信号生成回路と、を備え、
    各ハイサイド側駆動回路は、
    前記駆動信号のレベルを変換するハイサイドレベルシフタと、
    直列に接続された容量とスイッチ素子の容量スイッチ列であって、前記ハイサイド側トランジスタと並列に接続されたハイサイド容量スイッチ列と、
    前記ハイサイド側トランジスタのソースと、前記ハイサイド容量スイッチ列の前記容量と前記スイッチ素子の接続ノード間に接続され、前記ハイサイドレベルシフタの出力が供給され、前記ハイサイド側トランジスタに駆動信号を出力するハイサイド駆動部と、を備え、
    各ローサイド側駆動回路は、
    前記駆動信号のレベルを変換するローサイドレベルシフタと、
    直列に接続され容量とスイッチ素子の容量スイッチ列であって、前記ローサイド側トランジスタと並列に接続されたローサイド容量スイッチ列と、
    前記ローサイド側トランジスタのソースと、前記ローサイド容量スイッチ列の前記容量と前記スイッチ素子の接続ノード間に接続され、前記ローサイドレベルシフタの出力が供給され、前記ローサイド側トランジスタに駆動信号を出力するローサイド駆動部と、を備え、
    複数の前記ハイサイドレベルシフタおよび複数の前記ローサイドレベルシフタのうち、隣接する少なくとも１組の前記ハイサイドレベルシフタまたは前記ローサイドレベルシフタは、共通であり、
    隣接する２個の前記ハイサイド駆動部または前記ローサイド駆動部は、共通の前記ハイサイドレベルシフタまたは前記ローサイドレベルシフタからの同じ出力を受けることを特徴とする充放電信号回路。
  2. 前記出力ノードから高レベルを出力する時には、
    各ハイサイド側駆動回路の前記ハイサイド容量スイッチ列の前記スイッチ素子がオフし、前記容量に充電した電圧により、複数の前記ハイサイド駆動部が前記複数のハイサイド側トランジスタをオンするように駆動し、
    各ローサイド側駆動回路の前記ローサイド容量スイッチ列の前記容量が充電され、前記出力ノードと前記低電位側電源の間の電圧を、複数の前記ローサイド容量スイッチ列により分割した電圧で、複数の前記ローサイド駆動部が前記複数のローサイド側トランジスタをオフするように駆動し、
    前記出力ノードから低レベルを出力する時には、
    各ハイサイド側駆動回路の前記ハイサイド容量スイッチ列の前記容量が充電され、前記出力ノードと前記高電位側電源の間の電圧を、複数の前記ハイサイド容量スイッチ列により分割した電圧で、複数の前記ハイサイド駆動部が前記複数のハイサイド側トランジスタをオフするように駆動し、
    各ローサイド側駆動回路の前記ローサイド容量スイッチ列の前記スイッチ素子がオフし、前記容量に充電した電圧により、複数の前記ローサイド駆動部が前記複数のローサイド側トランジスタをオンするように駆動する、ことを特徴とする請求項１記載の充放電信号回路。
  3. 前記スイッチ素子は、ダイオードであることを特徴とする請求項１または２記載の充放電信号回路。
  4. 前記ハイサイド側駆動回路の前記ハイサイド容量スイッチ列の前記スイッチ素子は、前記ハイサイド駆動部の出力がゲートに印加され、前記ハイサイド側トランジスタをオンする時にはオフし、前記ハイサイド側トランジスタがオフする時にはオンするトランジスタであることを特徴とする請求項１または２記載の充放電信号回路。
  5. 各ハイサイド側駆動回路は、直列に接続された複数のダイオードを含むダイオード列であって、前記ハイサイド容量スイッチ列または前記容量に並列に接続されたハイサイドダイオード列を有し、
    各ローサイド側駆動回路は、直列に接続された複数のダイオードを含むダイオード列であって、前記ローサイド容量スイッチ列または前記容量に並列に接続されたローサイドダイオード列を有することを特徴とする請求項１から４のいずれか１項記載の充放電信号回路。
  6. 前記ハイサイド側トランジスタはＰＭＯＳトランジスタであり、
    前記ローサイド側トランジスタはＮＭＯＳトランジスタである、請求項１記載の充放電信号回路。
  7. 前記ハイサイド側トランジスタおよび前記ローサイド側トランジスタはＮＭＯＳトランジスタである、請求項１記載の充放電信号回路。
  8. 前記高電位側電源に接続される前記ハイサイド側駆動回路の前記容量を常時充電するハイサイド充電回路と、
    前記低電位側電源に接続される前記ローサイド側駆動回路の前記容量を常時充電するローサイド充電回路と、
    隣接する前記ハイサイド側駆動回路の前記ハイサイド容量スイッチ列の前記容量と前記スイッチ素子の接続ノード間に接続され、隣接する前記ハイサイド側駆動回路の前記高電位側電源から遠い側の前記ハイサイド駆動部の出力がゲートに印加される、少なくとも１つの充電ＰＭＯＳトランジスタと、
    隣接する前記ローサイド側駆動回路の前記ローサイド容量スイッチ列の前記容量と前記スイッチ素子の接続ノード間に接続され、隣接する前記ローサイド側駆動回路の前記低電位側電源から遠い側の前記ローサイド駆動部の出力がゲートに印加される、少なくとも１つの充電ＮＭＯＳトランジスタと、を備えることを特徴とする請求項６記載の充放電信号回路。
  9. 前記高電位側電源の電圧が、所定電圧よりも低いことを検出する電源電圧検出回路と、
    前記高電位側電源の電圧が所定電圧よりも低い場合に、前記高電位側電源に接続される前記ハイサイド側トランジスタ、前記低電位側電源に接続される前記ローサイド側トランジスタ、前記高電位側電源に接続される前記ハイサイド側駆動回路に接続される前記充電ＰＭＯＳトランジスタ、および前記低電位側電源に接続される前記ローサイド側駆動回路に接続される前記充電ＮＭＯＳトランジスタを、オン状態に維持することを特徴とする請求項８記載の充放電信号回路。
  10. 前記低電位側電源に接続される前記ローサイド側駆動回路の前記容量を常時充電するローサイド充電回路と、
    隣接する前記ハイサイド側駆動回路の前記ハイサイド容量スイッチ列および／または前記ローサイド側駆動回路の前記ローサイド容量スイッチ列の前記容量と前記スイッチ素子の接続ノード間に接続され、隣接する前記ハイサイド側駆動回路または前記ローサイド側駆動回路の前記低電位側電源から遠い側の前記ハイサイド駆動部または前記ローサイド駆動部の出力がゲートに印加される、少なくとも３つの充電ＮＭＯＳトランジスタと、を備えることを特徴とする請求項７記載の充放電信号回路。
  11. 一方の端子が接地された容量と、
    一方の端子が、前記容量の他方の端子に接続されたインダクタと、
    前記インダクタの他方の端子に印加する交流信号を出力する充放電信号回路と、を備えるＤＣＤＣコンバータであって、
    前記充放電信号回路は、請求項１から１０のいずれか１項記載の充放電信号回路であることを特徴とするＤＣＤＣコンバータ。
  12. 前記駆動信号生成回路は、ＰＷＭ信号を出力することを特徴とする請求項１１記載のＤＣＤＣコンバータ。
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