JP2007074191A - 半導体装置 - Google Patents

Abstract

【課題】 コアの電源電圧の低下に伴い、トランジスタの耐圧が低くなっても、コアの信号の電圧を高めて出力することができる。
【解決手段】 ＰチャネルのトランジスタＭ１〜Ｍ３は、ソースとドレインとにおいて３以上直列接続され、一端にあるソースがコアから出力される信号の電圧より高電圧の電源に接続され、他端にあるドレインが信号の状態を出力する出力ノードに接続される。ＮチャネルのトランジスタＭ１１〜Ｍ１３は、ソースとドレインとにおいて３以上直列接続され、一端にあるソースがグランドに接続され、他端にあるドレインが出力ノードに接続される。ゲート電圧発生回路１３は、コアからの信号に応じて、ＰチャネルのトランジスタＭ１〜Ｍ３およびＮチャネルのトランジスタＭ１１〜Ｍ１３のゲートにゲート耐圧内の電圧を出力し、電圧３ＶＤＤの電源の電圧およびグランドの電圧が出力ノードに出力されるようにする。
【選択図】 図１

Description

本発明は半導体装置に関し、特にコアから出力される信号の電圧を高電圧に変換し外部に出力する半導体装置に関する。

近年、半導体装置は微細化し、電源電圧も低下してきた。一方、この半導体装置が適用されるシステムでは、従来の高電圧源の半導体装置と共存する場合があり、Ｉ／Ｆ（インターフェース）部には、この従来の半導体装置と信号のやり取りを行えるよう、高電圧の出力回路を具備している場合がある（例えば、特許文献１参照）。

図６は、従来の半導体装置の概略図である。図に示すように半導体装置は、例えば、データ処理等を行うコア部１０１と、外部と信号のやり取りをするＩ／Ｆ部１０２ａ〜１０２ｄとから構成される。コア部１０１は、例えば、１．８Ｖや１．２Ｖの電源電圧で動作し、Ｉ／Ｆ部１０２ａ〜１０２ｄの出力回路は、外部の高電圧源の半導体装置と信号のやり取りが行えるよう、３．３Ｖや２．５Ｖの電源電圧で動作するようになっている。

このように、１つの半導体装置に、異なる電源電圧で動作するトランジスタを形成するには、Ｉ／Ｆ部１０２ａ〜１０２ｄの出力回路のトランジスタを二度酸化膜プロセスや三度酸化膜プロセスを用いて形成する必要がある。つまり、二度酸化膜プロセスや三度酸化膜プロセスにより、Ｉ／Ｆ部１０２ａ〜１０２ｄのトランジスタのゲート酸化膜を厚くし、コア部１０１のトランジスタより高耐圧にする必要がある。

また、特許文献１に示される半導体出力回路では、二度酸化膜プロセスや三度酸化膜プロセスを用いることなく、コア部と同じプロセスのトランジスタを用いて高い電圧の信号を出力可能としている。ただし、出力回路のトランジスタに供給される電圧（電源電圧）をＶＤＤＥ、このトランジスタの耐圧をＶＤＤとすると、次の式（１）を満たさなければならない。

ＶＤＤＥ−ＶＤＤ＜ＶＤＤ …（１）
例えば、出力回路のトランジスタに供給される電圧を５．０Ｖ、トランジスタの耐圧を３．３Ｖとすると、５．０Ｖ−３．３Ｖ＝１．７Ｖ＜３．３Ｖとなり、式（１）を満たす。
特開平９−１７２３６８号公報

しかしながら、最近のＬＳＩ（Large Scale Integration）技術では、コアの電源電圧がより低下してトランジスタの耐圧がより低くなってきており、上記の式（１）を満たさず、コアの信号を高電圧に変換して出力することが困難になってきているという問題点があった。

例えば、０．１１μｍや０．０９μｍの配線技術では、ＶＤＤＥ３．３Ｖ、ＶＤＤ１．２Ｖであり、３．３Ｖ−１．２Ｖ＝２．１Ｖ＞１．２Ｖとなって式（１）を満たさず、特許文献１の回路ではこの場合の信号の電圧を高電圧に変換して出力することができない。

本発明はこのような点に鑑みてなされたものであり、コアの電源電圧の低下に伴いトランジスタの耐圧が低くなっても、コアの信号の電圧を高電圧に変換して出力することができる半導体装置を提供することを目的とする。

本発明では上記問題を解決するために、図１に示すようなコアから出力される信号の電圧を高電圧に変換し外部に出力する半導体装置において、ソースとドレインとにおいて直列接続され、一端にあるソースが信号の電圧より高電圧の電源に接続され、他端にあるドレインが信号の状態を外部に出力する出力ノードに接続された３以上のＰチャネルのトランジスタＭ１〜Ｍ３と、ソースとドレインとにおいて直列接続され、一端にあるソースがグランドに接続され、他端にあるドレインが出力ノードに接続された３以上のＮチャネルのトランジスタＭ１１〜Ｍ１３と、信号に応じて、ＰチャネルのトランジスタＭ１〜Ｍ３およびＮチャネルのトランジスタＭ１１〜Ｍ１３のゲートにゲート耐圧内の電圧を出力し、電源およびグランドの電圧を出力ノードに出力するようにするゲート電圧発生回路１３と、を有することを特徴とする半導体装置が提供される。

このような半導体装置によれば、ＰチャネルのトランジスタＭ１〜Ｍ３は、ソースとドレインとにおいて３以上直列接続され、一端にあるソースはコアから出力される信号の電圧より高電圧の電源に接続され、他端にあるドレインは信号の状態を出力する出力ノードに接続される。ＮチャネルのトランジスタＭ１１〜Ｍ１３は、ソースとドレインとにおいて３以上直列接続され、一端にあるソースはグランドに接続され、他端にあるドレインは出力ノードに接続される。ゲート電圧発生回路１３は、ＰチャネルのトランジスタＭ１〜Ｍ３およびＮチャネルのトランジスタＭ１１〜Ｍ１３のゲートにゲート耐圧内の電圧を出力し、電源およびグランドの電圧が出力ノードに出力されるようにする。

本発明の半導体装置では、Ｐチャネルトランジスタを、ソースとドレインとにおいて３以上直列接続し、一端にあるソースをコアから出力される信号の電圧より高電圧の電源に接続し、他端にあるドレインを信号の状態を外部に出力する出力ノードに接続する。また、Ｎチャネルトランジスタを、ソースとドレインとにおいて３以上直列接続し、一端にあるソースをグランドに接続し、他端にあるドレインを出力ノードに接続する。そして、ゲート電圧発生回路によって、ＰチャネルトランジスタおよびＮチャネルトランジスタのゲートにゲート耐圧内の電圧を出力し、電源およびグランドの電圧を出力ノードに出力するようにした。これによって、コアの電源電圧の低下に伴い、ＰチャネルトランジスタとＮチャネルトランジスタの耐圧が低くなっても、コアからの信号の電圧を高電圧に変換し、出力することができる。

以下、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態に係る半導体装置の回路図である。図に示すように半導体装置は、Ｐチャネルトランジスタ直列回路１１、Ｎチャネルトランジスタ直列回路１２、ゲート電圧発生回路１３、およびインバータ１４を有している。図に示す回路は、例えば、図６で説明したように半導体装置のＩ／Ｆ部に形成され、コアから出力される信号の電圧を高電圧に変換し、外部へと出力する。

コアから出力される信号の電圧は、図中の０／ＶＤＤに示すように、グランドの電圧（０Ｖ）およびコアの電源の電圧ＶＤＤである。コアの電源の電圧ＶＤＤは、例えば、１．８Ｖ、１．２Ｖであり、外部に接続されるＬＳＩの動作電圧より低いとする。なお、グランドレベルの電圧はＬ状態の信号に対応し、コアの電源の電圧ＶＤＤはＨ状態の信号に対応する。

Ｐチャネルトランジスタ直列回路１１は、直列接続されたＰチャネルＭＯＳのトランジスタＭ１〜Ｍ３から構成されている。トランジスタＭ１〜Ｍ３は、コアのトランジスタと同様にして形成される。Ｉ／Ｆ部には、コアからの信号の電圧を高電圧に変換できるよう、コアの電源の電圧ＶＤＤより高い電源の電圧３ＶＤＤが供給されており、トランジスタＭ１のソースとバックゲートは、この電圧３ＶＤＤの電源に接続されている。トランジスタＭ１のゲートは、ゲート電圧発生回路１３に接続されている。トランジスタＭ２のソースとバックゲートは、トランジスタＭ１のドレインに接続されている。トランジスタＭ２のゲートには、一定の電圧２ＶＤＤが供給されるようになっている。トランジスタＭ３のソースとバックゲートは、トランジスタＭ２のドレインに接続されている。トランジスタＭ３のゲートは、ゲート電圧発生回路１３に接続されている。

Ｎチャネルトランジスタ直列回路１２は、直列接続されたＮチャネルＭＯＳのトランジスタＭ１１〜Ｍ１３から構成されている。トランジスタＭ１１〜Ｍ１３は、コアのトランジスタと同様にして形成される。トランジスタＭ１１のソースとバックゲートは、グランドに接続されている。トランジスタＭ１１のゲートは、インバータ１４の出力と接続されている。トランジスタＭ１２のソースとバックゲートは、トランジスタＭ１１のドレインに接続されている。トランジスタＭ１２のゲートには、一定の電圧ＶＤＤが供給されるようになっている。トランジスタＭ１３のソースとバックゲートは、トランジスタＭ１２のドレインに接続されている。トランジスタＭ１３のゲートは、ゲート電圧発生回路１３に接続されている。トランジスタＭ１３のドレインは、トランジスタＭ３のドレインと接続されている。トランジスタＭ３，Ｍ１３のドレインは、半導体装置の外部端子と接続された出力ノードに接続され、グランドの電圧および電源の電圧３ＶＤＤを外部に出力する。

ゲート電圧発生回路１３は、コアから出力される信号状態に応じて、トランジスタＭ１のゲートに電圧３ＶＤＤおよび電圧２ＶＤＤを出力する。また、ゲート電圧発生回路１３は、コアから出力される信号状態に応じて、トランジスタＭ３、Ｍ１３のゲートに電圧２ＶＤＤおよび電圧ＶＤＤを出力する。インバータ１４は、コアからの信号を反転し、トランジスタＭ１１のゲートに出力する。これにより、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオン／オフし、グランドの電圧（Ｌ状態の信号）および電源の電圧３ＶＤＤ（Ｈ状態の信号）を外部に出力する。

図１のＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２の動作について詳細に説明する。
図２は、図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その１である。図には、図１のＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２が示してある。

外部にグランド電圧のＬ状態の信号を出力するには、Ｐチャネルトランジスタ直列回路１１をオフさせ、Ｎチャネルトランジスタ直列回路１２をオンさせるようにすればよい。つまり、トランジスタＭ１〜Ｍ３に電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤを印加してオフし、トランジスタＭ１１〜Ｍ１３のゲートに電圧ＶＤＤを印加してオンするようにする。

ここで、オフするトランジスタＭ１〜Ｍ３では、電圧３ＶＤＤが徐々に降圧され、ソース−ドレイン間には、それぞれ電圧ＶＤＤが印加される。従って、トランジスタＭ１〜Ｍ３のドレイン耐圧（ソース−ドレイン間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。また、トランジスタＭ１〜Ｍ３のゲートには、それぞれ電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤを印加してオフする。従って、トランジスタＭ１〜Ｍ３のゲート耐圧（ゲート−ソース間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。つまり、トランジスタＭ１〜Ｍ３は、コアのトランジスタと同様にして形成することが可能となる。

図３は、図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その２である。図には、図１のＰチャネルトランジスタ直列回路１１およびＮチャネルトランジスタ直列回路１２が示してある。

外部に電圧３ＶＤＤのＨ状態の信号を出力するには、図に示すようにＰチャネルトランジスタ直列回路１１をオンさせ、Ｎチャネルトランジスタ直列回路１２をオフさせるようにすればよい。つまり、トランジスタＭ１〜Ｍ３のゲートに電圧２ＶＤＤを印加してオンし、トランジスタＭ１１〜Ｍ１３に電圧０，ＶＤＤ，２ＶＤＤを印加してオフするようにする。

ここで、オフするトランジスタＭ１１〜Ｍ１３では、電圧３ＶＤＤが徐々に降圧され、ソース−ドレイン間には、それぞれ電圧ＶＤＤが印加される。従って、トランジスタＭ１１〜Ｍ１３のドレイン耐圧（ソース−ドレイン間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。また、トランジスタＭ１１〜Ｍ１３のゲートには、それぞれ電圧２ＶＤＤ，ＶＤＤ，０を印加してオフする。従って、トランジスタＭ１１〜Ｍ１３のゲート耐圧（ゲート−ソース間の耐圧）を、コアの電源の電圧と同じ電圧ＶＤＤまで最大下げることができる。つまり、トランジスタＭ１１〜Ｍ１３は、コアのトランジスタと同様にしてトランジスタを形成することが可能となる。

次に、図１のゲート電圧発生回路１３について詳細に説明する。ゲート電圧発生回路１３は、コアから出力される電圧に応じて、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートにゲート耐圧内の電圧を出力し、オン／オフする。コアから電圧０のＬ状態の信号が出力された場合、外部に電圧０のＬ状態の信号を出力するため、図２に示したような電圧をトランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートに出力する。コアから電圧ＶＤＤのＨ状態の信号が出力された場合、外部に電圧３ＶＤＤのＨ状態の信号を出力するため、図３に示したような電圧をトランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートに出力する。

図４は、ゲート電圧発生回路の回路図である。図に示すようにゲート電圧発生回路１３には、コアから０ＶのＬ状態の信号および電圧ＶＤＤのＨ状態の信号が入力される。また、ゲート電圧発生回路１３は、１〜４の端子を有している。１の端子は、図１で示したようにトランジスタＭ１のゲートに接続され、４の端子は、トランジスタＭ３，Ｍ１３のゲートに接続される。２，３の端子は不使用である（第２の実施の形態で使用する）。

ゲート電圧発生回路１３は、図に示すようにＰチャネルＭＯＳのトランジスタＭ２１，Ｍ２２、ＮチャネルＭＯＳのトランジスタＭ２３〜Ｍ２８、およびインバータ２１を有している。トランジスタＭ２１〜Ｍ２８は、コアのトランジスタと同様にして形成される。

トランジスタＭ２１，Ｍ２２のソースとバックゲートは、電圧３ＶＤＤの電源に接続されている。トランジスタＭ２１のゲートは、トランジスタＭ２５のゲートとドレインに接続されている。トランジスタＭ２１のドレインは、トランジスタＭ２３のゲートとドレインに接続されている。トランジスタＭ２２のゲートは、トランジスタＭ２３のゲートとドレインに接続されている。トランジスタＭ２２のドレインは、トランジスタＭ２５のゲートとドレインに接続されている。

トランジスタＭ２３のソースとバックゲートは、トランジスタＭ２４のゲートとドレインに接続されている。トランジスタＭ２４のバックゲートとソースは、トランジスタＭ２７のドレインに接続されている。トランジスタＭ２５のソースとバックゲートは、トランジスタＭ２６のゲートとドレインに接続されている。トランジスタＭ２６のバックゲートとソースは、トランジスタＭ２８のドレインに接続されている。

トランジスタＭ２７のソースとバックゲートは、グランドに接続されている。トランジスタＭ２７のゲートには、コアから信号が入力される。トランジスタＭ２８のソースとバックゲートは、グランドに接続されている。トランジスタＭ２８のゲートには、インバータ２１を介して、コアから信号が入力される。

なお、トランジスタＭ２１のドレインとトランジスタＭ２３のドレインの接続点が１の端子となる。トランジスタＭ２２のドレインとトランジスタＭ２５のドレインの接続点が２の端子となる。トランジスタＭ２３のソースとトランジスタＭ２４のドレインの接続点が３の端子となる。トランジスタＭ２５のソースとトランジスタＭ２６のドレインの接続点が４の端子となる。

トランジスタＭ２１，Ｍ２２は、互いのゲートとドレインとをクロスカップルすることにより、ラッチ回路を構成している。トランジスタＭ２３〜Ｍ２６は、レベルシフト回路を構成している。トランジスタＭ２７，Ｍ２８は、コアからの信号に応じて、ラッチ回路の極性を反転する反転回路を構成している。従って、コアから０ＶのＬ状態の信号が出力された場合、トランジスタＭ２７，Ｍ２２はオフし、トランジスタＭ２８，Ｍ２１はインバータ２１によってオンする。これにより、トランジスタＭ２３のドレインには、電源の電圧３ＶＤＤが印加され、１の端子から電圧３ＶＤＤが出力される。そして、電源の電圧３ＶＤＤは、トランジスタＭ２３，Ｍ２４，Ｍ２７によって分圧され、３の端子から電圧２ＶＤＤが出力される。また、トランジスタＭ２２，Ｍ２５，Ｍ２６は、電源の電圧３ＶＤＤを分圧し、２の端子から電圧２ＶＤＤ、４の端子から電圧ＶＤＤが出力される。

一方、コアから電圧ＶＤＤのＨ状態の信号が出力された場合、トランジスタＭ２７，Ｍ２２はオンし、トランジスタＭ２８，Ｍ２１はインバータ２１によってオフする。これにより、電源の電圧３ＶＤＤは、トランジスタＭ２１，Ｍ２３，Ｍ２４によって分圧され、１の端子から電圧２ＶＤＤ、３の端子からＶＤＤが出力される。また、トランジスタＭ２５のドレインには、電源の電圧３ＶＤＤが印加され、２の端子から電圧３ＶＤＤが出力される。そして、電源の電圧３ＶＤＤは、トランジスタＭ２５，Ｍ２６，Ｍ２８によって分圧され、４の端子から電圧２ＶＤＤが出力される。

以上より、ゲート電圧発生回路１３は、コアから０ＶのＬ状態の信号が出力されたとき、１〜４の端子に電圧３ＶＤＤ，２ＶＤＤ，２ＶＤＤ，ＶＤＤを出力する。このゲート電圧発生回路１３からの出力とインバータ１４からの出力により、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートには、図２に示した電圧が印加され、外部に電圧３ＶＤＤのＨ状態の信号が出力される。また、ゲート電圧発生回路１３は、コアからＨ状態の信号が出力されたとき、１〜４の端子に電圧２ＶＤＤ，３ＶＤＤ，ＶＤＤ，２ＶＤＤを出力する。このゲート電圧発生回路１３からの出力とインバータ１４からの出力により、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートには、図３に示した電圧が印加され、外部に電圧０のＬ状態の信号が出力される。

以下、図１の動作について説明する。
コアから０ＶのＬ状態の信号が出力されたとする。この場合、ゲート電圧発生回路１３は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１のゲートに、電圧３ＶＤＤを出力する。また、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１３に電圧ＶＤＤを出力する。トランジスタＭ１１のゲートには、インバータ１４によって、Ｈ状態の信号が入力される。これにより、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３はオフし、Ｎチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオンし、外部にＬ状態の信号が出力される。

次に、コアから電圧ＶＤＤのＨ状態の信号が出力されたとする。この場合、ゲート電圧発生回路１３は、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１のゲートに、電圧２ＶＤＤを出力する。また、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ３およびＮチャネルトランジスタ直列回路１２のトランジスタＭ１３に電圧２ＶＤＤを出力する。トランジスタＭ１１のゲートには、インバータ１４によって、Ｌ状態の信号が入力される。これにより、Ｐチャネルトランジスタ直列回路１１のトランジスタＭ１〜Ｍ３はオンし、Ｎチャネルトランジスタ直列回路１２のトランジスタＭ１１〜Ｍ１３はオフし、外部に電圧３ＶＤＤのＨ状態の信号が出力される。

このように、トランジスタＭ１〜Ｍ３を、ソースとドレインとにおいて直列接続し、一端にあるソースをコアから出力される信号の電圧より高電圧の電源に接続し、他端にあるドレインを信号の状態を出力する出力ノードに接続する。また、トランジスタＭ１１〜Ｍ１３を、ソースとドレインとにおいて直列接続し、一端にあるソースをグランドに接続し、他端にあるドレインを出力ノードに接続する。そして、ゲート電圧発生回路１３によって、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートに、ゲート耐圧内の電圧を出力し、電圧３ＶＤＤの電源およびグランドの電圧を外部に出力するようにした。これによって、コアの電源電圧の低下に伴い、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３の耐圧が低くなっても、コアからの信号の電圧を高電圧に変換して出力することができる。

また、トランジスタＭ１〜Ｍ３をオフするとき、図２に示すようにトランジスタＭ１〜Ｍ３に印加される電圧の降圧方向に対し、ゲートに入力する電圧を電圧３ＶＤＤ，２ＶＤＤ，ＶＤＤと徐々に低くなるようにした。また、トランジスタＭ１１〜Ｍ１３をオフするとき、図３に示すようにトランジスタＭ１１〜Ｍ１３に印加される電圧の降圧方向に対し、ゲートに入力する電圧を電圧２ＶＤＤ，ＶＤＤ，０と徐々に低くなるようにした。このように、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３のゲートに、ゲート耐圧内の電圧を印加することにより、トランジスタの劣化および破壊を防止することができる。

なお、図１では、トランジスタＭ１〜Ｍ３，Ｍ１１〜Ｍ１３は３つ直列接続しているが、コアの電源電圧の低下に伴い、直列接続する数を増やすようにしてもよい。これにより、コアの電源電圧がより低下しても、コアからの信号の電圧を高め出力することができる。この場合、３以上のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路のゲートには、ゲート耐圧内で、それぞれをオン／オフさせるための電圧を入力するように、図４で説明したレベルシフト回路の段数を増やすようにする。

次に、本発明の第２の実施の形態を、図面を参照して詳細に説明する。第１の実施の形態では、コアから出力される信号の状態をそのまま維持して出力していたが、第２の実施の形態では、反転して出力する。

図５は、第２の実施の形態に係る半導体装置の回路図である。図において図１と同じものには同じ符号を付し、その説明を省略する。
図５の回路では、図１の回路に対し、コアからの信号がインバータ１４を介さず直接トランジスタＭ１１のゲートに入力される。また、ゲート電圧発生回路１３の２の端子がトランジスタＭ１のゲートに接続され、３の端子がトランジスタＭ３，Ｍ１３のゲートに接続される。

これによって、コアから０ＶのＬ状態の信号が出力されると、ゲート電圧発生回路１３の２，３の端子から電圧２ＶＤＤがトランジスタＭ１，Ｍ３，Ｍ１３に出力され、トランジスタＭ１１に０Ｖの電圧が出力される。これによって、Ｐチャネルトランジスタ直列回路１１はオンし、Ｎチャネルトランジスタ直列回路１２はオフし、外部には、電圧３ＶＤＤのＨ状態の信号が出力される。一方、コアから電圧ＶＤＤのＨ状態の信号が出力されると、ゲート電圧発生回路１３の２の端子から電圧３ＶＤＤが出力され、３の端子から電圧ＶＤＤが出力される。これによって、Ｐチャネルトランジスタ直列回路１１はオフし、Ｎチャネルトランジスタ直列回路１２はオンし、外部には、０ＶのＬ状態の信号が出力される。このように、コアからの信号の状態を反転して外部に出力することもできる。

第１の実施の形態に係る半導体装置の回路図である。 図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その１である。 図１のＰチャネルトランジスタ直列回路およびＮチャネルトランジスタ直列回路の動作を説明する回路図その２である。 ゲート電圧発生回路の回路図である。 第２の実施の形態に係る半導体装置の回路図である。 従来の半導体装置の概略図である。

符号の説明

１１ Ｐチャネルトランジスタ直列回路
１２ Ｎチャネルトランジスタ直列回路
１３ ゲート電圧発生回路
１４ インバータ
Ｍ１〜Ｍ３，Ｍ１１〜Ｍ１３ トランジスタ

Claims (5)

1. コアから出力される信号の電圧を高電圧に変換し外部に出力する半導体装置において、
   ソースとドレインとにおいて直列接続され、一端にあるソースが前記信号の電圧より高電圧の電源に接続され、他端にあるドレインが前記信号の状態を外部に出力する出力ノードに接続された３以上のＰチャネルトランジスタと、
   ソースとドレインとにおいて直列接続され、一端にあるソースがグランドに接続され、他端にあるドレインが前記出力ノードに接続された３以上のＮチャネルトランジスタと、
   前記信号に応じて、前記Ｐチャネルトランジスタおよび前記Ｎチャネルトランジスタのゲートにゲート耐圧内の電圧を出力し、前記電源および前記グランドの電圧を前記出力ノードに出力するようにするゲート電圧発生回路と、
   を有することを特徴とする半導体装置。
2. 前記ゲート電圧発生回路は、ソースが前記電源に接続され、互いのゲートが互いのドレインに接続された２つのラッチ用Ｐチャネルトランジスタと、前記ラッチ用Ｐチャネルトランジスタのドレインに接続され、２つの前記ラッチ用Ｐチャネルトランジスタによってラッチされるラッチ電圧をレベルシフトするレベルシフト回路と、前記信号に応じて、前記ラッチ電圧の極性を反転するラッチ反転回路と、を有し、
   前記ラッチ電圧およびレベルシフトされる前記ラッチ電圧を前記Ｐチャネルトランジスタおよび前記Ｎチャネルトランジスタのゲートに出力することを特徴とする請求項１記載の半導体装置。
3. 前記ゲート電圧発生回路は、前記信号の状態に対応するように前記出力ノードから前記電源および前記グランドの電圧が出力されるよう前記Ｐチャネルトランジスタおよび前記Ｎチャネルトランジスタのゲートに電圧を出力することを特徴とする請求項１記載の半導体装置。
4. 前記ゲート電圧発生回路は、前記信号の状態が反転するように前記出力ノードから前記電源および前記グランドの電圧が出力されるよう前記Ｐチャネルトランジスタおよび前記Ｎチャネルトランジスタのゲートに電圧を出力することを特徴とする請求項１記載の半導体装置。
5. 前記ゲート電圧発生回路は、前記Ｐチャネルトランジスタおよび前記Ｎチャネルトランジスタをオフしたときに印加される電圧の降下方向に対し、ゲートに入力する電圧を徐々に低くすることを特徴とする請求項１記載の半導体装置。

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