JP2014220735A - 出力回路および電圧信号出力方法 - Google Patents

Abstract

【課題】バイアス電圧の変動を適切に抑制する、低耐圧のトランジスタをカスコード接続した高電圧の出力回路の実現。
【解決手段】出力ノードNoutと、VDDとNout間に直列に接続されたPTr1,PTr2と、GNDとNout間に直列に接続されたNTr1,NTr2と、PTr2,NTr2のゲートが接続する第１および第２バイアスノードN5,N6に第１および第２バイアス電圧を出力するバイアス電圧生成回路6,7,8A,8Bと、第１バイアス電圧の変動を抑制するN5に接続された第１バイアス電圧安定回路11Aと、第２バイアス電圧の変動を抑制するN6に接続された第２バイアス電圧安定回路11Bと、第１および第２バイアス電圧を変動させる信号変化を検出して、第１および前記第２バイアス電圧安定回路の動作を制御する制御回路12,13と、を有する出力回路。
【選択図】図４

Description

開示の技術は、低耐圧トランジスタにより形成した高電圧の出力回路および電圧信号出力方法に関する。

近年、半導体装置においては、インターフェース（Ｉ／Ｆ）部の高速化・低電圧化が進み、それに伴い、先端に属するプロセスほどトランジスタは、対応可能な電圧が低下する傾向にある。しかし、先端に属さないＩ／Ｆの規格には、高電圧を要するものが大多数を占める。そのため、先端プロセスで製造した低耐圧トランジスタで形成した出力回路を使用して高電圧の出力を行うが、その場合耐圧が不足するという状況が生じる。

そこで、低耐圧のトランジスタをカスコード接続して、トランジスタに印加される電圧を分散することにより、低耐圧のトランジスタを使用して高電圧の出力回路を形成することが行われる。このような出力回路では、レベルシフトした駆動信号を一部のトランジスタのゲートに印加すると共に、他のトランジスタのゲートにはバイアス電圧を印加する。

出力回路では、駆動信号および出力ノードからのノイズがバイアス電圧に影響し、バイアス電圧を変動させる。バイアス電圧が変動すると、トランジスタに印加される電圧が耐圧を超えて、トランジスタが破壊される場合がある。

このような出力回路で、高周波動作を行う場合、出力端子から見えるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの素子サイズを大きくする。そのため、トランジスタのゲート−ドレイン間容量も連動して大きくなり、その容量を介して出力端子のＡＣ変動分が、バイアス電圧のノードへ大きく影響する。そのため、バイアス電圧が変動し、この変動が大きいと、耐圧保障ができなくなる。

そこで、バイアス電圧の信号線と基準電圧源（ＧＮＤ）の間にバイパス容量を接続して、雑音によるバイアス電圧の変動を抑制することが行われる。しかし、一般的にＬＳＩ内で使用する容量は、ＬＳＩのサイズを大きくするため、大きな容量を設けるとサイズが大きくなり、サイズを小さくすると、容量が小さくなり、ノイズを十分に低減できない。

特開２００９−２１８６８０号公報 特開２０１１−２５０３４５号公報 特開２００２−００９６０８号公報

上記のように、バイアス電圧の信号線と基準電圧源（ＧＮＤ）の間にバイパス容量を接続するだけでは、バイアス電圧の変動を十分に抑制するのが難しいという問題があった。
実施形態によれば、バイアス電圧の変動を適切に抑制する、低耐圧のトランジスタをカスコード接続した高電圧の出力回路が開示される。

第１の態様の出力回路は、第１ＰＭＯＳトランジスタと、第２ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと、バイアス電圧生成回路と、第１バイアス電圧安定回路と、第２バイアス電圧安定回路と、制御回路と、を有する。第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタは、高電位側電源と出力ノードとの間に直列に接続され、高電位側電源の側に接続されるのが第１ＰＭＯＳトランジスタであり、出力ノード側に接続されるのが第２ＰＭＯＳトランジスタである。第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタは、低電位側電源と出力ノードとの間に直列に接続され、低電位側電源の側に接続されるのが第１ＮＭＯＳトランジスタであり、出力ノード側に接続されるのが第２ＮＭＯＳトランジスタである。バイアス電圧生成回路は、第２ＰＭＯＳトランジスタのゲート端子に接続される第１バイアスノードに第１バイアス電圧を出力し、第２ＮＭＯＳトランジスタのゲート端子に接続される第２バイアスノードに第２バイアス電圧を出力する。第１バイアス電圧安定回路は、第１バイアスノードに接続され、第１バイアス電圧の変動を抑制する。第２バイアス電圧安定回路は、第２バイアスノードに接続され、第２バイアス電圧の変動を抑制する。制御回路は、第１バイアス電圧および第２バイアス電圧を変動させる信号変化を検出して、第１バイアス電圧安定回路および第２バイアス電圧安定回路の動作を制御する。

第２の態様の電圧信号出力方法は、カスコード接続した２個のＰＭＯＳトランジスタおよび２個のＮＭＯＳトランジスタのうちの１個のＰＭＯＳトランジスタのゲートに第１バイアス電圧を印加し、１個のＮＭＯＳトランジスタのゲートに第２バイアス電圧を印加し、他の１個のＰＭＯＳトランジスタおよび１個のＮＭＯＳトランジスタのゲートに出力信号を印加して、トランジスタの耐圧以上の振幅の信号を出力する方法である。第１バイアス電圧および第２バイアス電圧を変動させる信号変化を検出して、第１制御信号および第２制御信号を生成する。第１バイアス電圧を供給する第１バイアスノードおよび第２バイアス電圧を供給する第２バイアスノードと、高電位側電源および低電位側電源との間のインピーダンスを低下させる第１バイアス電圧安定回路および第２バイアス電圧安定回路を、第１制御信号および第２制御信号に応じて一時的にアクティブにする。

第１の態様の出力回路によれば、定常電流の増加を抑制して、バイアス電圧の変動を抑制する。

図１は、一般的な出力回路の構成を示す図である。 図２は、図１に示したバイアス電圧生成回路の回路構成を示す図である。 図３は、出力ノードからのノイズ等によりバイアスノードの電圧が変動した場合の、復帰力の違いによる変動の絶対値の低減を説明する図である。 図４は、第１実施形態の出力回路の構成を示す図である。 図５は、図４に示した第１実施形態の出力回路において、Ｉ／Ｏバス端子の信号（電圧）が低レベル（ＧＮＤ）と高レベル（ＶＤＤ）の間で変化した場合の、各部の電圧変化を示すタイムチャートである。 図６は、第２実施形態の出力回路の構成を示す図である。 図７は、第１実施形態の出力回路の変形例の概念を示す図である。

実施形態の出力回路を説明する前に、低耐圧のトランジスタで形成され、高電圧の信号を出力する一般的な出力回路について説明する。
図１は、一般的な出力回路の構成を示す図である。

図１の回路は、各トランジスタの耐圧は、電源電圧ＶＤＤ（例えば、１０Ｖ）の半分＝ＶＤＤ／２＋α（例えば５．５Ｖ）が限界で、ドレイン−ソース間にＶＤＤ相当の電圧が印加されると破壊されるという前提とする。ここで、出力回路を、ＶＤＤとＧＮＤ（０Ｖ）の間にＰＭＯＳトランジスタ（以下、ＰＴｒ）およびＮＭＯＳトランジスタ（以下、ＮＴｒ）を直列に接続した一般的なインバータで構成する場合を考える。この場合、低（Ｌ）レベル（ＧＮＤ）出力時にはＰＴｒに、高（Ｈ）（ＶＤＤ）出力時はＮＴｒに、ＶＤＤ相当の電圧が掛かり、各素子が破壊されることになる。

そこで、出力回路を、図１に示すように形成する。出力回路は、出力部１を有する。出力部１は、高電位側電源端子２と低電位側電源端子３の間に直列に接続された２個のＰＴｒ１およびＰＴｒ２と、２個のＮＴｒ１およびＮＴｒ２と、を有する。ここでは、高電位側電源端子２の電圧をＶＤＤとし、低電位側電源端子３の電圧を０Ｖ（ＧＮＤ）とする。各トランジスタのチャネルの基板はソースに接続されている。ＰＴｒ２とＮＴｒ２の接続ノードＮｏｕｔが出力端子（ノード）ｏｕｔに接続される。なお、出力端子ｏｕｔは、バス端子であってもよい。出力端子がバス端子である場合も、出力回路からの出力は行われるので、ここでは出力端子（ノード）と称した場合には、バス端子（ノード）も含むものとする。

ＰＴｒ１のゲートは、バッファ（インバータ）４の出力ノードＮ３に接続され、ＮＴｒ１のゲートは、バッファ５の出力ノードＮ４に接続される。バッファ４は、出力ノードＮ３に出力する信号の電圧が、ＶＤＤ／２〜ＶＤＤ間で変化するように制御し、バッファ５は、出力ノードＮ４に出力する信号の電圧が、ＧＮＤ〜ＶＤＤ／２間で変化するように制御する。言い換えれば、Ｎ３およびＮ４の信号は、ＶＤＤ／２およびＧＮＤを電源電圧とする回路で生成された出力信号を、ＧＮＤとＶＤＤ間の信号にレベル変換した信号である。

ＰＴｒ２のゲートおよびＮＴｒ２のゲートは、バイアス電圧生成回路６の出力バイアスノードＮ５およびＮ６に接続される。Ｎ５の電圧はＶｂｉａｓｐ＝ＶＤＤ／２−Ｖｔｈ、Ｎ６の電圧はＶｂｉａｓｎ＝ＶＤＤ／２＋Ｖｔｈである。例えば、Ｖｔｈ＝０．３Ｖであり、ＶＤＤ／２＝５．０Ｖとすると、Ｖｂｉａｓｐ＝４．７Ｖ、Ｖｂｉａｓｎ＝５．３Ｖであり、ＰＴｒ２およびＮＴｒ２は、常時オンとなる。これにより、ＰＴｒ２は、ノードＮ１の電位を、ＶｂｉａｓｐからＶｔｈ分だけ高くしたＶＤＤ／２に固定する。また、ＮＴｒ２は、ノードＮ２の電位を、ＶｂｉａｓｎからＶｔｈ分だけ低くしたＶＤＤ／２に固定する。

Ｎｏｕｔ＝０Ｖ出力時には、ＰＴｒ１のソース−ドレイン間には、ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２の電圧が、ＰＴｒ２のソース−ドレイン間には、ＶＤＤ／２−０Ｖ＝ＶＤＤ／２の電圧が印加され、どちらも耐圧以下である。また、ＮＴｒ１およびＮｔｒ２のソース−ドレイン間は、０Ｖである。Ｎｏｕｔ＝ＶＤＤ出力時には、ＮＴｒ１のソース−ドレイン間には、ＶＤＤ／２−０Ｖ＝ＶＤＤ／２の電圧が、ＮＴｒ２のソース−ドレイン間には、ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２の電圧が印加され、どちらも耐圧以下である。また、ＰＴｒ１およびＰｔｒ２のソース−ドレイン間は、０Ｖである。

以上の通り、Ｎｏｕｔに０〜ＶＤＤで変化する信号を出力しても、出力部１のＰＴｒ１およびＰＴｒ２と、ＮＴｒ１およびＮＴｒ２が、耐圧不足となることを防止できる。
なお、バイアス電圧生成回路６の出力するバイアス電圧の設定については、トランジスタの耐圧に応じて適宜設定すればよい。

図１の出力回路は、高周波動作を行う場合、出力端子ｏｕｔから見えるＰＴｒ２およびＮＴｒ２の素子サイズを大きくとることが望ましい。そのため、このトランジスタのゲート−ドレイン間容量も連動して大きくなり、その容量を介してノードＮｏｕｔのＡＣ変動分がバイアス電圧の出力バイアスノードＮ５およびＮ６へ無視できない大きさで伝わる。これによりＮ５およびＮ６の電圧が変動し、この変動が大きいと、ノードＮ１およびＮ２の電位も変動し、トランジスタに印加される電圧が耐圧以下であることを保障できなくなる。

そこで、図１の回路では、出力バイアスノードＮ５およびＮ６とＧＮＤの間にバイパス容量Ｃ１およびＣ２を接続した。バイパス容量Ｃ１およびＣ２を設けることにより、出力バイアスノードＮ５およびＮ６に生じる雑音の振幅を低減する。

バイパス容量Ｃ１およびＣ２は、容量値が大きいほど雑音の振幅を低減するが、一般的にＬＳＩ内に設ける容量の容量値を大きくするとそのサイズも大きくなるため、サイズインパクトが課題となる。

図２は、図１に示したバイアス電圧生成回路６の回路構成を示す図である。
バイアス電圧生成回路６は、分圧回路７と、バイアス電圧出力回路８と、を有する。分圧回路７は、高電位側電源端子２と低電位側電源端子３との間直列に接続された抵抗Ｒ１、ＮＴｒ３、ＰＴｒ３、ＮＴｒ４、ＰＴｒ４および抵抗Ｒ２を有する。Ｒ１とＮＴｒ３の接続ノードがノードＮ８、ＰＴｒ３とＮＴｒ４の接続ノードがノードＮ７、ＰＴｒ４と抵抗Ｒ２の接続ノードがノードＮ９である。ここでは抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値が等しく、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの閾値は共にＶｔｈであるとする。分圧回路７は、ノードＮ７から中心分電圧ＶＤＤ／２を、ノードＮ８から第１分電圧ＶＤＤ／２＋２Ｖｔｈを、ノードＮ９から第２分電圧ＶＤＤ／２−２Ｖｔｈを出力する。

バイアス電圧出力回路８は、第１バイアス電圧を出力する第１バイアス電圧出力回路と、第２バイアス電圧を出力する第２バイアス電圧出力回路と、を有する。第１バイアス電圧出力回路は、第１高電位側電源端子２と低電位側電源端子３との間直列に接続されたＮＴｒ５およびＰＴｒ５を有する。ＮＴｒ５のゲート端子は、分圧回路７のノードＮ７に接続され、中心分電圧ＶＤＤ／２が印加される。ＰＴｒ５のゲート端子は、分圧回路７のノードＮ９に接続され、第２分電圧ＶＤＤ／２−２Ｖｔｈが印加される。ＮＴｒ５とＰＴｒ５の接続ノードは、出力バイアスノードＮ５に接続され、第１バイアス電圧ＶＤＤ／２−Ｖｔｈを出力する。

第２バイアス電圧出力回路は、第１高電位側電源端子２と低電位側電源端子３との間に直列に接続されたＮＴｒ６およびＰＴｒ６を有する。ＮＴｒ６のゲート端子は、分圧回路７のノードＮ８に接続され、第１分電圧ＶＤＤ／２＋２Ｖｔｈが印加される。ＰＴｒ６のゲート端子は、ノードＮ７に接続され、中心分電圧ＶＤＤ／２が印加される。ＮＴｒ６とＰＴｒ６の接続ノードは、出力バイアスノードＮ６に接続され、第２バイアス電圧ＶＤＤ／２＋Ｖｔｈを出力する。

図２に示したバイアス電圧生成回路６の第１および第２バイアス電圧出力回路は、ドレイン接地のトランジスタを介してバイアス電圧を出力するため、出力バイアスノードの電圧変動に対して、自ら定常状態に復帰するように動作する。例えば、出力バイアスノードＮ５が正（＋）の方向に変動した場合、ＰＴｒ５は一時的にゲート―ソース間電圧Ｖｇｓが増大し、定常状態よりドレイン−ソース間電流Ｉｄｓが増加する。この電流増加が＋に傾いたバイアスノードを定常状態に戻そうとする働きをするため、変動から復帰する動作となる。なお、負（−）方向の変化に対しては逆の動作となり、同様に変動を元に戻そうとする。このように、バイアス電圧出力回路は、変動したバイアス電圧を元のレベルに復帰させるように動作し、バイアス電圧の変動を抑制する。

この復帰する方向に働く力（駆動力）は出力トランジスタのＷ／Ｌ比（Ｗ：ゲート幅、Ｌ：ゲート長）に依存しており、Ｗ／Ｌが大きい程、変動に対する復帰力が強くなるが、逆に定常電流が増大するという問題が生じる。以下、説明の簡略化のため、復帰力が強い＝Ｗ／Ｌが大きい状態をバイアスノードインピーダンスが低い、復帰力が弱い＝Ｗ／Ｌが小さい状態を同インピーダンスが高いと表現する。

上記の復帰動作は、バイアスノードが変動することそのものがトリガとなる。そのため、復帰力が強い場合は電圧変動中に復帰動作が作用し、変動の絶対値を小さくするが、復帰力が弱いと変動が終息した後に復帰動作をすることになり、変動の絶対値を低減する点では、何の対策もしていない状態と変わらない結果となる。

図３は、出力ノードからのノイズ等によりバイアスノードの電圧が変動した場合の、復帰力の違いによる変動の絶対値の低減を説明する図である。
図３において、破線Ｐはバイアス電圧出力回路の復帰力（駆動力）が強い場合のバイアスノードの電圧変動を、実線Ｑは復帰力（駆動力）が弱い場合のバイアスノードの電圧変動を、示す。

素子耐圧を守る上でバイアスノード変動の絶対値は極力抑えるべきであり、復帰力（駆動力）は強いことが望ましい。

前述のように、図１の出力回路は、高周波動作を行う場合、出力端子ｏｕｔから見えるＰＴｒ２およびＮＴｒ２の素子サイズを大きくとることが望ましい。しかし、そのために、トランジスタのゲート−ドレイン間容量も連動して大きくなり、その容量を介してノードＮｏｕｔのＡＣ変動分がバイアス電圧の出力バイアスノードＮ５およびＮ６へ無視できない大きさで伝わる。これによりＮ５およびＮ６の電圧が変動し、この変動が大きいと、ノードＮ１およびＮ２の電位も変動し、トランジスタに印加される電圧が耐圧以下であることを保障できなくなる。

上記のバイアスノードの電圧変動対策を、バイアス電圧生成回路に含まれるバイアス電圧出力回路で行う場合、先述の通り、バイアスノードのインピーダンスを下げ、定常電流を犠牲にして、電圧変動を迅速に収束させることになる。しかし、高速動作時は信号のスルーレートが急峻となるため、バイアスノードの揺れも変動が急峻となり、バイアスノードの電圧変動中に復帰力が働くぐらい迅速に復帰動作させなくては素子耐圧を守ることができない。すなわち、高速動作時はそれに見合うだけバイアスノードインピーダンスを低くする必要がある。この場合、バイアスノードインピーダンス低下に伴って定常電流が増大するので、定常電流を抑制することが望ましい。

図４は、第１実施形態の出力回路の構成を示す図である。
第１実施形態の出力回路を形成する各トランジスタの耐圧は、電源電圧ＶＤＤ（例えば、１０Ｖ）の半分＝ＶＤＤ／２＋α（例えば５．５Ｖ）が限界で、ドレイン−ソース間にＶＤＤ相当の電圧が印加されると破壊されるという前提とする。

第１実施形態の出力回路は、端子ＢＵＳの電圧変動の検出に、Ｉ／Ｏ端子ＢＵＳのリエントリ入力を用いる。
第１実施形態の出力回路は、出力部１と、バッファ４および５と、分圧回路７と、第１バイアス電圧出力回路８Ａと、第２バイアス電圧出力回路８Ｂと、を有する。第１実施形態の出力回路は、さらに、第１バイアス電圧安定回路１１Ａと、第２バイアス電圧安定回路１１Ｂと、リエントリ入力回路１２と、制御回路１３と、を有する。分圧回路７、第１バイアス電圧出力回路８Ａおよび第２バイアス電圧出力回路８Ｂは、バイアス電圧生成回路６を形成する。

出力部１、バッファ４および５は、図１に示した出力回路のものと同じであり、出力部１のＰＴｒ２とＮＴｒ２の接続ノードがＩ／Ｏバス端子ＢＵＳに接続される。分圧回路７は、図２に示したものと同じである。出力部１、バッファ４および５、および分圧回路７についての説明は省略する。

第１バイアス電圧出力回路８Ａおよび第２バイアス電圧出力回路８Ｂは、アイドル状態でもバイアスノードＮ５およびＮ６を所望の電圧に維持する。第１バイアス電圧出力回路８Ａおよび第２バイアス電圧出力回路８Ｂは、図２のバイアス電圧出力回路８に含まれる第１バイアス電圧出力回路および第２バイアス電圧出力回路と同じものであるが、Ｗ／Ｌ比を小さくして定常電流を低くしていることが異なる。第１バイアス電圧出力回路８Ａおよび第２バイアス電圧出力回路８Ｂの具体的な回路構成についての説明は省略する。

第１バイアス電圧安定回路１１Ａは、ＰＭＯＳトランジスタＰＴｒ１１と、ＮＭＯＳトランジスタＮＴｒ１１と、ＰＭＯＳトランジスタＰＴｒ１２と、ＮＭＯＳトランジスタＮＴｒ１２と、を有する。ＰＴｒ１１およびＮＴｒ１１は、高電位側電源（ＶＤＤ）とバイアスノードＮ５に接続される端子との間に直列に接続され、ＶＤＤに接続されるのがＰＴｒ１１であり、バイアスノードＮ５に接続される端子に接続されるのがＮＴｒ１１である。ＮＴｒ１２およびＰＴｒ１２は、低電位側電源（ＧＮＤ）とバイアスノードＮ５に接続される端子との間に直列に接続され、ＧＮＤに接続されるのがＮＴｒ１２であり、バイアスノードＮ５に接続される端子に接続されるのがＰＴｒ１２である。ＰＴｒ１１のゲートには制御回路１３から第１制御信号が印加され、ＮＴｒ１１のゲートには分圧回路７から中心分電圧が印加される。ＮＴｒ１２のゲートには、制御回路１３からの第２制御信号が印加され、ＰＴｒ１２のゲートには、分圧回路７から第３分電圧が印加される。

第２バイアス電圧安定回路１１Ｂは、ＰＭＯＳトランジスタＰＴｒ１３と、ＮＭＯＳトランジスタＮＴｒ１３と、ＰＭＯＳトランジスタＰＴｒ１４と、ＮＭＯＳトランジスタＮＴｒ１４と、を有する。ＰＴｒ１３およびＮＴｒ１３は、ＶＤＤとバイアスノードＮ６に接続される端子との間に直列に接続され、ＶＤＤに接続されるのがＰＴｒ１３であり、バイアスノードＮ６に接続される端子に接続されるのがＮＴｒ１３である。ＮＴｒ１４およびＰＴｒ１４は、ＧＮＤとバイアスノードＮ６に接続される端子との間に直列に接続され、ＧＮＤに接続されるのがＮＴｒ１４であり、バイアスノードＮ６に接続される端子に接続されるのがＰＴｒ１４である。ＰＴｒ１３のゲートには制御回路１３から第１制御信号が印加され、ＮＴｒ１３のゲートには分圧回路７から第１分電圧が印加される。ＮＴｒ１４のゲートには、制御回路１３からの第２制御信号が印加され、ＰＴｒ１４のゲートには、分圧回路７から中心分電圧が印加される。

第１バイアス電圧安定回路１１Ａを形成するＰＴｒ１１、ＮＴｒ１１、ＰＴｒ１２およびＮＴｒ１２は、Ｗ／Ｌ比を大きくし、駆動力を大きくしている。同様に、第２バイアス電圧安定回路１１Ｂを形成するＰＴｒ１３、ＮＴｒ１３、ＰＴｒ１４およびＮＴｒ１４は、Ｗ／Ｌ比を大きくし、駆動力を大きくしている。

第１バイアス電圧安定回路１１Ａでは、ＰＴｒ１１がオンしている時には、ＮＴｒ１１のソースがノードＮ５に接続されるので、ノードＮ５の電圧が低下するとＶＤＤからノードＮ５に電源供給が行われ、ノードＮ５の電圧低下を抑制する。同様に、ＮＴｒ１２がオンしている時には、ＰＴｒ１２のソースがノードＮ５に接続されるので、ノードＮ５の電圧が上昇するとＧＮＤからノードＮ５に電源供給が行われ、ノードＮ５の電圧上昇を抑制する。上記のように、ＰＴｒ１１、ＮＴｒ１１、ＰＴｒ１２およびＮＴｒ１２のＷ／Ｌ比は大きいので、第１バイアス電圧安定回路１１Ａの復帰力（駆動力）は強く、ノードＮ５の電圧変動を強力に抑制する。なお、ＰＴｒ１１またはＮＴｒ１２がオフしている時には、第１バイアス電圧安定回路１１Ａでは定常電流は流れない。このように、第１バイアス電圧安定回路１１Ａは、第１および第２制御信号に応じてＰＴｒ１１およびＮＴｒ１２がスイッチとして働き、第１および第２制御信号がアクティブの時に動作状態になり、それ以外の時には動作を停止する。

同様に、第２バイアス電圧安定回路１１Ｂでは、ＰＴｒ１３およびＮＴｒ１４はスイッチとして働く。ＰＴｒ１３がオンしている時には、ＮＴｒ１３のソースがノードＮ６に接続されるので、ノードＮ６の電圧が低下するとＶＤＤからノードＮ６に電源供給が行われ、ノードＮ６の電圧低下を抑制する。同様に、ＮＴｒ１４がオンしている時には、ＰＴｒ１４のソースがノードＮ６に接続されるので、ノードＮ６の電圧が上昇するとＧＮＤからノードＮ６に電源供給が行われ、ノードＮ６の電圧上昇を抑制する。上記のように、ＰＴｒ１３、ＮＴｒ１３、ＰＴｒ１４およびＮＴｒ１４のＷ／Ｌ比は大きいので、第２バイアス電圧安定回路１１Ｂの復帰力（駆動力）は強く、ノードＮ６の電圧変動を強力に抑制する。なお、ＰＴｒ１１またはＮＴｒ１２がオフしている時には第２バイアス電圧安定回路１１Ｂでは定常電流は流れない。このように、第２バイアス電圧安定回路１１Ｂは、第１および第２制御信号に応じてＰＴｒ１３およびＮＴｒ１４がスイッチとして働き、第１および第２制御信号がアクティブの時に動作状態になり、それ以外の時には動作を停止する。

リエントリ入力回路１２は、２つのＩ／Ｏバス端子ＢＵＳを入力とする第１および第２リエントリ部を有する。第１リエントリ部は、降圧用ＰＭＯＳトランジスタＰＴｒ２１と、ＶＤＤ／２〜ＶＤＤ間の電源で動作し、閾値電圧が高く設定されたインバータ１４と、を有する。ＰＴｒ２１は、ゲートにＶＤＤ／２−Ｖｔｈが印加され、ソースがＩ／Ｏバス端子ＢＵＳに接続され、ドレインがインバータ１４の入力に接続される。第２リエントリ部は、降圧用ＮＭＯＳトランジスタＮＴｒ２１と、ＧＮＤ〜ＶＤＤ／２間の電源で動作し、閾値電圧が低く設定されたインバータ１５と、を有する。ＮＴｒ２１は、ゲートにＶＤＤ／２＋Ｖｔｈが印加され、ソースがＩ／Ｏバス端子ＢＵＳに接続され、ドレインがインバータ１５の入力に接続される。

制御回路１３は、第１制御部と、第２制御部と、を有する。第１制御部は、ＶＤＤ／２〜ＶＤＤ間の電源で動作する３個のバッファを含むバッファ列およびＸＮＯＲゲート１６を有する。バッファ列は、インバータ１４の出力を遅延する。ＸＮＯＲゲート１６は、インバータ１４の出力と遅延されたインバータ１４の出力の排他的論理和の否定を生成し、ノードＮ２５に第１制御信号として出力する。第１エントリ部および第１制御部により生成される第１制御信号は、Ｉ／Ｏバス端子ＢＵＳにおけるリエントリ信号が変化した瞬間から、一定時間アクティブ（Ｌレベル）になる信号である。なお、バッファ列の出力は、リエントリコア出力端子Ｘ１に第１リエントリ信号として出力される。

第２制御部は、ＧＮＤ〜ＶＤＤ／２間の電源で動作する３個のバッファを含むバッファ列およびＸＯＲゲート１７と、を有する。バッファ列は、インバータ１５の出力を遅延する。ＸＯＲゲート１７は、インバータ１５の出力と遅延されたインバータ１５の出力の排他的論理和を生成し、ノードＮ２６に第２制御信号として出力する。第２エントリ部および第２制御部により生成される第２制御信号は、Ｉ／Ｏバス端子ＢＵＳにおけるリエントリ信号が変化した瞬間から、一定時間アクティブ（Ｈレベル）になる信号である。バッファ列の出力は、リエントリコア出力端子Ｘ２に第２リエントリ信号として出力される。

したがって、第１バイアス電圧安定回路１１Ａおよび第２バイアス電圧安定回路１１Ｂは、第１および第２制御信号を受けて、Ｉ／Ｏバス端子ＢＵＳにおける電圧が変化した瞬間から一定時間動作状態になる。

図５は、図４に示した第１実施形態の出力回路において、Ｉ／Ｏバス端子ＢＵＳの信号（電圧）が低レベル（ＧＮＤ）と高レベル（ＶＤＤ）の間で変化した場合の、各部の電圧変化を示すタイムチャートである。図５において、横軸は時間を、縦軸は電圧（Ｖ）を示す。図５の（Ａ）は端子ＢＵＳの信号を示す。図５の（Ｂ）は、実線がＮ２１の信号を、破線がＮ２２の信号を示す。図５の（Ｃ）は、実線がＮ２３の信号を、破線がＮ２４の信号を示す。図５の（Ｄ）は、実線がＮ２５の信号を、破線がＮ２６の信号を示す。図５の（Ｅ）は、実線が第１実施形態の出力回路におけるＮ５の電圧変動を、破線が図１および図２の出力回路におけるＮ５の電圧変動を示す。

以下、図５におけるＩ／Ｏバス端子ＢＵＳにおける立ち上がり信号を例として、図４の回路の動作および望ましい閾値を説明する。
図５の（Ａ）のように、入力もしくは出力動作時、端子ＢＵＳが０Ｖ〜ＶＤＤ間で遷移し、そのＡＣ変動成分は、出力回路上のＰＴｒ２、ＮＴｒ２のゲート−ドレイン間容量を介して、バイアスノードＮ５およびＮ６への正（＋）方向の変動として伝わる。

一方、端子ＢＵＳの信号は、リエントリ入力回路１２に伝わり、降圧素子ＰＴｒ２１を通じてＶＤＤ／２〜ＶＤＤ間の電圧信号としてノードＮ２１に、降圧素子ＮＴｒ２１を通してＧＮＤ〜ＶＤＤ／２間の電圧信号としてノードＮ２２に出力される。ノードＮ２１の信号は、同電位にて動作するリエントリ入力初段インバータ１４のゲートに、ノードＮ２２の信号は、同電位にて動作するリエントリ入力初段インバータ１５のゲートに、それぞれ入力する。図５の（Ｂ）はこれらの信号を示す。インバータ１４および１５は、それぞれの入力信号を反転して出力する。

この時、図５の（Ｃ）に示すように、端子ＢＵＳの信号はＧＮＤからＶＤＤへ遷移しているため、ＧＮＤに近い電源電圧で動作するインバータ１５は、インバータ１４に先駆けて端子ＢＵＳの信号の変動に反応する。これにより、ＧＮＤ〜ＶＤＤ／２電源の信号経路に関わる第２制御部の制御処理を速めることになる。この応答速度は、インバータ１５の閾値電圧を低く設定することで、さらに速めることができる。なお、端子ＢＵＳでの立下り信号に関しては、ＶＤＤに近い電圧で動作するインバータ１４について同様のことがいえる。この場合は、インバータ１４の閾値電圧を高めに設定することで、後の第１制御部の応答速度がより早くなる。

ＸＮＯＲ１６は、インバータ１４の出力信号（Ｎ２３の信号）と、それを一定時間の遅延させた遅延信号の排他的論理和の否定をＮ２５に出力する。ＸＯＲ１７は、インバータ１５の出力信号（Ｎ２４の信号）と、それを一定時間の遅延させた遅延信号の排他的論理和をＮ２６に出力する。図５の（Ｄ）は、Ｎ２５の第１制御信号、およびＮ２６の第２制御信号を示す。第１および第２制御信号は、第１バイアス電圧安定回路１１Ａおよび第２バイアス電圧安定回路１１Ｂの動作制御信号であり、ＰＴｒ１１およびＰＴｒ１３、およびＮＴｒ１２およびＮＴｒ１４のゲートに供給される。

これに応じて、ＰＴｒ１１およびＰＴｒ１３、およびＮＴｒ１２およびＮＴｒ１４は、端子ＢＵＳの変動検出信号（Ｎ２３およびＮ２４の信号）が反転してから、バッファ列の出力信号が反転するまでの間アクティブとなる。言い換えれば、バッファ列の遅延時間の間アクティブとなる。これにより、バイアスノードＮ５およびＮ６の電源ＶＤＤおよびＧＮＤとのインピーダンスを一時的に低下させ、変動を瞬時に収束させる。そして一定時間（遅延時間）の後、第１および第２制御信号は再度インアクティブ(オフ）に切り替わる。このため、第１バイアス電圧安定回路１１Ａおよび第２バイアス電圧安定回路１１Ｂのアクティブ状態で発生する電流を止める動作をすることになる。

ここで、上記の通り、端子ＢＵＳの変動が立ち上がり信号ならば、ＧＮＤ〜ＶＤＤ／２の電源電圧で動作する信号経路（第２リエントリ入力部および第２制御部）が変動にいち早く応答する。そのため、第１バイアス電圧安定回路１１Ａおよび第２バイアス電圧安定回路１１Ｂの制御信号のうち第２制御信号（Ｎ２６の信号）は、端子ＢＵＳの信号の立ち上がり初期から即座に反応してＮＴｒ１２およびＮｔｒ１４をオンとする。これに応じて、ＰＴｒ１２およびＰＴｒ１４によるドレイン接地回路がいち早く動作する状態（アクティブ状態）になる。図２で説明したように、ＰＴｒ１２およびＰＴｒ１４によるドレイン接地回路は、バイアスノードＮ５およびＮ６の＋変動を定常状態に復帰させる力に優れる。そのため、ＰＴｒ１２およびＰＴｒ１４によるドレイン接地回路は、端子ＢＵＳの立ち上がり信号により生じるバイアスノードの＋方向の揺れにいち早く対応できる状態となる。

一方、第１制御信号（Ｎ２５の信号）は、ＶＤＤ／２〜ＶＤＤ電源電圧で動作する信号経路（第１リエントリ入力部および第１制御部）で生成される。そのため、ＰＴｒ１１およびＰＴｒ１３は、端子ＢＵＳの立ち上がり信号に対してスルーレートに依存して少し遅れてオンにする。しかし、こちらの制御は、ＮＴｒ１１およびＮＴｒ１３のドレイン接地回路側の制御に関わり、ＰＴｒ１２およびＰＴｒ１４による＋方向の変動からの復帰により生じる揺り戻し対策用にオンとするのみである。そのため、ＰＴｒ１２およびＰＴｒ１４の制御が、ＮＴｒ１１およびＮＴｒ１３がアクティブになった後に遅れてアクティブとなっても特に問題は発生しない。

以上、一連の動作により、ノードＮ５およびＮ６の電源インピーダンスを低減するために、第１バイアス電圧安定回路１１Ａおよび第２バイアス電圧安定回路１１Ｂを動作状態（オン状態）にしても、一時的に定常電流が増大するのみである。このように、定常電流の増大を最低限に抑制しながら、バイアスノードＮ５およびＮ６の電圧変動の迅速な回復が実現される。

図１および図２の出力回路におけるＮ５の電圧変動は、図５の（Ｅ）の破線で示すようになるが、第１実施形態の出力回路におけるＮ５の電圧変動は、実線のようになる。これにより、第１実施形態でのバイアスノードにおける電圧変動の抑制効果が確認できる。

なお、第１実施形態の出力回路では、リエントリ入力回路１２および制御回路１３の対か、特に降圧素子ＰＴｒ２１およびＮＴｒ２１の追加によって端子ＢＵＳに寄生容量が付加される。この寄生容量の付加が、高速動作に影響を及ぼす懸念があるが、降圧素子の追加により生じる寄生容量は大きくても数十ｆＦ程度に収まり、数百ＭＨｚ程度のＩ／Ｏ入出力動作上はほぼ影響がない範囲となるため、問題は発生しない。

図６は、第２実施形態の出力回路の構成を示す図である。
第２実施形態の出力回路は、出力端子ＯＵＴの電圧変動の検出に、出力部１の前段のバッファ４および５の出力を用いる。

第２実施形態の出力回路は、第１実施形態の出力回路と類似の構成を有するが、リエントリ入力を、出力部１の前段のバッファ４および５の出力に変更するため、リエントリ入力を設けないことが異なる。

バッファ４の出力は、ＶＤＤ／２−Ｖｔｈ〜ＶＤＤの変動範囲を有し、バッファ５の出力は、ＧＮＤ〜Ｖｔｈ＋Ｖｔｈの変動範囲を有する。そのため、バッファ４の出力は制御回路１３の第１制御部の入力として、バッファ５の出力は制御回路１３の第２制御部の入力として、そのまま利用する。

第２実施形態の出力回路では、第１実施形態と異なり、第１および第２バイアス電圧安定回路１１Ａおよび１１Ｂは、出力動作時しか動作しないため、出力端子にだけ適用される。しかし、出力端子ＯＵＴの電圧変動の直前に、第１および第２バイアス電圧安定回路１１Ａおよび１１Ｂを動作状態にするので、第１実施形態に比べて応答性を改善できる。また、第１実施形態のようにインバータ１４および１５を設け、その閾値をその都度用意・調整する手間が省けるという利点がある。

上記の点以外、第２実施形態の出力回路の動作は、第１実施形態の出力回路と同じなので、説明は省略する。

図７は、第１実施形態の出力回路の変形例の概念を示す図である。
図４に示した第１実施形態の出力回路において、第１および第２バイアス電圧安定回路１１Ａおよび１１ＢのＰＴｒ１１、ＮＴｒ１２、ＰＴｒ１３およびＮＴｒ１４は、スイッチとして作用する。また、ＮＴｒ１１、ＰＴｒ１２、ＮＴｒ１３およびＰＴｒ１４は、バイアスノードＮ５およびＮ６に対し電圧変動が発生した際に、ＶＤＤ電源から電流を供給、もしくはＧＮＤに電流をシンクする動作をする「電流源」であるといえる。そのため、ＮＴｒ１１、ＰＴｒ１２、ＮＴｒ１３およびＰＴｒ１４は、図７に示すように、電流源３１〜３４で表すことができる。

電流源３１〜３４の動作は、第１実施形態と同様である。端子ＢＵＳの立ち上がり変動に対しバイアスノードＮ５およびＮ６が＋方向に変動した場合は、ＮＴｒ１２およびＮＴｒ１４が即座に応答し、Ｎ５およびＮ６からＧＮＤに電流を引き抜く（シンクする）電流源３２および３４を動作状態（アクティブ）にする。これにより、Ｎ５およびＮ６の電圧変動が抑制される。逆に立下り変動に対しては、ＰＴｒ１１およびＰＴｒ１３が即座に応答し、ＶＤＤ電源からＮ５およびＮ６へ電流を供給する電流源３１および３３を動作状態（アクティブ）にする。これにより、Ｎ５およびＮ６の電圧変動が抑制される。

また、分圧回路７、第１バイアス電圧出力回路８Ａおよび第２バイアス電圧出力回路８Ｂは、バイアス電圧生成回路６として表すことができる。
言い換えれば、第１および第２バイアス電圧安定回路１１Ａおよび１１Ｂは、それぞれＶＤＤ電源から電流を供給、もしくはＧＮＤに電流をシンクする２個の電流源で、第１および第２制御信号により動作状態が制御されるものであれよいといえる。また、バイアス電圧生成回路６は、アイドル状態において、バイアスノードＮ５およびＮ６の電圧を維持するのであればどのような構成でもよいといえる。

また、図７は、第１実施形態の出力回路の変形例の概念を示すが、第２実施形態の出力回路についても同様の変形例の概念がある。

以上説明したように、第１および第２実施形態、およびその変形例では、出力部の前段のバッファ、もしくは端子からのリエントリ入力直後の信号を用いて、バイアスノードの電圧を変動させる原因となる変動を検出する。検出した変動に応じて、バイアス電圧安定回路を一時的に動作させ、バイアスノードの電圧変動を抑制する。

これにより、定常電流の増加を最低限に抑えつつ、バイアスノードの電圧変動の抑制効果を向上する。
さらに、図１および図２に示した出力回路では、バイアス電圧生成回路の対策のみでは対応しきれなかった電圧変動を抑制するため、補助的に大面積を要するバイパスコンデンサを使用していた。第１および第２実施形態、およびその変形例においても、バイパスコンデンサは必要に応じて設けられるが、必要な容量値を大幅に削減できる。これにより、回路面積の増大を抑制できる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１ 出力部
２ 高電位電源
３ 低電位電源
４、５ バッファ
６ バイアス電圧生成回路
７ 分圧回路
８ バイアス電圧出力回路
８Ａ 第１バイアス電圧出力回路
８Ｂ 第２バイアス電圧出力回路
１１Ａ 第１バイアス電圧安定回路
１１Ｂ 第２バイアス電圧安定回路
１２ リエントリ入力回路
１３ 制御回路

Claims (8)

1. 高電位側電源と出力ノードとの間に直列に接続され、前記高電位側電源の側に接続される第１ＰＭＯＳトランジスタと前記出力ノード側に接続される第２ＰＭＯＳトランジスタと、
   低電位側電源と前記出力ノードとの間に直列に接続され、前記低電位側電源の側に接続される第１ＮＭＯＳトランジスタと前記出力ノード側に接続される第２ＮＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタのゲート端子に接続される第１バイアスノードに第１バイアス電圧を出力し、前記第２ＮＭＯＳトランジスタのゲート端子に接続される第２バイアスノードに第２バイアス電圧を出力するバイアス電圧生成回路と、
   前記第１バイアスノードに接続され、前記第１バイアス電圧の変動を抑制する第１バイアス電圧安定回路と、
   前記第２バイアスノードに接続され、前記第２バイアス電圧の変動を抑制する第２バイアス電圧安定回路と、
   前記第１バイアス電圧および前記第２バイアス電圧を変動させる信号変化を検出して、前記第１バイアス電圧安定回路および前記第２バイアス電圧安定回路の動作を制御する制御回路と、を備えることを特徴とする出力回路。
2. 前記第１バイアス電圧安定回路は、
   前記高電位側電源から前記第１バイアスノードに電流を供給する第１電流源と、
   前記第１バイアスノードから前記低電位側電源に電流をシンクする第２電流源と、
   前記第１電流源を動作させる第１スイッチと、
   前記第２電流源を動作させる第２スイッチと、を備え、
   前記第２バイアス電圧安定回路は、
   前記高電位側電源から前記第２バイアスノードに電流を供給する第３電流源と、
   前記第２バイアスノードから前記低電位側電源に電流をシンクする第４電流源と、
   前記第３電流源を動作させる第３スイッチと、
   前記第４電流源を動作させる第４スイッチと、を備える、ことを特徴とする請求項１に記載の出力回路。
3. 前記第１スイッチは、一端が前記高電位側電源に接続され、ゲートに前記制御回路からの第１制御信号が印加される第５ＰＭＯＳトランジスタであり、
   前記第１電流源は、前記第５ＰＭＯＳトランジスタと前記第１バイアスノードとの間に接続され、ゲートに第１電圧が印加される第５ＮＭＯＳトランジスタであり、
   前記第２スイッチは、一端が前記低電位側電源に接続され、ゲートに前記制御回路からの第２制御信号が印加される第６ＮＭＯＳトランジスタであり、
   前記第２電流源は、前記第６ＰＭＯＳトランジスタと前記第２バイアスノードとの間に接続され、ゲートに第２電圧が印加される第６ＮＭＯＳトランジスタであり、
   前記第３スイッチは、一端が前記高電位側電源に接続され、ゲートに前記制御回路からの第１制御信号が印加される第７ＰＭＯＳトランジスタであり、
   前記第３電流源は、前記第７ＰＭＯＳトランジスタと前記第２バイアスノードとの間に接続され、ゲートに第３電圧が印加される第７ＮＭＯＳトランジスタであり、
   前記第４スイッチは、一端が前記低電位側電源に接続され、ゲートに前記制御回路からの第２制御信号が印加される第８ＮＭＯＳトランジスタであり、
   前記第４電流源は、前記第８ＰＭＯＳトランジスタと前記第２バイアスノードとの間に接続され、ゲートに前記第１電圧が印加される第８ＮＭＯＳトランジスタである、ことを特徴とする請求項２に記載の出力回路。
4. 前記バイアス電圧生成回路は、
   前記第１電圧（中心分電圧）、前記第３電圧（第１分電圧）および前記第２電圧（第２分電圧）を出力する分圧回路と、
   前記高電位側電源と前記第１バイアスノードとの間に接続され、ゲートに前記第１電圧が印加される第３ＮＭＯＳトランジスタおよび前記低電位側電源と前記第１バイアスノードとの間に接続され、ゲートに前記第２電圧が印加される第３ＰＭＯＳトランジスタを有し、前記第１バイアスノードに前記第１バイアス電圧を出力する第１バイアス電圧出力回路と、
   前記高電位側電源と前記第２バイアスノードとの間に接続され、ゲートに前記第３電圧が印加される第４ＮＭＯＳトランジスタおよび前記低電位側電源と前記第２バイアスノードとの間に接続され、ゲートに前記第１電圧が印加される第４ＰＭＯＳトランジスタを有し、前記第２バイアスノードに前記第２バイアス電圧を出力する第２バイアス電圧出力回路と、を備えることを特徴とする請求項３に記載の出力回路。
5. 前記制御回路は、
   前記出力ノードの電圧変動を検出して、高レベルシフト変動信号を生成する第１リエントリ入力信号回路と、
   前記出力ノードの電圧変動を検出して、低レベルシフト変動信号を生成する第２リエントリ入力信号回路と、
   前記高レベルシフト変動信号の変化エッジに対応するパルス状の前記第１制御信号を生成する第１制御部と、
   前記低レベルシフト変動信号の変化エッジに対応するパルス状の前記第２制御信号を生成する第２制御部と、を備えることを特徴とする請求項１から４のいずれか１項に記載の出力回路。
6. 前記第１リエントリ入力信号回路は、
   降圧用ＰＭＯＳトランジスタと、
   前記高電位側電源電圧と、前記高電位側電源電圧と前記低電位側電源電圧の中間電圧との間の電源電圧で動作し、閾値電圧が高く設定されたインバータと、を備え、
   前記第２リエントリ入力信号回路は、
   降圧用ＮＭＯＳトランジスタと、
   前記中間電圧と、前記低電位側電源電圧との間の電源電圧で動作し、閾値電圧が低く設定されたインバータと、を備えることを特徴とする請求項５に記載の出力回路。
7. 前記制御回路は、
   前記第１ＰＭＯＳトランジスタのゲートに印加される高レベルシフト出力信号の変化エッジに対応するパルス状の前記第１制御信号を生成する第１制御部と、
   前記第１ＮＭＯＳトランジスタのゲートに印加される低レベルシフト出力信号の変化エッジに対応するパルス状の前記第２制御信号を生成する第２制御部と、を備えることを特徴とする請求項１から４のいずれか１項に記載の出力回路。
8. カスコード接続した２個のＰＭＯＳトランジスタおよび２個のＮＭＯＳトランジスタのうちの１個のＰＭＯＳトランジスタのゲートに第１バイアス電圧を印加し、１個のＮＭＯＳトランジスタのゲートに第２バイアス電圧を印加し、他の１個のＰＭＯＳトランジスタおよび１個のＮＭＯＳトランジスタのゲートに出力信号を印加して、トランジスタの耐圧以上の振幅の信号を出力する電圧信号出力方法であって、
   前記第１バイアス電圧および前記第２バイアス電圧を変動させる信号変化を検出して、第１制御信号および第２制御信号を生成し、
   前記第１バイアス電圧を供給する第１バイアスノードおよび前記第２バイアス電圧を供給する第２バイアスノードと、高電位側電源および低電位側電源との間のインピーダンスを低下させる第１バイアス電圧安定回路および第２バイアス電圧安定回路を、前記第１制御信号および前記第２制御信号に応じて一時的にアクティブにする、ことを特徴とする電圧信号出力方法。

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