JP2024004786A - ゲート駆動装置 - Google Patents

Abstract

【課題】回路規模の増大を招くことなくゲート電流を精度良く変更するとともにゲート電流の制御の応答性を向上する。【解決手段】ゲート駆動装置４は、電流指令信号を出力するとともにスイッチング時における過渡電圧を目標値に制御するように電流指令信号が表す指令値を切り替える演算回路１１と、電流指令信号に対応した駆動信号を生成して出力するプリドライブ回路１４と、駆動信号に基づいて半導体スイッチング素子７のゲートを駆動するドライブ回路１５と、を備える。ドライブ回路１５は、２つのＭＯＳトランジスタがカスコード接続されたカスコード回路を含む構成の出力回路１６ａ～１６ｃが互いに並列接続された構成であり、それらＭＯＳトランジスタをオンすることでゲート電流を流して半導体スイッチング素子７のゲートを駆動する。ドライブ回路１５は、駆動信号が表す指令値に応じてオンするＭＯＳトランジスタの数を変更することでゲート電流を変更する。【選択図】図３

Description

本発明は、半導体スイッチング素子のゲートを駆動するゲート駆動装置に関する。

従来、半導体スイッチング素子のゲートを駆動するゲート駆動装置として、ＡＧＣと呼ばれる技術を採用した構成がある。なお、ＡＧＣは、Active Gate Controlの略称である。このような構成のゲート駆動装置は、損失低減、ノイズ低減、素子故障防止などを目的として、半導体スイッチング素子のゲートに流れる電流であるゲート電流を調整することにより、スイッチング時における半導体スイッチング素子の主端子の電圧に対応した過渡電圧を所望する目標値に制御するようになっている。上記した過渡電圧には、スイッチング時における主端子の電圧の変化率、つまりｄＶ／ｄｔと、スイッチング時における主端子の電圧のピーク値、つまりサージ電圧と、が含まれる。

上記構成のゲート駆動装置において、ゲート電流の精度が低い場合、過渡電圧の制御の誤差が大きくなり、最悪の場合には過大なサージ電圧などが発生して半導体スイッチング素子が故障に至るおそれがある。そのため、上記構成のゲート駆動装置としては、ゲート電流を所望する値に精度良く制御することができるものが望ましい。また、ゲート駆動装置の駆動対象として、ＳｉＣ－ＭＯＳＦＥＴなど、高速にスイッチングを行うことができる半導体スイッチング素子が採用されることがある。なお、ＳｉＣは、Silicon Carbideの略称である。そのため、上記構成のゲート駆動装置としては、高速にゲート電流を変更することができるものが望ましい。

特許文献１には、ゲート電流が流れる経路に設けられたシャント抵抗に流れる電流を、ＯＰアンプを用いてフィードバック制御することにより、ＩＧＢＴのゲート電流を制御する定電流ゲートドライバが開示されている。この場合、ＯＰアンプは、ゲート電流の指令値を表す制御信号に基づいて制御されるようになっている。また、特許文献２には、並列に接続された複数の駆動回路を設け、駆動回路をオンにする個数を時間経過に応じて変更することにより、ＩＧＢＴのゲート電流を制御するデジタルゲートドライバが開示されている。なお、以下の説明では、特許文献１、２に開示された技術のことを、それぞれ従来技術１、従来技術２とも称することとする。

特開２０１２－１１４５８７号公報 特開２０１９－１５４１３４号公報

従来技術１では、ゲート電流を指令値に精度良く制御することができるものの、ＯＰアンプを介したフィードバックループの遅延により、高速にゲート電流を切り替えることができない。つまり、従来技術１では、ゲート電流の指令値の変化に対する実際のゲート電流の変化、つまりゲート電流の制御の応答性を向上させることが困難であった。また、従来技術１では、ＯＰアンプを設ける必要があることから、その分だけ回路規模が増大するという課題もある。

従来技術２では、駆動回路を構成するＭＯＳトランジスタのオンオフの切り替えによりゲート電流を変更することが可能であるため、ゲート電流を高速に操作できる、つまりゲート電流の制御の応答性を高めることができる。ただし、従来技術２では、駆動回路を構成するＭＯＳトランジスタのチャネル長変調の影響により、駆動回路をオンにする個数が同じであってもＩＧＢＴのゲート・エミッタ間電圧の変動に応じてゲート電流が変動するおそれがあり、その結果、ゲート電流の精度を高めることが困難であった。

本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模の増大を招くことなくゲート電流を精度良く変更するとともにゲート電流の制御の応答性を向上することができるゲート駆動装置を提供することにある。

請求項１に記載のゲート駆動装置は、半導体スイッチング素子（７）のゲートを駆動するものであって、半導体スイッチング素子のゲートに流れる電流であるゲート電流の指令値を表す電流指令信号を出力する指令信号出力回路（１１）と、電流指令信号を入力するとともに電流指令信号に対応した駆動信号を生成して出力するプリドライブ回路（１４、３２、４２、５２）と、駆動信号に基づいて半導体スイッチング素子のゲートを駆動するドライブ回路（１５、３３）と、を備える。

指令信号出力回路は、半導体スイッチング素子がスイッチングされるスイッチング時におけるスイッチング素子の主端子の電圧に対応した過渡電圧を所望する目標値に制御するように電流指令信号が表す指令値を切り替えるようになっている。ドライブ回路は、２つのＭＯＳトランジスタ（Ｍ１ａ～Ｍ２ｃ、Ｍ３１ａ～Ｍ３２ｃ）がカスコード接続されたカスコード回路（２５ａ～２５ｃ、３８ａ～３８ｃ）を含む構成の複数の出力回路（１６ａ～１６ｃ、３７ａ～３７ｃ）が互いに並列接続された構成であり、出力回路のＭＯＳトランジスタをオンすることによりゲート電流を流して半導体スイッチング素子のゲートを駆動するようになっている。上記構成のドライブ回路は、駆動信号が表す指令値に応じてオンするＭＯＳトランジスタの数を変更することによりゲート電流を変更することができる。

上記構成によれば、ゲート電流の指令値が変化した時点から実際のゲート電流が変化する時点までの遅延の要因としては、主に出力回路のＭＯＳトランジスタの伝搬遅延だけとなることから、従来技術１に対して高速にゲート電流を切り替えることが可能となる、つまりゲート電流の制御の応答性を向上させることができる。しかも、上記構成では、ＯＰアンプを必要としないことから、従来技術１のように回路規模が増大することがない。

また、上記構成によれば、出力回路を、２つのＭＯＳトランジスタがカスコード接続されたカスコード回路を含む構成としたことにより、次のような効果が得られる。なお、以下では、カスコード回路を構成する２つのＭＯＳトランジスタのうち、ソース接地側のＭＯＳトランジスタを第１トランジスタとするとともに、ソース接地側のＭＯＳトランジスタとは異なるＭＯＳトランジスタを第２トランジスタとする。

すなわち、上記構成によれば、第２トランジスタ側のドレイン・ソース間電圧により半導体スイッチング素子のゲート・ソース間電圧またはゲート・エミッタ間電圧の変動が吸収されることから、第１トランジスタ側のドレイン・ソース間電圧が略一定に保たれる。そして、この場合、ゲート電流の値は、主に第１トランジスタに依存して定まるような構成となっている。そのため、上記構成によれば、半導体スイッチング素子のゲート・ソース間電圧またはゲート・エミッタ間電圧の変動に伴うゲート電流の変動が抑制されるため、ゲート電流の精度を高めることができる。したがって、上記構成によれば、回路規模の増大を招くことなくゲート電流を精度良く変更するとともにゲート電流の制御の応答性を向上することができるという優れた効果が得られる。

第１実施形態に係るモータ駆動装置の構成を模式的に示す図 第１実施形態に係る半導体スイッチング素子のターンオフ時の各部の波形を模式的に示す図 第１実施形態に係るゲート駆動装置が有する主な機能を模式的に示す図 第１実施形態に係るゲート駆動装置の具体的な構成の一例を示す図 第１実施形態に係る半導体スイッチング素子のターンオフ時におけるゲート駆動装置の各部の動作タイミングを説明するためのタイミングチャート 従来技術１に係るゲートスイッチングの最中にゲート電流を変更した場合の各部の波形を模式的に示すタイミングチャート 第１実施形態に係るゲートスイッチングの最中にゲート電流を変更した場合の各部の波形を模式的に示すタイミングチャート 従来技術２に係る出力回路の構成を模式的に示す図 第１実施形態に係る出力回路の構成を模式的に示す図 ＭＯＳトランジスタのドレイン電流およびドレイン・ソース間電圧の関係を示す図 従来技術２に係るシミュレーション結果を示すものであり、半導体スイッチング素子のターンオフ時における各部の波形を模式的に示す図 第１実施形態に係るシミュレーション結果を示すものであり、半導体スイッチング素子のターンオフ時における各部の波形を模式的に示す図 第１比較例に係るゲート駆動装置の具体的な構成の一例を示す図 第１比較例に係る半導体スイッチング素子のターンオフ時におけるゲート駆動装置の各部の動作タイミングを説明するためのタイミングチャート 第１実施形態の第１変形例に係る出力回路の構成を模式的に示す図 第１実施形態の第２変形例に係る出力回路の構成を模式的に示す図 第１実施形態の第２変形例に係るシミュレーション結果を示すものであり、半導体スイッチング素子のターンオフ時における各部の波形を模式的に示す図 第１実施形態の第３変形例に係る出力回路の構成を模式的に示す図 第１実施形態の第４変形例に係る出力回路の構成を模式的に示す図 第２実施形態に係るゲート駆動装置の具体的な構成の一例を示す図 第２実施形態に係るゲート駆動装置を構成する回路素子の平面レイアウトの一例を模式的に示す図 第２実施形態に係る半導体スイッチング素子のターンオフ時におけるゲート駆動装置の各部の動作タイミングを説明するためのタイミングチャート 第３実施形態に係るゲート駆動装置の具体的な構成の一例を示す図 第３実施形態に係る半導体スイッチング素子のターンオフ時におけるゲート駆動装置の各部の動作タイミングを説明するためのタイミングチャート 第４実施形態に係るゲート駆動装置の具体的な構成の一例を示す図

以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図１９を参照して説明する。

＜モータ駆動装置の構成＞
図１に示すように、本実施形態のモータ駆動装置１は、例えば自動車などの車両に搭載されるモータ２を駆動するものであり、インバータ３、ゲート駆動装置４ｕｐ～４ｗｎ、コントローラ５などを備えている。インバータ３は、例えば車両に搭載されたバッテリである直流電源６から一対の直流電源線Ｌ１、Ｌ２を通じて供給される直流の電源電圧ＶａをＵ相、Ｖ相およびＷ相の３相の交流電圧に変換して出力する。インバータ３の３相の出力は、モータ２に与えられており、これにより、モータ２が駆動される。この場合、車載用途を想定していることから、電源電圧Ｖａは、例えば数百Ｖといった比較的高い電圧となっている。

インバータ３は、直流電源線Ｌ１、Ｌ２間にそれぞれ接続された３つのハーフブリッジ回路３ｕ、３ｖおよび３ｗを備えている。ハーフブリッジ回路３ｕは、その上アームを構成する半導体スイッチング素子７ｕｐと、その下アームを構成する半導体スイッチング素子７ｕｎと、を備えている。ハーフブリッジ回路３ｖは、その上アームを構成する半導体スイッチング素子７ｖｐと、その下アームを構成する半導体スイッチング素子７ｖｎと、を備えている。ハーフブリッジ回路３ｗは、その上アームを構成する半導体スイッチング素子７ｗｐと、その下アームを構成する半導体スイッチング素子７ｗｎと、を備えている。

半導体スイッチング素子７ｕｐ～７ｗｎは、いずれも、例えばＳｉＣ－ＭＯＳＦＥＴなどのパワー素子であり、この場合、Ｎチャネル型のＭＯＳＦＥＴと、そのＭＯＳＦＥＴのドレイン・ソース間にソース側をアノードとして接続された、つまりＭＯＳＦＥＴに対して逆並列に接続された還流用のダイオードと、を含む構成となっている。なお、この場合、ＭＯＳＦＥＴとは別の素子として還流用のダイオードが設けられているが、ＭＯＳＦＥＴのボディダイオードを還流用のダイオードとして利用してもよい。

半導体スイッチング素子７ｕｐ、７ｖｐ、７ｗｐの各ドレインは、いずれも高電位側の直流電源線Ｌ１に接続されている。半導体スイッチング素子７ｕｐ、７ｖｐ、７ｗｐの各ソースは、半導体スイッチング素子７ｕｎ、７ｖｎ、７ｗｎの各ドレインにそれぞれ接続されている。半導体スイッチング素子７ｕｎ、７ｖｎ、７ｗｎのソースは、いずれも低電位側の直流電源線Ｌ２に接続されている。

半導体スイッチング素子７ｕｐおよび７ｕｎの相互接続ノードであるノードＮｕは、インバータ３のＵ相の出力端子として機能するものであり、モータ２に接続されている。半導体スイッチング素子７ｖｐおよび７ｖｎの相互接続ノードであるノードＮｖは、インバータ３のＶ相の出力端子として機能するものであり、モータ２に接続されている。半導体スイッチング素子７ｗｐおよび７ｗｎの相互接続ノードであるノードＮｗは、インバータ３のＷ相の出力端子として機能するものであり、モータ２に接続されている。

ゲート駆動装置４ｕｐは、ハーフブリッジ回路３ｕの上アームを構成する半導体スイッチング素子７ｕｐのゲートを駆動する。ゲート駆動装置４ｕｎは、ハーフブリッジ回路３ｕの下アームを構成する半導体スイッチング素子７ｕｎのゲートを駆動する。ゲート駆動装置４ｖｐは、ハーフブリッジ回路３ｖの上アームを構成する半導体スイッチング素子７ｖｐのゲートを駆動する。ゲート駆動装置４ｖｎは、ハーフブリッジ回路３ｖの下アームを構成する半導体スイッチング素子７ｖｎのゲートを駆動する。ゲート駆動装置４ｗｐは、ハーフブリッジ回路３ｗの上アームを構成する半導体スイッチング素子７ｗｐのゲートを駆動する。ゲート駆動装置４ｗｎは、ハーフブリッジ回路３ｗの下アームを構成する半導体スイッチング素子７ｗｎのゲートを駆動する。

この場合、ゲート駆動装置４ｕｐ～４ｗｎは同様の構成であり、半導体スイッチング素子７ｕｐ～７ｗｎは同様の構成である。そのため、本明細書では、ゲート駆動装置４ｕｐ～４ｗｎおよび半導体スイッチング素子７ｕｐ～７ｗｎのそれぞれについて区別する必要がない場合には、末尾のアルファベットを省略して総称することとする。コントローラ５は、例えばマイクロコンピュータなどを含む構成であり、インバータ３を構成するハーフブリッジ回路３ｕ～３ｗの動作を制御することによりモータ２の駆動を制御する。

コントローラ５には、電流センサ８ｕ、８ｖ、８ｗにより検出されるインバータ３の３相の出力電流、言い換えるとモータ２に流れる３相の電流の検出値を表す検出信号と、レゾルバ９により検出されるモータ２の回転角度の検出値を表す検出信号と、が与えられている。コントローラは、それら各検出信号に基づいて、モータ２に流れる電流が所望の目標電流に一致するように且つモータ２の回転角度が所望の目標回転角度に一致するように、ゲート駆動装置４ｕｐ～４ｗｎの動作を指令する指令信号Ｓａを生成して出力する。

ゲート駆動装置４は、コントローラ５から与えられる指令信号Ｓａに基づいて半導体スイッチング素子７の駆動をＰＷＭ制御する。なお、ＰＷＭは、Pulse Width Modulationの略称である。指令信号Ｓａは、２値の信号であり、例えば、ハイレベルであるときに半導体スイッチング素子７のターンオン指令を表すとともにロウレベルであるときに半導体スイッチング素子７のターンオフ指令を表すようになっている。この場合、上アームを構成する半導体スイッチング素子７と下アームを構成する半導体スイッチング素子７とは、相補的にオンオフされる。したがって、上アームを構成する半導体スイッチング素子７がオンされる期間には下アームを構成する半導体スイッチング素子７はオフされており、また、下アームを構成する半導体スイッチング素子７がオンされる期間には上アームを構成する半導体スイッチング素子７はオフされている。

上記構成において、半導体スイッチング素子７のドレイン・ソース間電圧Ｖｄｓは、半導体スイッチング素子７の主端子の電圧に相当する。また、上記構成において、ドレイン電流Ｉｄは、半導体スイッチング素子７の主端子間に流れる電流に相当する。なお、本明細書では、ドレイン電流Ｉｄおよびドレイン・ソース間電圧Ｖｄｓのことを、それぞれ単に電流Ｉｄおよび電圧Ｖｄｓと称することがある。

半導体スイッチング素子７がスイッチングされるスイッチング時、具体的には半導体スイッチング素子７のターンオフ時の各部の波形は、図２に示すような波形となる。なお、図２では、下アームを構成する半導体スイッチング素子７に対応した各部の波形を例示しているが、上アームを構成する半導体スイッチング素子７についても同様の波形となる。半導体スイッチング素子７がオフのときのオフ電圧Ｖｄｓ＿ｏｆｆは、電源電圧Ｖａに概ね等しい電圧となる。

ターンオフ時における電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐは、半導体スイッチング素子７のスイッチング時における主端子の電圧のピーク値に相当する。ピーク値Ｖｄｓ＿ｐは、オフ電圧Ｖｄｓ＿ｏｆｆに電圧ΔＶｄｓを加えたものであり、半導体スイッチング素子７に重畳するサージ電圧に等しい。そのため、以下の説明では、ピーク値Ｖｄｓ＿ｐのことをサージ電圧Ｖｓｒｇとも称することとする。この場合、ターンオフ時における電圧Ｖｄｓの変動の傾き、つまりスルーレートは、半導体スイッチング素子７のスイッチング時における主端子の電圧の変化率に相当する。なお、本明細書では、電圧Ｖｄｓの変動の傾きのことを変化率ｄＶ／ｄｔと称することがある。

上述したサージ電圧Ｖｓｒｇおよび変化率ｄＶ／ｄｔは、いずれも、半導体スイッチング素子７がスイッチングされるスイッチング時における半導体スイッチング素子７の主端子の電圧に対応した過渡電圧に相当する。本実施形態のゲート駆動装置４は、後述する各種の機能を有することにより、このような過渡電圧を所望する目標値に制御することができるようになっている。

＜ゲート駆動装置が有する主な機能＞
続いて、ゲート駆動装置４が有する主な機能について図３を参照して説明する。図３などでは、ゲート駆動装置４が有する主な機能を機能ブロックの形で表している。各機能の具体的な実現方法については後述する。図３に示すように、ゲート駆動装置４は、演算回路１１、オン駆動部１２およびオフ駆動部１３を備えている。演算回路１１は、半導体スイッチング素子７のゲートに流れる電流であるゲート電流Ｉｇの指令値を表す電流指令信号を出力するものであり、指令信号出力回路として機能する。

オン駆動部１２は、半導体スイッチング素子７をオンするための構成であり、オフ駆動部１３は、半導体スイッチング素子７をオフするための構成である。オン駆動部１２およびオフ駆動部１３は、概ね同様の構成を備えたものとなっており、それらの動作もオンとオフの違いがある点を除いて概ね同様の動作となっている。そこで、以下では、オン駆動部１２およびオフ駆動部１３について、実質的に同一の構成や動作については、オフ駆動部１３を例にして説明し、オン駆動部１２についての説明は省略することとする。

オフ駆動部１３は、プリドライブ回路１４およびドライブ回路１５を備えている。プリドライブ回路１４は、演算回路１１から出力される電流指令信号を入力するとともに電流指令信号に対応した駆動信号を生成して出力する。ドライブ回路１５は、プリドライブ回路１４から出力される駆動信号に基づいて半導体スイッチング素子７のゲートを駆動する。演算回路１１は、前述した過渡電圧を所望する目標値に制御するように電流指令信号が表す指令値を切り替えるようになっている。

ドライブ回路１５は、２つのＭＯＳトランジスタがカスコード接続されたカスコード回路を含む構成の３つの出力回路１６ａ、１６ｂ、１６ｃが互いに並列接続された構成であり、出力回路１６ａ、１６ｂ、１６ｃのＭＯＳトランジスタをオンすることによりゲート電流Ｉｇを流して半導体スイッチング素子７のゲートを駆動するようになっている。ドライブ回路１５は、プリドライブ回路１４から出力される駆動信号が表す指令値、つまり演算回路１１から出力される電流指令信号が表す指令値に応じてオンするＭＯＳトランジスタの数を変更することによりゲート電流Ｉｇを変更することができる。

プリドライブ回路１４は、ドライブ回路１５の３つの出力回路１６ａ、１６ｂ、１６ｃのそれぞれに対応して設けられた３つの出力バッファ１７ａ、１７ｂ、１７ｃを備えている。この場合、ドライブ回路１５の３つの出力回路１６ａ、１６ｂ、１６ｃのそれぞれは、互いに電流能力が異なるように構成されている。また、この場合、３つの出力バッファ１７ａ、１７ｂ、１７ｃのそれぞれは、対応する出力回路１６ａ、１６ｂ、１６ｃの電流能力に応じたバッファ能力を有している。

また、プリドライブ回路１４は、ドライブ回路１５の出力回路１６ａ～１６ｃのＭＯＳトランジスタがオフからオンに転じるまでに要する第１遅延時間が、ドライブ回路１５の出力回路１６ａ～１６ｃのＭＯＳトランジスタがオンからオフに転じるまでに要する第２遅延時間よりも長い時間となるように駆動信号を生成して出力するようになっている。

＜ゲート駆動装置の具体的構成＞
ゲート駆動装置４の具体的な構成としては、例えば図４に示すような構成例を採用することができる。この場合、ゲート駆動装置４は、半導体集積回路、つまりＩＣとして構成されている。図４に示すように、演算回路１１には、半導体スイッチング素子７に関連する情報である素子関連情報を表す信号Ｓｂが入力されている。素子関連情報には、電流Ｉｄ、電源電圧Ｖａ、サージ電圧Ｖｓｒｇ、半導体スイッチング素子７の温度、ゲート駆動装置４の温度および変化率ｄＶ／ｄｔのうち少なくとも１つが含まれる。演算回路１１は、信号Ｓｂが表す素子関連情報に基づいてゲート電流Ｉｇの指令値を演算する。

演算回路１１には、コントローラ５から出力される指令信号Ｓａが与えられている。演算回路１１は、ターンオン指令を表す指令信号Ｓａを受け取ると、つまり半導体スイッチング素子７のゲートをオンするタイミングで、ターンオン側の電流指令信号をオン駆動部１２へと出力する。ターンオン側の電流指令信号は、半導体スイッチング素子７のゲートをターンオンさせるためのゲート電流Ｉｇであるゲート電流Ｉｇ＿ｏｎの指令値を表すものであり、複数の指令信号、具体的には３つのオン指令信号ＩＧＯＮ１［０］、ＩＧＯＮ１［１］、ＩＧＯＮ１［２］からなる。

すなわち、ターンオン側の電流指令信号は、３ビットのオン指令信号ＩＧＯＮ１［２：０］からなる。３ビットのオン指令信号ＩＧＯＮ１［２：０］のそれぞれは、オン駆動部１２のドライブ回路１５が備える３つの出力回路１６ａ～１６ｃのそれぞれに対応している。３つのオン指令信号ＩＧＯＮ１［２：０］のそれぞれは、対応する出力回路１６ａ～１６ｃのＭＯＳトランジスタのオンを指令する第１レベルと上記ＭＯＳトランジスタのオフを指令する第２レベルとを有する２値の信号である。なお、本実施形態では、オン指令信号ＩＧＯＮ１［２：０］について、第１レベルは、例えば０Ｖであり相対的に低いロウレベルとなっており、第２レベルは、例えば５Ｖであり相対的に高いロウレベルとなっている。

演算回路１１は、ターンオフ指令を表す指令信号Ｓａを受け取ると、つまり半導体スイッチング素子７のゲートをオフするタイミングで、ターンオフ側の電流指令信号をオフ駆動部１３へと出力する。ターンオフ側の電流指令信号は、半導体スイッチング素子７のゲートをターンオフさせるためのゲート電流Ｉｇであるゲート電流Ｉｇ＿ｏｆｆの指令値を表すものであり、複数の指令信号、具体的には３つのオフ指令信号ＩＧＯＦＦ１［０］、ＩＧＯＦＦ１［１］、ＩＧＯＦＦ１［２］からなる。

すなわち、ターンオフ側の電流指令信号は、３ビットのオフ指令信号ＩＧＯＦＦ１［２：０］からなる。３ビットのオフ指令信号ＩＧＯＦＦ１［２：０］のそれぞれは、オフ駆動部１３のドライブ回路１５が備える３つの出力回路１６ａ～１６ｃのそれぞれに対応している。３つのオフ指令信号ＩＧＯＦＦ１［２：０］のそれぞれは、対応する出力回路１６ａ～１６ｃのＭＯＳトランジスタのオンを指令する第１レベルと上記ＭＯＳトランジスタのオフを指令する第２レベルとを有する２値の信号である。なお、本実施形態では、オフ指令信号ＩＧＯＦＦ１［２：０］について、第１レベルは、例えば５Ｖであり相対的に高いハイレベルとなっており、第２レベルは、例えば０Ｖであり相対的に低いロウレベルとなっている。

ターンオン側の電流指令信号およびターンオフ側の電流指令信号は、いずれも２段階以上のゲート電流Ｉｇの指令値を表すものとなっている。すなわち、演算回路１１は、前述した過渡電圧を所望する目標値に制御するようにターンオン側およびターンオフ側の電流指令信号が表す指令値を２段階以上に切り替えるようになっている。演算回路１１から出力されるターンオン側の電流指令信号は、オン駆動部１２のプリドライブ回路１４に与えられている。また、演算回路１１から出力されるターンオフ側の電流指令信号は、オフ駆動部１３のプリドライブ回路１４に与えられている。

オン駆動部１２のプリドライブ回路１４は、オン指令信号ＩＧＯＮ１［２：０］を入力するとともに、オン指令信号ＩＧＯＮ１［２：０］に対応したターンオン側の駆動信号を生成して出力する。ターンオン側の駆動信号は、複数の２値のオン駆動信号、具体的には３つのオン駆動信号ＩＧＯＮ２［０］、ＩＧＯＮ２［１］、ＩＧＯＮ２［２］からなる。すなわち、ターンオン側の駆動信号は、３ビットのオン駆動信号ＩＧＯＮ２［２：０］からなる。なお、本実施形態では、オン駆動信号ＩＧＯＮ２［２：０］について、第１レベルは、例えば１５Ｖであり相対的に低いロウレベルとなっており、第２レベルは、例えば２０Ｖであり相対的に高いハイレベルとなっている。

オフ駆動部１３のプリドライブ回路１４は、オフ指令信号ＩＧＯＦＦ１［２：０］を入力するとともに、オフ指令信号ＩＧＯＦＦ１［２：０］に対応したターンオフ側の駆動信号を生成して出力する。ターンオフ側の駆動信号は、複数の２値のオフ駆動信号、具体的には３つのオフ駆動信号ＩＧＯＦＦ２［０］、ＩＧＯＦＦ２［１］、ＩＧＯＦＦ２［２］からなる。すなわち、ターンオフ側の駆動信号は、３ビットのオフ駆動信号ＩＧＯＦＦ２［２：０］からなる。なお、本実施形態では、オフ駆動信号ＩＧＯＦＦ２［２：０］について、第１レベルは、例えば０Ｖであり相対的に高いハイレベルとなっており、第２レベルは、例えば－５Ｖであり相対的に低いロウレベルとなっている。

プリドライブ回路１４は、グリッチ抑制部２１、レベルシフト部２２およびバッファ部１７を備えている。グリッチ抑制部２１は、オフ指令信号ＩＧＯＦＦ１［２：０］のそれぞれに対し、第２レベルから第１レベルに転じるエッジであるオン指令エッジを、第１レベルから第２レベルに転じるエッジであるオフ指令エッジよりも所定時間だけ遅らせた信号を出力する。グリッチ抑制部２１は、３つのグリッチ抑制回路２１ａ、２１ｂ、２１ｃを備えている。

グリッチ抑制回路２１ａには、オフ指令信号ＩＧＯＦＦ１［０］が入力されている。グリッチ抑制回路２１ａは、オフ指令信号ＩＧＯＦＦ１［０］に対してオン指令エッジをオフ指令エッジよりも所定時間だけ遅らせた信号を出力する。グリッチ抑制回路２１ｂには、オフ指令信号ＩＧＯＦＦ１［１］が入力されている。グリッチ抑制回路２１ｂは、オフ指令信号ＩＧＯＦＦ１［１］に対してオン指令エッジをオフ指令エッジよりも所定時間だけ遅らせた信号を出力する。グリッチ抑制回路２１ｃには、オフ指令信号ＩＧＯＦＦ１［２］が入力されている。グリッチ抑制回路２１ｃは、オフ指令信号ＩＧＯＦＦ１［２］に対してオン指令エッジをオフ指令エッジよりも所定時間だけ遅らせた信号を出力する。

グリッチ抑制回路２１ａ～２１ｃは、いずれも抵抗およびキャパシタからなるＣＲフィルタ２３と、ＡＮＤ回路２４と、から構成されている。抵抗の一方の端子は、グリッチ抑制回路２１ａ～２１ｃの入力端子であるノードＮａに接続され、その他方の端子は、キャパシタを介して回路の基準電位となるグランドに接続されている。ＡＮＤ回路２４の一方の入力端子は、ノードＮａに接続され、その他方の入力端子は、抵抗およびキャパシタの相互接続ノードに接続されている。ＡＮＤ回路２４の出力端子は、グリッチ抑制回路２１ａ～２１ｃの出力端子となる。

上記構成のグリッチ抑制回路２１ａ～２１ｃは、入力されるオフ指令信号ＩＧＯＦＦ１［２：０］に対し、オン指令エッジおよびオフ指令エッジの双方を遅延させた信号を出力すること、すなわち、オン指令エッジおよびオフ指令エッジの双方に遅延時間を付与した信号を出力することができる。この場合、グリッチ抑制回路２１ａ～２１ｃから出力される信号において、オン指令エッジに付与される遅延時間が前述した第１遅延時間に対応し、オフ指令エッジに付与される遅延時間が第２遅延時間に対応する。つまり、この場合、グリッチ抑制回路２１ａ～２１ｃから出力される信号において、オン指令エッジに付与される第１遅延時間は、オフ指令エッジに付与される第２遅延時間よりも長い時間となっている。

レベルシフト部２２は、グリッチ抑制回路２１ａ～２１ｃから出力される信号のレベルをシフトした信号を出力する。レベルシフト部２２は、３つのレベルシフト回路２２ａ、２２ｂ、２２ｃを備えている。レベルシフト回路２２ａには、グリッチ抑制回路２１ａの出力信号、つまりオフ指令信号ＩＧＯＦＦ１［０］に遅延時間を付与した信号が入力されている。レベルシフト回路２２ａは、このような入力信号のレベルをシフトした信号を出力する。

レベルシフト回路２２ｂには、グリッチ抑制回路２１ｂの出力信号、つまりオフ指令信号ＩＧＯＦＦ１［１］に遅延時間を付与した信号が入力されている。レベルシフト回路２２ｂは、このような入力信号のレベルをシフトした信号を出力する。レベルシフト回路２２ｃには、グリッチ抑制回路２１ｃの出力信号、つまりオフ指令信号ＩＧＯＦＦ１［２］に遅延時間を付与した信号が入力されている。レベルシフト回路２２ｃは、このような入力信号のレベルをシフトした信号を出力する。

オン駆動部１２のプリドライブ回路１４に設けられるレベルシフト回路２２ａ～２２ｃは、０Ｖと５Ｖの２値で変化する入力信号を、１５Ｖと２０Ｖの２値で変化する信号にレベルシフトした信号を出力するように構成されている。オフ駆動部１３のプリドライブ回路１４に設けられるレベルシフト回路２２ａ～２２ｃは、０Ｖと５Ｖの２値で変化する入力信号を、－５Ｖと０Ｖの２値で変化する信号にレベルシフトした信号を出力するように構成されている。

このようなレベルシフト部２２がプリドライブ回路１４に設けられる理由は、次の通りである。すなわち、例えば半導体スイッチング素子７がＳｉＣ－ＭＯＳＦＥＴである場合、オン時のゲート駆動電圧としてはオン抵抗を抑制する目的から例えば２０Ｖ程度の電圧が推奨されるとともに、オフ時のゲート駆動電圧としては誤オンを防止する目的から例えば－５Ｖ程度の電圧が推奨されていることが多い。一方、ゲート駆動装置４をＩＣとして構成する際に使用される一般的なＩＣプロセスでは、ＭＯＳＦＥＴのゲート・ソース間耐圧としては例えば５Ｖ、３．３Ｖなどが一般的となっている。

ＳｉＣ－ＭＯＳＦＥＴである半導体スイッチング素子７のゲート駆動のために、ＩＣとして構成されるゲート駆動装置４に対し、２０Ｖと－５Ｖとをプッシュプル出力させようとすると、出力トランジスタ、つまりドライブ回路１５に設けられるＭＯＳトランジスタのゲート耐圧として少なくとも２５Ｖ程度の電圧が必要となる。なお、実際には電圧の過渡的な変動を考慮して、上記ゲート耐圧には、さらに１０Ｖ以上のマージンが必要となる。そこで、本実施形態では、ドライブ回路１５に設けられるＭＯＳトランジスタのゲート耐圧を一般的なＩＣプロセスにおける５Ｖ程度の電圧としつつ、半導体スイッチング素子７のオン時およびオフ時におけるゲート駆動電圧として上述したような電圧を実現するため、プリドライブ回路１４にレベルシフト部２２が設けられている。

バッファ部１７は、３つの出力バッファ１７ａ、１７ｂ、１７ｃを備えている。出力バッファ１７ａは、レベルシフト回路２２ａの出力信号を入力し、その入力した信号に対応する信号をドライブ回路１５の出力回路１６ａへと出力する。出力バッファ１７ｂは、レベルシフト回路２２ｂの出力信号を入力し、その入力した信号に対応する信号をドライブ回路１５の出力回路１６ｂへと出力する。出力バッファ１７ａは、レベルシフト回路２２ｃの出力信号を入力し、その入力した信号に対応する信号をドライブ回路１５の出力回路１６ｃへと出力する。

オン駆動部１２のプリドライブ回路１４に設けられる出力バッファ１７ａ～１７ｃの各出力信号は、それぞれオン駆動信号ＩＧＯＮ２［０］、ＩＧＯＮ２［１］、ＩＧＯＮ２［２］となっている。オフ駆動部１３のプリドライブ回路１４に設けられる出力バッファ１７ａ～１７ｃの各出力信号は、それぞれオフ駆動信号ＩＧＯＦＦ２［０］、ＩＧＯＦＦ２［１］、ＩＧＯＦＦ２［２］となっている。

出力バッファ１７ａ～１７ｃのそれぞれは、対応する出力回路１６ａ～１６ｃの電流能力に応じたバッファ能力、つまり出力能力を有している。このような出力バッファ１７ａ～１７ｃのバッファ能力は、出力バッファ１７ａ～１７ｃのサイズ、より具体的には、出力バッファ１７ａ～１７ｃの内部に設けられるトランジスタのサイズにより決定される。

ドライブ回路１５は、半導体スイッチング素子７のゲートを定電流駆動する構成となっている。ドライブ回路１５は、前述したように、互いに並列接続された３つの出力回路１６ａ、１６ｂ、１６ｃを備えている。出力回路１６ａは、２つのＭＯＳトランジスタＭ１ａ、Ｍ２ａがカスコード接続された１つのカスコード回路２５ａを備えている。ＭＯＳトランジスタＭ１ａ、Ｍ２ａは、互いのゲートが共通接続されている。

出力回路１６ｂは、２つのＭＯＳトランジスタＭ１ｂ、Ｍ２ｂがカスコード接続された１つのカスコード回路２５ｂを備えている。ＭＯＳトランジスタＭ１ｂ、Ｍ２ｂは、互いのゲートが共通接続されている。出力回路１６ｃは、２つのＭＯＳトランジスタＭ１ｃ、Ｍ２ｃがカスコード接続された１つのカスコード回路２５ｃを備えている。ＭＯＳトランジスタＭ１ｃ、Ｍ２ｃは、互いのゲートが共通接続されている。

オン駆動部１２のＭＯＳトランジスタＭ１ａ～Ｍ２ｃは、いずれもＰチャネル型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１ａ、Ｍ２ａの共通接続されたゲートには、プリドライブ回路１４から出力されるオン駆動信号ＩＧＯＮ２［０］が与えられている。ＭＯＳトランジスタＭ１ｂ、Ｍ２ｂの共通接続されたゲートには、プリドライブ回路１４から出力されるオン駆動信号ＩＧＯＮ２［１］が与えられている。ＭＯＳトランジスタＭ１ｃ、Ｍ２ｃの共通接続されたゲートには、プリドライブ回路１４から出力されるオン駆動信号ＩＧＯＮ２［２］が与えられている。

オン駆動部１２のＭＯＳトランジスタＭ１ａ、Ｍ１ｂ、Ｍ１ｃのソースは共通接続されるとともに電圧Ｖｂが供給される電圧線２６に接続されており、それらのドレインはオン駆動部１２のＭＯＳトランジスタＭ２ａ、Ｍ２ｂ、Ｍ２ｃの各ソースにそれぞれ接続されている。オン駆動部１２のＭＯＳトランジスタＭ２ａ、Ｍ２ｂ、Ｍ２ｃのドレインは、共通接続されるとともに半導体スイッチング素子７のゲートに接続されている。電圧Ｖｂは、半導体スイッチング素子７のソース電位を基準とした電圧であり、半導体スイッチング素子７のゲート閾値電圧よりも十分に高い電圧となっている。本実施形態では、電圧Ｖｂは、例えば２０Ｖとなっている。

上記構成によれば、オン駆動部１２の出力回路１６ａ～１６ｃが備えるＭＯＳトランジスタＭ１ａ～Ｍ２ｃは、オン駆動信号ＩＧＯＮ２［２：０］のレベルに応じてオンオフされる。すなわち、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａは、オン駆動信号ＩＧＯＮ２［０］がロウレベルのときにオンされるとともに、オン駆動信号ＩＧＯＮ２［０］がハイレベルのときにオフされる。言い換えると、出力回路１６ａは、オン駆動信号ＩＧＯＮ２［０］がロウレベルのときにオンされるとともに、オン駆動信号ＩＧＯＮ２［０］がハイレベルのときにオフされる。

また、出力回路１６ｂのＭＯＳトランジスタＭ１ｂ、Ｍ２ｂは、オン駆動信号ＩＧＯＮ２［１］がロウレベルのときにオンされるとともに、オン駆動信号ＩＧＯＮ２［１］がハイレベルのときにオフされる。言い換えると、出力回路１６ｂは、オン駆動信号ＩＧＯＮ２［１］がロウレベルのときにオンされるとともに、オン駆動信号ＩＧＯＮ２［１］がハイレベルのときにオフされる。また、出力回路１６ｃのＭＯＳトランジスタＭ１ｃ、Ｍ２ｃは、オン駆動信号ＩＧＯＮ２［２］がロウレベルのときにオンされるとともに、オン駆動信号ＩＧＯＮ２［２］がハイレベルのときにオフされる。言い換えると、出力回路１６ｃは、オン駆動信号ＩＧＯＮ２［２］がロウレベルのときにオンされるとともに、オン駆動信号ＩＧＯＮ２［２］がハイレベルのときにオフされる。

オフ駆動部１３のＭＯＳトランジスタＭ１ａ～Ｍ２ｃは、いずれもＮチャネル型ＭＯＳトランジスタである。ＭＯＳトランジスタＭ１ａ、Ｍ１ｂの共通接続されたゲートには、プリドライブ回路１４から出力されるオフ駆動信号ＩＧＯＦＦ２［０］が与えられている。ＭＯＳトランジスタＭ１ｂ、Ｍ２ｂの共通接続されたゲートには、プリドライブ回路１４から出力されるオフ駆動信号ＩＧＯＦＦ２［１］が与えられている。ＭＯＳトランジスタＭ１ｃ、Ｍ２ｃの共通接続されたゲートには、プリドライブ回路１４から出力されるオフ駆動信号ＩＧＯＦＦ２［２］が与えられている。

オフ駆動部１３のＭＯＳトランジスタＭ１ａ、Ｍ１ｂ、Ｍ１ｃのソースは共通接続されるとともに電圧Ｖｃが供給される電圧線２７に接続されており、それらのドレインはオフ駆動部１３のＭＯＳトランジスタＭ２ａ、Ｍ２ｂ、Ｍ２ｃの各ソースにそれぞれ接続されている。オフ駆動部１３のＭＯＳトランジスタＭ２ａ、Ｍ２ｂ、Ｍ２ｃのドレインは、共通接続されるとともに半導体スイッチング素子７のゲートに接続されている。電圧Ｖｃは、半導体スイッチング素子７のソース電位と同電位またはソース電位よりも低い電圧となっている。本実施形態では、電圧Ｖｃは、例えば－５Ｖとなっている。

上記構成によれば、オフ駆動部１３の出力回路１６ａ～１６ｃが備えるＭＯＳトランジスタＭ１ａ～Ｍ２ｃは、オフ駆動信号ＩＧＯＦＦ２［２：０］のレベルに応じてオンオフされる。すなわち、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａは、オフ駆動信号ＩＧＯＦＦ２［０］がハイレベルのときにオンされるとともに、オフ駆動信号ＩＧＯＦＦ２［０］がロウレベルのときにオフされる。言い換えると、出力回路１６ａは、オフ駆動信号ＩＧＯＦＦ２［０］がハイレベルのときにオンされるとともに、オフ駆動信号ＩＧＯＦＦ２［０］がロウレベルのときにオフされる。

また、出力回路１６ｂのＭＯＳトランジスタＭ１ｂ、Ｍ２ｂは、オフ駆動信号ＩＧＯＦＦ２［１］がハイレベルのときにオンされるとともに、オフ駆動信号ＩＧＯＦＦ２［１］がロウレベルのときにオフされる。言い換えると、出力回路１６ｂは、オフ駆動信号ＩＧＯＦＦ２［１］がハイレベルのときにオンされるとともに、オフ駆動信号ＩＧＯＦＦ２［１］がロウレベルのときにオフされる。

また、出力回路１６ｃのＭＯＳトランジスタＭ１ｃ、Ｍ２ｃは、オフ駆動信号ＩＧＯＦＦ２［２］がハイレベルのときにオンされるとともに、オフ駆動信号ＩＧＯＦＦ２［２］がロウレベルのときにオフされる。言い換えると、出力回路１６ｃは、オフ駆動信号ＩＧＯＦＦ２［２］がハイレベルのときにオンされるとともに、オフ駆動信号ＩＧＯＦＦ２［２］がロウレベルのときにオフされる。

上記構成によれば、オン駆動部１２の出力回路１６ａ、１６ｂ、１６ｃのうち少なくとも１つがオンされることによりゲート電流Ｉｇ＿ｏｎが流れて半導体スイッチング素子７がターンオンされる。この場合、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃを飽和動作させることで、定電流源動作させることが可能となり、ゲート電流Ｉｇ＿ｏｎを一定に保つことができる。そして、上記構成では、オンさせる出力回路１６ａ、１６ｂ、１６ｃの数に応じてゲート電流Ｉｇ＿ｏｎの電流値を変更することができる。

また、上記構成によれば、オフ駆動部１３の出力回路１６ａ、１６ｂ、１６ｃのうち少なくとも１つがオンされることによりゲート電流Ｉｇ＿ｏｆｆが流れて半導体スイッチング素子７がターンオフされる。この場合、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃを飽和動作させることで、定電流源動作させることが可能となり、ゲート電流Ｉｇ＿ｏｆｆを一定に保つことができる。そして、上記構成では、オンさせる出力回路１６ａ、１６ｂ、１６ｃの数に応じてゲート電流Ｉｇ＿ｏｆｆの電流値を変更することができる。

出力回路１６ａ～１６ｃのそれぞれは、互いに電流能力が異なるように構成されている。具体的には、出力回路１６ａ～１６ｃのそれぞれの電流能力は、２のＮ乗の比率に設定されている。ただし、Ｎは０、…、ｋ－１、ｋであり、ｋは所定の自然数である。本実施形態では、出力回路１６ａの電流能力を「１」としたとき、出力回路１６ｂの電流能力が「２」、出力回路１６ｃの電流能力が「４」となるように、出力回路１６ａ～１６ｃの各電流能力の比率が設定されている。本実施形態では、出力回路１６ａ～１６ｃの各電流能力の比率の設定は、次のように実現されている。

すなわち、この場合、カスコード回路を構成するＭＯＳトランジスタのサイズが互いに異なるサイズとなっている。具体的には、出力回路１６ａのカスコード回路２５ａを構成するＭＯＳトランジスタＭ１ａ、Ｍ２ａのサイズを「１」としたとき、出力回路１６ｂのカスコード回路２５ｂを構成するＭＯＳトランジスタＭ１ｂ、Ｍ２ｂのサイズが「２」、出力回路１６ｃのカスコード回路２５ｃを構成するＭＯＳトランジスタＭ１ｃ、Ｍ２ｃのサイズが「４」となるように、各ＭＯＳトランジスタのサイズが設定されている。

上記構成によれば、ゲート電流Ｉｇの電流を８通りに変更することができる。具体的には、上記構成によれば、出力回路１６ａをオンするとともに出力回路１６ｂ、１６ｃをオフしたときのゲート電流Ｉｇの電流値を「１」とすると、ゲート電流Ｉｇの電流値について、「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」という８段階で変更することができる。

＜スイッチング時における各部の動作タイミング＞
次に、半導体スイッチング素子７のスイッチング時におけるゲート駆動装置４の各部の動作タイミングについて図５を参照して説明する。なお、本実施形態を含む各実施形態では、半導体スイッチング素子７のターンオフ時を例にして各部の動作タイミングを説明するが、半導体スイッチング素子７のターンオン時の各部の動作タイミングについてもオンとオフの違いがある点を除いて概ね同様のものとなる。なお、図５では、指令信号Ｓａについて、ターンオン指令を表すレベルである期間を「ＯＮ」と表記するとともにターンオフ指令を表すレベルである期間を「ＯＦＦ」と表記している。

また、図５などでは、演算回路１１により演算されたゲート電流Ｉｇ＿ｏｆｆの指令値を演算結果とするとともに、その値を前述した変更可能な８段階の値として表している。この場合、演算回路１１は、電流指令信号が表すゲート電流Ｉｇ＿ｏｆｆの指令値を「６」→「３」→「４」という具合で３段階に切り替えるものとする。時点ｔ０において、コントローラ５からターンオン指令を表す指令信号Ｓａが与えられると、演算回路１１は、ターンオフ側の電流指令信号である３ビットのオフ指令信号ＩＧＯＦＦ１［２：０］をプリドライブ回路１４へと出力する。

その後、プリドライブ回路１４は、３ビットのオフ指令信号ＩＧＯＦＦ１［２：０］を受信するが、伝搬経路差や素子ばらつきなどに起因して、それらの伝搬時間には差が生じる。ただし、この場合、プリドライブ回路１４は、グリッチ抑制部２１の動作により、オン指令エッジをオフ指令エッジよりも所定時間だけ遅らせた信号である３ビットのオフ駆動信号ＩＧＯＦＦ２［２：０］を出力する。なお、ここでは、説明を分かりやすくするため、オフ指令エッジに付与される第２遅延時間がゼロであるものとしている。また、図５では、オン指令エッジに付与される第１遅延時間を符号ｔｄ１として表している。

この場合、ゲート電流Ｉｇ＿ｏｆｆの指令値が切り替えられる際、グリッチの影響によりゲート電流Ｉｇ＿ｏｆｆが指令値から外れた値となるように変化する期間Ｔａ、Ｔｂが存在するが、グリッチ抑制部２１によりオン指令エッジをオフ指令エッジよりも所定時間だけ遅らせるという対策が実施されている結果、ゲート電流Ｉｇ＿ｏｆｆが指令値よりも大きくなる側に変化するグリッチの発生が防止されている。なお、グリッチとは、信号遅延時間の差が原因で発生する鋭いパルス状のような波形のことである。

以上説明した本実施形態によれば、次のような効果が得られる。
まず、従来技術１との比較によって明確になる本実施形態のゲート駆動装置４により得られる効果について、図６および図７を参照して説明する。なお、ここでは、従来技術１における図１の構成と本実施形態のゲート駆動装置４とを比較することとする。従来技術１の構成では、基準電源３２の基準電圧の値Ｖｒｅｆを変更することによりシャント抵抗２０にかかる電圧、つまり電源４０の電源電圧ＶｃｃからＯＰアンプ３４の反転入力端子の電圧Ｖｍを減算した電圧「Ｖｃｃ－Ｖｍ」を変更することが可能となり、その結果、ＩＧＢＴである負荷１０のゲート電流を操作することができるようになっている。

図６に示すように、このような構成の従来技術１において、ゲートスイッチングの最中にゲート電流Ｉｇを変更した場合、ＯＰアンプ３４を介したフィードバックループの遅延により、高速にゲート電流Ｉｇを切り替えることが不可能となる。具体的には、図６に示すように、従来技術１では、ゲート電流Ｉｇを変更した場合、ゲート電流Ｉｇが所望する値になるまでに、１００ｎｓ以上の時間を要する可能性がある。なお、図６および図７では、ゲート電流Ｉｇの理想的な波形を破線で示している。

これに対し、本実施形態のゲート駆動装置４では、ゲート電流Ｉｇの指令値が変化した時点から実際のゲート電流Ｉｇが変化する時点までの遅延の要因としては、主に出力回路１６ａ～１６ｃのＭＯＳトランジスタＭ１ａ～Ｍ２ｃの伝搬遅延だけとなることから、従来技術１に対して高速にゲート電流Ｉｇを切り替えることが可能となる、つまりゲート電流Ｉｇの制御の応答性を向上させることができる。具体的には、図７に示すように、本実施形態のゲート駆動装置４では、ゲート電流Ｉｇを変更した場合、ゲート電流Ｉｇが所望する値になるまでの遅延時間を１０ｎｓ程度に抑えるような設計が可能となる。しかも、本実施形態のゲート駆動装置４では、ＯＰアンプを必要としないことから、従来技術１のように回路規模が増大することがない。

続いて、従来技術２との比較によって明確になる本実施形態のゲート駆動装置４により得られる効果について、図８～図１２を参照して説明する。なお、図８および図９は、ターンオフ側の多並列に接続された出力回路１６ａ～１６ｃのうちの１つである出力回路１６ａを抜き出したものとなっている。従来技術２では、本実施形態と同様、出力回路をオンにする個数を変更することによりゲート電流Ｉｇを制御するようになっている。ただし、従来技術２では、出力回路は、１つのＭＯＳトランジスタにより構成されている。つまり、従来技術２の出力回路は、図８に示すように、本実施形態の出力回路１６ａからＭＯＳトランジスタＭ２ａを省いたような構成となっている。

この場合、ＭＯＳトランジスタＭ１ａのドレインが半導体スイッチング素子７のゲートに接続されている。このような構成では、ＭＯＳトランジスタＭ１ａの飽和電流は、チャネル長変調効果によりＭＯＳトランジスタＭ１ａの電圧Ｖｄｓに応じて変動する。すなわち、図１０に示すように、ＭＯＳトランジスタＭ１ａの電流Ｉｄの飽和電流としては、電圧Ｖｄｓに応じて変化しないのが理想であるが、実際にはチャネル長変調の影響により電圧Ｖｄｓに応じて変動してしまう。なお、図１０では、実際の飽和電流を実線で示すとともに、理想の飽和電流を破線で示している。

ゲート電流Ｉｇが流れているとき、つまりゲート電流Ｉｇの出力中、半導体スイッチング素子７のゲート・ソース間電圧Ｖｇｓが変動していくため、それに応じてＭＯＳトランジスタＭ１ａの電圧Ｖｄｓも変動することになり、その結果、ＭＯＳトランジスタＭ１ａの電流Ｉｄが変動し、一定のゲート電流Ｉｇを出力することができなくなる。すなわち、従来技術２では、ゲート電流Ｉｇの精度が低いものとなってしまう。なお、以下の説明では、ゲート・ソース間電圧Ｖｇｓのことを単に電圧Ｖｇｓと称することがある。

これに対し、本実施形態の出力回路１６ａは、図９に示すように、２つのＭＯＳトランジスタＭ１ａ、Ｍ２ａがカスコード接続された構成となっている。このような構成によれば、ソース接地側とは異なるＭＯＳトランジスタＭ２ａのドレイン・ソース間電圧Ｖｄｓ２により半導体スイッチング素子７の電圧Ｖｇｓの変動が吸収されることから、ソース接地側のＭＯＳトランジスタＭ１ａのドレイン・ソース間電圧Ｖｄｓ１が略一定に保たれる。そして、この場合、ゲート電流Ｉｇの値は、主にＭＯＳトランジスタＭ１ａに依存して定まるような構成となっている。

そのため、本実施形態の構成によれば、チャネル長変調があっても、半導体スイッチング素子７の電圧Ｖｇｓの変動に伴うゲート電流Ｉｇの変動が抑制されるため、従来技術２に比べてゲート電流Ｉｇの精度を高めることができる。このような本実施形態により得られる効果については、図１１および図１２に示すシミュレーション結果により一層明確になる。なお、図１１および図１２は、従来技術２および本実施形態について、半導体スイッチング素子７のターンオフ時における各部の電圧および電流の波形を表している。

図１１および図１２に示すように、電圧Ｖｇｓが１５Ｖから０Ｖへと変化する期間について見ると、ゲート電流Ｉｇは、従来技術２の場合には１７％程度変動しているが、本実施形態の場合には５％程度しか変動していない。従来技術２においてゲート電流Ｉｇの変動が大きくなる理由は、ＭＯＳトランジスタＭ１ａの電圧Ｖｄｓが半導体スイッチング素子７の電圧Ｖｇｓの変動に応じて変動しているためである。

これに対し、本実施形態の場合、図１２に示すように、半導体スイッチング素子７の電圧Ｖｇｓの変動に応じてカスコード接続されたＭＯＳトランジスタＭ２ａの電圧Ｖｄｓ２が変動することで、言い換えると、半導体スイッチング素子７の電圧Ｖｇｓの変動分をＭＯＳトランジスタＭ２ａ側で負担することで、ゲート電流Ｉｇの値を主体的に決めるようになっているＭＯＳトランジスタＭ１ａの電圧Ｖｄｓ１が半導体スイッチング素子７の電圧Ｖｇｓの変動に関係なく略一定となっており、その結果、ゲート電流Ｉｇの変動を抑制することが可能となっている。なお、図１２では、電圧Ｖｄｓ１を実線で示すとともに、電圧Ｖｄｓ２を破線で示している。

また、従来技術２の構成では、ゲート電流Ｉｇの切り替えの分解能を高めようとした場合、多数のプリドライブ回路が必要になることから、回路規模が増大する。具体的には、従来技術２の構成では、ゲート電流Ｉｇについて６４段階の切り替えを行うために、出力回路を６３個設ける必要があり、それら６３個の出力回路を駆動するプリドライブ回路も６３個設ける必要がある。なお、従来技術２における駆動回路１２およびプレドライバ１８が、本実施形態における出力回路１６ａ～１６ｃおよびプリドライブ回路１４を構成する各回路に対応する。

これに対し、本実施形態では、複数の出力回路１６ａ～１６ｃのそれぞれの電流能力、より具体的にはＭＯＳトランジスタＭ１ａ～Ｍ２ｃのサイズを、２のＮ乗の比率に設定している。これにより、従来技術２と同様にゲート電流Ｉｇについて６４段階の切り替えを行う場合を想定すると、出力回路１６ａ～１６ｃと同様の構成を６個設けるだけでよく、プリドライブ回路１４を構成する各回路と同様の構成も６個設けるだけでよい。したがって、本実施形態によれば、従来技術２に対し、ゲート電流Ｉｇの切り替えの分解能を同程度にした場合において、回路規模を小さく抑えることができる。

また、前述した通りの理由から、プリドライブ回路１４にはレベルシフト回路２２ａ～２２ｃが設けられるケースが多い。レベルシフト回路２２ａ～２２ｃは、所望する耐圧を必要とすることなどから、その回路規模が大きくなる傾向がある。このようなことから、本実施形態により得られる回路規模の低減効果は、特にプリドライブ回路１４にレベルシフト回路２２ａ～２２ｃが設けられるケースにおいて一層顕著なものとなる。以上説明した通り、本実施形態の構成によれば、回路規模の増大を招くことなくゲート電流Ｉｇを精度良く変更するとともにゲート電流Ｉｇの制御の応答性を向上することができるという優れた効果が得られる。

本実施形態では、プリドライブ回路１４は、ドライブ回路１５の複数の出力回路１６ａ～１６ｃのそれぞれに対応して設けられた複数の出力バッファ１７ａ～１７ｃを備えている。そして、複数の出力回路１６ａ～１６ｃのそれぞれは、互いに電流能力が異なるように構成されており、複数の出力バッファ１７ａ～１７ｃのそれぞれは、対応する出力回路１６ａ～１６ｃの電流能力に応じたバッファ能力を有している。このような構成によれば、出力回路１６ａ～１６ｃのＭＯＳトランジスタＭ１ａ～Ｍ２ｃの伝搬遅延が均等化されるため、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃのそれぞれについて、オンおよびオフに要する時間を揃えることが可能となり、その結果、グリッチの発生を抑制することができる。

プリドライブ回路１４は、複数の指令信号のそれぞれに対し、第２レベルから第１レベルに転じるエッジであるオン指令エッジを第１レベルから第２レベルに転じるエッジであるオフ指令エッジよりも遅らせるためのグリッチ抑制部２１を備えている。これにより、プリドライブ回路１４は、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃがオフからオンに転じるまでに要する第１遅延時間が、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃがオンからオフに転じるまでに要する第２遅延時間よりも長い時間となるように駆動信号を生成して出力するようになっている。

以下、このような構成により得られる効果について、本実施形態の構成とグリッチ抑制部２１を備えていない構成である第１比較例とを比較しながら説明する。図１３には、第１比較例のゲート駆動装置のうちターンオフ側の構成だけを示している。図１３に示すように、第１比較例のプリドライブ回路１４Ａは、本実施形態のプリドライブ回路１４に対し、グリッチ抑制部２１が省かれている点が異なっている。この場合、レベルシフト部２２にオフ指令信号ＩＧＯＦＦ１［２：０］が直接入力されている。

第１比較例の構成では、プリドライブ回路１４Ａから出力されるオフ駆動信号ＩＧＯＦＦ２［２：０］は、オフ指令信号ＩＧＯＦＦ１［２：０］のそれぞれに対し、それぞれの経路の伝搬遅延に応じた遅延時間が付与されたものとなっている。そのため、図１４に示すように、各経路の伝搬遅延差に起因して、ゲート電流Ｉｇ＿ｏｆｆが指令値よりも大きくなる側に変化するグリッチ、つまり過大なゲート電流Ｉｇ＿ｏｆｆが発生する期間Ｔｃが存在する。過大なゲート電流Ｉｇ＿ｏｆｆが発生した場合、過大なサージ電圧Ｖｓｒｇによる半導体スイッチング素子７の故障、ＥＭＩの増大による周辺機器の誤動作などを引き起こす可能性がある。

これに対し、本実施形態では、プリドライブ回路１４に設けたグリッチ抑制部２１により駆動信号ＩＧＯＦＦ２［２：０］のオン指令エッジをオフ指令エッジよりも所定時間だけ遅らせるという対策が実施されている結果、ゲート電流Ｉｇ＿ｏｆｆが指令値よりも大きくなる側に変化するグリッチの発生を確実に回避することができる。したがって、本実施形態によれば、過渡的に過大なゲート電流が発生することが抑制されるため、過大なサージ電圧Ｖｓｒｇの発生やＥＭＩの増大を防止することができる。

本実施形態のカスコード回路２５ａ～２５ｃのそれぞれを構成する２つのＭＯＳトランジスタは、互いのゲートが共通接続されている。このようにすれば、追加のバイアス電圧回路が不要となることから、最も簡素な構成によりゲート電流Ｉｇの変動を抑制することができる。

＜指令信号出力回路に関する変形例＞
本実施形態では、指令信号出力回路としては、素子関連情報に基づいてゲート電流Ｉｇの指令値を演算した結果を表す電流指令信号を出力する演算回路１１を採用していたが、例えば従来技術２のように、予め定められたゲート電流Ｉｇの指令値を表す電流指令信号を出力する構成を採用することもできる。

本実施形態では、指令信号出力回路として機能する演算回路１１は、３ビットのオン指令信号ＩＧＯＮ１［２：０］および３ビットのオフ指令信号ＩＧＯＦＦ１［２：０］を出力する構成であったが、指令信号出力回路としては、複数の指令信号、つまり２ビット以上の指令信号からなる電流指令信号を出力する構成であればよい。

本実施形態では、指令信号出力回路として機能する演算回路１１は、ターンオン側およびターンオフ側の電流指令信号が表す指令値を２段階以上に切り替えるようになっていたが、このような指令値の切り替えは、ターンオン側およびターンオフ側のうち一方だけに適用することもできる。例えばターンオン側に比べてターンオフ側のサージ電圧Ｖｓｒｇが非常に大きくなる場合などにはターンオフ側だけに指令値の切り替えを適用するとよい。

＜プリドライブ回路に関する変形例＞
本実施形態では、グリッチ抑制回路２１ａ～２１ｃは、ＣＲフィルタ２３およびＡＮＤ回路２４から構成されていたが、同様の機能を実現することができるものであれば、その具体的な構成は適宜変更することができる。本実施形態では、グリッチ抑制部２１は、レベルシフト部２２の前段に配置されていたが、レベルシフト部２２の後段に配置することもできる。

本実施形態では、複数の指令信号、つまり複数の出力回路１６ａ～１６ｃのそれぞれに対応するようにグリッチ抑制回路２１ａ～２１ｃが設けられていたが、複数の指令信号のうち少なくとも１つに対応するようにグリッチ抑制回路を設けてもよい。例えば、出力回路１６ａ～１６ｃのうちＭＯＳトランジスタのサイズが最も大きい出力回路１６ｃにだけ対応するようにグリッチ抑制回路を設けてもよい。このようにした場合でも、グリッチの抑制効果が少なからず得られるため、過大なゲート電流Ｉｇの発生を抑制することができる。

本実施形態では、プリドライブ回路１４は、レベルシフト部２２を備えた構成であったが、レベルシフト部２２は、必要に応じて設ければよく、省略することも可能である。本実施形態では、出力バッファ１７ａ～１７ｃのバッファ能力を出力バッファ１７ａ～１７ｃのサイズにより所望する値に設定する手法を採用していたが、対応する出力回路１６ａ～１６ｃ毎にサイズの小さい出力バッファを多並列で接続し、それら接続する出力バッファの数を調整することで、バッファ能力を所望する値に設定する手法を採用することもできる。

＜ドライブ回路に関する変形例＞
本実施形態では、出力回路１６ａ～１６ｃを構成するカスコード接続された２つのＭＯＳトランジスタのサイズを同一のサイズにしていたが、これらカスコード接続された２つのＭＯＳトランジスタのサイズを互いに異なるサイズにすることもできる。なお、２つのＭＯＳトランジスタのサイズを異なるサイズにした場合、２つのＭＯＳトランジスタのうち飽和電流の小さいほうのＭＯＳトランジスタによりゲート電流Ｉｇが制限されることになる。本実施形態では、出力回路１６ａ～１６ｃのそれぞれの電流能力は、２のＮ乗の比率に設定されていたが、例えば「１：１０」など、様々な比率に設定することができる。

本実施形態では、カスコード回路２５ａ～２５ｃを構成する２つのＭＯＳトランジスタは、互いのゲートが共通接続されていた、つまりカスコード回路２５ａ～２５ｃを構成する２つのＭＯＳトランジスタに対して同じゲート電圧を与えるような構成となっていたが、これら２つのＭＯＳトランジスタに対してゲート電圧を与えるための構成については様々な変形を行うことができる。以下、上記２つのＭＯＳトランジスタに対してゲート電圧を与えるための構成に関する複数の変形例について説明する。

なお、以下の説明では、カスコード回路２５ａ～２５ｃを構成する２つのＭＯＳトランジスタのうち、オフ駆動部１３におけるカスコード回路２５ａを構成するＭＯＳトランジスタＭ１ａ、Ｍ２ａを例にして各変形例を説明する。また、以下の説明では、カスコード回路２５ａ～２５ｃを構成する２つのＭＯＳトランジスタのうち、ソース接地側のＭＯＳトランジスタを第１トランジスタとするとともに、ソース接地側のＭＯＳトランジスタとは異なるＭＯＳトランジスタを第２トランジスタとする。そのため、以下の説明では、ＭＯＳトランジスタＭ１ａのことを第１トランジスタＭ１ａと称するとともに、ＭＯＳトランジスタＭ２ａのことを第２トランジスタＭ２ａと称することがある。

［１］第１変形例
図１５に示すように、第１変形例の構成では、第１トランジスタＭ１ａのゲートには、駆動信号であるオフ駆動信号ＩＧＯＦＦ２［０］が与えられている。上記実施形態の説明では省略していたが、プリドライブ回路１４の出力バッファ１７ａ～１７ｃには、対応する出力回路１６ａ～１６ｃのＭＯＳトランジスタをオン状態にする電源電圧ＶＤＤ１が供給されている。この場合、第２トランジスタＭ２ａのゲートには、第１トランジスタＭ１ａをオン状態にする電源電圧ＶＤＤ１と同じ一定電圧が印加されている。このような構成により、ゲート接地側の第２トランジスタＭ２ａは、常時オン状態で動作するようになっている。

このような第１変形例によれば、次のような効果が得られる。すなわち、第１実施形態の構成では、ゲート電流Ｉｇを出力する際、プリドライブ回路１４は第１トランジスタＭ１ａおよび第２トランジスタＭ２ａの双方をオンする必要があった。これに対し、第１変形例では、ゲート電流Ｉｇを出力する際、プリドライブ回路１４は第１トランジスタＭ１ａだけをオンすればよい。

そのため、第１変形例によれば、第１実施形態に対し、プリドライブ回路１４が駆動する容量負荷、つまり駆動対象となるＭＯＳトランジスタの入力容量が１／２程度に小さくなり、より高速にゲート電流Ｉｇを出力することができる。また、第１変形例によれば、応答性が十分であれば、第１実施形態に対し、プリドライブ回路１４の出力バッファ１７ａのサイズを小さくして回路の小型化を図ることも可能となる。

［２］第２変形例
図１６に示すように、第２変形例は、図１５に示した第１変形例に対し、第２トランジスタＭ２ａのゲートに与えられる電圧が変更されている点などが異なっている。この場合、第２トランジスタＭ２ａのゲートには、電源電圧ＶＤＤ２が印加されている。電源電圧ＶＤＤ２の電圧値は、以下のような考え方に基づいて設定されている。なお、以下では、第１トランジスタＭ１ａのゲート・ソース間電圧を電圧Ｖｇｓ１と称するとともに、第２トランジスタＭ２ａのゲート・ソース間電圧を電圧Ｖｇｓ２と称することがある。また、以下では、第１トランジスタＭ１ａのドレイン・ソース間電圧を電圧Ｖｄｓ１と称するとともに、第２トランジスタＭ２ａのドレイン・ソース間電圧を電圧Ｖｄｓ２と称することがある。

すなわち、第２変形例は、電圧Ｖｇｓ１に比べて電圧Ｖｇｓ２を高くすること、つまり第２トランジスタＭ２ａのゲートに第１トランジスタＭ１ａのゲートよりも高い電圧を与えることを目的とした構成となっている。そのため、電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１よりも高い電圧である必要がある。つまり、電源電圧ＶＤＤ１および電源電圧ＶＤＤ２は、下記（１）式の関係を満たす必要がある。
ＶＤＤ１＜ＶＤＤ２ …（１）

一方、前述したカスコード動作、つまり半導体スイッチング素子７の電圧Ｖｇｓの変動に関係なく電圧Ｖｄｓ１が略一定となるように電圧Ｖｄｓ２が半導体スイッチング素子７の電圧Ｖｇｓに追従して変動するような動作を実現するためには、電圧Ｖｇｓ２は、電圧Ｖｇｓ１よりも小さい必要がある。つまり、電圧Ｖｇｓ１および電圧Ｖｇｓ２は、下記（２）式の関係を満たす必要がある。
Ｖｇｓ２＜Ｖｇｓ１ …（２）

また、ゲート電流Ｉｇを一定にするためには、第１トランジスタＭ１ａを飽和領域で動作させる必要がある。第１トランジスタＭ１ａを飽和領域で動作させるためには、第１トランジスタＭ１ａの各電圧は、下記（３）式の関係を満たす必要がある。ただし、Ｖｔｈは、第１トランジスタＭ１ａのゲート閾値電圧である。
Ｖｄｓ１＞Ｖｇｓ１－Ｖｔｈ＝ＶＤＤ１－Ｖｔｈ …（３）

上記（３）式から、電圧Ｖｇｓを表す下記（４）式が導出される。
Ｖｇｓ２＝ＶＤＤ２－Ｖｄｓ１＜ＶＤＤ２－ＶＤＤ１＋Ｖｔｈ …（４）
上記（２）式および（４）式により、下記（５）式が導出される。
ＶＤＤ２－ＶＤＤ１＋Ｖｔｈ＜ＶＤＤ１ …（５）
上記（５）式を変形すると下記（６）式となる。
ＶＤＤ２＜２×ＶＤＤ１－Ｖｔｈ …（６）
上記（１）式および（６）式により、下記（７）式が導出される。
ＶＤＤ１＜ＶＤＤ２＜２×ＶＤＤ１－Ｖｔｈ …（７）

電源電圧ＶＤＤ２は、上記（７）式の関係を満たす電圧となっている。つまり、電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１よりも高く且つ電源電圧ＶＤＤ１の２倍の電圧から第１トランジスタＭ１ａのゲート閾値電圧Ｖｔｈを減算した電圧よりも低い一定電圧となっている。このような構成によっても、第１変形例と同様、ゲート接地側の第２トランジスタＭ２ａは、常時オン状態で動作するようになっている。

このような第２変形例によれば、第１変形例と同様の効果に加え、さらに次のような効果が得られる。すなわち、第２変形例によれば、第１変形例に対し、第２トランジスタＭ２ａに高い電圧Ｖｇｓ２を印加することが可能となり、その結果、より大きなゲート電流Ｉｇを出力することができる。言い換えると、第２変形例によれば、規定のゲート電流Ｉｇを出力するような設計を想定した場合、第１変形例に対し、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａのサイズを小さくすることができ、それに伴いプリドライブ回路１４の出力バッファ１７ａのサイズも小さく抑えることが可能となるため、回路を大幅に小型化することができる。

第２変形例が第１変形例よりも大きなゲート電流Ｉｇを出力可能であることは、図１７に示すシミュレーション結果からも明らかである。なお、図１７では、半導体スイッチング素子７の電圧Ｖｇｓおよびゲート電流Ｉｇについて、第１変形例に対応する波形を実線で示すとともに、第２変形例に対応する波形を破線で示している。また、図１７では、プリドライブ回路１４の出力バッファ１７ａの出力、つまり第１トランジスタＭ１ａの電圧Ｖｇｓ１を実線で示すとともに、電源電圧ＶＤＤ２、つまり第２トランジスタＭ２ａの電圧Ｖｇｓ２を破線で示している。

この場合、第１変形例および第２変形例の構成における電源電圧ＶＤＤ１を５Ｖとし、第２変形例の構成における電源電圧ＶＤＤ２を６Ｖとしている。そのため、図１７に示すように、第２変形例では、第２トランジスタＭ２ａの電圧Ｖｇｓ２は、第１トランジスタＭ１ａの電圧Ｖｇｓ１よりも１Ｖ高くなっている、つまり第１変形例における第２トランジスタＭ２ａの電圧Ｖｇｓ２よりも１Ｖ高くなっている。それにより、第２変形例では、第１変形例に対し、例えば半導体スイッチング素子７の電圧Ｖｇｓが１０Ｖのときにおいて、出力するゲート電流Ｉｇが３９％程度増加していることが分かる。

［３］第３変形例
図１８に示すように、第３変形例は、図１５に示した第１変形例に対し、第２トランジスタＭ２ａのゲートに与えられる電圧が変更されている点、ツェナーダイオードＺＤ１が追加されている点などが異なっている。この場合、第２トランジスタＭ２ａのゲートには、電源電圧ＶＤＤ３が印加されている。下記（８）式に示すように、電源電圧ＶＤＤ３は、電源電圧ＶＤＤ１よりも高い一定電圧となっている。
ＶＤＤ１＜ＶＤＤ３ …（８）

この場合、カスコード回路２５ａは、さらに、第２トランジスタＭ２ａのゲート・ソース間に接続されたツェナーダイオードＺＤ１を備えている。下記（９）式に示すように、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚは、電源電圧ＶＤＤ１よりも低い電圧となっている。
Ｖｚ＜ＶＤＤ１ …（９）

このような構成によっても、第２変形例と同様、ゲート接地側の第２トランジスタＭ２ａは、常時オン状態で動作するようになっている。また、上記構成では、第２トランジスタＭ２ａの電圧Ｖｇｓ２は、ツェナーダイオードＺＤ１の作用により、電源電圧ＶＤＤ１より小さい電圧、つまり第１トランジスタＭ１ａの電圧Ｖｇｓ１よりも小さい電圧に制限される。このようなことから、第３変形例によっても、第２変形例と同様の効果が得られる。なお、電圧Ｖｇｓ２を制限するための構成としては、ツェナーダイオードＺＤ１に限らずともよく、同様の機能を実現することができる構成であれば適宜変更することができる。

［３］第４変形例
図１９に示すように、第４変形例は、図１５に示した第１変形例に対し、第２トランジスタＭ２ａのゲートに与えられる電圧が変更されている点などが異なっている。カスコード回路２５ａは、さらに、レベルシフト回路２９を備えている。レベルシフト回路２９は、オフ駆動信号ＩＧＯＦＦ２［０］を高い電圧へとレベルシフトした信号を出力する。レベルシフト回路２９の出力信号は、第２トランジスタＭ２ａのゲートに与えられている。すなわち、この場合、第２トランジスタＭ２ａのゲートには、駆動信号であるオフ駆動電圧ＩＧＯＦＦ２［２：０］を高い電圧へとレベルシフトした信号が与えられている。このような構成によれば、第２トランジスタＭ２ａは、第１トランジスタＭ１ａと同じタイミングでオン状態とオフ状態とが切り替えられる。

この場合、レベルシフト回路２９は、オフ駆動信号ＩＧＯＦＦ［２：０］のハイレベルを電源電圧ＶＤＤ１から電源電圧ＶＤＤ４に高めた信号を出力する。電源電圧ＶＤＤ４の電圧値は、第２変形例における電源電圧ＶＤＤ２と同様の考え方で設定することができる。また、電源電圧ＶＤＤ４の電圧値は、第３変形例における電源電圧ＶＤＤ３と同様の考え方で設定することができる。ただし、その場合、第３変形例と同様のツェナーダイオードＺＤ１を追加する必要がある。

第４変形例によれば、第１変形例に対し、第２トランジスタＭ２ａに高い電圧Ｖｇｓ２を印加することが可能となり、その結果、より大きなゲート電流Ｉｇを出力することができる。言い換えると、第４変形例によれば、規定のゲート電流Ｉｇを出力するような設計を想定した場合、第１変形例に対し、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａのサイズを小さくすることができ、それに伴いプリドライブ回路１４の出力バッファ１７ａのサイズも小さく抑えることが可能となるため、回路を大幅に小型化することができる。

（第２実施形態）
以下、第１実施形態に対してゲート駆動装置の具体的な構成を変更した第２実施形態について図２０～図２２を参照して説明する。
＜ゲート駆動装置の具体的構成＞
図２０に示すように、本実施形態のゲート駆動装置３１は、第１実施形態のゲート駆動装置４に対し、プリドライブ回路１４に代えてプリドライブ回路３２を備えている点、ドライブ回路１５に代えてドライブ回路３３を備えている点などが異なっている。なお、図２０には、ゲート駆動装置３１のうちターンオフ側の構成だけを示しているが、ターンオン側の構成についても、ターンオフ側の構成と同様の構成を採用することができる。

プリドライブ回路３２は、プリドライブ回路１４に対し、グリッチ抑制部２１に代えてグリッチ抑制部３４を備えている点などが異なっている。グリッチ抑制部３４は、グリッチ抑制部２１と同様の機能を実現するための３つのグリッチ抑制回路３４ａ、３４ｂ、３４ｃを備えているが、それらの回路構成がグリッチ抑制部２１とは異なっている。すなわち、グリッチ抑制回路３４ａ～３４ｃは、グリッチ抑制回路２１ａ～２１ｃに対し、ＣＲフィルタ２３に代えて２段に接続された２段に接続されたフリップフロップ３５、３６を備えている点などが異なっている。

１段目のフリップフロップ３５の入力端子は、グリッチ抑制回路３４ａ～３４ｃの入力端子となるものであり、オフ指令信号ＩＧＯＦＦ１［２：０］が入力されている。フリップフロップ３５の出力端子は、２段目のフリップフロップ３６の入力端子に接続されているとともに、ＡＮＤ回路２４の一方の入力端子に接続されている。２段目のフリップフロップ３６の出力端子は、ＡＮＤ回路２４の他方の入力端子に接続されている。フリップフロップ３５、３６の各クロック端子には、クロック信号ＣＬＫが入力されている。ＡＮＤ回路２４の出力端子は、グリッチ抑制回路３４ａ～３４ｃの出力端子となる。

ドライブ回路３３は、ドライブ回路１５と同様の機能を実現するための３つの出力回路３７ａ、３７ｂ、３７ｃを備えているが、それらの回路構成がドライブ回路１５とは異なっている。この場合、３つの出力回路３７ａ～３７ｃのそれぞれは、互いに異なる数のカスコード回路を備えている。出力回路３７ａは、２つのＭＯＳトランジスタＭ３１ａ、Ｍ３２ａがカスコード接続されたカスコード回路３８ａを備えている。つまり、出力回路３７ａは、１つのカスコード回路３８ａを備えている。

出力回路３７ｂは、２つのＭＯＳトランジスタＭ３１ｂ、Ｍ３２ｂがカスコード接続されたカスコード回路３８ｂを２組備えている。つまり、出力回路３７ｂは、２つのカスコード回路３８ｂを備えている。出力回路３７ｃは、２つのＭＯＳトランジスタＭ３１ｃ、Ｍ３２ｃがカスコード接続されたカスコード回路３８ｃを４組備えている。つまり、出力回路３７ｃは、４つのカスコード回路３８ｃを備えている。

ＭＯＳトランジスタＭ３１ａ～Ｍ３２ｃは、いずれもＮチャネル型ＭＯＳトランジスタである。出力回路３７ａのＭＯＳトランジスタＭ３１ａ、Ｍ３２ａは、互いのゲートが共通接続されており、それら共通接続されたゲートには、プリドライブ回路３２から出力されるオフ駆動信号ＩＧＯＦＦ２［０］が与えられている。出力回路３７ｂのＭＯＳトランジスタＭ３１ｂ、Ｍ３２ｂは、互いのゲートが共通接続されており、それら共通接続されたゲートには、プリドライブ回路３２から出力されるオフ駆動信号ＩＧＯＦＦ２［１］が与えられている。出力回路３７ｃのＭＯＳトランジスタＭ３１ｃ、Ｍ３２ｃは、互いのゲートが共通接続されており、それら共通接続されたゲートには、プリドライブ回路３２から出力されるオフ駆動信号ＩＧＯＦＦ２［２］が与えられている。

ＭＯＳトランジスタＭ３１ａ、Ｍ３１ｂ、Ｍ３１ｃのソースは共通接続されるとともに電圧Ｖｃが供給される電圧線２７に接続されており、それらのドレインはＭＯＳトランジスタＭ３２ａ、Ｍ３２ｂ、Ｍ３２ｃの各ソースにそれぞれ接続されている。ＭＯＳトランジスタＭ３２ａ、Ｍ３２ｂ、Ｍ３２ｃのドレインは、共通接続されるとともに半導体スイッチング素子７のゲートに接続されている。

このように、出力回路３７ａは１つのカスコード回路３８ａからなる構成となっており、出力回路３７ｂは２つのカスコード回路３８ｂ、３８ｂが互いに並列接続された構成となっており、出力回路３７ｃは４つのカスコード回路３８ｃ、３８ｃ、３８ｃ、３８ｃが互いに並列接続された構成となっている。出力回路３７ａ～３７ｃが備えるＭＯＳトランジスタＭ３１ａ～Ｍ３２ｃは、第１実施形態の出力回路１６ａ～１６ｃが備えるＭＯＳトランジスタＭ１ａ～Ｍ２ｃと同様、オフ駆動信号ＩＧＯＦＦ２［２：０］のレベルに応じてオンオフされる。

上記構成によっても、第１実施形態の構成と同様、出力回路３７ａ～３７ｃのうち少なくとも１つがオンされることによりゲート電流Ｉｇ＿ｏｆｆが流れて半導体スイッチング素子７がターンオフされる。この場合も、ＭＯＳトランジスタＭ３１ａ～Ｍ３２ｃを飽和動作させることで、定電流源動作させることが可能となり、ゲート電流Ｉｇ＿ｏｆｆを一定に保つことができる。そして、上記構成によっても、オンさせる出力回路３７ａ～３７ｃの数に応じてゲート電流Ｉｇ＿ｏｆｆの電流値を変更することができる。

出力回路３７ａ～３７ｃのそれぞれの電流能力は、第１実施形態の出力回路１６ａ～１６ｃと同様、２のＮ乗の比率に設定されている。本実施形態では、出力回路３７ａ～３７ｃの各電流能力の比率の設定は、次のように実現されている。すなわち、この場合、カスコード回路３８ａ～３８ｃを構成するＭＯＳトランジスタＭ３１ａ～Ｍ３２ｃのサイズが互いに同じサイズとなっている。ただし、この場合、３つの出力回路３７ａ～３７ｃのそれぞれは、互いに異なる数のカスコード回路を備えている。

具体的には、出力回路３７ａは１つのカスコード回路３８ａを備え、出力回路３７ｂは２つの並列接続されたカスコード回路３８ｂを備え、出力回路３７ｃは４つの並列接続されたカスコード回路３８ｃを備えている。つまり、本実施形態では、出力回路３７ａのカスコード回路３８ａの並列数が「１」、出力回路３７ｂのカスコード回路３８ｂの並列数が「２」、出力回路３７ｃのカスコード回路３８ｃの並列数が「４」となっている。上記構成によっても、第１実施形態の構成と同様、ゲート電流Ｉｇの電流を８通りに変更することができる。

＜プリドライブ回路およびドライブ回路のレイアウト例＞
プリドライブ回路３２およびドライブ回路３３を構成する回路素子の平面レイアウトとしては、例えば図２１に示すような配置を採用することができる。図２１に示すように、カスコード回路３８ａのＭＯＳトランジスタＭ３１ａ、Ｍ３２ａが形成される領域Ｔｒ１、カスコード回路３８ｂのＭＯＳトランジスタＭ３１ｂ、Ｍ３２ｂが形成される２つの領域Ｔｒ２、カスコード回路３８ｃのＭＯＳトランジスタＭ３１ｃ、Ｍ３２ｃが形成される４つの領域Ｔｒ３は、それぞれの重心が１点になるようなコモンセントロイドの配置とされている。

このような配置によれば、チップ面内の特性ばらつきに起因するゲート電流Ｉｇのばらつきをキャンセルすることができる。また、出力回路３７ａ～３７ｃを構成するＭＯＳトランジスタＭ３１ａ～Ｍ３２ｃの入力容量の特性ばらつきに起因するグリッチの発生を抑制することもできる。

プリドライブ回路３２を構成する各回路素子のうちドライブ回路３３の出力回路３７ａに対応する回路素子が形成される領域ＰＤ１、ドライブ回路３３の出力回路３７ｂに対応する回路素子が形成される領域ＰＤ２およびドライブ回路３３の出力回路３７ｃに対応する回路素子が形成される領域ＰＤ３は、プリドライブ回路３２からドライブ回路３３へと駆動信号を与えるための各配線の長さが揃うような配置とされている。なお、図２１では、各配線を単なる矢印により模式的に表している。

このような配置によれば、演算回路１１から出力回路３７ａ～３７ｃのＭＯＳトランジスタＭ３１ａ～Ｍ３２ｃまでの配線長を揃えること、つまり配線長の均等化を図ることが可能となり、その結果、配線の寄生成分に起因する信号伝搬遅延が均等化されてグリッチの発生を抑制することができる。

＜スイッチング時における各部の動作タイミング＞
次に、半導体スイッチング素子７のスイッチング時におけるゲート駆動装置３１の各部の動作タイミングについて図２２を参照して説明する。この場合も、演算回路１１は、電流指令信号、つまり３ビットのオフ指令信号ＩＧＯＦＦ１［２：０］が表すゲート電流Ｉｇ＿ｏｆｆの指令値を「６」→「３」→「４」という具合で３段階に切り替えるものとする。

プリドライブ回路３２は、３ビットのオフ指令信号ＩＧＯＦＦ１［２：０］を受信するが、伝搬経路差や素子ばらつきなどに起因して、それらの伝搬時間には差が生じる。ただし、この場合も、第１実施形態と同様、プリドライブ回路３２は、グリッチ抑制部３４の動作により、オン指令エッジをオフ指令エッジよりも所定時間だけ遅らせた信号である３ビットのオフ駆動信号ＩＧＯＦＦ２［２：０］を出力する。なお、図２２では、オン指令エッジに付与される第１遅延時間を符号ｔｄ１として表すとともに、オフ指令エッジに付与される第２遅延時間を符号ｔｄ２として表している。

この場合も、第１実施形態と同様、ゲート電流Ｉｇ＿ｏｆｆの指令値が切り替えられる際、グリッチの影響によりゲート電流Ｉｇ＿ｏｆｆが指令値から外れた値となるように変化する期間Ｔｄ、Ｔｅが存在するが、グリッチ抑制部３４によりオン指令エッジをオフ指令エッジよりも所定時間だけ遅らせるという対策が実施されている結果、ゲート電流Ｉｇ＿ｏｆｆが指令値よりも大きくなる側に変化するグリッチの発生が防止されている。

以上説明した本実施形態のゲート駆動装置３１によっても、第１実施形態と同様の効果、つまり回路規模の増大を招くことなくゲート電流Ｉｇを精度良く変更するとともにゲート電流Ｉｇの制御の応答性を向上することができるという優れた効果が得られる。また、本実施形態によっても、第１実施形態と同様にグリッチの発生を抑制することが可能であり、特にはゲート電流Ｉｇ＿ｏｆｆが指令値よりも大きくなる側に変化するグリッチの発生を確実に回避することができる。

（第３実施形態）
以下、第１実施形態に対しゲート駆動装置の具体的な構成を変更した第３実施形態について図２３および図２４を参照して説明する。
＜ゲート駆動装置が有する主な機能＞
図２３に示すように、本実施形態のゲート駆動装置４１は、第１実施形態のゲート駆動装置４に対し、プリドライブ回路１４に代えてプリドライブ回路４２を備えている点などが異なっている。なお、図２３には、ゲート駆動装置４１のうちターンオフ側の構成の一部、より具体的には出力回路１６ａおよびプリドライブ回路４２のうち出力回路１６ａに対応する構成だけを示しているが、他の構成についても、図示した構成と同様の構成を採用することができる。

プリドライブ回路４２は、プリドライブ回路１４に対し、グリッチ抑制部２１を構成するグリッチ抑制回路２１ａが省かれている点、出力バッファ１７ａに代えて出力バッファ４３ａを備えている点などが異なっている。この場合、レベルシフト回路２２ａは、オフ指令信号ＩＧＯＦＦ１［０］のレベルをシフトした信号を出力する。出力バッファ４３ａは、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＱ１およびＮチャネル型のＭＯＳトランジスタであるトランジスタＱ２からなるプッシュプル出力のＣＭＯＳ回路により構成されている。なお、出力バッファ４３ａを構成するトランジスタＱ１、Ｑ２としてバイポーラトランジスタを採用することもできる、つまり出力バッファ４３ａは、バイポーラトランジスタにより構成することもできる。

この場合、トランジスタＱ１のサイズは、トランジスタＱ２のサイズに比べて小さいサイズとなっている。これにより、プリドライブ回路４２は、その出力のシンク能力とソース能力との間に差が設けられている。具体的には、プリドライブ回路４２は、その出力のシンク能力が相対的に大きくなっており、その出力のソース能力が相対的に小さくなっている。

上記構成のプリドライブ回路４２の入出力信号の動作タイミングは、図２４に示すようなものとなる。すなわち、上記構成によれば、出力バッファ４３ａのトランジスタＱ１のサイズを相対的に小さくしたことにより、オフ指令信号ＩＧＯＦＦ１［０］のオン指令エッジからオフ駆動信号ＩＧＯＦＦ２［０］がＭＯＳトランジスタＭ１ａ、Ｍ２ａをオンすることができるレベルに立ち上がるまでの遅延時間、つまり第１遅延時間ｔｄ１が相対的に長くなっている。

また、上記構成によれば出力バッファ４３ａのトランジスタＱ２のサイズを相対的に大きくしたことにより、オフ指令信号ＩＧＯＦＦ１［０］のオフ指令エッジからオフ駆動信号ＩＧＯＦＦ２［０］がＭＯＳトランジスタＭ１ａ、Ｍ２ａをオフすることができるレベルに立ち下がるまでの遅延時間、つまり第２遅延時間ｔｄ２が相対的に短くなっている。

このように、本実施形態のプリドライブ回路４２は、第１実施形態の構成と同様、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａがオフからオンに転じるまでに要する第１遅延時間が、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａがオンからオフに転じるまでに要する第２遅延時間よりも長い時間となるように駆動信号を生成して出力することができる。

なお、このようなプリドライブ回路４２をターンオン側の構成に適用する場合、トランジスタＱ１のサイズをトランジスタＱ２のサイズに比べて大きいサイズとすればよい。これにより、プリドライブ回路４２は、その出力のシンク能力が相対的に小さくなり、その出力のソース能力が相対的に大きくなる。そのため、プリドライブ回路４２は、ターンオン側の構成に適用した場合でも、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａがオフからオンに転じるまでに要する第１遅延時間が、出力回路１６ａのＭＯＳトランジスタＭ１ａ、Ｍ２ａがオンからオフに転じるまでに要する第２遅延時間よりも長い時間となるように駆動信号を生成して出力することができる。

以上説明した本実施形態のゲート駆動装置４１によっても、第１実施形態と同様の効果、つまり回路規模の増大を招くことなくゲート電流Ｉｇを精度良く変更するとともにゲート電流Ｉｇの制御の応答性を向上することができるという優れた効果が得られる。また、本実施形態によっても、第１実施形態と同様にグリッチの発生を抑制することが可能であり、特にはゲート電流Ｉｇ＿ｏｆｆが指令値よりも大きくなる側に変化するグリッチの発生を確実に回避することができる。

さらに、本実施形態では、第１実施形態のように、グリッチ抑制のための遅延時間を付与するための専用回路であるグリッチ抑制部２１を設けることなく、プリドライブ回路４２の出力バッファ４３ａにおけるシンク能力とソース能力との間に差を設けることにより、グリッチの発生を抑制することを可能としているため、第１実施形態に比べ、回路規模を小さく抑えること、つまり回路小型化が可能となっている。

（第４実施形態）
以下、第１実施形態に対してゲート駆動装置の具体的な構成を変更した第４実施形態について図２５を参照して説明する。
＜ゲート駆動装置の具体的構成＞
図２５に示すように、本実施形態のゲート駆動装置５１は、第１実施形態のゲート駆動装置４に対し、プリドライブ回路１４に代えてプリドライブ回路５２を備えている点などが異なっている。なお、図２５には、ゲート駆動装置５１のうちターンオフ側の構成だけを示しているが、ターンオン側の構成についても、ターンオフ側の構成と同様の構成を採用することができる。

プリドライブ回路５２は、プリドライブ回路１４に対し、グリッチ抑制部２１に代えてグリッチ抑制部５３を備えている点などが異なっている。この場合、レベルシフト回路２２ａ～２２ｃは、オフ指令信号ＩＧＯＦＦ１［２：０］のレベルをシフトした信号を出力する。グリッチ抑制部５３は、遅延回路５４および状態判断回路５５を備えている。遅延回路５４には、レベルシフト回路２２ａ～２２ｃの各出力信号が入力されている。

遅延回路５４は、このように入力された信号、つまりオフ指令信号ＩＧＯＦＦ１［２：０］をレベルシフトした信号のそれぞれに対し、オン指令エッジにだけを遅延させることができる。具体的には、遅延回路５４は、状態判断回路５５から与えられる許可禁止信号Ｓｃがオン指令エッジの出力の禁止を表すレベルになると、その後に許可禁止信号Ｓｃがオン指令エッジの出力を許可するレベルに転じるまでの間、オン指令エッジを遅延させて出力させないようになっている。

状態判断回路５５は、出力回路１６ａ～１６ｃのＭＯＳトランジスタＭ１ａ～Ｍ２ｃのそれぞれのオンオフ状態を判断する。具体的には、状態判断回路５５は、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃの各ゲートと所定のしきい値とを比較する図示しない比較器を備えている。所定のしきい値は、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃのゲート閾値電圧に応じた値に設定されている。上記構成により、状態判断回路５５は、上記比較器の出力に基づいて、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃのゲート電圧がしきい値電圧以下になったこと、つまりＭＯＳトランジスタＭ１ａ～Ｍ２ｃがオフ状態に遷移したことを検知できるようになっている。

状態判断回路５５には、レベルシフト回路２２ａ～２２ｃの各出力信号が入力されている。状態判断回路５５は、このように入力された信号、つまりオフ指令信号ＩＧＯＦＦ１［２：０］をレベルシフトした信号に基づいて、出力回路１６ａ～１６ｃのＭＯＳトランジスタＭ１ａ～Ｍ２ｃのいずれかをオンからオフに転じさせる指令が与えられたことを検知することができる。

状態判断回路５５は、ＭＯＳトランジスタＭ１ａ～Ｍ２ｃのいずれかをオンからオフに転じさせる指令が与えられたことを検知した場合、遅延回路５４に対し、オン指令エッジの出力の禁止を表すレベルの許可禁止信号Ｓｃを出力する。その後、状態判断回路５５は、オンからオフに転じさせる指令の対象となるＭＯＳトランジスタの全てがオフしたことを検知すると、遅延回路５４に対し、オン指令エッジの出力の許可を表すレベルの許可禁止信号Ｓｃを出力する。

上記構成によれば、プリドライブ回路５２は、出力回路１６ａ～１６ｃのＭＯＳトランジスタＭ１ａ～Ｍ２ｃのうち所定のＭＯＳトランジスタをオンからオフに転じさせるための駆動信号を出力した後、状態判断回路５５により所定のＭＯＳトランジスタがオフ状態に遷移したと判断されてから他のＭＯＳトランジスタをオフからオンに転じさせるための駆動信号を出力することができる。

以上説明した本実施形態のゲート駆動装置５１によっても、第１実施形態と同様の効果、つまり回路規模の増大を招くことなくゲート電流Ｉｇを精度良く変更するとともにゲート電流Ｉｇの制御の応答性を向上することができるという優れた効果が得られる。また、本実施形態によっても、第１実施形態と同様にグリッチの発生を抑制することが可能であり、特にはゲート電流Ｉｇ＿ｏｆｆが指令値よりも大きくなる側に変化するグリッチの発生を確実に回避することができる。

さらに、本実施形態では、次のような効果が得られる。すなわち、上記各実施形態の構成では、各種のばらつき要因を考慮して、オン指令エッジに付与する第１遅延時間としては、一定程度のマージンを設けた比較的長い時間に設定しておく必要があった。これに対し、本実施形態では、状態判断回路５５により出力回路１６ａ～１６ｃのＭＯＳトランジスタＭ１ａ～Ｍ２ｃのオンオフ状態を直接的にモニタすることができ、そのモニタ結果に基づいてオン指令エッジに付与する第１遅延時間を必要最小限の時間にとどめることが可能となる。そのため、本実施形態によれば、上記各実施形態に比べ、より短い遅延時間で出力回路１６ａ～１６ｃのＭＯＳトランジスタＭ１ａ～Ｍ２ｃを駆動することが可能となり、その結果、グリッチの発生時間が短く抑えられ、ゲート電流Ｉｇの制御の応答性をさらに向上することができる。
（その他の実施形態）

なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。

上記各実施形態におけるゲート駆動装置は、Ｎチャネル型のＭＯＳＦＥＴに限らず、Ｐチャネル型のＭＯＳＦＥＴ、ＩＧＢＴなど、各種の半導体スイッチング素子を駆動対象とすることができる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

４、４ｕｐ～４ｗｎ、３１、４１、５１…ゲート駆動装置、７…半導体スイッチング素子、１１…演算回路、１４、３２、４２、５２…プリドライブ回路、１５、３３…ドライブ回路、１６ａ～１６ｃ、３７ａ～３７ｃ…出力回路、２５ａ～２５ｃ、３８ａ～３８ｃ…カスコード回路、５５…状態判断回路、Ｍ１ａ～Ｍ２ｃ、Ｍ３１ａ～Ｍ３２ｃ…ＭＯＳトランジスタ、ＺＤ１…ツェナーダイオード。

Claims (14)

1. 半導体スイッチング素子（７）のゲートを駆動するゲート駆動装置であって、
   前記半導体スイッチング素子のゲートに流れる電流であるゲート電流の指令値を表す電流指令信号を出力する指令信号出力回路（１１）と、
   前記電流指令信号を入力するとともに前記電流指令信号に対応した駆動信号を生成して出力するプリドライブ回路（１４、３２、４２、５２）と、
   前記駆動信号に基づいて前記半導体スイッチング素子のゲートを駆動するドライブ回路（１５、３３）と、
   を備え、
   前記指令信号出力回路は、前記半導体スイッチング素子がスイッチングされるスイッチング時における前記半導体スイッチング素子の主端子の電圧に対応した過渡電圧を所望する目標値に制御するように前記電流指令信号が表す指令値を切り替えるようになっており、
   前記ドライブ回路は、
   ２つのＭＯＳトランジスタ（Ｍ１ａ～Ｍ２ｃ、Ｍ３１ａ～Ｍ３２ｃ）がカスコード接続されたカスコード回路（２５ａ～２５ｃ、３８ａ～３８ｃ）を含む構成の複数の出力回路（１６ａ～１６ｃ、３７ａ～３７ｃ）が互いに並列接続された構成であり、前記出力回路の前記ＭＯＳトランジスタをオンすることにより前記ゲート電流を流して前記半導体スイッチング素子のゲートを駆動するようになっており、
   前記駆動信号が表す前記指令値に応じてオンする前記ＭＯＳトランジスタの数を変更することにより前記ゲート電流を変更することができるゲート駆動装置。
2. 前記プリドライブ回路は、前記ドライブ回路の複数の前記出力回路のそれぞれに対応して設けられた複数の出力バッファを備え、
   複数の前記出力回路のそれぞれは、互いに電流能力が異なるように構成されており、
   複数の前記出力バッファのそれぞれは、対応する前記出力回路の電流能力に応じたバッファ能力を有している請求項１に記載のゲート駆動装置。
3. 複数の前記出力回路のそれぞれの前記電流能力は、２のＮ乗の比率に設定されている請求項２に記載のゲート駆動装置。
   ただし、Ｎは０、…、ｋ－１、ｋであり、ｋは所定の自然数である。
4. 複数の前記出力回路（１６ａ～１６ｃ）のそれぞれは、１つの前記カスコード回路（２５ａ～２５ｃ）を備え、前記カスコード回路を構成する前記ＭＯＳトランジスタ（Ｍ１ａ～Ｍ２ｃ）のサイズが互いに異なるサイズとなっている請求項２または３に記載のゲート駆動装置。
5. 複数の前記出力回路（３７ａ～３７ｃ）のそれぞれは、互いに異なる数の前記カスコード回路（３８ａ～３８ｃ）を備え、前記カスコード回路を構成する前記ＭＯＳトランジスタ（Ｍ３１ａ～Ｍ３２ｃ）のサイズが互いに同じサイズとなっている請求項２または３に記載のゲート駆動装置。
6. 前記プリドライブ回路は、前記ＭＯＳトランジスタがオフからオンに転じるまでに要する第１遅延時間が、前記ＭＯＳトランジスタがオンからオフに転じるまでに要する第２遅延時間よりも長い時間となるように前記駆動信号を生成して出力するようになっている請求項１から３のいずれか一項に記載のゲート駆動装置。
7. 前記電流指令信号は、複数の前記出力回路のそれぞれに対応した複数の指令信号からなり、
   複数の前記指令信号のそれぞれは、対応する前記出力回路の前記ＭＯＳトランジスタのオンを指令する第１レベルと前記ＭＯＳトランジスタのオフを指令する第２レベルとを有する２値の信号であり、
   前記プリドライブ回路（１４、３２）は、
   複数の前記指令信号のそれぞれに対し、前記第２レベルから前記第１レベルに転じるエッジであるオン指令エッジを前記第１レベルから前記第２レベルに転じるエッジであるオフ指令エッジよりも遅らせることにより前記駆動信号を生成する請求項６に記載のゲート駆動装置。
8. 前記プリドライブ回路（４２）は、その出力のシンク能力とソース能力との間に差が設けられている請求項６に記載のゲート駆動装置。
9. 前記プリドライブ回路（５２）は、
   複数の前記出力回路の前記ＭＯＳトランジスタのそれぞれのオンオフ状態を判断する状態判断回路（５５）を備え、
   所定の前記ＭＯＳトランジスタをオンからオフに転じさせるための前記駆動信号を出力した後、前記状態判断回路により所定の前記ＭＯＳトランジスタがオフ状態に遷移したと判断されてから他の前記ＭＯＳトランジスタをオフからオンに転じさせるための前記駆動信号を出力するようになっている請求項６に記載のゲート駆動装置。
10. 前記カスコード回路を構成する２つのＭＯＳトランジスタは、互いのゲートが共通接続されている請求項１から３のいずれか一項に記載のゲート駆動装置。
11. 前記カスコード回路を構成する２つのＭＯＳトランジスタのうち、ソース接地側のＭＯＳトランジスタ（Ｍ１ａ～Ｍ１ｃ、Ｍ３１ａ～Ｍ３１ｃ）を第１トランジスタとするとともに、ソース接地側のＭＯＳトランジスタとは異なるＭＯＳトランジスタ（Ｍ２ａ～Ｍ２ｃ、Ｍ３２ａ～Ｍ３２ｃ）を第２トランジスタとすると、
    前記第１トランジスタのゲートには、前記駆動信号が与えられており、
    前記第２トランジスタのゲートには、前記第１トランジスタをオン状態にする電源電圧と同じ一定電圧が印加されており、
    前記第２トランジスタは、常時オン状態で動作するようになっている請求項１から３のいずれか一項に記載のゲート駆動装置。
12. 前記カスコード回路を構成する２つのＭＯＳトランジスタのうち、ソース接地側のＭＯＳトランジスタ（Ｍ１ａ～Ｍ１ｃ、Ｍ３１ａ～Ｍ３１ｃ）を第１トランジスタとするとともに、ソース接地側のＭＯＳトランジスタとは異なるＭＯＳトランジスタ（Ｍ２ａ～Ｍ２ｃ、Ｍ３２ａ～Ｍ３２ｃ）を第２トランジスタとすると、
    前記第１トランジスタのゲートには、前記駆動信号が与えられており、
    前記第２トランジスタのゲートには、前記第１トランジスタをオン状態にする電源電圧よりも高く且つ前記電源電圧の２倍の電圧から前記第１トランジスタのゲート閾値電圧を減算した電圧よりも低い一定電圧が印加されており、
    前記第２トランジスタは、常時オン状態で動作するようになっている請求項１から３のいずれか一項に記載のゲート駆動装置。
13. 前記カスコード回路を構成する２つのＭＯＳトランジスタのうち、ソース接地側のＭＯＳトランジスタ（Ｍ１ａ～Ｍ１ｃ、Ｍ３１ａ～Ｍ３１ｃ）を第１トランジスタとするとともに、ソース接地側のＭＯＳトランジスタとは異なるＭＯＳトランジスタ（Ｍ２ａ～Ｍ２ｃ、Ｍ３２ａ～Ｍ３２ｃ）を第２トランジスタとすると、
    前記第１トランジスタのゲートには、前記駆動信号が与えられており、
    前記第２トランジスタのゲートには、前記第１トランジスタをオン状態にする電源電圧よりも高い一定電圧が印加されており、
    前記第２トランジスタは、常時オン状態で動作するようになっており、
    前記カスコード回路は、さらに、前記第２トランジスタのゲート・ソース間に接続されたツェナーダイオード（ＺＤ１）を備え、
    前記ツェナーダイオードのツェナー電圧は、前記電源電圧よりも低い電圧となっている請求項１から３のいずれか一項に記載のゲート駆動装置。
14. 前記カスコード回路を構成する２つのＭＯＳトランジスタのうち、ソース接地側のＭＯＳトランジスタ（Ｍ１ａ～Ｍ１ｃ、Ｍ３１ａ～Ｍ３１ｃ）を第１トランジスタとするとともに、ソース接地側のＭＯＳトランジスタとは異なるＭＯＳトランジスタ（Ｍ２ａ～Ｍ２ｃ、Ｍ３２ａ～Ｍ３２ｃ）を第２トランジスタとすると、
    前記第１トランジスタのゲートには、前記駆動信号が与えられており、
    前記第２トランジスタのゲートには、前記駆動信号を高い電圧へとレベルシフトした信号が与えられており、
    前記第２トランジスタは、前記第１トランジスタと同じタイミングでオン状態とオフ状態とが切り替えられるようになっている請求項１から３のいずれか一項に記載のゲート駆動装置。

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