CN117318685A - 栅极驱动装置 - Google Patents

Abstract

栅极驱动装置(4)具备：运算电路(11)，其输出电流指令信号，并且，以将开闭时的瞬态电压控制为目标值的方式切换电流指令信号所表示的指令值；预驱动电路(14)，其生成与电流指令信号对应的驱动信号并输出；以及驱动电路(15)，其基于驱动信号来对半导体开关元件(7)的栅极进行驱动。驱动电路通过将包括渥尔曼电路的结构的输出电路(16a～16c)彼此并联连接而构成，其中，所述渥尔曼电路是将两个MOS晶体管共源共栅连接而成的电路，驱动电路通过将这些MOS晶体管导通，由此流通栅极电流来对半导体开关元件的栅极进行驱动。驱动电路通过根据驱动信号所表示的指令值变更要导通的MOS晶体管的数量来变更栅极电流。

Description

栅极驱动装置

技术领域

本公开涉及对半导体开关元件的栅极进行驱动的栅极驱动装置。

背景技术

目前，作为对半导体开关元件的栅极进行驱动的栅极驱动装置，有采用了被称作AGC的技术的结构。另外，AGC是Active Gate Control(有源栅控制、主动门控制)的简称。这样的结构的栅极驱动装置将降低损耗、降低噪音、防止元件故障等作为目的，通过调整在半导体开关元件的栅极中流动的电流即栅极电流，由此能够将与开闭(switching)时半导体开关元件的主端子的电压对应的瞬态电压控制为所期望的目标值。上述的瞬态电压包括开闭时的主端子的电压的变化率即dV/dt以及开闭时主端子的电压的峰值即浪涌电压。

在上述结构的栅极驱动装置中，在栅极电流的精度低的情况下，瞬态电压的控制的误差变大，最差的情况下，可能会产生过大的浪涌电压等而导致半导体开关元件发生故障。因此，作为上述结构的栅极驱动装置，期望能够将栅极电流高精度地控制为所期望的值。另外，作为栅极驱动装置的驱动对象，有时会采用SiC－MOSFET等能够高速地进行开闭的半导体开关元件。另外，SiC是Silicon Carbide(碳化硅)的简称。因此，作为上述结构的栅极驱动装置，期望能够高速地变更栅极电流。

在专利文献1中公开了如下的恒流栅极驱动器，其使用OP放大器对在设置于栅极电流所流动的路径上的分流电阻中流动的电流进行反馈控制，由此来控制IGBT的栅极电流。这种情况下，OP放大器能够基于表示栅极电流的指令值的控制信号而被控制。另外，在专利文献2中公开了如下的数字栅极驱动器，其构成为，设置有并联连接的多个驱动电路，通过根据时间经过来变更将驱动电路设为接通的个数，由此控制IGBT的栅极电流。另外，在以下的说明中，有时也将专利文献1、2所公开的技术分别称作现有技术1、现有技术2。

在先技术文献

专利文献

专利文献1：日本特开2012－114587号公报

专利文献2：日本特开2019－154134号公报

发明内容

在现有技术1中，虽然能够将栅极电流高精度地控制为指令值，但由于借助OP放大器实现的反馈环路的延迟，而无法高速地切换栅极电流。即，在现有技术1中，难以提高实际的栅极电流相对于栅极电流的指令值的变化而产生的变化，即难以提高栅极电流的控制的响应性。另外，在现有技术1中，由于需要设置OP放大器，因此还存在电路规模相应地增大的技术问题。

在现有技术2中，能够利用构成驱动电路的MOS晶体管的导通截止的切换来变更栅极电流，因此能够高速地操作栅极电流，即，能够提高栅极电流的控制的响应性。但是，在现有技术2中，由于构成驱动电路的MOS晶体管的沟道长度调制的影响，即便将驱动电路设为接通的个数是相同的，也存在根据IGBT的栅极-发射极间电压的变动而使栅极电流发生变动的隐患，其结果是，难以提高栅极电流的精度。

本公开鉴于上述情况而作成，其目的在于，提供能够在不引起电路规模的增大的情况下高精度地变更栅极电流且提高栅极电流的控制的响应性的栅极驱动装置。

用于解决技术问题的方案

本公开的一方案的栅极驱动装置是对半导体开关元件的栅极进行驱动的装置，其中，所述栅极驱动装置具备：指令信号输出电路，其输出表示向半导体开关元件的栅极流动的电流即栅极电流的指令值的电流指令信号；预驱动电路，其被输入电流指令信号，并且，生成与电流指令信号对应的驱动信号来输出；以及驱动电路，其基于驱动信号来对半导体开关元件的栅极进行驱动。

指令信号输出电路以将与半导体开关元件被开闭的开闭时的开关元件的主端子的电压对应的瞬态电压控制为所期望的目标值的方式，切换电流指令信号所表示的指令值。驱动电路是将包括渥尔曼电路的结构的多个输出电路彼此并联连接而成的结构，其中，渥尔曼电路是通过将两个MOS晶体管共源共栅连接而成的电路，驱动电路通过将输出电路的MOS晶体管导通，由此流过栅极电流来对半导体开关元件的栅极进行驱动。上述结构的驱动电路能够根据驱动信号所表示的指令值来变更要导通的MOS晶体管的数量，由此变更栅极电流。

根据上述结构，作为从栅极电流的指令值发生变化的时间点到实际的栅极电流发生变化的时间点为止的延迟的要因，主要是由于输出电路的MOS晶体管的传播延迟，因此，相对于现有技术1而言，能够高速地切换栅极电流，即能够提高栅极电流的控制的响应性。并且，在上述结构中，由于不需要OP放大器，因此不会像现有技术1那样导致电路规模增大。

另外，根据上述结构，通过将输出电路设为包括通过将两个MOS晶体管共源共栅连接而成的渥尔曼电路的结构，由此能够获取如下的效果。另外，以下，将构成渥尔曼电路的两个MOS晶体管中的源极接地侧的MOS晶体管设为第一晶体管且将与源极接地侧的MOS晶体管不同的MOS晶体管设为第二晶体管。

即，根据上述结构，利用第二晶体管侧的漏极-源极间电压来吸收半导体开关元件的栅极-源极间电压或栅极-发射极间电压的变动，因此能够将第一晶体管侧的漏极-源极间电压保持为大致固定。并且，这种情况下，成为栅极电流的值主要取决于第一晶体管来决定的结构。因此，根据上述结构，能够抑制伴随着半导体开关元件的栅极-源极间电压或栅极-发射极间电压的变动而产生的栅极电流的变动，因此能够提高栅极电流的精度。因而，根据上述结构，能够获得在不导致电路规模的增大的情况下高精度地变更栅极电流且提高栅极电流的控制的响应性这样优异的效果。

附图说明

图1是示意性表示第一实施方式的马达驱动装置的结构的图。

图2是示意性表示第一实施方式的半导体开关元件断开时的各部分的波形的图。

图3是示意性表示第一实施方式的栅极驱动装置所具有的主要功能的图。

图4是表示第一实施方式的栅极驱动装置的具体结构的一例的图。

图5是用于说明第一实施方式的半导体开关元件断开时的栅极驱动装置的各部分的动作时机的时序图。

图6是示意性表示现有技术1的在栅极开闭的期间变更了栅极电流的情况下的各部分的波形的时序图。

图7是示意性表示第一实施方式的在栅极开闭的期间变更了栅极电流的情况下的各部分的波形的时序图。

图8是示意性表示现有技术2的输出电路的结构的图。

图9是示意性表示第一实施方式的输出电路的结构的图。

图10是表示MOS晶体管的漏极电流及漏极-源极间电压的关系的图。

图11是表示现有技术2的模拟结果的图，是示意性表示半导体开关元件断开时的各部分的波形的图。

图12是表示第一实施方式的模拟结果的图，是示意性表示半导体开关元件断开时的各部分的波形的图。

图13是表示第一比较例的栅极驱动装置的具体结构的一例的图。

图14是用于说明第一比较例的半导体开关元件断开时的栅极驱动装置的各部分的动作时机的时序图。

图15是示意性表示第一实施方式的第一变形例的输出电路的结构的图。

图16是示意性表示第一实施方式的第二变形例的输出电路的结构的图。

图17是表示第一实施方式的第二变形例的模拟结果的图，是示意性表示半导体开关元件断开时的各部分的波形的图。

图18是示意性表示第一实施方式的第三变形例的输出电路的结构的图。

图19是示意性表示第一实施方式的第四变形例的输出电路的结构的图。

图20是表示第二实施方式的栅极驱动装置的具体结构的一例的图。

图21是示意性表示构成第二实施方式的栅极驱动装置的电路元件的平面布局的一例的图。

图22是用于说明第二实施方式的半导体开关元件断开时的栅极驱动装置的各部分的动作时机的时序图。

图23是表示第三实施方式的栅极驱动装置的具体结构的一例的图。

图24是用于说明第三实施方式的半导体开关元件断开时的栅极驱动装置的各部分的动作时机的时序图。

图25是表示第四实施方式的栅极驱动装置的具体结构的一例的图。

具体实施方式

以下，参照附图对多个实施方式进行说明。另外，在各实施方式中对实质上相同的结构标注同一符号并省略说明。

(第一实施方式)

以下，参照图1～图19来说明第一实施方式。

＜马达驱动装置的结构＞

如图1所示，本实施方式的马达驱动装置1例如是对搭载于汽车等车辆的马达2进行驱动的装置，具备逆变器3、栅极驱动装置4up～4wn和控制器5等。逆变器3例如将从搭载于车辆的蓄电池即直流电源6通过一对直流电源线L1、L2供给来的直流的电源电压Va转换为U相、V相及W相这三相的交流电压来输出。逆变器3的三相的输出被提供给马达2，由此驱动马达2。这种情况下，假定的是车载用途，因此电源电压Va成为例如几百V这样的比较高的电压。

逆变器3具备分别连接到直流电源线L1、L2之间的三个半桥电路3u、3v、3w。半桥电路3u具备构成其上桥臂的半导体开关元件7up和构成其下桥臂的半导体开关元件7un。半桥电路3v具备构成其上桥臂的半导体开关元件7vp和构成其下桥臂的半导体开关元件7vn。半桥电路3w具备构成其上桥臂的半导体开关元件7wp和构成其下桥臂的半导体开关元件7wn。

半导体开关元件7up～7wn均是例如SiC－MOSFET等功率元件，这种情况下，成为包括N沟道型的MOSFET和在该MOSFET的漏极-源极之间将源极侧作为阳极来连接、即相对于MOSFET逆向并联连接的续流用的二极管的结构。另外，这种情况下，作为与MOSFET不同的元件，设置了续流用的二极管，但也可以将MOSFET的体二极管作为续流用的二极管来利用。

半导体开关元件7up、7vp、7wp的各漏极均与高电位侧的直流电源线L1连接。半导体开关元件7up、7vp、7wp的各源极分别与半导体开关元件7un、7vn、7wn的各漏极连接。半导体开关元件7un、7vn、7wn的源极均与低电位侧的直流电源线L2连接。

半导体开关元件7up及7un的相互连接结点即结点Nu作为逆变器3的U相的输出端子而发挥功能，与马达2连接。半导体开关元件7vp及7vn的相互连接结点即结点Nv作为逆变器3的V相的输出端子而发挥功能，与马达2连接。半导体开关元件7wp及7wn的相互连接结点即结点Nw作为逆变器3的W相的输出端子而发挥功能，与马达2连接。

栅极驱动装置4up对半桥电路3u的构成上桥臂的半导体开关元件7up的栅极进行驱动。栅极驱动装置4un对半桥电路3u的构成下桥臂的半导体开关元件7un的栅极进行驱动。栅极驱动装置4vp对半桥电路3v的构成上桥臂的半导体开关元件7vp的栅极进行驱动。栅极驱动装置4vn对半桥电路3v的构成下桥臂的半导体开关元件7vn的栅极进行驱动。栅极驱动装置4wp对半桥电路3w的构成上桥臂的半导体开关元件7wp的栅极进行驱动。栅极驱动装置4wn对半桥电路3w的构成下桥臂的半导体开关元件7wn的栅极进行驱动。

这种情况下，栅极驱动装置4up～4wn是同样的结构，半导体开关元件7up～7wn是同样的结构。因此，在本说明书中，在不需要对栅极驱动装置4up～4wn及半导体开关元件7up～7wn分别进行区分的情况下，省略末尾的字母而进行统称。控制器5例如是包括微型计算机等的结构，通过对构成逆变器3的半桥电路3u～3w的动作进行控制来控制马达2的驱动。

向控制器5提供表示由电流传感器8u、8v、8w检测出的逆变器3的三相的输出电流、换言之向马达2流动的三相的电流的检测值的检测信号、以及表示由旋转变压器9检测出的马达2的旋转角度的检测值的检测信号。控制器基于这些各检测信号，以使向马达2流动的电流与所期望的目标电流一致且使马达2的旋转角度与所期望的目标旋转角度一致的方式，生成指示栅极驱动装置4up～4wn的动作的指令信号Sa并输出。

栅极驱动装置4基于从控制器5提供的指令信号Sa来对半导体开关元件7的驱动进行PWM控制。另外，PWM是Pulse Width Modulation的简称。指令信号Sa是二值的信号，例如在高电平时表示半导体开关元件7的导通指令且在低电平时表示半导体开关元件7的截止指令。这种情况下，将构成上桥臂的半导体开关元件7与构成下桥臂的半导体开关元件7互补地导通截止。因而，在构成上桥臂的半导体开关元件7被导通的期间，构成下桥臂的半导体开关元件7被截止，另外，在构成下桥臂的半导体开关元件7被导通的期间，构成上桥臂的半导体开关元件7被截止。

在上述结构中，半导体开关元件7的漏极-源极间电压Vds相当于半导体开关元件7的主端子的电压。另外，在上述结构中，漏极电流Id相当于半导体开关元件7的主端子间流动的电流。另外，在本说明书中，有时将漏极电流Id及漏极-源极间电压Vds分别简称为电流Id及电压Vds。

半导体开关元件7被开闭(switching)的开闭时，具体而言为半导体开关元件7成为断开(turn off)时的各部分的波形成为图2所示那样的波形。另外，在图2中，例示出与构成下桥臂的半导体开关元件7对应的各部分的波形，但构成上桥臂的半导体开关元件7也成为同样的波形。半导体开关元件7截止时的截止电压Vds＿off成为与电源电压Va大致相等的电压。

断开时的电压Vds的峰值Vds＿p相当于半导体开关元件7开闭时的主端子的电压的峰值。峰值Vds＿p是将截止电压Vds＿off加上电压ΔVds所得的值，等于重叠在半导体开关元件7上的浪涌电压。因此，在以下的说明中，有时也将峰值Vds＿p称为浪涌电压Vsrg。这种情况下，断开时的电压Vds的变动的斜率即压摆率(slew rate)相当于半导体开关元件7开闭时的主端子的电压的变化率。另外，在本说明书中，有时将电压Vds的变动的斜率称为变化率dV/dt。

上述的浪涌电压Vsrg及变化率dV/dt均相当于与半导体开关元件7被开闭的开闭时的半导体开关元件7的主端子的电压对应的瞬态电压。本实施方式的栅极驱动装置4通过具有后述的各种功能，从而能够将这样的瞬态电压控制为所期望的目标值。

＜栅极驱动装置所具有的主要功能＞

接着，参照图3对栅极驱动装置4所具有的主要功能进行说明。在图3等中，将栅极驱动装置4所具有的主要功能用功能块的形式表示。针对各功能的具体的实现方法将会在后叙述。如图3所示，栅极驱动装置4具备运算电路11、导通驱动部12及截止驱动部13。运算电路11是输出表示向半导体开关元件7的栅极流动的电流即栅极电流Ig的指令值的电流指令信号的电路，作为指令信号输出电路而发挥功能。

导通驱动部12是用于将半导体开关元件7导通的结构，截止驱动部13是用于将半导体开关元件7截止的结构。导通驱动部12及截止驱动部13具备大致相同的结构，它们的动作也是除了存在导通与截止的不同这一点以外成为大致相同的动作。因此，以下，针对导通驱动部12及截止驱动部13的实质上相同的结构、动作，以截止驱动部13为例来说明，省略关于导通驱动部12的说明。

截止驱动部13具备预驱动电路14及驱动电路15。预驱动电路14将从运算电路11输出的电流指令信号输入且生成与电流指令信号对应的驱动信号来输出。驱动电路15基于从预驱动电路14输出的驱动信号来驱动半导体开关元件7的栅极。运算电路11切换电流指令信号所表示的指令值，以将前述的瞬态电压控制为所期望的目标值。

驱动电路15通过将包括渥尔曼电路的结构的三个输出电路16a、16b、16c彼此并联连接而构成，其中，渥尔曼电路是将两个MOS晶体管共源共栅(cascode)连接而成的电路，驱动电路15通过将输出电路16a、16b、16c的MOS晶体管导通，由此流过栅极电流Ig而对半导体开关元件7的栅极进行驱动。驱动电路15根据从预驱动电路14输出的驱动信号所表示的指令值、即从运算电路11输出的电流指令信号所表示的指令值来变更要导通的MOS晶体管的数量，由此能够变更栅极电流Ig。

预驱动电路14具备与驱动电路15的三个输出电路16a、16b、16c分别对应设置的三个输出缓冲器17a、17b、17c。这种情况下，驱动电路15的三个输出电路16a、16b、16c分别以电流能力彼此不同的方式构成。另外，这种情况下，三个输出缓冲器17a、17b、17c分别具有与对应的输出电路16a、16b、16c的电流能力相应的缓冲能力。

另外，预驱动电路14以使驱动电路15的输出电路16a～16c的MOS晶体管从截止变为导通为止所需的第一延迟时间成为比驱动电路15的输出电路16a～16c的MOS晶体管从导通变为截止为止所需的第二延迟时间长的时间的方式，生成驱动信号并输出。

＜栅极驱动装置的具体结构＞

作为栅极驱动装置4的具体结构，例如可以采用图4所示那样的结构示例。这种情况下，栅极驱动装置4作为半导体集成电路、即IC来构成。如图4所示，向运算电路11输入表示与半导体开关元件7关联的信息即元件关联信息的信号Sb。在元件关联信息中包含电流Id、电源电压Va、浪涌电压Vsrg、半导体开关元件7的温度、栅极驱动装置4的温度及变化率dV/dt中的至少一个。运算电路11基于信号Sb所表示的元件关联信息来运算栅极电流Ig的指令值。

向运算电路11提供从控制器5输出的指令信号Sa。运算电路11在接收到表示接通指令的指令信号Sa时，即在要导通半导体开关元件7的栅极的时机下，将接通侧的电流指令信号向导通驱动部12输出。接通侧的电流指令信号是表示用于使半导体开关元件7的栅极成为接通的栅极电流Ig即栅极电流Ig＿on的指令值的信号，包括多个指令信号、具体而言为三个导通指令信号IGON1[0]、IGON1[1]、IGON1[2]。

即，接通侧的电流指令信号由3位的导通指令信号IGON1[2：0]构成。3位的导通指令信号IGON1[2：0]分别与导通驱动部12的驱动电路15所具备的三个输出电路16a～16c分别对应。三个导通指令信号IGON1[2：0]分别是具有指示对应的输出电路16a～16c的MOS晶体管的导通的第一电平和指示上述MOS晶体管的截止的第二电平的二值的信号。另外，在本实施方式中，关于导通指令信号IGON1[2：0]，第一电平例如为0V，成为相对低的低电平，第二电平例如为5V，成为相对高的高电平。

运算电路11在接收到表示断开指令的指令信号Sa时，即在要截止半导体开关元件7的栅极的时机下，将断开侧的电流指令信号向截止驱动部13输出。断开侧的电流指令信号表示用于使半导体开关元件7的栅极成为断开的栅极电流Ig即栅极电流Ig＿off的指令值，包括多个指令信号、具体而言为三个截止指令信号IGOFF1[0]、IGOFF1[1]、IGOFF1[2]。

即，断开侧的电流指令信号由3位的截止指令信号IGOFF1[2：0]构成。3位的截止指令信号IGOFF1[2：0]分别与截止驱动部13的驱动电路15所具备的三个输出电路16a～16c对应。三个截止指令信号IGOFF1[2：0]分别是具有指示对应的输出电路16a～16c的MOS晶体管的导通的第一电平和指示上述MOS晶体管的截止的第二电平的二值的信号。另外，在本实施方式中，关于截止指令信号IGOFF1[2：0]，第一电平例如为5V，成为相对高的高电平，第二电平例如为0V，成为相对低的低电平。

接通侧的电流指令信号及断开侧的电流指令信号均是表示二阶以上的栅极电流Ig的指令值的信号。即，运算电路11以将前述的瞬态电压控制为所期望的目标值的方式将接通侧及断开侧的电流指令信号所表示的指令值切换为二阶以上。从运算电路11输出的接通侧的电流指令信号被向导通驱动部12的预驱动电路14提供。另外，从运算电路11输出的断开侧的电流指令信号被向截止驱动部13的预驱动电路14提供。

导通驱动部12的预驱动电路14被输入导通指令信号IGON1[2：0]，且生成与导通指令信号IGON1[2：0]对应的接通侧的驱动信号来输出。接通侧的驱动信号包括多个二值的导通驱动信号、具体而言包括三个导通驱动信号IGON2[0]、IGON2[1]、IGON2[2]。即，接通侧的驱动信号包括3位的导通驱动信号IGON2[2：0]。另外，在本实施方式中，关于导通驱动信号IGON2[2：0]，第一电平例如为15V，成为相对低的低电平，第二电平例如为20V，成为相对高的高电平。

截止驱动部13的预驱动电路14被输入截止指令信号IGOFF1[2：0]，且生成与截止指令信号IGOFF1[2：0]对应的断开侧的驱动信号来输出。断开侧的驱动信号包括多个二值的截止驱动信号、具体而言包括三个截止驱动信号IGOFF2[0]、IGOFF2[1]、IGOFF2[2]。即，断开侧的驱动信号包括3位的截止驱动信号IGOFF2[2：0]。另外，在本实施方式中，关于截止驱动信号IGOFF2[2：0]，第一电平例如为0V，成为相对高的高电平，第二电平例如为－5V，成为相对低的低电平。

预驱动电路14具备毛刺抑制部21、电平转换(level shift)部22及缓冲器部17。毛刺抑制部21针对截止指令信号IGOFF1[2：0]的各信号，输出使从第二电平变为第一电平的边沿即导通指令边沿比从第一电平变为第二电平的边沿即截止指令边沿延迟了规定时间的信号。毛刺抑制部21具备三个毛刺抑制电路21a、21b、21c。

向毛刺抑制电路21a输入截止指令信号IGOFF1[0]。毛刺抑制电路21a针对截止指令信号IGOFF1[0]输出使导通指令边沿比截止指令边沿延迟了规定时间的信号。向毛刺抑制电路21b输入截止指令信号IGOFF1[1]。毛刺抑制电路21b针对截止指令信号IGOFF1[1]输出使导通指令边沿比截止指令边沿延迟了规定时间的信号。向毛刺抑制电路21c输入截止指令信号IGOFF1[2]。毛刺抑制电路21c针对截止指令信号IGOFF1[2]输出使导通指令边沿比截止指令边沿延迟了规定时间的信号。

毛刺抑制电路21a～21c均包括AND电路24和由电阻和电容器形成的CR滤波器23。电阻的一个端子与作为毛刺抑制电路21a～21c的输入端子的结点Na连接，另一个端子经由电容器与成为电路的基准电位的地面连接。AND电路24的一个输入端子与结点Na连接，另一个输入端子连接到电阻与电容器的相互连接结点。AND电路24的输出端子成为毛刺抑制电路21a～21c的输出端子。

上述结构的毛刺抑制电路21a～21c能够针对输入的截止指令信号IGOFF1[2：0]输出使导通指令边沿及截止指令边沿这双方延迟的信号，即，能够输出对导通指令边沿及截止指令边沿这双方赋予了延迟时间的信号。这种情况下，在从毛刺抑制电路21a～21c输出的信号中，对导通指令边沿赋予的延迟时间与前述的第一延迟时间对应，对截止指令边沿赋予的延迟时间与第二延迟时间对应。即，这种情况下，在从毛刺抑制电路21a～21c输出的信号中，对导通指令边沿赋予的第一延迟时间成为比对截止指令边沿赋予的第二延迟时间长的时间。

电平转换部22输出对从毛刺抑制电路21a～21c输出的信号的电平进行了转换后的信号。电平转换部22具备三个电平转换电路22a、22b、22c。向电平转换电路22a输入毛刺抑制电路21a的输出信号、即对截止指令信号IGOFF1[0]赋予了延迟时间的信号。电平转换电路22a输出对这样的输入信号的电平进行了转换后的信号。

向电平转换电路22b输入毛刺抑制电路21b的输出信号、即对截止指令信号IGOFF1[1]赋予了延迟时间的信号。电平转换电路22b输出对这样的输入信号的电平进行了转换后的信号。向电平转换电路22c输入毛刺抑制电路21c的输出信号、即对截止指令信号IGOFF1[2]赋予了延迟时间的信号。电平转换电路22c输出对这样的输入信号的电平进行了转换后的信号。

导通驱动部12的预驱动电路14中设置的电平转换电路22a～22c构成为，输出将以0V和5V这二值进行变化的输入信号向以15V和20V这二值进行变化的信号进行电平转换后的信号。截止驱动部13的预驱动电路14中设置的电平转换电路22a～22c构成为，输出将以0V和5V这二值进行变化的输入信号向以－5V和0V这二值进行变化的信号进行电平转换后的信号。

将这样的电平转换部22设置于预驱动电路14的理由如下。即，例如在半导体开关元件7为SiC－MOSFET的情况下，作为导通时的栅极驱动电压，从抑制导通电阻的目的来说，推荐例如20V左右的电压，并且作为截止时的栅极驱动电压，从防止误导通的目的来说，推荐例如－5V左右的电压。另一方面，在将栅极驱动装置4作为IC来构成时使用的通常的IC工艺中，作为MOSFET的栅极-源极间耐压，通常为例如5V、3.3V等。

在为了进行作为SiC－MOSFET的半导体开关元件7的栅极驱动而要使构成为IC的栅极驱动装置4推挽输出20V和－5V时，作为输出晶体管、即设置于驱动电路15的MOS晶体管的栅极耐压，需要至少25V左右的电压。另外，考虑到实际上电压的过度的变动，上述栅极耐压进而需要10V以上的裕度。因此，在本实施方式中，将设置于驱动电路15的MOS晶体管的栅极耐压设为通常的IC工艺中的5V左右的电压，并且为了实现上述那样的电压来作为半导体开关元件7导通时及截止时的栅极驱动电压，而在预驱动电路14设置有电平转换部22。

缓冲器部17具备三个输出缓冲器17a、17b、17c。输出缓冲器17a被输入电平转换电路22a的输出信号，且将与该输入的信号对应的信号向驱动电路15的输出电路16a输出。输出缓冲器17b被输入电平转换电路22b的输出信号，且将与该输入的信号对应的信号向驱动电路15的输出电路16b输出。输出缓冲器17a被输入电平转换电路22c的输出信号，且将与该输入的信号对应的信号向驱动电路15的输出电路16c输出。

导通驱动部12的预驱动电路14中设置的输出缓冲器17a～17c的各输出信号分别成为导通驱动信号IGON2[0]、IGON2[1]、IGON2[2]。截止驱动部13的预驱动电路14中设置的输出缓冲器17a～17c的各输出信号分别成为截止驱动信号IGOFF2[0]、IGOFF2[1]、IGOFF2[2]。

输出缓冲器17a～17c分别具有与对应的输出电路16a～16c的电流能力相应的缓冲能力、即输出能力。这样的输出缓冲器17a～17c的缓冲能力根据输出缓冲器17a～17c的尺寸、更具体而言为设置在输出缓冲器17a～17c的内部的晶体管的尺寸来决定。

驱动电路15成为对半导体开关元件7的栅极进行恒流驱动的结构。驱动电路15如前所述具备彼此并联连接的三个输出电路16a、16b、16c。输出电路16a具备通过将两个MOS晶体管M1a、M2a共源共栅连接而成的一个渥尔曼电路25a。MOS晶体管M1a、M2a彼此的栅极共同连接。

输出电路16b具备通过将两个MOS晶体管M1b、M2b共源共栅连接而成的一个渥尔曼电路25b。MOS晶体管M1b、M2b彼此的栅极共同连接。输出电路16c具备通过将两个MOS晶体管M1c、M2c共源共栅连接而成的一个渥尔曼电路25c。MOS晶体管M1c、M2c彼此的栅极共同连接。

导通驱动部12的MOS晶体管M1a～M2c均是P沟道型MOS晶体管。向MOS晶体管M1a、M2a的共同连接的栅极提供从预驱动电路14输出的导通驱动信号IGON2[0]。向MOS晶体管M1b、M2b的共同连接的栅极提供从预驱动电路14输出的导通驱动信号IGON2[1]。向MOS晶体管M1c、M2c的共同连接的栅极提供从预驱动电路14输出的导通驱动信号IGON2[2]。

导通驱动部12的MOS晶体管M1a、M1b、M1c的源极共同连接且与被供给电压Vb的电压线26连接，导通驱动部12的MOS晶体管M1a、M1b、M1c的漏极分别与导通驱动部12的MOS晶体管M2a、M2b、M2c的各源极连接。导通驱动部12的MOS晶体管M2a、M2b、M2c的漏极共同连接且与半导体开关元件7的栅极连接。电压Vb是将半导体开关元件7的源极电位作为基准的电压，成为比半导体开关元件7的栅极阈值电压足够高的电压。在本实施方式中，电压Vb例如成为20V。

根据上述结构，导通驱动部12的输出电路16a～16c所具备的MOS晶体管M1a～M2c根据导通驱动信号IGON2[2：0]的电平来被导通截止。即，输出电路16a的MOS晶体管M1a、M2a在导通驱动信号IGON2[0]为低电平时被导通，且在导通驱动信号IGON2[0]为高电平时被截止。换言之，输出电路16a在导通驱动信号IGON2[0]为低电平时被导通，且在导通驱动信号IGON2[0]为高电平时被截止。

另外，输出电路16b的MOS晶体管M1b、M2b在导通驱动信号IGON2[1]为低电平时被导通，且在导通驱动信号IGON2[1]为高电平时被截止。换言之，输出电路16b在导通驱动信号IGON2[1]为低电平时被导通，且在导通驱动信号IGON2[1]为高电平时被截止。另外，输出电路16c的MOS晶体管M1c、M2c在导通驱动信号IGON2[2]为低电平时被导通，且在导通驱动信号IGON2[2]为高电平时被截止。换言之，输出电路16c在导通驱动信号IGON2[2]为低电平时被导通，且在导通驱动信号IGON2[2]为高电平时被截止。

截止驱动部13的MOS晶体管M1a～M2c均为N沟道型MOS晶体管。向MOS晶体管M1a、M2a的共同连接的栅极提供从预驱动电路14输出的截止驱动信号IGOFF2[0]。向MOS晶体管M1b、M2b的共同连接的栅极提供从预驱动电路14输出的截止驱动信号IGOFF2[1]。向MOS晶体管M1c、M2c的共同连接的栅极提供从预驱动电路14输出的截止驱动信号IGOFF2[2]。

截止驱动部13的MOS晶体管M1a、M1b、M1c的源极共同连接且与被供给电压Vc的电压线27连接，截止驱动部13的MOS晶体管M1a、M1b、M1c的漏极分别与截止驱动部13的MOS晶体管M2a、M2b、M2c的各源极连接。截止驱动部13的MOS晶体管M2a、M2b、M2c的漏极共同连接且与半导体开关元件7的栅极连接。电压Vc成为与半导体开关元件7的源极电位相同电位或比源极电位低的电压。在本实施方式中，电压Vc例如为－5V。

根据上述结构，截止驱动部13的输出电路16a～16c所具备的MOS晶体管M1a～M2c根据截止驱动信号IGOFF2[2：0]的电平来被导通截止。即，输出电路16a的MOS晶体管M1a、M2a在截止驱动信号IGOFF2[0]为高电平时被导通，且在截止驱动信号IGOFF2[0]为低电平时被截止。换言之，输出电路16a在截止驱动信号IGOFF2[0]为高电平时被导通，且在截止驱动信号IGOFF2[0]为低电平时被截止。

另外，输出电路16b的MOS晶体管M1b、M2b在截止驱动信号IGOFF2[1]为高电平时被导通，且在截止驱动信号IGOFF2[1]为低电平时被截止。换言之，输出电路16b在截止驱动信号IGOFF2[1]为高电平时被导通，且在截止驱动信号IGOFF2[1]为低电平时被截止。

另外，输出电路16c的MOS晶体管M1c、M2c在截止驱动信号IGOFF2[2]为高电平时被导通，且在截止驱动信号IGOFF2[2]为低电平时被截止。换言之，输出电路16c在截止驱动信号IGOFF2[2]为高电平时被导通，且在截止驱动信号IGOFF2[2]为低电平时被截止。

根据上述结构，通过导通驱动部12的输出电路16a、16b、16c中的至少一个被导通，由此流过栅极电流Ig＿on，从而半导体开关元件7被接通。这种情况下，通过使MOS晶体管M1a～M2c进行饱和动作，由此能够进行恒流源动作，能够将栅极电流Ig＿on保持为固定。并且，在上述结构中，能够根据导通的输出电路16a、16b、16c的数量来变更栅极电流Ig＿on的电流值。

另外，根据上述结构，通过将截止驱动部13的输出电路16a、16b、16c中的至少一个接通，由此流过栅极电流Ig＿off而使半导体开关元件7成为断开。这种情况下，通过使MOS晶体管M1a～M2c进行饱和动作，由此能够进行恒流源动作，能够将栅极电流Ig＿off保持为固定。并且，在上述结构中，能够根据导通的输出电路16a、16b、16c的数量来变更栅极电流Ig＿off的电流值。

输出电路16a～16c分别以电流能力彼此不同的方式构成。具体而言，输出电路16a～16c各自的电流能力设定为2的N次方的比例。其中，N为0、…、k－1、k，k为规定的自然数。在本实施方式中，以在将输出电路16a的电流能力设为“1”时使输出电路16b的电流能力成为“2”且输出电路16c的电流能力成为“4”的方式，设定输出电路16a～16c的各电流能力的比例。在本实施方式中，输出电路16a～16c的各电流能力的比例的设定如下这样实现。

即，这种情况下，构成渥尔曼电路的MOS晶体管的尺寸成为彼此不同的尺寸。具体而言，以在将构成输出电路16a的渥尔曼电路25a的MOS晶体管M1a、M2a的尺寸设为“1”时使构成输出电路16b的渥尔曼电路25b的MOS晶体管M1b、M2b的尺寸成为“2”且构成输出电路16c的渥尔曼电路25c的MOS晶体管M1c、M2c的尺寸成为“4”的方式，设定各MOS晶体管的尺寸。

根据上述结构，能够将栅极电流Ig的电流变更为8种。具体而言，根据上述结构，在将导通输出电路16a且截止输出电路16b、16c时的栅极电流Ig的电流值设为“1”时，关于栅极电流Ig的电流值，能够以“0”、“1”、“2”、“3”、“4”、“5”、“6”、“7”这8阶进行变更。

＜开闭时的各部分的动作时机＞

接着，参照图5对半导体开关元件7开闭时的栅极驱动装置4的各部分的动作时机进行说明。另外，在包括本实施方式在内的各实施方式中，以半导体开关元件7成为断开时为例来说明各部分的动作时机，但关于半导体开关元件7成为接通时的各部分的动作时机而言，除了导通与截止的不同这一点以外，大致上也是相同的。另外，在图5中，针对指令信号Sa，将表示接通指令的电平的期间标记为“ON”，且将表示断开指令的电平的期间标记为“OFF”。

另外，在图5等中，将由运算电路11运算出的栅极电流Ig＿off的指令值作为运算结果，且将该值表示为前述的能变更的8阶的值。这种情况下，设运算电路11将电流指令信号所表示的栅极电流Ig＿off的指令值以“6”→“3”→“4”这样的形式3阶段切换。当在时间点t0下从控制器5提供表示接通指令的指令信号Sa时，运算电路11将断开侧的电流指令信号即3位的截止指令信号IGOFF1[2：0]向预驱动电路14输出。

之后，预驱动电路14接收3位的截止指令信号IGOFF1[2：0]，但由于传播路径差、元件偏差等而导致它们的传播时间产生差异。其中，在这种情况下，预驱动电路14通过毛刺抑制部21的动作而输出使导通指令边沿比截止指令边沿延迟了规定时间的信号即3位的截止驱动信号IGOFF2[2：0]。另外，这里为了便于说明，设对截止指令边沿赋予的第二延迟时间为零。另外，在图5中，将对导通指令边沿赋予的第一延迟时间表示为符号td1。

这种情况下，在栅极电流Ig＿off的指令值被切换时，虽然存在因毛刺的影响而导致栅极电流Ig＿off以成为偏离指令值的值的方式发生变化的期间Ta、Tb，但利用毛刺抑制部21实施了使导通指令边沿比截止指令边沿延迟规定时间的对策，其结果是，能够防止使栅极电流Ig＿off向比指令值大的一侧变化的毛刺的产生。另外，毛刺是指因信号延迟时间的差而产生的尖锐的脉冲状的波形。

根据以上所说明的本实施方式，能够获得如下的效果。首先，参照图6及图7来说明通过与现有技术1的比较而得以明确的能够由本实施方式的栅极驱动装置4获得的效果。另外，这里，将现有技术1的图1的结构与本实施方式的栅极驱动装置4进行比较。在现有技术1的结构中，通过变更基准电源32的基准电压的值Vref，由此能够变更施加到分流电阻20上的电压、即从电源40的电源电压Vcc减去OP放大器34的翻转输入端子的电压Vm所得的电压「Vcc－Vm」，其结果是，能够对作为IGBT的负载10的栅极电流进行操作。

如图6所示，在这样的结构的现有技术1中，在栅极开闭的期间变更了栅极电流Ig的情况下，由于经由OP放大器34产生的反馈环路的延迟而导致无法高速地切换栅极电流Ig。具体而言，如图6所示，在现有技术1中，在变更了栅极电流Ig的情况下，直至栅极电流Ig成为所期望的值为止可能需要100ns以上的时间。另外，在图6及图7中，将栅极电流Ig的理想的波形用虚线表示。

相对于此，在本实施方式的栅极驱动装置4中，作为从栅极电流Ig的指令值发生了变化的时间点到实际的栅极电流Ig变化的时间点为止的延迟的要因，主要是由于输出电路16a～16c的MOS晶体管M1a～M2c的传播延迟，因此，相对于现有技术1而言，能够高速地切换栅极电流Ig，即，能够提高栅极电流Ig的控制的响应性。具体而言，如图7所示，在本实施方式的栅极驱动装置4中，在变更了栅极电流Ig的情况下，能够实现将栅极电流Ig成为所期望的值为止的延迟时间抑制为10ns左右这样的设计。并且，在本实施方式的栅极驱动装置4中，不需要OP放大器，因此不会像现有技术1那样造成电路规模增大。

接着，参照图8～图12来说明通过与现有技术2的比较而得以明确的能够由本实施方式的栅极驱动装置4获得的效果。另外，图8及图9通过将断开侧的多个并联连接的输出电路16a～16c中的一个即输出电路16a挑出而成。在现有技术2中，能够与本实施方式同样地通过变更将输出电路设为接通的个数来控制栅极电流Ig。但是，在现有技术2中，输出电路由一个MOS晶体管构成。即，现有技术2的输出电路如图8所示那样成为从本实施方式的输出电路16a省去了MOS晶体管M2a这样的结构。

这种情况下，MOS晶体管M1a的漏极与半导体开关元件7的栅极连接。在这样的结构中，MOS晶体管M1a的饱和电流由于沟道长度调制效应而根据MOS晶体管M1a的电压Vds发生变动。即，如图10所示，作为MOS晶体管M1a的电流Id的饱和电流，理想的是不根据电压Vds发生变化，但实际上由于沟道长度调制的影响而会根据电压Vds发生变动。另外，在图10中，将实际的饱和电流用实线表示，并且将理想的饱和电流用虚线表示。

在栅极电流Ig流动时，即在栅极电流Ig输出的期间，半导体开关元件7的栅极-源极间电压Vgs发生变动，相应地MOS晶体管M1a的电压Vds也发生变动，由此结果是，MOS晶体管M1a的电流Id发生变动，无法输出固定的栅极电流Ig。即，在现有技术2中，栅极电流Ig的精度低。另外，在以下的说明中，有时将栅极-源极间电压Vgs简称为电压Vgs。

相对于此，本实施方式的输出电路16a如图9所示成为两个MOS晶体管M1a、M2a共源共栅连接的结构。根据这样的结构，利用与源极接地侧不同的MOS晶体管M2a的漏极-源极间电压Vds2来吸收半导体开关元件7的电压Vgs的变动，因此源极接地侧的MOS晶体管M1a的漏极-源极间电压Vds1能保持为大致固定。并且，这种情况下，成为栅极电流Ig的值主要取决于MOS晶体管M1a来决定的结构。

因此，根据本实施方式的结构，即便存在沟道长度调制，也能够抑制与半导体开关元件7的电压Vgs的变动相伴的栅极电流Ig的变动，因此与现有技术2相比能够提高栅极电流Ig的精度。关于这样的能够由本实施方式获得的效果，通过图11及图12所示的模拟结果而得以更加明确。另外，图11及图12关于现有技术2及本实施方式示出半导体开关元件7成为断开时的各部分的电压及电流的波形。

如图11及图12所示，当观察电压Vgs从15V向0V变化的期间时，就栅极电流Ig而言，在现有技术2的情况下变动17％左右，但在本实施方式的情况下仅变动5％左右。在现有技术2中，栅极电流Ig的变动增大的理由是因为MOS晶体管M1a的电压Vds根据半导体开关元件7的电压Vgs的变动而发生变动。

相对于此，在本实施方式的情况下，如图12所示，共源共栅连接的MOS晶体管M2a的电压Vds2根据半导体开关元件7的电压Vgs的变动而发生变动，换言之，由MOS晶体管M2a侧来承担半导体开关元件7的电压Vgs的变动量，由此，使得主要地决定栅极电流Ig的值的MOS晶体管M1a的电压Vds1与半导体开关元件7的电压Vgs的变动无关而大致固定，其结果是，能够抑制栅极电流Ig的变动。另外，在图12中，将电压Vds1用实线表示，且将电压Vds2用虚线表示。

另外，在现有技术2的结构中，在要提高栅极电流Ig的切换的分辨率的情况下，需要多个预驱动电路，因此电路规模增大。具体而言，在现有技术2的结构中，为了对栅极电流Ig进行64阶的切换，需要设置63个输出电路，对这63个输出电路进行驱动的预驱动电路也需要设置63个。另外，现有技术2中的驱动电路12及预驱动器18对应于本实施方式中的构成输出电路16a～16c及预驱动电路14的各电路。

相对于此，在本实施方式中，将多个输出电路16a～16c各自的电流能力，更具体而言为MOS晶体管M1a～M2c的尺寸设定为2的N次方的比例。由此，当假设与现有技术2同样地要对栅极电流Ig进行64阶的切换的情况时，设置六个与输出电路16a～16c同样的结构即可，与构成预驱动电路14的各电路同样的结构也是设置六个即可。因而，根据本实施方式，在将栅极电流Ig的切换的分辨率设为相同程度的情况下，能够相对于现有技术2而言将电路规模抑制得小。

另外，由于前述那样的理由，在预驱动电路14中设置有电平转换电路22a～22c的情况居多。电平转换电路22a～22c由于需要所期望的耐压等原因，因此其电路规模有增大的趋势。正因如此，通过本实施方式获得的减小电路规模的效果尤其是在预驱动电路14中设置有电平转换电路22a～22c的场合下更为显著。如以上所说明那样，根据本实施方式的结构，可获得能够在不导致电路规模的增大的情况下高精度地变更栅极电流Ig且提高栅极电流Ig的控制的响应性这样优异的效果。

在本实施方式中，预驱动电路14具备与驱动电路15的多个输出电路16a～16c分别对应设置的多个输出缓冲器17a～17c。并且，多个输出电路16a～16c分别以电流能力彼此不同的方式构成，多个输出缓冲器17a～17c分别具有与对应的输出电路16a～16c的电流能力相应的缓冲能力。根据这样的结构，能够将输出电路16a～16c的MOS晶体管M1a～M2c的传播延迟均等化，因此能够使MOS晶体管M1a～M2c各自的导通及截止所需的时间一致，其结果是，能够抑制毛刺的产生。

预驱动电路14具备用于针对多个指令信号分别使从第二电平变为第一电平的边沿即导通指令边沿比从第一电平变为第二电平的边沿即截止指令边沿延迟的毛刺抑制部21。由此，预驱动电路14以使MOS晶体管M1a～M2c从截止变为导通所需的第一延迟时间成为比MOS晶体管M1a～M2c从导通变为截止所需的第二延迟时间长的时间的方式生成驱动信号并输出。

以下，一边对本实施方式的结构与不具备毛刺抑制部21的结构即第一比较例进行比较，一边说明通过这样的结构获得的效果。在图13中仅示出第一比较例的栅极驱动装置中的断开侧的结构。如图13所示，第一比较例的预驱动电路14A相对于本实施方式的预驱动电路14而言在省去毛刺抑制部21这一点上不同。这种情况下，向电平转换部22直接输入截止指令信号IGOFF1[2：0]。

在第一比较例的结构中，从预驱动电路14A输出的截止驱动信号IGOFF2[2：0]成为对截止指令信号IGOFF1[2：0]分别赋予了与各路径的传播延迟相应的延迟时间而得到的信号。因此，如图14所示，由于各路径的传播延迟差而存在栅极电流Ig＿off向比指令值大的一侧变化的毛刺，即存在产生过大的栅极电流Ig＿off的期间Tc。在产生了过大的栅极电流Ig＿off的情况下，可能会因过大的浪涌电压Vsrg而引起半导体开关元件7的故障、因EMI的增大而引起周边设备的误动作等。

相对于此，在本实施方式中，利用设置于预驱动电路14的毛刺抑制部21实施了使驱动信号IGOFF2[2：0]的导通指令边沿比截止指令边沿延迟规定时间的对策，其结果是，能够可靠地避免使栅极电流Ig＿off向比指令值大的一侧变化的毛刺的产生。因而，根据本实施方式，能够抑制过度地产生过大的栅极电流，因此能够防止过大的浪涌电压Vsrg的产生、EMI的增大。

本实施方式的构成各渥尔曼电路25a～25c的两个MOS晶体管彼此的栅极共同连接。这样，不需要追加的偏置电压电路，因此能够利用最简单的结构抑制栅极电流Ig的变动。

＜与指令信号输出电路相关的变形例＞

在本实施方式中，作为指令信号输出电路，采用了将表示基于元件关联信息来运算栅极电流Ig的指令值所得的结果的电流指令信号输出的运算电路11，但也可以例如像现有技术2那样，采用将表示预定决定好的栅极电流Ig的指令值的电流指令信号输出的结构。

在本实施方式中，作为指令信号输出电路而发挥功能的运算电路11是输出3位的导通指令信号IGON1[2：0]及3位的截止指令信号IGOFF1[2：0]的结构，但作为指令信号输出电路，只要是输出多个指令信号、即由2位以上的指令信号构成的电流指令信号的结构即可。

在本实施方式中，作为指令信号输出电路而发挥功能的运算电路11能够将接通侧及断开侧的电流指令信号所表示的指令值切换为二阶以上，但这样的指令值的切换也可以仅适用于接通侧及断开侧中的一方。例如，在与接通侧相比断开侧的浪涌电压Vsrg非常大等情况下，也可以仅对断开侧适用指令值的切换。

＜与预驱动电路相关的变形例＞

在本实施方式中，毛刺抑制电路21a～21c包括CR滤波器23及AND电路24，但只要能够实现同样的功能即可，其具体结构可以适当变更。在本实施方式中，毛刺抑制部21配置在电平转换部22的前段，但也可以配置在电平转换部22的后段。

在本实施方式中，以与多个指令信号、即多个输出电路16a～16c分别对应的方式设置有毛刺抑制电路21a～21c，但也可以以与多个指令信号中的至少一个对应的方式设置毛刺抑制电路。例如，可以以仅与输出电路16a～16c中的MOS晶体管的尺寸最大的输出电路16c对应的方式设置毛刺抑制电路。这种情况下，也能够不减少毛刺的抑制效果，因此能够抑制过大的栅极电流Ig的产生。

在本实施方式中，预驱动电路14是具备电平转换部22的结构，但电平转换部22根据需要设置即可，也可以省略。在本实施方式中，采用了根据输出缓冲器17a～17c的尺寸来将输出缓冲器17a～17c的缓冲能力设定为所期望的值的方法，但也可以采用如下的方法：按对应的输出电路16a～16c分别将尺寸小的输出缓冲器以并联的方式连接多个，通过调整这些所连接的输出缓冲器的数量来将缓冲能力设定为所期望的值。

＜与驱动电路相关的变形例＞

在本实施方式中，将构成输出电路16a～16c的共源共栅连接的两个MOS晶体管的尺寸设为相同的尺寸，但也可以将上述的共源共栅连接的两个MOS晶体管的尺寸设为彼此不同的尺寸。另外，在将两个MOS晶体管的尺寸设为不同的尺寸的情况下，栅极电流Ig受两个MOS晶体管中的饱和电流小的那一方的MOS晶体管限制。在本实施方式中，输出电路16a～16c各自的电流能力被设定为2的N次方的比例，但也可以设定为例如“1:10”等各种各样的比例。

在本实施方式中，成为如下的结构：构成渥尔曼电路25a～25c的两个MOS晶体管彼此的栅极共同连接，即向构成渥尔曼电路25a～25c的两个MOS晶体管提供相同的栅极电压，但是，也可以对用于向这两个MOS晶体管提供栅极电压的结构进行各种各样的变形。以下，说明与用于向上述两个MOS晶体管提供栅极电压的结构相关的多个变形例。

另外，在以下的说明中，以构成渥尔曼电路25a～25c的两个MOS晶体管中的构成截止驱动部13的渥尔曼电路25a的MOS晶体管M1a、M2a为例来说明各变形例。另外，在以下的说明中，将构成渥尔曼电路25a～25c的两个MOS晶体管中的源极接地侧的MOS晶体管设为第一晶体管且将与源极接地侧的MOS晶体管不同的MOS晶体管设为第二晶体管。因此，在以下的说明中，有时将MOS晶体管M1a称为第一晶体管M1a且将MOS晶体管M2a称为第二晶体管M2a。

[1]第一变形例

如图15所示，在第一变形例的结构中，向第一晶体管M1a的栅极提供作为驱动信号的截止驱动信号IGOFF2[0]。虽然在上述实施方式的说明中做了省略，但向预驱动电路14的输出缓冲器17a～17c供给将对应的输出电路16a～16c的MOS晶体管设为导通状态的电源电压VDD1。这种情况下，对第二晶体管M2a的栅极施加与将第一晶体管M1a设为导通状态的电源电压VDD1相同的固定电压。通过这样的结构，栅极接地侧的第二晶体管M2a始终以导通状态进行动作。

根据这样的第一变形例，能够获得如下那样的效果。即，在第一实施方式的结构中，在输出栅极电流Ig时，预驱动电路14需要将第一晶体管M1a及第二晶体管M2a这双方导通。相对于此，在第一变形例中，在输出栅极电流Ig时，预驱动电路14仅将第一晶体管M1a的导通即可。

因此，根据第一变形例，相对于第一实施方式而言，预驱动电路14要驱动的电容负载、即成为驱动对象的MOS晶体管的输入电容减小至1/2左右，能够更高速地输出栅极电流Ig。另外，根据第一变形例，响应性只要足够，则也可以相对于第一实施方式减小预驱动电路14的输出缓冲器17a的尺寸以实现电路的小型化。

[2]第二变形例

如图16所示，第二变形例相对于图15所示的第一变形例而言在变更了向第二晶体管M2a的栅极提供的电压等方面不同。这种情况下，对第二晶体管M2a的栅极施加电源电压VDD2。电源电压VDD2的电压值基于以下的思考方式来设定。另外，以下，有时将第一晶体管M1a的栅极-源极间电压称为电压Vgs1且将第二晶体管M2a的栅极-源极间电压称为电压Vgs2。另外，以下，有时将第一晶体管M1a的漏极-源极间电压称为电压Vds1且将第二晶体管M2a的漏极-源极间电压称为电压Vds2。

即，第二变形例成为将与电压Vgs1相比提高电压Vgs2、即向第二晶体管M2a的栅极提供比第一晶体管M1a的栅极高的电压作为目的的结构。因此，电源电压VDD2需要是比电源电压VDD1高的电压。即，电源电压VDD1及电源电压VDD2需要满足下述的(1)式的关系。

VDD1＜VDD2…(1)

另一方面，为了实现前述的沃尔曼动作，即为了实现电压Vds2追随着半导体开关元件7的电压Vgs发生变动以使电压Vds1与半导体开关元件7的电压Vgs的变动无关而大致固定这样的动作，电压Vgs2需要比电压Vgs1小。即，电压Vgs1及电压Vgs2需要满足下述(2)式的关系。

Vgs2＜Vgs1…(2)

另外，为了使栅极电流Ig固定，需要使第一晶体管M1a在饱和区域内进行动作。为了使第一晶体管M1a在饱和区域内进行动作，第一晶体管M1a的各电压需要满足下述的(3)式的关系。其中，Vth是第一晶体管M1a的栅极阈值电压。

Vds1＞Vgs1－Vth＝VDD1－Vth…(3)

根据上述的(3)式，导出表示电压Vgs的下述的(4)式。

Vgs2＝VDD2－Vds1＜VDD2－VDD1+Vth…(4)

根据上述的(2)式及(4)式，导出下述的(5)式。

VDD2－VDD1+Vth＜VDD1…(5)

若对上述的(5)式进行变形，则成为下述的(6)式。

VDD2＜2×VDD1－Vth…(6)

根据上述的(1)式及(6)式，导出下述的(7)式。

VDD1＜VDD2＜2×VDD1－Vth…(7)

电源电压VDD2成为满足上述的(7)式的关系的电压。即，电源电压VDD2成为比电源电压VDD1高且比从电源电压VDD1的2倍的电压减去第一晶体管M1a的栅极阈值电压Vth所得的电压低的固定电压。通过这样的结构，与第一变形例同样地，栅极接地侧的第二晶体管M2a也始终以导通状态进行动作。

根据这样的第二变形例，除了与第一变形例同样的效果以外，还能进一步获得如下的效果。即，根据第二变形例，能够相对于第一变形例而言向第二晶体管M2a施加高的电压Vgs2，其结果是，能够输出更大的栅极电流Ig。换言之，根据第二变形例，在设想了要输出规定的栅极电流Ig这样的设计的情况下，能够相对于第一变形例减小输出电路16a的MOS晶体管M1a、M2a的尺寸，相伴于此，能够将预驱动电路14的输出缓冲器17a的尺寸也抑制得小，因此能够将电路大幅地小型化。

第二变形例能够输出比第一变形例大的栅极电流Ig这一情况根据图17所示的模拟结果也明确可知。另外，在图17中，针对半导体开关元件7的电压Vgs及栅极电流Ig，将与第一变形例对应的波形用实线表示，且将与第二变形例对应的波形用虚线表示。另外，在图17中，将预驱动电路14的输出缓冲器17a的输出、即第一晶体管M1a的电压Vgs1用实线表示，且将电源电压VDD2、即第二晶体管M2a的电压Vgs2用虚线表示。

这种情况下，将第一变形例及第二变形例的结构中的电源电压VDD1设为5V，将第二变形例的结构中的电源电压VDD2设为6V。因此，如图17所示，在第二变形例中，第二晶体管M2a的电压Vgs2比第一晶体管M1a的电压Vgs1高1V，即比第一变形例中的第二晶体管M2a的电压Vgs2高1V。由此可知，在第二变形例中，相对于第一变形例而言，例如在半导体开关元件7的电压Vgs为10V时，输出的栅极电流Ig会增加39％左右。

[3]第三变形例

如图18所示，第三变形例相对于图15所示的第一变形例，在变更了向第二晶体管M2a的栅极提供的电压以及追加了齐纳二极管ZD1等方面不同。这种情况下，对第二晶体管M2a的栅极施加电源电压VDD3。如下述的(8)式所示，电源电压VDD3成为比电源电压VDD1高的固定电压。

VDD1＜VDD3…(8)

这种情况下，渥尔曼电路25a还具备连接在第二晶体管M2a的栅极-源极之间的齐纳二极管ZD1。如下述的(9)式所示，齐纳二极管ZD1的齐纳电压Vz成为比电源电压VDD1低的电压。

Vz＜VDD1…(9)

通过这样的结构，与第二变形例同样地，栅极接地侧的第二晶体管M2a也始终以导通状态进行动作。另外，在上述结构中，第二晶体管M2a的电压Vgs2在齐纳二极管ZD1的作用下被限制为比电源电压VDD1小的电压、即比第一晶体管M1a的电压Vgs1小的电压。因此，通过第三变形例，也能够获得与第二变形例同样的效果。另外，作为用于限制电压Vgs2的结构，也可以不限于齐纳二极管ZD1，只要是能够实现同样的功能的结构即可，可以适当变更。

[3]第四变形例

如图19所示，第四变形例相对于图15所示的第一变形例在变更了向第二晶体管M2a的栅极提供的电压等方面不同。渥尔曼电路25a还具备电平转换电路29。电平转换电路29输出将截止驱动信号IGOFF2[0]向高的电压进行了电平转换后的信号。电平转换电路29的输出信号向第二晶体管M2a的栅极提供。即，这种情况下，向第二晶体管M2a的栅极提供将作为驱动信号的截止驱动电压IGOFF2[2：0]向高的电压进行电平转换后的信号。根据这样的结构，第二晶体管M2a在与第一晶体管M1a相同的时机下切换导通状态与截止状态。

这种情况下，电平转换电路29输出将截止驱动信号IGOFF[2：0]的高电平从电源电压VDD1提高为电源电压VDD4的信号。电源电压VDD4的电压值能够以与第二变形例中的电源电压VDD2同样的思考方式来设定。另外，电源电压VDD4的电压值能够以与第三变形例中的电源电压VDD3同样的思考方式来设定。但是，这种情况下，需要追加与第三变形例同样的齐纳二极管ZD1。

根据第四变形例，能够相对于第一变形例而言对第二晶体管M2a施加高的电压Vgs2，其结果是，能够输出更大的栅极电流Ig。换言之，根据第四变形例，在设想了输出规定的栅极电流Ig这样的设计的情况下，能够相对于第一变形例减小输出电路16a的MOS晶体管M1a、M2a的尺寸，相伴于此，能够将预驱动电路14的输出缓冲器17a的尺寸也抑制得小，因此能够将电路大幅地小型化。

(第二实施方式)

以下，参照图20～图22来说明相对于第一实施方式而言变更了栅极驱动装置的具体结构的第二实施方式。

＜栅极驱动装置的具体结构＞

如图20所示，本实施方式的栅极驱动装置31相对于第一实施方式的栅极驱动装置4而言在取代预驱动电路14而具备预驱动电路32以及取代驱动电路15而具备驱动电路33等方面不同。另外，在图20中仅示出栅极驱动装置31中的断开侧的结构，但接通侧的结构也可以采用与断开侧的结构同样的结构。

预驱动电路32相对于预驱动电路14而言在取代毛刺抑制部21而具备毛刺抑制部34等方面不同。毛刺抑制部34虽然具备用于实现与毛刺抑制部21同样的功能的三个毛刺抑制电路34a、34b、34c，但它们的电路结构与毛刺抑制部21不同。即，毛刺抑制电路34a～34c相对于毛刺抑制电路21a～21c而言在取代CR滤波器23而具备两级连接的触发器35、36等方面不同。

第一级的触发器35的输入端子成为毛刺抑制电路34a～34c的输入端子，被输入截止指令信号IGOFF1[2：0]。触发器35的输出端子与第二级的触发器36的输入端子连接，且与AND电路24的一个输入端子连接。第二级的触发器36的输出端子与AND电路24的另一个输入端子连接。向触发器35、36的各时钟端子输入时钟信号CLK。AND电路24的输出端子成为毛刺抑制电路34a～34c的输出端子。

驱动电路33虽然具备用于实现与驱动电路15同样的功能的三个输出电路37a、37b、37c，但它们的电路结构与驱动电路15不同。这种情况下，三个输出电路37a～37c分别具备数量彼此不同的渥尔曼电路。输出电路37a具备两个MOS晶体管M31a、M32a共源共栅连接而成的渥尔曼电路38a。即，输出电路37a具备一个渥尔曼电路38a。

输出电路37b具备两组通过将两个MOS晶体管M31b、M32b共源共栅连接而成的渥尔曼电路38b。即，输出电路37b具备两个渥尔曼电路38b。输出电路37c具备四组通过将两个MOS晶体管M31c、M32c共源共栅连接而成的渥尔曼电路38c。即，输出电路37c具备四个渥尔曼电路38c。

MOS晶体管M31a～M32c均是N沟道型MOS晶体管。输出电路37a的MOS晶体管M31a、M32a彼此的栅极共同连接，向这些共同连接的栅极提供从预驱动电路32输出的截止驱动信号IGOFF2[0]。输出电路37b的MOS晶体管M31b、M32b彼此的栅极共同连接，向这些共同连接的栅极提供从预驱动电路32输出的截止驱动信号IGOFF2[1]。输出电路37c的MOS晶体管M31c、M32c彼此的栅极共同连接，向这些共同连接的栅极提供从预驱动电路32输出的截止驱动信号IGOFF2[2]。

MOS晶体管M31a、M31b、M31c的源极共同连接且与被供给电压Vc的电压线27连接，MOS晶体管M31a、M31b、M31c的漏极分别与MOS晶体管M32a、M32b、M32c的各源极连接。MOS晶体管M32a、M32b、M32c的漏极共同连接且与半导体开关元件7的栅极连接。

这样，输出电路37a成为由一个渥尔曼电路38a构成的结构，输出电路37b成为两个渥尔曼电路38b、38b彼此并联连接的结构，输出电路37c成为四个渥尔曼电路38c、38c、38c、38c彼此并联连接的结构。输出电路37a～37c所具备的MOS晶体管M31a～M32c与第一实施方式的输出电路16a～16c所具备的MOS晶体管M1a～M2c同样地根据截止驱动信号IGOFF2[2：0]的电平而被导通截止。

通过上述结构，也与第一实施方式的结构同样地，通过将输出电路37a～37c中的至少一个导通而流过栅极电流Ig＿off来使半导体开关元件7成为断开。这种情况下，也通过使MOS晶体管M31a～M32c进行饱和动作而能够进行恒流源动作，能够将栅极电流Ig＿off保持为固定。并且，通过上述结构，也能够根据导通的输出电路37a～37c的数量来变更栅极电流Ig＿off的电流值。

输出电路37a～37c各自的电流能力与第一实施方式的输出电路16a～16c同样地被设定为2的N次方的比例。在本实施方式中，输出电路37a～37c的各电流能力的比例的设定如下这样实现。即，这种情况下，构成渥尔曼电路38a～38c的MOS晶体管M31a～M32c的尺寸成为彼此相同的尺寸。但是，这种情况下，三个输出电路37a～37c分别具备数量彼此不同的渥尔曼电路。

具体而言，输出电路37a具备一个渥尔曼电路38a，输出电路37b具备两个并联连接的渥尔曼电路38b，输出电路37c具备四个并联连接的渥尔曼电路38c。即，在本实施方式中，输出电路37a的渥尔曼电路38a的并联数为“1”，输出电路37b的渥尔曼电路38b的并联数为“2”，输出电路37c的渥尔曼电路38c的并联数为“4”。通过上述结构，也与第一实施方式的结构同样地能够将栅极电流Ig的电流变更为8种。

＜预驱动电路及驱动电路的布局示例＞

作为构成预驱动电路32及驱动电路33的电路元件的平面布局，例如可以采用图21所示的配置。如图21所示，设为如下的共质心的配置，即，使要形成渥尔曼电路38a的MOS晶体管M31a、M32a的区域Tr1、要形成渥尔曼电路38b的MOS晶体管M31b、M32b的两个区域Tr2以及要形成渥尔曼电路38c的MOS晶体管M31c、M32c的四个区域Tr3各自的重心成为一点。

根据这样的配置，能够消除因芯片面内的特性偏差而引起的栅极电流Ig的偏差。另外，还能够抑制因构成输出电路37a～37c的MOS晶体管M31a～M32c的输入电容的特性偏差而引起的毛刺的产生。

形成构成预驱动电路32的各电路元件中的与驱动电路33的输出电路37a对应的电路元件的区域PD1、形成与驱动电路33的输出电路37b对应的电路元件的区域PD2以及形成与驱动电路33的输出电路37c对应的电路元件的区域PD3被设为用于从预驱动电路32向驱动电路33提供驱动信号的各布线的长度一致这样的配置。另外，在图21中，将各布线利用简单的箭头来示意性表示。

根据这样的配置，能够使从运算电路11到输出电路37a～37c的MOS晶体管M31a～M32c为止的布线长一致，即能够实现布线长的均等化，其结果是，能够将因布线的寄生分量而引起的信号传播延迟均等化，从而抑制毛刺的产生。

＜开闭时的各部分的动作时机＞

接着，参照图22来说明半导体开关元件7开闭时的栅极驱动装置31的各部分的动作时机。这种情况下，也是设运算电路11将电流指令信号、即3位的截止指令信号IGOFF1[2：0]所表示的栅极电流Ig＿off的指令值以“6”→“3”→“4”这样的形式3阶切换。

预驱动电路32接收3位的截止指令信号IGOFF1[2：0]，但由于传播路径差、元件偏差等而导致它们的传播时间产生差异。其中，在这种情况下，也与第一实施方式同样地，预驱动电路32通过毛刺抑制部34的动作而输出使导通指令边沿比截止指令边沿延迟了规定时间的信号即3位的截止驱动信号IGOFF2[2：0]。另外，在图22中，将对导通指令边沿赋予的第一延迟时间表示为符号td1且将对截止指令边沿赋予的第二延迟时间表示为符号td2。

这种情况下，也与第一实施方式同样地，在切换栅极电流Ig＿off的指令值时，存在因毛刺的影响而导致栅极电流Ig＿off以成为偏离指令值的值的方式发生变化的期间Td、Te，但利用毛刺抑制部34实施了使导通指令边沿比截止指令边沿延迟规定时间的对策，其结果是，能够防止使栅极电流Ig＿off向比指令值大的一侧变化的毛刺的产生。

通过以上说明的本实施方式的栅极驱动装置31，也能够获得与第一实施方式同样的效果，即能够获得在不导致电路规模的增大的情况下高精度地变更栅极电流Ig且提高栅极电流Ig的控制的响应性这样优异的效果。另外，通过本实施方式，也能够与第一实施方式同样地抑制毛刺的产生，尤其是能够可靠地避免使栅极电流Ig＿off向比指令值大的一侧变化的毛刺的产生。

(第三实施方式)

以下，参照图23及图24来说明相对于第一实施方式而言变更了栅极驱动装置的具体结构的第三实施方式。

＜栅极驱动装置所具有的主要功能＞

如图23所示，本实施方式的栅极驱动装置41相对于第一实施方式的栅极驱动装置4而言在取代预驱动电路14而具备预驱动电路42等方面不同。另外，在图23中仅示出栅极驱动装置41中的断开侧的结构的一部，更具体而言仅示出输出电路16a及预驱动电路42中的与输出电路16a对应的结构，其他结构也可以采用与图示的结构同样的结构。

预驱动电路42相对于预驱动电路14在省去构成毛刺抑制部21的毛刺抑制电路21a以及取代输出缓冲器17a而具备输出缓冲器43a等方面不同。这种情况下，电平转换电路22a输出将截止指令信号IGOFF1[0]的电平转换后的信号。输出缓冲器43a由包括作为P沟道型的MOS晶体管的晶体管Q1及作为N沟道型的MOS晶体管的晶体管Q2的推挽输出的CMOS电路来形成。另外，作为构成输出缓冲器43a的晶体管Q1、Q2，也可以采用双极晶体管，即，输出缓冲器43a也可以由双极晶体管形成。

这种情况下，晶体管Q1的尺寸成为比晶体管Q2的尺寸小的尺寸。由此，预驱动电路42在其输出的灌电流能力与拉电流能力之间设有差异。具体而言，预驱动电路42输出的灌电流能力相对大，预驱动电路42输出的拉电流能力相对小。

上述结构的预驱动电路42的输入输出信号的动作时机如图24所示。即，根据上述结构，通过使输出缓冲器43a的晶体管Q1的尺寸相对减小，由此从截止指令信号IGOFF1[0]的导通指令边沿到截止驱动信号IGOFF2[0]上升为能够将MOS晶体管M1a、M2a导通的电平为止的延迟时间、即第一延迟时间td1相对变长。

另外，根据上述结构，通过使输出缓冲器43a的晶体管Q2的尺寸相对变大，由此从截止指令信号IGOFF1[0]的截止指令边沿到截止驱动信号IGOFF2[0]下降为能够将MOS晶体管M1a、M2a截止的电平为止的延迟时间、即第二延迟时间td2相对变短。

这样，本实施方式的预驱动电路42能够与第一实施方式的结构同样地，以使输出电路16a的MOS晶体管M1a、M2a从截止变为导通所需的第一延迟时间成为比输出电路16a的MOS晶体管M1a、M2a从导通变为截止所需的第二延迟时间长的时间的方式生成驱动信号并输出。

另外，在将这样的预驱动电路42适用于接通侧的结构的情况下，只要将晶体管Q1的尺寸设为比晶体管Q2的尺寸大的尺寸即可。由此，预驱动电路42输出的灌电流能力相对减小，预驱动电路42输出的拉电流能力相对增大。因此，在预驱动电路42适用于接通侧的结构的情况下，也能够以使输出电路16a的MOS晶体管M1a、M2a从截止变为导通所需的第一延迟时间成为比输出电路16a的MOS晶体管M1a、M2a从导通变为截止所需的第二延迟时间长的时间的方式生成驱动信号并输出。

通过以上说明的本实施方式的栅极驱动装置41，也能够获得与第一实施方式同样的效果，即，能够获得在不导致电路规模的增大的情况下高精度地变更栅极电流Ig且提高栅极电流Ig的控制的响应性这样优异的效果。另外，通过本实施方式，也能够与第一实施方式同样地抑制毛刺的产生，尤其是能够可靠地避免使栅极电流Ig＿off向比指令值大的一侧变化的毛刺的产生。

进而，在本实施方式中，没有像第一实施方式那样设置用于赋予毛刺抑制用的延迟时间的专用电路即毛刺抑制部21，而是通过在预驱动电路42的输出缓冲器43a中的灌电流能力与拉电流能力之间设置差异，由此能够抑制毛刺的产生，因此与第一实施方式相比，能够将电路规模抑制得小，即能够实现电路小型化。

(第四实施方式)

以下，参照图25来说明相对于第一实施方式而言变更了栅极驱动装置的具体结构的第四实施方式。

＜栅极驱动装置的具体结构＞

如图25所示，本实施方式的栅极驱动装置51相对于第一实施方式的栅极驱动装置4而言在取代预驱动电路14而具备预驱动电路52等方面不同。另外，在图25中仅示出栅极驱动装置51中的断开侧的结构，但接通侧的结构也可以采用与断开侧的结构同样的结构。

预驱动电路52相对于预驱动电路14而言在取代毛刺抑制部21而具备毛刺抑制部53等方面不同。这种情况下，电平转换电路22a～22c输出将截止指令信号IGOFF1[2：0]的电平转换后的信号。毛刺抑制部53具备延迟电路54及状态判断电路55。向延迟电路54输入电平转换电路22a～22c的各输出信号。

延迟电路54能够针对这样输入的信号、即将截止指令信号IGOFF1[2：0]电平转换所得的信号分别仅使导通指令边沿延迟。具体而言，延迟电路54在从状态判断电路55提供的许可禁止信号Sc成为表示禁止导通指令边沿的输出的电平时，这之后直至许可禁止信号Sc变为许可导通指令边沿的输出的电平为止的期间，都使导通指令边沿延迟而不输出。

状态判断电路55判断输出电路16a～16c的MOS晶体管M1a～M2c各自的导通截止状态。具体而言，状态判断电路55具备对MOS晶体管M1a～M2c的各栅极与规定的阈值进行比较的未图示的比较器。规定的阈值被设定为与MOS晶体管M1a～M2c的栅极阈值电压相应的值。通过上述结构，状态判断电路55能够基于上述比较器的输出而检测到MOS晶体管M1a～M2c的栅极电压成为了阈值电压以下、即检测到MOS晶体管M1a～M2c转变成了截止状态。

向状态判断电路55输入电平转换电路22a～22c的各输出信号。状态判断电路55基于这样输入的信号、即将截止指令信号IGOFF1[2：0]电平转换所得的信号，能够检测到被提供了使输出电路16a～16c的MOS晶体管M1a～M2c中的某一个从导通变为截止的指令。

状态判断电路55在检测到被提供了使MOS晶体管M1a～M2c中的某一个从导通变为截止的指令的情况下，向延迟电路54输出表示禁止导通指令边沿的输出的电平的许可禁止信号Sc。之后，状态判断电路55在检测到成为从导通变为截止的指令的对象的MOS晶体管全部都截止了这一情况时，向延迟电路54输出表示许可导通指令边沿的输出的电平的许可禁止信号Sc。

根据上述结构，预驱动电路52能够在输出了用于使输出电路16a～16c的MOS晶体管M1a～M2c中的规定的MOS晶体管从导通变为截止的驱动信号之后，在由状态判断电路55判断为规定的MOS晶体管转变成了截止状态后输出用于使其他的MOS晶体管从截止变为导通的驱动信号。

通过以上说明的本实施方式的栅极驱动装置51，也能够获得与第一实施方式同样的效果，即能够获得在不导致电路规模的增大的情况下高精度地变更栅极电流Ig且提高栅极电流Ig的控制的响应性这样优异的效果。另外，通过本实施方式，与第一实施方式同样地，也能够抑制毛刺的产生，尤其是能够可靠地避免使栅极电流Ig＿off向比指令值大的一侧变化的毛刺的产生。

进而，在本实施方式中，能够获得如下的效果。即，在上述各实施方式的结构中，考虑到各种引起偏差的要因，作为向导通指令边沿赋予的第一延迟时间，需要设定为带有一定程度的裕度的比较长的时间。相对于此，在本实施方式中，能够利用状态判断电路55直接监控输出电路16a～16c的MOS晶体管M1a～M2c的导通截止状态，并能够基于该监控结果将向导通指令边沿赋予的第一延迟时间限定为必要最小限度的时间。因此，与上述各实施方式相比，根据本实施方式，能够以更短的延迟时间来驱动输出电路16a～16c的MOS晶体管M1a～M2c，其结果是，将毛刺的产生时间抑制得短，能够进一步提高栅极电流Ig的控制的响应性。

(其他的实施方式)

另外，本发明不限定于上述及附图记载的各实施方式，能够在不脱离其主旨的范围内任意地变形、组合或者扩展。在上述各实施方式中所示的数值等为例示，不限定于此。

上述各实施方式中的栅极驱动装置不限于N沟道型的MOSFET，也可以将P沟道型的MOSFET、IGBT等各种半导体开关元件作为驱动对象。

本公开依据实施例来记述，但应当理解本公开不限定于这些实施例、结构。本公开还包含各种各样的变形例、等同范围内的变形。此外，各种各样的组合或方案、进而在它们中仅包含一个要素、包含一个要素以上或者一个要素以下的其他的组合或方案也落入本公开的范畴、思想范围内。

Claims (14)

1.一种栅极驱动装置，其对半导体开关元件的栅极进行驱动，其特征在于，具备：

指令信号输出电路，其输出表示向所述半导体开关元件的栅极流动的电流即栅极电流的指令值的电流指令信号；

预驱动电路，其输入所述电流指令信号且生成与所述电流指令信号对应的驱动信号来输出；以及

驱动电路，其基于所述驱动信号来对所述半导体开关元件的栅极进行驱动，

所述指令信号输出电路以将与所述半导体开关元件被开闭的开闭时的所述半导体开关元件的主端子的电压对应的瞬态电压控制为所期望的目标值的方式，切换所述电流指令信号所表示的指令值，

所述驱动电路是将包括渥尔曼电路的结构的多个输出电路彼此并联连接而成的结构，所述渥尔曼电路是将两个MOS晶体管共源共栅连接而成的电路，所述驱动电路通过将所述输出电路的所述MOS晶体管导通，由此流过所述栅极电流来对所述半导体开关元件的栅极进行驱动，

所述驱动电路根据所述驱动信号所表示的所述指令值来变更导通的所述MOS晶体管的数量，由此能够变更所述栅极电流。

2.根据权利要求1所述的栅极驱动装置，其特征在于，

所述预驱动电路具备与所述驱动电路的多个所述输出电路分别对应地设置的多个输出缓冲器，

多个所述输出电路分别以电流能力彼此不同的方式构成，

多个所述输出缓冲器分别具有与所对应的所述输出电路的电流能力相应的缓冲能力。

3.根据权利要求2所述的栅极驱动装置，其特征在于，

多个所述输出电路各自的所述电流能力设定为2的N次方的比例，

N为0、…、k－1、k，k为规定的自然数。

4.根据权利要求2或3所述的栅极驱动装置，其特征在于，

多个所述输出电路分别具备一个所述渥尔曼电路，构成所述渥尔曼电路的所述MOS晶体管的尺寸为彼此不同的尺寸。

5.根据权利要求2或3所述的栅极驱动装置，其特征在于，

多个所述输出电路分别具备数量彼此不同的所述渥尔曼电路，构成所述渥尔曼电路的所述MOS晶体管的尺寸为彼此相同的尺寸。

6.根据权利要求1～3中任一项所述的栅极驱动装置，其特征在于，

所述预驱动电路以使所述MOS晶体管从截止变为导通所需的第一延迟时间成为比所述MOS晶体管从导通变为截止所需的第二延迟时间长的时间的方式，生成所述驱动信号并输出。

7.根据权利要求6所述的栅极驱动装置，其特征在于，

所述电流指令信号包括与多个所述输出电路分别对应的多个指令信号，

多个所述指令信号分别是具有第一电平和第二电平的二值的信号，所述第一电平是指示所对应的所述输出电路的所述MOS晶体管的导通的电平，所述第二电平是指示所述MOS晶体管的截止的电平，

所述预驱动电路针对多个所述指令信号分别使从所述第二电平变为所述第一电平的边沿即导通指令边沿比从所述第一电平变为所述第二电平的边沿即截止指令边沿延迟来生成所述驱动信号。

8.根据权利要求6所述的栅极驱动装置，其特征在于，

所述预驱动电路在其输出的灌电流能力与拉电流能力之间设有差异。

9.根据权利要求6所述的栅极驱动装置，其特征在于，

所述预驱动电路具备判断多个所述输出电路的所述MOS晶体管各自的导通截止状态的状态判断电路，

所述预驱动电路在输出用于使规定的所述MOS晶体管从导通变为截止的所述驱动信号之后，在由所述状态判断电路判断为规定的所述MOS晶体管转变成了截止状态后输出用于使其他的所述MOS晶体管从截止变为导通的所述驱动信号。

10.根据权利要求1～3中任一项所述的栅极驱动装置，其特征在于，

构成所述渥尔曼电路的两个MOS晶体管彼此的栅极共同连接。

11.根据权利要求1～3中任一项所述的栅极驱动装置，其特征在于，

在将构成所述渥尔曼电路的两个MOS晶体管中的源极接地侧的MOS晶体管设为第一晶体管，且将与源极接地侧的MOS晶体管不同的MOS晶体管设为第二晶体管时，

所述第一晶体管的栅极被提供所述驱动信号，

所述第二晶体管的栅极被施加与将所述第一晶体管设为导通状态的电源电压相同的固定电压，

所述第二晶体管始终以导通状态进行动作。

12.根据权利要求1～3中任一项所述的栅极驱动装置，其特征在于，

在将构成所述渥尔曼电路的两个MOS晶体管中的源极接地侧的MOS晶体管设为第一晶体管，且将与源极接地侧的MOS晶体管不同的MOS晶体管设为第二晶体管时，

所述第一晶体管的栅极被提供所述驱动信号，

所述第二晶体管的栅极被施加比将所述第一晶体管设为导通状态的电源电压高且比从所述电源电压的2倍的电压减去所述第一晶体管的栅极阈值电压所得的电压低的固定电压，

所述第二晶体管始终以导通状态进行动作。

13.根据权利要求1～3中任一项所述的栅极驱动装置，其特征在于，

在将构成所述渥尔曼电路的两个MOS晶体管中的源极接地侧的MOS晶体管设为第一晶体管，且将与源极接地侧的MOS晶体管不同的MOS晶体管设为第二晶体管时，

所述第一晶体管的栅极被提供所述驱动信号，

所述第二晶体管的栅极被施加比将所述第一晶体管设为导通状态的电源电压高的固定电压，

所述第二晶体管始终以导通状态进行动作，

所述渥尔曼电路还具备连接在所述第二晶体管的栅极-源极之间的齐纳二极管，

所述齐纳二极管的齐纳电压为比所述电源电压低的电压。

14.根据权利要求1～3中任一项所述的栅极驱动装置，其特征在于，

在将构成所述渥尔曼电路的两个MOS晶体管中的源极接地侧的MOS晶体管设为第一晶体管，且将与源极接地侧的MOS晶体管不同的MOS晶体管设为第二晶体管时，

所述第一晶体管的栅极被提供所述驱动信号，

所述第二晶体管的栅极被提供将所述驱动信号向高的电压进行电平转换后的信号，

所述第二晶体管在与所述第一晶体管相同的时机下导通状态与截止状态被切换。