JP6303060B1 - ゲート駆動回路 - Google Patents

Abstract

【課題】 最終出力段のMOSFETのゲートへの充電電流値を高めに設定しても、抵抗やツェナーダイオードでの消費電力を大幅に抑えることができ、回路を小型化する際に問題となる発熱処理に対応し易いゲート駆動回路を提供すること。【解決手段】 ゲート出力用電極(１)、ゲート出力用電極(１)と正電源用電極(VCC)間に接続されるゲートONバイアス用PchMOSFET(Q1)、ゲート出力用電極(１)と負電源用電極(VEE)間に接続されるゲートOFFバイアス用NchMOSFET(Q2)、VCCとQ1のゲート間に接続される第１PchMOSFET(Q3)、VEEとQ2のゲート間に接続される第１NchMOSFET(Q4)、 入力信号用電極(２)とQ3のゲート間に接続されるレベルシフト回路、入力信号用電極(２)とQ4のゲート間に接続される第４抵抗(R4)及びQ3とQ4のドレイン間に接続されるツェナーダイオード(DZ1)と第１０抵抗(R10)等を備えるゲート駆動回路。【選択図】図１

Description

本発明は、ディスクリート部品で構成できる低損失タイプのゲート駆動回路に関するものである。

半導体デバイス市場では材料にＳｉＣを使用したダイオード、MOSFETなど、動作速度の速い半導体素子の製品化が進んでいることもあり、IGBTやMOSFETモジュール等においてもスイッチング周波数の高周波化が要望されている。
ところが、ゲート駆動回路においては、高周波化に伴って電力損失が増す為、発熱が問題となってくる。
そして、IGBTやMOSFETのゲート駆動回路において、ゲートをONバイアス、OFFバイアスする為のスイッチとして使う素子にMOSFETを使用すれば、バイポーラトランジスタを使用する場合と比べ、電圧ロスが小さい為に素子の損失を下げることが容易になる反面、ゲートをONからOFF、OFFからONへと切り替える際に、ONバイアス用MOSFETとOFFバイアス用MOSFETが同時にONすることで発生する駆動回路の正電源、負電源間の貫通電流を防ぐ為の回路が必要となる。
また、大電流タイプの素子に対応する為にはOFFバイアス時に−１５Ｖ程度必要になることもあり、通常ONバイアス電圧には１５Ｖ程度必要であることから、ゲート駆動回路にかかるトータル電圧が３０Ｖ以上となる場合も発生する。
そのため、ゲート駆動回路にMOSFETを使用する場合はゲート電圧の最大定格２０Ｖを越えないようにする工夫も必要となる。
上記の各種条件をクリアするためには、ゲート駆動回路全体の回路構成が複雑になり、設計が難しくなるため、通常は専用のＩＣが使用されコスト高の要因となっている。
さらに、ＩＣ化されたゲート駆動回路は、ＩＣのスペック条件によって様々な制限を受けるため、ユーザー側での仕様変更が容易でないという問題もある。

特許文献１（特開昭６３−２６９６１７号公報）の第１図及び第２図には、図７に示す電圧変換回路及び図８に示す電圧変換回路の波形図が記載されている。
この電圧変換回路は、特許文献１の第６頁右上欄第６行〜第７頁右上欄第１行及び第２図に記載されているように、次のように動作する。
（１）時刻t0においてディジタル信号DSが「H」から「L」に変わる（図８(ａ)、(ｂ)）。
（２）ＭＯＳトランジスタ(53)がオフ動作するとともに、ＭＯＳトランジスタ(41)がオン動作して、第２の出力トランジスタ(12)のゲート電位Aが第２のゲート駆動電圧VG2から基準電位Eに向けて立ち下がる（図８(ｃ)）。
（３）ゲート電位Aが第２の出力トランジスタ(12)の動作しきい値TH12にまで下がった時刻t1において、出力トランジスタ(12)はオフ動作する（図８(ｊ)）。
（４）ＭＯＳトランジスタ(41)のオン動作と同時にキャパシタ(62)に対する充電動作が開始され、図８(ｄ)に示す充電電流icが操作トランジスタ(61)のエミッタからベースに流入するので、そのベース電流が動作しきい値に達した時刻t2に操作トランジスタ(61)がオン動作する（図８(ｈ)）。
（５）これによって、ＭＯＳトランジスタ(31)のゲート電位Bは、図８(ｅ)に鎖線で示すようなそれまでの緩やかな立ち上がりから急速に電源電位Vdに向けて立ち上がり、該電位Vdより動作しきい値TH31だけ低い電位にゲート電位Bが達した時刻t3に、ＭＯＳトランジスタ(31)がオフ動作する（図８(ｉ)）。
（６）これによって、ツェナダイオード(21)によって作られる第１のゲート駆動電圧VG1が釈放されるので、図８(ｆ)に示すように第１の出力トランジスタ(11)のゲート電位Cはそれまでの電源電位Vdから急速に立ち下がり、該ゲート電位Cが出力トランジスタ(11)の動作しきい値TH11だけ立ち下がった時刻t4に、第１の出力トランジスタ(11)はオン動作する（図８(ｋ)）。
すなわち、時刻t0から時刻t4までのオンオフ出力VOのオン動作の遅延時間Tdnは、従来の電圧変換回路よりずっと短くなる（図８(ｌ)）。

（７）一方、この間にキャパシタ(62)に流入する充電電流icは、図８(ｄ)に示すように減衰して時刻t5において操作トランジスタ(61)は図８(ｈ)のようにオフするが、このときすでにＭＯＳトランジスタ(31)のゲート電位Bは図８(ｅ)に示すように電源電位Vdにあるので、回路状態はそのまま維持される。
すなわち、操作トランジスタ(61)は、電圧変換回路のオン動作を促進するように短時間だけ動作した後、元のオフに帰るので、次に短絡操作回路(50)が動作するときにはそれに何らの影響も与えない。
（８）時刻t6においてディジタル信号DSが「L」から「H」に変わる（図８(ａ)、(ｂ)）。
（９）ＭＯＳトランジスタ(53)がオン動作すると同時に、ＭＯＳトランジスタ(31)のゲート電位Bは図８(ｅ)に示すように立ち下がり、時刻t7においてＭＯＳトランジスタ(31)がオン動作する（図８(ｉ)）。
（１０）これによって、図８(ｆ)に示すように第１の出力トランジスタ(11)のゲート電位Cが立ち上がって、時刻t8において該出力トランジスタ(11)はオフ動作する（図８(ｋ)）。
なお、時刻t6以降のオンオフ出力VOのオフ動作の遅延時間Tdfは従来の電圧変換回路と同じである（図８(ｌ)）。
（１１）一方、第２の短絡スイッチ回路(40)内のＭＯＳトランジスタ(41)は、時刻t6後そのゲート抵抗(42)による遅延時間τだけ遅れてオンされ、図８(ｃ)に示すように第２の出力トランジスタ(12)のゲート電位Aが動作しきい値TH12まで上がった時刻t9において、第２の出力トランジスタ(12)はオン動作する（図８(ｊ)）。
（１２）さらに、第２の出力トランジスタ(12)のゲート電位Aの上昇とともに、キャパシタ(62)とダイオード(63)を通して前の充電電流icとは逆方向に放電電流idが図８(ｄ)に示すように流れ、キャパシタ(62)の状態を時刻t0以前の状態に復帰させる。

このように、特許文献１の電圧変換回路は、電圧変換回路の動作速度を従来の回路よりは向上させることができるが、オンオフ出力VOの立ち上がり時は、第１の出力トランジスタ(11)がオン動作し、立ち下がり時は、第２の出力トランジスタ(12)がオン動作し、いずれの場合もオン動作が遅くなればそれだけ入力信号からの応答が遅くなるので、応答時間を早くしようとすれば第１、第２の出力トランジスタ(11、12)のゲートへの充電電流値を高めに設定する必要がある。
そのため、応答時間を早くしようとすればするほど抵抗(23)の抵抗値（以下「r23」と記載する。）を下げる必要がある。
そして、図７に示す電圧変換回路の場合、抵抗(23)に流れる電流値（以下「i23」と記載する。）は次の式で計算される。
・オンオフ出力VOがローレベルの時：i23＝(Vd−VZ22)／r23
・オンオフ出力VOがハイレベルの時：i23＝(Vd−VZ21)／r23
ただし、VZ21はツェナーダイオード(21)のツェナー降伏電圧であり、VZ22はツェナーダイオード(22)のツェナー降伏電圧である。
すなわち、上記の式からr23を下げるとi23は大きくなることが分かる。
また、大容量のIGBTやMOSFETのゲート駆動におけるゲート電圧は、正バイアス時は１５Ｖ、負バイアス時は−１０〜−１５Ｖで使用する場合が多く、ゲート駆動回路の最大電位と最小電位の差が２５〜３０Ｖとなるので、図７の電圧変換回路をゲート駆動回路として使用する場合、電源電位Vdと基準電位Eとの電位差は２５〜３０Ｖ程度と想定される。
この電圧バイアス下において、抵抗(23)は出力トランジスタ(11、12)を十分高速にターンオンできる電流を確保できる抵抗値に設定すれば、それなりの電流が常時流れることとなり、さらにツェナーダイオード(21、22)にも出力VOのレベルの状態に応じて、いずれか一方に抵抗(23)と同じ大きさの電流が流れるので、抵抗(23)及びツェナーダイオード(21、22)において電力を消費し、駆動回路トータルとしての消費電力はこの部分だけで相当大きくなってしまい、回路を小型化する際には発熱処理が問題となる。

特開昭６３−２６９６１７号公報

本発明は、このような問題を解決し、ゲートへの充電電流値を高めに設定しても、抵抗やツェナーダイオードでの消費電力を大幅に抑えることができ、回路を小型化する際に問題となる発熱処理に対応し易いゲート駆動回路の提供を課題としている。

請求項１に係る発明は、半導体デバイスを駆動するための入力信号用電極(２)及びゲート出力用電極(１)を有するゲート駆動回路であって、
正電源用電極(VCC)にソースが接続され前記ゲート出力用電極(１)にドレインが接続されるゲートONバイアス用ＰチャネルMOSFET(Q1)と、
負電源用電極(VEE)にソースが接続され前記ゲート出力用電極(１)にドレインが接続されるゲートOFFバイアス用ＮチャネルMOSFET(Q2)と、
前記正電源用電極(VCC)にソースが接続され前記ゲートONバイアス用ＰチャネルMOSFET(Q1)のゲートにドレインが接続される第１ＰチャネルMOSFET(Q3)と、
前記負電源用電極(VEE)にソースが接続され前記ゲートOFFバイアス用ＮチャネルMOSFETのゲートにドレインが接続され前記入力信号用電極(２)にゲートが接続される第１ＮチャネルMOSFET(Q4)と、
前記入力信号用電極(２)と前記第１ＰチャネルMOSFET(Q3)のゲート間に接続されるレベルシフト回路と、
ツェナーダイオード(DZ1)とを備え、
前記ゲートONバイアス用ＰチャネルMOSFET(Q1)のゲートと前記第１ＰチャネルMOSFET(Q3)のドレインとの間には第１抵抗(R1)が接続され、
前記入力信号用電極(２)と前記第１ＮチャネルMOSFET(Q4)のゲートとの間には第４抵抗(R4)が接続され、
前記第１ＰチャネルMOSFET(Q3)のドレインと前記第１ＮチャネルMOSFET(Q4)のドレインとの間には前記ツェナーダイオード(DZ1)及び第１０抵抗(R10)が直列に接続されており、
前記第１抵抗(R1)の抵抗値は前記第１０抵抗(R10)の抵抗値より小さく、前記第１抵抗(R1)と前記ゲートONバイアス用ＰチャネルMOSFET(Q1)のゲート入力容量のＲ・Ｃ時定数が前記第１０抵抗(R10)と前記ゲートOFFバイアス用ＮチャネルMOSFET(Q2)のゲート入力容量のＲ・Ｃ時定数の５分の１以下である
ことを特徴とするゲート駆動回路。

請求項２に係る発明は、請求項１に記載のゲート駆動回路において、
前記レベルシフト回路は、
前記負電源用電極(VEE)にソースが接続され前記入力信号用電極(２)にゲートが接続される第２ＮチャネルMOSFET(Q5)と、
前記負電源用電極(VEE)にソースが接続され前記第１ＰチャネルMOSFET(Q3)のゲートにドレインが接続され前記第２ＮチャネルMOSFET(Q5)のドレインにゲートが接続される第３ＮチャネルMOSFET(Q6)とを備え、
前記第１ＰチャネルMOSFET(Q3)のソースとゲートとの間には第３抵抗(R3)が接続され、
前記第１ＰチャネルMOSFET(Q3)のソースと前記第２ＮチャネルMOSFET(Q5)のドレインとの間には第６抵抗(R6)が接続され、
前記第２ＮチャネルMOSFET(Q5)のドレインとソースとの間には第７抵抗(R7)が接続され、
前記第１ＰチャネルMOSFET(Q3)のゲートと前記第３ＮチャネルMOSFET(Q6)のドレインとの間には第９抵抗(R9)が接続されていることを特徴とする。

請求項３に係る発明は、請求項１又は２に記載のゲート駆動回路において、
前記ツェナーダイオード(DZ1)に代えて、
前記第１０抵抗(R10)の前記第１ＰチャネルMOSFET(Q3)側にドレインが接続され前記第１ＰチャネルMOSFET(Q3)のドレインにソースが接続される第２ＰチャネルMOSFET(Q7)及び前記第２ＰチャネルMOSFET(Q7)のゲートとグランドの間に接続される第１１抵抗(R11)を設けるとともに、
前記第１０抵抗(R10)の前記第１ＮチャネルMOSFET(Q4)側にドレインが接続され前記第１ＮチャネルMOSFET(Q4)のドレインにソースが接続される第４ＮチャネルMOSFET(Q8)及び前記第４ＮチャネルMOSFET(Q8)のゲートとグランドの間に接続される第１２抵抗(R12)を設けていることを特徴とする。

請求項４に係る発明は、請求項２又は請求項２を引用する請求項３に記載のゲート駆動回路において、
前記第９抵抗(R9)と前記第３ＮチャネルMOSFET(Q6)のドレインとの間に第１３抵抗(R13)とキャパシタ(C1)からなる並列回路が接続されるとともに、
前記第１ＰチャネルMOSFET(Q3)のソースと前記第３ＮチャネルMOSFET(Q6)のドレインとの間に第１４抵抗(R14)が接続されていることを特徴とする。

請求項１に係る発明のゲート駆動回路は、ゲートONバイアス用ＰチャネルMOSFET(Q1)、ゲートOFFバイアス用ＮチャネルMOSFET(Q2)、第１ＰチャネルMOSFET(Q3)、第１ＮチャネルMOSFET(Q4)、入力信号用電極(２)とQ3のゲート間に接続されるレベルシフト回路及びツェナーダイオード(DZ1)を備え、第１抵抗(R1)、第４抵抗(R4)、第１０抵抗(R10)及びツェナーダイオード(DZ1)が請求項１に規定されるとおり接続されており、R1の抵抗値はR10の抵抗値より小さく、R1とQ1のゲート入力容量のＲ・Ｃ時定数がR10とQ2のゲート入力容量のＲ・Ｃ時定数の５分の１以下であるため、入力信号がONからOFFに切り替わった時、Q1が先にターンOFFされ、その後Q2がターンONする。
そして、入力信号がOFFからONに切り替わった時及びONからOFFに切り替わった時の双方において、Q1とQ2の同時ON期間は発生せず、入力信号OFF時にはゲート出力電圧が負電圧VEEレベルまで達し、入力信号ON時にはゲート出力電圧が正電圧VCCレベルまで達するので、Q1及びQ2での電力損失を小さくすることができる。
また、DZ1及びR10に電流が流れるのは、入力信号がOFFからONに切り替わった時及びONからOFFに切り替わった時の過渡期における短い時間だけとなり、それ以外の期間においてはDZ1及びR10に電流が流れないので、消費電力を大幅に抑えることができる。
さらに、入力信号用電極(２)とQ4のゲート間にR4が接続されているので、レベルシフト回路内で発生する信号伝達遅延時間に合わせてR4の値を調整して、Q1とQ2の同時ON期間が発生しないように調整することができる。
その上、割高な専用のＩＣを使用することなく、MOSFET、ツェナーダイオード、抵抗といった安価に入手可能なディスクリート部品のみでゲート駆動回路を構成しているので、設計の自由度を上げることができ、ユーザー側での仕様変更が容易である。

請求項２に係る発明によれば、請求項１に係る発明のゲート駆動回路による効果に加え、レベルシフト回路がQ5、Q6、R3、R6、R7及びR9で構成され、請求項２に規定されるとおり接続されてなるので、実用性の高いゲート駆動回路が得られる。

請求項３に係る発明によれば、請求項１又は２に係る発明のゲート駆動回路のツェナーダイオードに代えて追加した第２ＰチャネルMOSFET(Q7)、第４ＮチャネルMOSFET(Q8)、第１１抵抗(R11)及び第１２抵抗(R12)により、請求項１又は２に係る発明と同じ機能のゲート駆動回路を構成できる。

請求項４に係る発明によれば、請求項２又は請求項２を引用する請求項３に係る発明のゲート駆動回路による効果に加え、追加した第１３抵抗(R13)、キャパシタ(C1)及び第１４抵抗(R14)は、第１ＰチャネルMOSFET(Q3)のオンオフスピードを上げるスピードアップ回路として機能するので、応答時間をより早くすることができる。

実施例１におけるゲート駆動回路の構成を示す図。 実施例１におけるゲート駆動回路の波形図。 実施例２におけるゲート駆動回路の構成を示す図。 実施例３におけるゲート駆動回路の構成を示す図。 実施例４におけるゲート駆動回路の構成を示す図。 実施例５におけるゲート駆動回路の構成を示す図。 特許文献１に記載されている電圧変換回路の構成を示す図。 特許文献１に記載されている電圧変換回路の波形図。

以下、実施例によって本発明の実施形態を説明する。

図１は、実施例１におけるゲート駆動回路の構成を示す図である。
実施例１のゲート駆動回路は、IGBTやMOSFETのゲートに接続されるゲート出力用電極１、駆動用の信号が入力される入力信号用電極２、正電源用電極VCCにソースが接続されゲート出力用電極１にドレインが接続されるゲートONバイアス用ＰチャネルMOSFET（以下「Q1」と記載する。）、負電源用電極VEEにソースが接続されゲート出力用電極１にドレインが接続されるゲートOFFバイアス用ＮチャネルMOSFET（以下「Q2」と記載する。）、正電源用電極VCCにソースが接続されQ1のゲートにドレインが接続される第１ＰチャネルMOSFET（以下「Q3」と記載する。）、負電源用電極VEEにソースが接続されQ2のゲートにドレインが接続され入力信号用電極２にゲートが接続される第１ＮチャネルMOSFET（以下「Q4」と記載する。）、ツェナーダイオード（以下「DZ1」と記載する。）及び入力信号用電極２とQ3のゲート間に接続されるレベルシフト回路を備えている。

また、ゲート出力用電極１とQ1のドレインとの間には第１ゲート抵抗Rg1が接続され、ゲート出力用電極１とQ2のドレインとの間には第２ゲート抵抗Rg2が接続され、Q1のゲートとQ3のドレインとの間には第１抵抗R1が接続され、Q2のゲートとQ4のドレインとの間には第２抵抗R2が接続され、入力信号用電極２とQ4のゲートとの間には第４抵抗R4が接続され、Q3のドレインとDZ1のカソードとの間には第１０抵抗R10が接続され、Q4のドレインとDZ1のアノードが接続されている。
なお、図１には遅延と記載したブロックがレベルシフト回路とQ3のゲート間に挿入されているが、このブロックはレベルシフト回路内で発生する信号伝達遅延を示すために説明の都合上記載したものである。

そして、各抵抗値及びDZ1のツェナー降伏電圧値は次の条件を満足するように設定される。
（Ａ）第１抵抗R1は、第１０抵抗R10より小さい値とし、第１抵抗R1とQ1のゲート入力容量のＲ・Ｃ時定数が第１０抵抗R10とQ2のゲート入力容量のＲ・Ｃ時定数の５分の１以下となるように調整する。
（Ｂ）第４抵抗R4は、第４抵抗R4とQ4のゲート入力容量のＲ・Ｃ時定数と第２抵抗R2とQ2のゲート入力容量のＲ・Ｃ時定数の和が、入力信号がOFFからONに切り替わる時にレベルシフト回路内で発生する信号伝達遅延時間より小さくなるように調整する。
（Ｃ）正電圧VCCと負電圧VEEの電圧差から、ツェナー降伏電圧を引いた値が、Q1、Q2のゲート・ソース間電圧の最大定格を超えないこと、かつ、Q1、Q2が十分ONできる電圧であることを満足するように設定する。

図２は、実施例１におけるゲート駆動回路の波形図であり、実施例１のゲート駆動回路は、次のように動作する。
なお、Ａ点はレベルシフト回路の出力部であり、Q3のゲートを駆動する為に適正にレベル変換された電圧が出力されており、信号伝達遅延は含まないと仮定した、動作説明の都合上設けたポイントである。
（１−１）入力信号OFF時：
入力電圧が「L」であるためレベルシフト回路の出力も「L」であり、Q3はON、Q4はOFFであり、Q1はOFF状態が保持される。
また、Q3はON、Q4はOFFであるため、Q2のゲートは正電圧VCC−DZ1のツェナー降伏電圧値を保持し、Q2はON状態が保持される。
すなわち、Q1はOFF状態、Q2はON状態で安定するので、ゲート出力用電極には負電圧VEEの出力が保持される。
（１−２）入力信号OFF→ON時：
入力電圧が「H」へ切り替わり、Q4のゲート電圧がゲート閾値を超えるとQ4はターンONし、その後、Q2のゲート電圧がゲート閾値以下になるとQ2がターンOFFする。
また、Q2がターンOFFした直後はQ3がONであるためQ1はOFFのままであるが、レベルシフト回路内での信号伝達遅延を経てQ3のゲート電圧がゲート閾値を超えるとQ3もターンOFFする。
そうするとQ4は先にONしているので、Q1のゲートは負電圧VEE＋VZ1のツェナー降伏電圧値に降下し、Q1のゲート電圧がゲート閾値以下になるとQ1がターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、負電圧VEEから正電圧VCCへ立ち上がる。
（１−３）入力信号ON時：
入力電圧が「H」であるためQ4はON、Q2はOFFである。
また、Q3もOFFのままであるため、Q1のON状態は保持される。
すなわち、Q1はON状態、Q2はOFF状態で安定するので、ゲート出力用電極には正電圧VCCの出力が保持される。
（１−４）入力信号ON→OFF時：
入力電圧が「L」へ切り替わり、Q4のゲート電圧がゲート閾値以下になるとQ4がターンOFFする。
また、Q4がターンOFFした直後はQ3がOFFであるため、Q2ゲートは充電されずQ2はターンONしないが、レベルシフト回路内での信号伝達遅延を経てQ3のゲート電圧がゲート閾値以下になるとQ3がターンONする。
そうするとR1はR10より小さい抵抗値に設定してあるので、Q1のゲート電圧は急速に上昇しQ1が先にターンOFFされ、Q2のゲート電圧はR10、DZ1、R2を介して緩やかに上昇しQ2が遅れてターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、正電圧VCCから負電圧VEEへ立ち下がる。

実施例１のゲート駆動回路によれば、入力信号がONとOFFを繰り返すと、上記（１−１）〜（１−４）の動作が繰り返されることとなるが、入力信号OFF→ON時及び入力信号ON→OFF時の双方において、Q1とQ2の同時ON期間は発生せず、入力信号OFF時にはゲート出力電圧が負電圧VEEレベルまで達し、入力信号ON時にはゲート出力電圧が正電圧VCCレベルまで達するので、Q1及びQ2での電力損失が小さいという特徴がある。
また、DZ1及びR10に電流が流れるのは、上記（１−２）又は（１−４）の過渡期において、Q１又はQ2のゲート・ソース間が(VCC−VEE)−(DZ1のツェナー降伏電圧)の電圧差まで充電完了するまでの短い時間だけであり、それ以外の期間においては電流が流れないので、消費電力を大幅に抑えることができる。

図３は、実施例２におけるゲート駆動回路の構成を示す図である。
実施例１のゲート駆動回路と異なっているのは、ツェナーダイオードDZ1に代えて、第１０抵抗R10のQ3側にドレインが接続されQ3のドレインにソースが接続される第２ＰチャネルMOSFET（以下「Q7」と記載する。）及びQ7のゲートとグランドの間に接続される第１１抵抗R11を設けるとともに、第１０抵抗R10のQ4側にドレインが接続されQ4のドレインにソースが接続される第４ＮチャネルMOSFET（以下「Q8」と記載する。）及びQ8のゲートとグランドの間に接続される第１２抵抗R12を設けている点だけである。

そして、各抵抗値、正電圧VCC及び負電圧VEEは次の条件を満足するように設定される。
（Ａ）第１抵抗R1は、第１０抵抗R10より小さい値とし、第１抵抗R1とQ1のゲート入力容量のＲ・Ｃ時定数が第１０抵抗R10とQ2のゲート入力容量のＲ・Ｃ時定数の５分の１以下となるように調整する。
（Ｂ）第４抵抗R4は、第４抵抗R4とQ4のゲート入力容量のＲ・Ｃ時定数と第２抵抗R2とQ2のゲート入力容量のＲ・Ｃ時定数の和が、入力信号がOFFからONに切り替わる時にレベルシフト回路内で発生する信号伝達遅延時間より小さくなるように調整する。
（Ｃ）正電圧VCCからQ7のゲート閾値の絶対値を引いた値が、Q1のゲート電圧の最大定格の絶対値を越えないように、かつ、Q1が十分ONできるゲート電圧であるように設定する。
（Ｄ）負電圧VEEの絶対値からQ8のゲート閾値を引いた値が、Q2のゲート電圧の最大定格を越えないように、かつ、Q2が十分ONできるゲート電圧であるように設定する。

実施例２のゲート駆動回路は、次のように動作する。
（２−１）入力信号OFF時：
入力電圧が「L」であるためレベルシフト回路の出力も「L」であり、Q3はON、Q4はOFFであり、Q1はOFF状態が保持される。
また、Q3はON、Q4はOFFであるため、Q7、Q8もONであり、この時Q8のソース電圧はGNDレベルからQ8のゲート閾値を引いた値を保持した状態であるため、Q2はON状態が保持される。
すなわち、Q1はOFF状態、Q2はON状態で安定するので、ゲート出力用電極には負電圧VEEの出力が保持される。
（２−２）入力信号OFF→ON時：
入力電圧が「H」へ切り替わり、Q4のゲート電圧がゲート閾値を超えるとQ4はターンONし、その後、Q2のゲート電圧がゲート閾値以下になるとQ2がターンOFFする。
また、Q2がターンOFFした直後はQ3がONであるためQ1はOFFのままであるが、レベルシフト回路内での信号伝達遅延を経てQ3のゲート電圧がゲート閾値を超えるとQ3もターンOFFする。
そうするとQ4は先にONしており、Q7、Q8もONしているので、Q1のゲートはQ7のゲート閾値の絶対値レベルに降下しQ1がターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、負電圧VEEから正電圧VCCへ立ち上がる。
（２−３）入力信号ON時：
入力電圧が「H」であるためQ4はON、Q2はOFFである。
また、Q3もOFFのままであるため、Q1のON状態は保持される。
すなわち、Q1はON状態、Q2はOFF状態で安定するので、ゲート出力用電極には正電圧VCCの出力が保持される。
（２−４）入力信号ON→OFF時：
入力電圧が「L」へ切り替わり、Q4のゲート電圧がゲート閾値以下になるとQ4がターンOFFする。
また、Q4がターンOFFした直後はQ3がOFFであるため、Q2ゲートは充電されずQ2はターンONしないが、レベルシフト回路内での信号伝達遅延を経てQ3のゲート電圧がゲート閾値以下になるとQ3がターンONする。
そうするとR1はR10より小さい抵抗値に設定してあるので、Q1のゲート電圧は急速に上昇しQ1が先にターンOFFされ、Q2のゲート電圧はQ7、R10、Q8、R2を介して緩やかに上昇しQ2が遅れてターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、正電圧VCCから負電圧VEEへ立ち下がる。

実施例２のゲート駆動回路によれば、入力信号がONとOFFを繰り返すと、上記（２−１）〜（２−４）の動作が繰り返されることとなるが、入力信号OFF→ON時及び入力信号ON→OFF時の双方において、Q1とQ2の同時ON期間は発生せず、入力信号OFF時にはゲート出力電圧が負電圧VEEレベルまで達し、入力信号ON時にはゲート出力電圧が正電圧VCCレベルまで達するので、Q1及びQ2での電力損失が小さいという特徴がある。
また、Q7、R10及びQ8に電流が流れるのは、上記（２−２）の過渡期においては、Q1のゲート・ソース間が(VCC)−(Q7のゲート閾値の絶対値)の電圧差まで充電完了するまでの短い時間、上記（２−４）の過渡期においては、Q2のゲート・ソース間が(VEEの絶対値)−(Q8のゲート閾値)の電圧差まで充電完了するまでの短い時間だけであり、それ以外の期間においては電流が流れないので、消費電力を大幅に抑えることができる。

図４は、実施例３におけるゲート駆動回路の構成を示す図である。
実施例３のゲート駆動回路は、実施例１のゲート駆動回路におけるレベルシフト回路をMOSFET 及び抵抗で構成した具体的な回路である。
そのため、ゲート出力用電極１、入力信号用電極２、正電源用電極VCCにソースが接続されゲート出力用電極１にドレインが接続されるQ1、負電源用電極VEEにソースが接続されゲート出力用電極１にドレインが接続されるQ2、正電源用電極VCCにソースが接続されQ1のゲートにドレインが接続されるQ3、負電源用電極VEEにソースが接続されQ2のゲートにドレインが接続され入力信号用電極２にゲートが接続されるQ4及びDZ1を備えている点は実施例１と同様である。
実施例３では、レベルシフト回路を構成するため、負電源用電極VEEにソースが接続され入力信号用電極２にゲートが接続される第２ＮチャネルMOSFET（以下「Q5」と記載する。）、負電源用電極VEEにソースが接続されQ3のゲートにドレインが接続されQ5のドレインにゲートが接続される第３ＮチャネルMOSFET（以下「Q6」と記載する。）をさらに備えている。

また、ゲート出力用電極１とQ1のドレインとの間に第１ゲート抵抗Rg1が接続され、ゲート出力用電極１とQ2のドレインとの間に第２ゲート抵抗Rg2が接続され、Q1のゲートとQ3のドレインとの間に第１抵抗R1が接続され、Q2のゲートとQ4のドレインとの間に第２抵抗R2が接続され、入力信号用電極２とQ4のゲートとの間に第４抵抗R4が接続され、Q3のドレインとDZ1のカソードとの間に第１０抵抗R10が接続され、Q4のドレインとDZ1のアノードが接続されている点も実施例１と同様である。
さらに、レベルシフト回路を構成する部分については、Q3のソースとゲートとの間には第３抵抗R3が接続され、入力信号用電極２とQ5のゲートとの間には第５抵抗R5が接続され、Q3のソースとQ5のドレインとの間には第６抵抗R6が接続され、Q5のドレインとソースとの間には第７抵抗R7が接続され、Q5のドレインとQ6のゲートとの間には第８抵抗R8が接続され、Q3のゲートとQ6のドレインとの間には第９抵抗R9が接続されている。

そして、各抵抗値及びDZ1のツェナー降伏電圧値は次の条件を満足するように設定される。
（Ａ）第１抵抗R1は、第１０抵抗R10より小さい値とし、第１抵抗R1とQ1のゲート入力容量のＲ・Ｃ時定数が第１０抵抗R10とQ2のゲート入力容量のＲ・Ｃ時定数の５分の１以下となるように調整する。
（Ｂ）第３抵抗R3と第９抵抗R9の抵抗比は、抵抗値の分割比で決まるQ3のゲート・ソース間電圧が定格値を超えないように設定する。
（Ｃ）第４抵抗R4は、第４抵抗R4とQ4のゲート入力容量のＲ・Ｃ時定数と第２抵抗R2とQ2のゲート入力容量のＲ・Ｃ時定数の和が、入力信号がOFFからONに切り替わる時にレベルシフト回路内で発生する信号伝達遅延時間より小さくなるように調整する。
（Ｄ）第６抵抗R6と第７抵抗R7の抵抗比は、抵抗値の分割比で決まるQ6のゲート・ソース間電圧が定格値を超えないように設定する。
（Ｅ）正電圧VCCと負電圧VEEの電圧差から、ツェナー降伏電圧を引いた値が、Q1、Q2のゲート・ソース間電圧の最大定格を超えないこと、かつ、Q1、Q2が十分ONできる電圧であることを満足するように設定する。

実施例３のゲート駆動回路は、次のように動作する。
（３−１）入力信号OFF時：
入力電圧が「L」であるためQ4、Q5はOFF、Q6はONである。
Q6がONであるためQ3もONとなり、Q1はOFF状態が保持される。
また、Q3はON、Q4はOFFであるため、Q2のゲートは正電圧VCC−DZ1のツェナー降伏電圧値を保持し、Q2はON状態が保持される。
すなわち、Q1はOFF状態、Q2はON状態で安定するので、ゲート出力用電極には負電圧VEEの出力が保持される。
（３−２）入力信号OFF→ON時：
入力電圧が「H」へ切り替わり、Q4、Q5がターンONする。
その後、Q2、Q6がターンOFFする。Q6がターンOFFした直後はQ3がONであるためQ1はOFFのままであるが、やがてQ3もターンOFFする。
そうするとQ4は先にONしているので、Q1のゲートは負電圧VEE＋VZ1のツェナー降伏電圧値に降下しQ1がターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、負電圧VEEから正電圧VCCへ立ち上がる。
（３−３）入力信号ON時：
入力電圧が「H」であるためQ4、Q5はON、Q2はOFFである。
また、Q3、Q6もOFFのままであるため、Q1のON状態は保持される。
すなわち、Q1はON状態、Q2はOFF状態で安定するので、ゲート出力用電極には正電圧VCCの出力が保持される。
（３−４）入力信号ON→OFF時：
入力電圧が「L」へ切り替わり、Q4、Q5がターンOFFし、その後Q6がターンONする。
Q6がターンONした直後はQ3がOFFであるため、Q2ゲートは充電されずQ2はターンONしないが、やがてQ3もターンONする。
そうするとR1はR10より小さい抵抗値に設定してあるので、Q1が先にターンOFFされ、その後R10、DZ1、R2を介してQ2のゲートが充電されQ2が遅れてターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、正電圧VCCから負電圧VEEへ立ち下がる。

実施例３のゲート駆動回路によれば、入力信号がONとOFFを繰り返すと、上記（３−１）〜（３−４）の動作が繰り返されることとなるが、入力信号OFF→ON時及び入力信号ON→OFF時の双方において、Q1とQ2の同時ON期間は発生せず、入力信号OFF時にはゲート出力電圧が負電圧VEEレベルまで達し、入力信号ON時にはゲート出力電圧が正電圧VCCレベルまで達するので、Q1及びQ2での電力損失が小さいという特徴がある。
また、DZ1及びR10に電流が流れるのは、上記（３−２）又は（３−４）の過渡期において、Q１又はQ2のゲート・ソース間が(VCC−VEE)−(DZ1のツェナー降伏電圧)の電圧差まで充電完了するまでの短い時間だけであり、それ以外の期間においては電流が流れないので、消費電力を大幅に抑えることができる。

図５は、実施例４におけるゲート駆動回路の構成を示す図である。
実施例４のゲート駆動回路は、実施例２のゲート駆動回路におけるレベルシフト回路をMOSFET 及び抵抗で構成した具体的な回路である。
そのため、実施例４が実施例３のゲート駆動回路と異なっているのは、実施例２が実施例１のゲート駆動回路と異なっている点と全く同じである。
すなわち、ツェナーダイオードDZ1に代えて、第１０抵抗R10のQ3側にドレインが接続されQ3のドレインにソースが接続されるQ7及びQ7のゲートとグランドの間に接続される第１１抵抗R11を設けるとともに、第１０抵抗R10のQ4側にドレインが接続されQ4のドレインにソースが接続されるQ8及びQ8のゲートとグランドの間に接続される第１２抵抗R12を設けている点だけである。

そして、各抵抗値、正電圧VCC及び負電圧VEEは次の条件を満足するように設定される。
（Ａ）第１抵抗R1は、第１０抵抗R10より小さい値とする。
（Ｂ）第３抵抗R3と第９抵抗R9の抵抗比は、抵抗値の分割比で決まるQ3のゲート・ソース間電圧が定格値を超えないように設定する。
（Ｃ）第４抵抗R4は、第４抵抗R4とQ4のゲート入力容量のＲ・Ｃ時定数と第２抵抗R2とQ2のゲート入力容量のＲ・Ｃ時定数の和が、入力信号がOFFからONに切り替わる時にレベルシフト回路内で発生する信号伝達遅延時間より小さくなるように調整する。
（Ｄ）第６抵抗R6と第７抵抗R7の抵抗比は、抵抗値の分割比で決まるQ6のゲート・ソース間電圧が定格値を超えないように設定する。
（Ｅ）正電圧VCCからQ7のゲート閾値の絶対値を引いた値が、Q1のゲート電圧の最大定格の絶対値を越えないように、かつ、Q1が十分ONできるゲート電圧であるように設定する。
（Ｆ）負電圧VEEの絶対値からQ8のゲート閾値を引いた値が、Q2のゲート電圧の最大定格を越えないように、かつ、Q2が十分ONできるゲート電圧であるように設定する。

実施例４のゲート駆動回路は、次のように動作する。
（４−１）入力信号OFF時：
入力電圧が「L」であるためQ4、Q5はOFF、Q6はONである。
Q6がONであるためQ3もONとなり、Q1はOFF状態が保持される。
また、Q3はONであるため、Q7、Q8もONであり、この時Q8のソース電圧はGNDレベルからQ8のゲート閾値を引いた値を保持した状態であるため、Q2はON状態が保持される。
すなわち、Q1はOFF状態、Q2はON状態で安定するので、ゲート出力用電極には負電圧VEEの出力が保持される。
（４−２）入力信号OFF→ON時：
入力電圧が「H」へ切り替わり、Q4、Q5がターンONする。
その後、Q2、Q6がターンOFFする。Q6がターンOFFした直後はQ3がONであるためQ1はOFFのままであるが、やがてQ3もターンOFFする。
そうするとQ4は先にONしており、Q7、Q8もONしているので、Q1のゲートはQ7のゲート閾値の絶対値レベルに降下しQ1がターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、負電圧VEEから正電圧VCCへ立ち上がる。
（４−３）入力信号ON時：
入力電圧が「H」であるためQ4、Q5はON、Q2はOFFである。
また、Q3、Q6もOFFのままであるため、Q1のON状態は保持される。
すなわち、Q1はON状態、Q2はOFF状態で安定するので、ゲート出力用電極には正電圧VCCの出力が保持される。
（４−４）入力信号ON→OFF時：
入力電圧が「L」へ切り替わり、Q4、Q5がターンOFFし、その後Q6がターンONする。
Q6がターンONした直後はQ3がOFFであるため、Q2ゲートは充電されずQ2はターンONしないが、やがてQ3もターンONする。
そうするとR1はR10より小さい抵抗値に設定してあるので、Q1が先にターンOFFされ、その後Q7、R10、Q8、R2を介してQ2のゲートが充電されQ2が遅れてターンONする。
結果的にQ1とQ2の同時ON期間はなく、ゲート出力用電極の出力は、正電圧VCCから負電圧VEEへ立ち下がる。

実施例４のゲート駆動回路によれば、入力信号がONとOFFを繰り返すと、上記（４−１）〜（４−４）の動作が繰り返されることとなるが、入力信号OFF→ON時及び入力信号ON→OFF時の双方において、Q1とQ2の同時ON期間は発生せず、入力信号OFF時にはゲート出力電圧が負電圧VEEレベルまで達し、入力信号ON時にはゲート出力電圧が正電圧VCCレベルまで達するので、Q1及びQ2での電力損失が小さいという特徴がある。
また、Q7、R10及びQ8に電流が流れるのは、上記（４−２）の過渡期においては、Q1のゲート・ソース間が(VCC)−(Q7のゲート閾値の絶対値)の電圧差まで充電完了するまでの短い時間、上記（４−４）の過渡期においては、Q2のゲート・ソース間が(VEEの絶対値)−(Q8のゲート閾値)の電圧差まで充電完了するまでの短い時間だけであり、それ以外の期間においては電流が流れないので、消費電力を大幅に抑えることができる。

図６は、実施例５におけるゲート駆動回路の構成を示す図である。
実施例３のゲート駆動回路と異なっているのは、第９抵抗R9とQ6のドレインとの間に第１３抵抗R13とキャパシタC1からなる並列回路が接続されるとともに、Q3のソースとQ6のドレインとの間に第１４抵抗R14が接続されている点だけである。
そして、追加した第１３抵抗R13、キャパシタC1及び第１４抵抗R14は、Q3のオンオフスピードを上げるスピードアップ回路として機能するが、ゲート駆動回路としての動作は実施例３のゲート駆動回路とほぼ同様である。
なお、各抵抗値及びDZ1のツェナー降伏電圧値は、実施例３と同じ条件（Ａ）〜（Ｄ）を満足するように設定される。
ただし、条件（Ｂ）では第１３抵抗R13、キャパシタC1も考慮する必要がある。
したがって、実施例５のゲート駆動回路は、実施例３のゲート駆動回路と同様の特徴を有し、さらに、Q3のオンオフスピードを上げることができるので、応答時間をより早くすることができる。

実施例の変形例を列記する。
（１）実施例１〜５のゲート駆動回路においては、Q1及びQ2のゲート・ソース間に抵抗を接続していなかったが、ゲート電圧安定化の目的で抵抗を追加しても良い。
その場合、接続する抵抗には、消費電力の増加防止の観点から、比較的抵抗値の高いものを選定した方が良い。
（２）実施例１〜５のゲート駆動回路には、第１、第２ゲート抵抗Rg1、Rg2及び第１、第２、第４抵抗R1、R2、R4が接続され、実施例３のゲート駆動回路には、第３、第５〜第１０抵抗R3、R5〜R10が接続され、実施例４のゲート駆動回路には、第１１抵抗R11及び第１２抵抗R12が接続され、実施例５のゲート駆動回路には、第１３抵抗R13及び第１４抵抗R14が接続されていたが、第１抵抗R1、第３抵抗R3、第４抵抗R4、第６抵抗R6、第７抵抗R7、第９抵抗R9及び第１０抵抗R10、第１３抵抗R13及び第１４抵抗R14以外の抵抗は、必ずしも接続する必要はなく、つまり０Ωとしても良い。

（３）実施例１〜５の第１抵抗R1及び第２抵抗R2については、Q1あるいはQ2のゲート・ソース間の放電過程において、Q3及びQ4のドレイン電流が最大定格を超えていないことを確認できれば０Ωにしても良い。
（４）実施例５のゲート駆動回路は、実施例３のゲート駆動回路に、第１３抵抗R13、キャパシタC1及び第１４抵抗R14からなるスピードアップ回路を追加したものであったが、実施例４のゲート駆動回路に、同様のスピードアップ回路を追加しても良い。
（５）DZ1は、ツェナー電圧の小さなツェナーダイオードを複数直列に接続したものに置き換えても良い。
（６）実施例５のゲート駆動回路は、第１３抵抗R13とキャパシタC1からなる並列回路と第９抵抗R9の位置を入れ換えても良い。

１ ゲート出力用電極 ２ 入力信号用電極
DZ1 ツェナーダイオード
Q1 ゲートONバイアス用ＰチャネルMOSFET
Q2 ゲートOFFバイアス用ＮチャネルMOSFET
Q3 第１ＰチャネルMOSFET Q4 第１ＮチャネルMOSFET
Q5 第２ＮチャネルMOSFET Q6 第３ＮチャネルMOSFET
Q7 第２ＰチャネルMOSFET Q8 第４ＮチャネルMOSFET
Rg1 第１ゲート抵抗 Rg2 第２ゲート抵抗
R1 第１抵抗 R2 第２抵抗 R3 第３抵抗 R4 第４抵抗
R5 第５抵抗 R6 第６抵抗 R7 第７抵抗 R8 第８抵抗
R9 第９抵抗 R10 第１０抵抗 R11 第１１抵抗
R12 第１２抵抗 R13 第１３抵抗 R14 第１４抵抗

Claims (4)

1. 半導体デバイスを駆動するための入力信号用電極(２)及びゲート出力用電極(１)を有するゲート駆動回路であって、
   正電源用電極(VCC)にソースが接続され前記ゲート出力用電極(１)にドレインが接続されるゲートONバイアス用ＰチャネルMOSFET(Q1)と、
   負電源用電極(VEE)にソースが接続され前記ゲート出力用電極(１)にドレインが接続されるゲートOFFバイアス用ＮチャネルMOSFET(Q2)と、
   前記正電源用電極(VCC)にソースが接続され前記ゲートONバイアス用ＰチャネルMOSFET(Q1)のゲートにドレインが接続される第１ＰチャネルMOSFET(Q3)と、
   前記負電源用電極(VEE)にソースが接続され前記ゲートOFFバイアス用ＮチャネルMOSFETのゲートにドレインが接続され前記入力信号用電極(２)にゲートが接続される第１ＮチャネルMOSFET(Q4)と、
   前記入力信号用電極(２)と前記第１ＰチャネルMOSFET(Q3)のゲート間に接続されるレベルシフト回路と、
   ツェナーダイオード(DZ1)とを備え、
   前記ゲートONバイアス用ＰチャネルMOSFET(Q1)のゲートと前記第１ＰチャネルMOSFET(Q3)のドレインとの間には第１抵抗(R1)が接続され、
   前記入力信号用電極(２)と前記第１ＮチャネルMOSFET(Q4)のゲートとの間には第４抵抗(R4)が接続され、
   前記第１ＰチャネルMOSFET(Q3)のドレインと前記第１ＮチャネルMOSFET(Q4)のドレインとの間には前記ツェナーダイオード(DZ1)及び第１０抵抗(R10)が直列に接続されており、
   前記第１抵抗(R1)の抵抗値は前記第１０抵抗(R10)の抵抗値より小さく、前記第１抵抗(R1)と前記ゲートONバイアス用ＰチャネルMOSFET(Q1)のゲート入力容量のＲ・Ｃ時定数が前記第１０抵抗(R10)と前記ゲートOFFバイアス用ＮチャネルMOSFET(Q2)のゲート入力容量のＲ・Ｃ時定数の５分の１以下である
   ことを特徴とするゲート駆動回路。
2. 前記レベルシフト回路は、
   前記負電源用電極(VEE)にソースが接続され前記入力信号用電極(２)にゲートが接続される第２ＮチャネルMOSFET(Q5)と、
   前記負電源用電極(VEE)にソースが接続され前記第１ＰチャネルMOSFET(Q3)のゲートにドレインが接続され前記第２ＮチャネルMOSFET(Q5)のドレインにゲートが接続される第３ＮチャネルMOSFET(Q6)とを備え、
   前記第１ＰチャネルMOSFET(Q3)のソースとゲートとの間には第３抵抗(R3)が接続され、
   前記第１ＰチャネルMOSFET(Q3)のソースと前記第２ＮチャネルMOSFET(Q5)のドレインとの間には第６抵抗(R6)が接続され、
   前記第２ＮチャネルMOSFET(Q5)のドレインとソースとの間には第７抵抗(R7)が接続され、
   前記第１ＰチャネルMOSFET(Q3)のゲートと前記第３ＮチャネルMOSFET(Q6)のドレインとの間には第９抵抗(R9)が接続されている
   ことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記ツェナーダイオード(DZ1)に代えて、
   前記第１０抵抗(R10)の前記第１ＰチャネルMOSFET(Q3)側にドレインが接続され前記第１ＰチャネルMOSFET(Q3)のドレインにソースが接続される第２ＰチャネルMOSFET(Q7)及び前記第２ＰチャネルMOSFET(Q7)のゲートとグランドの間に接続される第１１抵抗(R11)を設けるとともに、
   前記第１０抵抗(R10)の前記第１ＮチャネルMOSFET(Q4)側にドレインが接続され前記第１ＮチャネルMOSFET(Q4)のドレインにソースが接続される第４ＮチャネルMOSFET(Q8)及び前記第４ＮチャネルMOSFET(Q8)のゲートとグランドの間に接続される第１２抵抗(R12)を設けている
   ことを特徴とする請求項１又は２に記載のゲート駆動回路。
4. 前記第９抵抗(R9)と前記第３ＮチャネルMOSFET(Q6)のドレインとの間に第１３抵抗(R13)とキャパシタ(C1)からなる並列回路が接続されるとともに、前記第１ＰチャネルMOSFET(Q3)のソースと前記第３ＮチャネルMOSFET(Q6)のドレインとの間に第１４抵抗(R14)が接続されている
   ことを特徴とする請求項２又は請求項２を引用する請求項３に記載のゲート駆動回路。