JP5530669B2 - 半導体回路 - Google Patents

Description

この発明は、パワートランジスタを駆動する半導体回路に関し、特に、低電位側からの入力信号のレベルシフトを行なって高電位側に配置されるパワートランジスタをオン・オフ駆動するための回路に関する。

アクチュエータまたはモータを駆動する電力装置においては、交流電圧を整流した数百Ｖの直流電圧を電源とするインバータ装置が用いられることが多い。このような高圧電力装置においては、同じパワースイッチングトランジスタを高圧側および低圧側に配置し、交互にオンおよびオフ状態に設定するトーテムポール型回路が単位回路として用いられる。

出力段のスイッチングパワートランジスタ（高圧トランジスタ）をオン・オフ動作させるために、スイッチングパワートランジスタに対しオン／オフの指令信号を与え、正しい順序でオン・オフ動作させる。このオン・オフ指令信号は、駆動制御回路などの低電圧で動作する回路から与えられ、数Ｖから１０Ｖ程度の低電圧の信号である。この様な低電圧の指令信号は、電力装置の低電圧側に配置されるスイッチングパワートランジスタに対してはレベル変換することなく与えることができる。しかしながら、高圧側に配置されるスイッチングパワートランジスタのオン・オフ制御のためには、オン・オフ指令信号を高圧側電源電圧までレベルシフトさせる必要がある。このため、低圧側の入力信号をレベルシフトして、高圧側のスイッチングパワートランジスタに伝達することが行なわれる。

このような電力装置におけるスイッチングパワートランジスタ駆動のためのレベルシフト回路の構成が、従来、種々提案されている。

特許文献１（特開平１１−７４７７９号公報）においては、カレントミラー回路のミラー電流を抵抗素子により電圧に変換してレベルシフトされた指令信号を生成する。このカレントミラー回路のマスタトランジスタと直列にドライブトランジスタが配置され、低圧側の入力信号に従って、ドライブトランジスタが選択的にオン／オフ状態に駆動され、応じてカレントミラー回路に電流が流れる。

この特許文献１は、ドライブトランジスタのゲートに対しソフトスイッチ回路を設け、ドライブトランジスタのゲート電圧の立上がり速度を遅くする。これにより、カレントミラー回路のマスタ段を流れるレベルシフト電流が急激に変化する際の素子破壊を防止するとともに、ノイズによる誤動作の発生を防止することを図る。

特許文献２（特開２００２−３０００１８号公報）は、同様に、カレントミラー回路およびドライブトランジスタを有するレベルシフト回路を開示する。レベルシフト回路および指令信号生成用のドライバに対してはフローティング電源が設けられ、出力ノード（高圧側および低圧側スイッチングトランジスタの接続ノード）の電圧がドライバのロー側電源電圧として利用される。

この特許文献２においては、出力ノードの電圧レベル変化時におけるフローティング電源電圧の変動による誤動作を防止するために、以下の構成を利用する。カレントミラー回路のミラー比を１より小さくする。ミラー電流を抵抗素子により電圧信号に変換してオン・オフ指令信号を生成する。カレントミラー回路のマスタ側の電流およびスレーブ側のミラー電流における正規の制御電流Ｉｃとこのフローティング電源の変動に伴う誤差電流Ｉｅの比、Ｉｃ／Ｉｅは、同じとなる。ドライバの入力論理しきい値を、誤差電流が流れた場合に、ドライバの出力信号が変化しないレベルに設定する。

特許文献３（特開平７−２９７６９８号公報）は、抵抗素子とドライブトランジスタとの直列体によりレベルシフト回路を構成する。ドライブトランジスタのソース抵抗として、２つの抵抗素子を直列に接続し、スイッチングパワートランジスタのオン／オフ指令値に応じてドライブトランジスタのソース抵抗値を調整する。具体的に、ドライブトランジスタをソースフォロワ態様で動作させ、ソース抵抗に対するドライブトランジスタのソース電圧を一定にする。これにより、電流／電圧変換用の抵抗素子の生成する等価電圧レベルを変更し、オン／オフ指令信号を生成する。

この特許文献３には、レベルシフト回路のトランジスタ数を低減するとともに、ドライブトランジスタをワンショットパルスで駆動し、消費電流を低減する。この場合、電流／電圧変換用の抵抗素子により生成されるパルス状の信号に従ってフリップフロップをセットまたはリセットして、スイッチングパワートランジスタに対するオン／オフ制御信号を生成する。

特許文献４（特開平９−２０００２０号公報）は、ゲートおよびドレインが交差結合されたトランジスタを有するラッチ型レベルシフト回路を開示する。交差結合されたトランジスタに対し、それぞれドライブトランジスタが設けられる。ドライブトランジスタのゲートには、抵抗素子（ソース抵抗）と並列に、抵抗および容量素子が直列に接続されるＣＲ直列回路が接続される。レベルシフトされた信号に従ってオン／オフ指令信号を生成するドライブ回路は、高圧側基準電圧（ＶＨ）に結合されるフローティング電源が用いられる。フローティング電源のロー側電極は、電力装置の出力ノードと分離される。交差結合されたラッチ型レベルシフト回路の出力電圧レベルが変化するとき、大きなピーク電流が流れ、ＣＲ直列回路の容量素子に充電される。この容量素子の充電電位が、対応のドライブトランジスタのゲート入力電圧としきい値電圧の差よりも高くなると、ドライブトランジスタがオフする。

特許文献４は、ドライブトランジスタをソースフォロワ態様で動作させ、ピーク電流が流れた後、バイアストランジスタのソースフォロワモード動作により、バイアス抵抗（ソース抵抗）に対して微小電流を流す。これにより、ラッチ型レベルシフト回路の消費電流を低減するとともに、高速で、ラッチ型レベルシフト回路のラッチ状態を反転して、高速スイッチング動作を保障することを図る。

特開平１１−７４７７９号公報 特開２００２−３０００１８号公報 特開平７−２９７６９８号公報 特開平９−２０００２０号公報

特許文献１（特開平１１−７４７７９号公報）に示される構成においては、ドライブトランジスタのゲート電圧の立上がり速度が遅くされている。従って、カレントミラー回路の動作状態移行時における過電流を抑制して、カレントミラー回路のピーク電流に起因するノイズを抑制することは可能である。しかしながら、ドライブトランジスタはＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されており、ドレイン−ソース間に寄生容量が存在する。したがって、この寄生容量を介してピーク電流が流れ、ピーク電流を十分に抑制するのが困難となる。また、このドライブトランジスタがオン状態の間カレントミラー回路から常時電流が流れ、消費電流を低減することができず、小消費電力用途に適用できない。

また、ドライブトランジスタのゲート電圧が抑制されて、カレントミラー回路の電流が制限されている。従って、このカレントミラー回路のミラー電流により抵抗素子を用いてレベルシフト信号を生成する場合、このレベルシフト信号を高速で変化させることができず、出力段のスイッチングトランジスタを、高速でスイッチング動作させることができなくなるという問題生じる。

特許文献２（特開２００２−３０００１８号公報）においては、レベルシフト用のカレントミラー回路のミラー比を１よりも小さくし、指令信号生成用の抵抗素子に流れる電流による損失を抑制するとともに、高圧側フローティング源オフセット電圧（出力ノードの電圧）の変動による誤差電流による誤動作を防止することを図る。しかしながら、この特許文献２の構成においては、カレントミラー回路のマスタ段と共通電源（ＣＯＭ）との間にドライブトランジスタが配置されているだけであり、カレントミラー回路から流れるピーク電流を抑制することができない。特に、そのミラー比を１よりも小さくしており、マスタトランジスタからの電流が大きくなり、ピーク電流の影響が大きくなり、電流消費を低減することが困難である。

特許文献３（特開平７−２９７６９８号公報）は、高耐圧入力トランジスタのソース抵抗を、第１および第２の抵抗素子の直列体で構成し、高耐圧入力トランジスタのオンおよびオフ時にソース抵抗の抵抗値を変更する。このソース抵抗の変更は、第２の抵抗素子と並列に接続される短絡用トランジスタを選択的にオン状態に設定する。

この特許文献３においては、高耐圧入力トランジスタおよび短絡用トランジスタのゲート電圧の制御のために入力信号の立上がりエッジおよび立下がりエッジそれぞれにワンショットのパルス信号を発生する２つのパルス発生回路を設け、これらの２つのパルス信号のＯＲ信号により高耐圧入力トランジスタのゲート電圧を生成し、一方、１つのパルス発生回路からのパルスにより短絡用トランジスタのゲートを駆動する。この構成の場合、高耐圧入力トランジスタおよび短絡用トランジスタのオン状態のタイミングを正確に設定するのが困難となる。電流／電圧変換用の抵抗素子により十分な電圧レベルの差があるオン／オフ指令電圧を生成するためには、これらのトランジスタのオン状態へのタイミングマージンを十分確保する必要があり、高速で出力段のトランジスタをスイッチング動作させるのが困難となる。

特許文献４（特開平９−２０００２０号公報）においては、入力トランジスタをソースフォロアモードで動作させてＣＲ直列回路の容量素子にラッチ型レベルシフト回路のピーク電流を充電して、この充電電流を抑制するとともに、入力信号のオン指令持続期間、ソース抵抗を介して微小電流を流し、全体としての電力消費を低減することを図る。入力トランジスタがオフ状態の間、ＣＲ回路の容量素子の充電電流が、ＣＲ直列回路の抵抗素子および対応のソース抵抗（バイアス抵抗）を介して放電される。したがって、ＲＣ時定数で決定される期間が、対応の入力トランジスタをオフ状態に維持するために必要とされる。高速動作時において、入力信号が高速に変化する場合、このＣＲ直列回路の容量素子の充電電荷をすべて放電できず、対応の入力トランジスタがオフ状態からオン状態へ移行するタイミングが遅れ、出力スイッチングトランジスタを高速でスイッチング動作させるのが困難となるという問題が生じる。

また、レベルシフトの回路構成としては、フローティング電源のロー側電極が、出力ノード（フローティングノード）に接続されることが多い。この場合、フローティング電圧（出力ノードの電圧）の変動により、ラッチ型レベルシフト回路に電流が流れた場合、入力トランジスタのドレイン−ソース間寄生容量を介して電流が流れ、この電流により、ＣＲ直列回路の容量素子が充電される。この容量素子の充電電位が高くなると、入力トランジスタが、ソースフォロアモードで動作できず、より深いオフ状態となることが考えられる。この場合、ＣＲ直列回路の容量素子の充電電荷をバイアス抵抗を介して放電するまで、入力トランジスタをオン状態に移行させることができず、高速スイッチング動作を実現するのが、より困難となるという問題が生じる。

それゆえ、この発明の目的は、低消費電流かつ高速でスイッチング指令信号を生成することのできるノイズ耐性に優れたレベルシフト信号を生成することのできる半導体回路を提供することである。

この発明に係る半導体回路は、入力信号の第１の論理状態への遷移に応答して第１の入力信号の第１の論理状態の期間よりも短いパルス幅のワンショットのパルス信号を生成するワンショットパルス発生回路と、この入力信号に従って第１の内部ノードに電流を供給する第１の電流供給部と、ワンショットパルス信号に従って第１の内部ノードに電流を供給する第２の電流供給部と、第１の内部ノードに流れる電流に応じた電流を第２の内部ノードに流すシフト電流生成回路と、高電位側基準電源と第２の内部ノードとの間に結合され、第２の内部ノードを流れる電流に応じた信号を生成する電流検出手段と、この電流検出手段の出力信号に従って半導体スイッチングトランジスタを選択的にオン状態に設定するスイッチ駆動回路を備える。
シフト電流生成回路は、第１の内部ノードにゲートが結合され、該第１の内部ノードの電圧に応じて第２の内部ノードから電流を選択的に流す絶縁ゲート型電界効果トランジスタと、該第１の内部ノードと共通電源との間に接続される第１のバイポーラトランジスタと、該絶縁ゲート型電界効果トランジスタと共通電源との間に接続されかつそのベースが第１のバイポーラトランジスタのベースに接続されかつ絶縁ゲート型電界効果トランジスタからの電流を受ける第２のバイポーラトランジスタとを備える。
電流検出手段は、ｎを１よりも大きな実数として、ミラー比がｎ：１のミラー電流を生成するカレントミラー回路と、該カレントミラー回路のミラー電流を電圧信号に変換する抵抗素子とを備える。この第２の内部ノードを流れる電流の１／ｎ倍の電流に応じた電圧が上記電圧信号として生成される。該カレントミラー回路は、マスタとして動作して第２の内部ノードに電流を供給するマスタトランジスタと、スレーブとして動作して該ミラー電流を抵抗素子に供給するスレーブトランジスタとを備える。抵抗素子はカレントミラー回路と出力ノードとの間に結合される。

第１の内部ノードに対し第１および第２の電流供給部を設け、第２の電流供給部をワンショット駆動している。したがって、高速で電流変化を生じさせて出力トランジスタのオン・オフを制御する信号を生成することができる。また、ワンショット駆動であり、電流消費の増大は抑制される。

この発明の実施の形態１に従う半導体回路の構成を示す図である。 図１に示す半導体回路の動作を示すタイミング図である。 この発明の実施の形態２に従う半導体回路の構成を示す図である。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体回路の全体の構成を示す図である。図１において、この発明の実施の形態１に従う半導体回路は、低圧側（低電位側）入力信号ＨＩＮおよびＬＩＮに従って出力パワートランジスタＱ１およびＱ２を駆動する高圧ゲート駆動回路ＨＶＩＣである。出力パワートランジスタＱ１およびＱ２は、一例として、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）で構成され、出力ノード２７に接続される負荷回路３０に対し正および負の電流を供給する。すなわち、出力パワートランジスタＱ１は、導通時、高圧側電源ノードＶＭから出力ノード２７を介して負荷回路３０に正の電流を供給する。出力パワートランジスタＱ２は、導通時、出力ノード２７から共通電源ノードＣＯＭへ電流を流し、負荷回路３０に負の電流を供給する。

高圧ゲート駆動回路ＨＶＩＣは、低圧側入力信号ＨＩＮに従って出力パワートランジスタＱ１を駆動する高電位側駆動回路１と、低圧側入力信号ＬＩＮに従って出力パワートランジスタＱ２を駆動する低電位側駆動回路２とを含む。低圧側入力信号ＨＩＮおよびＬＩＮは、低圧側電源電圧ＶＣＣの振幅の低電圧の入力信号である。また、これらの低圧側入力信号ＨＩＮおよびＬＩＮは、図示しない制御回路から生成され、それぞれ、出力パワートランジスタＱ１およびＱ２のオンおよびオフを指令するパルス状の指令信号である。

低電位側駆動回路２は、低圧側電源電圧ＶＣＣと共通電源ＣＯＭの電圧とを両動作電源電圧として受け、低圧側入力信号ＬＩＮに従って電圧ＶＣＣの振幅のゲート駆動信号ＯＵＴＬを生成して、出力パワートランジスタＱ２のゲートへ与える。低電位側駆動回路２の内部構成は、単に出力パワートランジスタＱ１およびＱ２のデッドタイムを考慮して、低圧側入力信号ＬＩＮの立上がりおよび立下がりに応答してゲート駆動信号ＯＵＴＬを生成する構成を有し、レベルシフト動作は行わない。この低電位側駆動回路２は、内部に遅延回路およびバッファ回路を有しており、その内部構成については、ここでは、説明しない。

高電位側駆動回路１は、低圧側入力信号ＨＩＮをオン／オフ指令信号ＯＮ＿Ａとして受けるインバータ１０と、低圧側入力信号ＨＩＮの立上がりに応答してワンショットのパルス信号ＯＮ＿Ｂを生成するワンショット回路１１と、このワンショットパルス信号ＯＮ＿Ｂを受けるインバータ１２と、インバータ１０の出力信号に従って内部ノード１５に電流を供給する第１の電流供給部１４と、インバータ１２の出力信号に従って内部ノード１５へ電流を供給する第２の電流供給部１６とを含む。

第１の電流供給部１４は、低圧側電源電圧ＶＣＣを供給する電源ノードＶＣＣと内部ノード１５の間に直列に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１と、抵抗素子Ｒ１とを含む。ここで、ノードとその上の電圧を同一符号で示す。

第２の電流供給部１６は、電源ノードＶＣＣと内部ノード１５の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＴ２および抵抗素子Ｒ２を含む。第１の電流供給部１４が供給する電流Ｉ１は、第２の電流供給部１６が供給する電流Ｉ２よりも小さくされる。また、Ｉ１・Ｒ１＝Ｉ２・Ｒ２の関係を満たす。ここで、抵抗素子Ｒ１およびＲ２は、抵抗値Ｒ１およびＲ２をそれぞれ有する。

高電位側駆動回路１は、さらに、内部ノード１５と共通電源ＣＯＭの間に接続されるＮチャネルＭＯＳトランジスタＮＴ１と、第１および第２の電流供給部１４および１６から供給される電流に応じた電流を流すウイルソンカレントミラー回路２０と、ウイルソンカレントミラー回路２０を流れる電流（シフト電流）に応じた電圧信号を発生して高圧側ゲート駆動信号ＯＵＴ１を生成する高電位側フローティング部２２を含む。

ＮチャネルＭＯＳトランジスタＮＴ１は、インバータ１０から与えられるオン／オフ指令信号ＯＮ＿Ａの反転信号がＨレベル（論理ハイレベル）のとき導通し、内部ノード１５と共通電源ＣＯＭとを電気的に結合する。

ウイルソンカレントミラー回路２０は、レベルシフトに必要な電流を生成するシフト電流生成回路として機能し、高耐圧ＮチャネルＭＯＳトランジスタＨＮＴ１と、２つのＮＰＮバイポーラトランジスタＢＰ１およびＢＰ２とを含む。高耐圧ＭＯＳトランジスタＨＮＴ１は、そのゲートが内部ノード１５に接続され、そのドレインが内部ノード２１に接続される。バイポーラトランジスタＢＰ１は、そのベースおよびコレクタが高耐圧ＭＯＳトランジスタＨＮＴ１のソースに接続され、そのエミッタが共通電源ＣＯＭに結合される。バイポーラトランジスタＢＰ２は、そのコレクタが内部ノード１５に接続され、そのベースがバイポーラトランジスタＢＰ１のベースに接続され、そのエミッタが共通電源ＣＯＭに接続される。バイポーラトランジスタＢＰ１およびＢＰ２は、カレントミラー回路を構成し、バイポーラトランジスタＢＰ１がマスタとして機能する。

高電位側フローティング部２２は、フローティング電源ノードＶＢと内部ノード２１の間に接続される抵抗素子Ｒ３と、出力ノード２７と内部ノード２１の間に接続されるダイオード素子ＤＤと、内部ノード２１上の信号に従って高圧側ゲート駆動信号ＯＵＴＨを生成するゲートドライバＤＲＶを含む。

抵抗素子Ｒ３は、シフト電流Ｉｏが流れると電圧降下を生じさせ、内部ノード２１にシフト電流に応じた電圧信号を生成する電流検出手段として機能する。

ダイオード素子ＤＤは、そのカソードが内部ノード２１に接続され、アノードが出力ノード２７に接続される。このダイオードＤＤは、出力ノード２７が共通電源ＣＯＭの電圧レベルに駆動されるときに内部ノード２１から出力ノード２７へ電流が流れ出力ノード２７の電位変化に悪影響を及ぼすのを防止する。

ゲートドライバＤＲＶは、インバータ回路で構成され、内部ノード２１の電圧が、自身の入力論理しきい値よりも低くなると、ゲート駆動信号ＯＵＴＨをＨレベルに駆動する。

出力ノード２７とフローティング電源ノードＶＢの間に、フローティング電源２５が接続される。フローティング電源２５は、正極がフローティング電源ノードＶＢに接続され、負極が出力ノード２７に接続され、フローティング電源ノードＶＢと出力ノード２７の間に電圧ＥＶを生成する。フローティング電源２５により、フローティング電源ノードＶＢと出力ノード２７の電圧（フローティング電圧）ＶＳの差を一定値に維持する。

図２は、図１に示す半導体回路ＨＶＩＣの高電位側駆動回路１の動作を示すタイミング図である。以下、図２を参照して、図１に示す高圧駆動回路ＨＶＩＣの高電位側駆動回路１の動作について説明する。

オン／オフ指令信号ＯＮ＿Ａが、低圧側入力信号ＨＩＮに応じてＨレベルに立上がると、ワンショット回路１１がワンショットパルスのワンショットオン／オフ指令信号ＯＮ＿Ｂを発生する。このワンショットオン／オフ指令信号ＯＮ＿Ｂは、低圧側入力信号ＨＩＮ（オン／オフ指令信号ＯＮ＿Ａ）のＨレベル期間よりも短い期間Ｈレベルとなる信号である。

オン／オフ指令信号ＯＮ＿ＡおよびＯＮ＿ＢがともにＨレベルとなると、インバータ１０および１２の出力信号がＬレベルとなり、ＭＯＳトランジスタＰＴ１およびＰＴ２がオン状態、ＭＯＳトランジスタＮＴ１がオフ状態となり、低圧側電源ノードＶＣＣから電流Ｉ１およびＩ２が、それぞれ、電流供給部１４および１６を介して内部ノード１５に供給される。ＭＯＳトランジスタＮＴ１はオフ状態であり、電流Ｉ１およびＩ２の合成電流、Ｉ１＋Ｉ２が、ウイルソンカレントミラー回路２０に供給される。

ウイルソンカレントミラー回路２０においては、内部ノード１５への電流供給による電圧レベルの上昇に応じて、高耐圧ＭＯＳトランジスタＨＮＴ１がオン状態となり、フローティング電源２５からフローティング電源ノードＶＢおよび抵抗素子Ｒ３を介して電流Ｉｏが、高耐圧ＭＯＳトランジスタＨＮＴ１を介して流れる。高耐圧ＭＯＳトランジスタＨＮＴ１は、ゲートが電圧駆動のトランジスタであり、電流ＩｒがバイポーラトランジスタＢＰ２を介して流れる。

この高電位側フローティング部２２からの電流Ｉｏは、ＭＯＳトランジスタＨＮＴ１を介して、バイポーラトランジスタＢＰ１およびＢＰ２のベースに供給されるとともに、バイポーラトランジスタＢＰ１を介してエミッタ電流として共通電源ＣＯＭに放電される。バイポーラトランジスタＢＰ１およびＢＰ２は、サイズが同じである。従って、バイポーラトランジスタＢＰ１のベース電流Ｉｂｅ（ＢＰ１）とバイポーラトランジスタＢＰ２のベース電流Ｉｂｅ（ＢＰ２）とは、互いに等しく、また、バイポーラトランジスタＢＰ１およびＢＰ２のエミッタ電流Ｉｅ（ＢＰ１）およびＩｅ（ＢＰ２）も等しくなる。この場合、次式が成立する：
Ｉｅ（ＢＰ１）＝Ｉｂｅ（ＢＰ１）＋Ｉｏ、
Ｉｅ（ＢＰ２）＝Ｉｂｅ（ＢＰ２）＋Ｉｒ、
従って、Ｉｏ＝Ｉｒ
すなわち、ウイルソンカレントミラー回路２０において、高電位側フローティング部２２から、供給される電流Ｉｏは、電流供給部１４および１６が供給する電流Ｉｒに等しくなる。これにより、高電位側フローティング部２２においては、抵抗素子Ｒ３における電圧降下により、内部ノード２１の電圧レベルが、ゲートドライバＤＲＶの入力論理しきい値Ｖｔｈよりも低くなり、このゲートドライバＤＲＶの出力するハイ側ゲート駆動信号ＯＵＴＨが高速でＨレベルのオン状態（ＯＮ）へ移行する。応じて、出力パワートランジスタＱ１がオン状態となり、出力ノード２７へ高電圧源ＶＭから電流が供給される。

このとき、出力ノード２７が、ダイオード素子ＤＤを介して高電位側フローティング部２２の内部ノード２１に結合されており、内部ノード２１は、高圧側電源電圧ＶＭレベルにまで上昇する。しかしながら、フローティング電源２５により、フローティング電源ノードＶＤの電圧は、出力ノード２７の電圧よりもフローティング電源２５の電圧ＥＶだけ高い電圧レベルに駆動され、ゲートドライバＤＲＶの出力信号ＯＵＴＨは、Ｈレベルに維持される。

また、高耐圧ＭＯＳトランジスタＨＮＴ１は、そのゲート電圧よりもドレイン電圧が高くなり、ソースフォロワモードで動作し、高圧ＶＭがバイポーラトランジスタＢＰ１およびＢＰ２へ供給されるのを防止するとともに、電流供給源１４および１６から供給される電流Ｉｒに等しい電流を高電位側フローティング部２２から引抜く。

ワンショット回路１１からのワンショットオン／オフ指令信号ＯＮ＿ＢがＬレベルに低下すると、第２の電流供給部１６においてＭＯＳトランジスタＰＴ２がオフ状態となる。応じて、第２の電流供給部１６からの電流Ｉ２の供給が停止され、第１の電流供給部１４からＭＯＳトランジスタＰＴ１を介して電流Ｉ１がウィルソンカレントミラー回路２０に供給される。

抵抗素子Ｒ３には、ウイルソンカレントミラー回路２０を介して電流Ｉ１に等しい電流が流れる。この状態においても、内部ノード２１の電圧ＶＢ−Ｉ１・Ｒ３は、ゲートドライバＤＲＶの入力論理しきい値Ｖｔｈ＋Ｖｓよりも低く、ゲートドライバＤＲＶの出力信号ＯＵＴＨはＨレベルに維持される。ここで、ゲートドライバＤＲＶのロー側電源電圧は、フローティング電圧ＶＳとしている。

出力パワートランジスタＱ１のオン状態への駆動時、短い期間大きな電流が流れるだけであり、高圧側出力パワートランジスタＱ１のオン状態のときの消費電流を低減することができる。この場合、電流Ｉ１は、電流Ｉ２よりも小さくされており、より消費電流を低減することができる。電流Ｉ１が満たす条件としては、次式で表わされる。

ＶＢ−Ｉ１・Ｒ３＜Ｖｔｈ＋Ｖｓ、
ＥＶ−Ｉ１・Ｒ３＜Ｖｔｈ、
従って、Ｉ１＞（ＥＶ−Ｖｔｈ）／Ｒ３．
オン／オフ指令信号ＯＮ＿Ａがオフ状態（ＯＦＦ）へ移行すると、ＭＯＳトランジスタＰＴ１がオフ状態となり、ＭＯＳトランジスタＮＴ１がオン状態となる。このときワンショット回路１１からのワンショットオン／オフ指令信号ＯＮ＿Ｂはオフ状態（Ｌレベル）に維持されており、ＭＯＳトランジスタＰＴ２はオフ状態である。従って、内部ノード１５は、ＭＯＳトランジスタＮＴ１により共通電源ＣＯＭの電圧レベルに移行し、高耐圧ＭＯＳトランジスタＨＮＴ１がオフ状態となる。応じて、内部ノード２１の電圧が、ゲートドライバＤＲＶの入力論理しきい値よりも上昇し、ゲートドライバＤＲＶからのゲート駆動信号ＯＵＴＨがＬレベルとなり、出力パワートランジスタＱ１がオフ状態となる。

高耐圧ＭＯＳトランジスタＨＮＴ１から供給される電流は、バイポーラトランジスタＢＰ１により共通電源ＣＯＭへ放電される。したがって、高耐圧ＭＯＳトランジスタＨＮＴ１がオフ状態のときに、フローティング電源ノードＶＢに電圧変動が生じ、高耐圧ＭＯＳトランジスタＨＮＴ１のドレイン−ソース間寄生容量を介してノイズ電流が流れても、バイポーラトランジスタＢＰ１により放電され、高耐圧ＭＯＳトランジスタＨＮＴ１のソース電位がノイズまたは電源変動に起因してその電圧レベルが大きく上昇するのは防止される。これにより、高耐圧ＭＯＳトランジスタＨＮＴ１は、電流供給部１４および１６からの電流供給に従って高速でオン状態へ移行することができる。

また、高耐圧ＭＯＳトランジスタＨＮＴ１は、ゲートがＭＯＳトランジスタＮＴ１を介して共通電源ＣＯＭに結合され、オフ状態移行時、そのゲート容量に蓄積される電荷はＭＯＳトランジスタＮＴ１によりすべて放電され、高速にオン状態からオフ状態へ移行することができる。

また、ウイルソンカレントミラー回路２０を利用しているだけであり、フリップフロップなどの論理状態記憶回路は利用されていないため、ノイズが発生しても、そのノイズの影響は確実に抑制することができる。

以上のように、この発明の実施の形態１に従えば、ワンショット回路によるワンショットパルスのオン指令信号に従って、ゲート駆動信号をオン状態に設定している。これによい理、出力パワートランジスタ駆動時に大きな電流が流れる期間を短縮することができ、消費電流を低減することができる。また、ウイルソンカレントミラー回路により、正確に、一定の電流を流しており、ノイズの影響を抑制して、ゲートドライバに対して高速かつ低消費電流でレベルシフトされたゲート駆動信号を生成することができる。

［実施の形態２］
図３は、この発明の実施の形態２に従う半導体回路の構成を概略的に示す図である。図３に示す半導体回路は、以下の点で、図１に示す半導体回路とその構成が異なる。すなわち、高電位側フローティング部２２において、ウイルソンカレントミラー回路２０に供給される電流Ｉｏのミラー電流を生成するカレントミラー回路が設けられる。このカレントミラー回路は、ＰチャネルＭＯＳトランジスタＰＴ３およびＰＴ４を含む。ＭＯＳトランジスタＰＴ３がそのゲートおよびドレインが相互接続され、ソースがフローティング電源ノードＶＢに接続される。ＭＯＳトランジスタＰＴ４が、フローティング電源ノードＶＢと内部ノード３０の間に接続されかつそのゲートがＭＯＳトランジスタＰＴ３のゲートに接続される。ＭＯＳトランジスタＰＴ３およびＰＴ４のサイズ（ゲート幅とゲート長の比）の比は、ｎ：１に設定され、従って、ＭＯＳトランジスタＰＴ４には、電流Ｉｏ／ｎが流れる。

内部ノード３０と出力ノード２７の間に抵抗素子Ｒ４が接続される。ゲートドライバＺＤＲＶは、内部ノード３０の電圧レベルがＨレベルとなると、ゲート駆動信号ＯＵＴＨをＨレベルに駆動するバッファで構成される。

図３に示す半導体回路の他の構成は、図１に示す半導体回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図３に示す半導体回路の動作タイミングは、図２に示すタイミング図と同じである。オン／オフ指令信号ＯＮ＿ＡおよびＯＮ＿ＢがＨレベルとなると、ウィルソンカレントミラー回路２０に電流Ｉｏが流れ、応じて、ＭＯＳトランジスタＰＴ３およびＰＴ４のカレントミラー動作により、抵抗素子Ｒ４に電流Ｉｏ／ｎが流れる。この内部ノード３０の電圧Ｉｏ・Ｒ４（＝（Ｉ１＋Ｉ２））が、ゲートドライバＺＤＲＶの入力論理しきい値ＶＴＨよりも高くなると、ゲートドライバＺＤＲＶからのゲート駆動信号ＯＵＴＨがＨレベルとなる。ここで、抵抗素子Ｒ４の抵抗値をＲ４としている。

ワンショット回路１１からのワンショットオン／オフ指令信号ＯＮ＿ＢがＬレベルとなると、抵抗素子Ｒ４を流れる電流は、Ｉ１／ｎとなる。このとき抵抗素子Ｒ４に印加される電圧は、Ｉ１・Ｒ４／ｎは、ゲートドライバＺＤＲＶの入力論理しきい値ＶＴＨよりも高い電圧レベルであり、ゲート駆動信号ＯＵＴＨは、Ｈレベルに維持される。従って、この場合、電流Ｉ１は以下の関係を満たす必要がある：
Ｉ１・Ｒ４／ｎ＞ＶＴＨ、
従って、Ｉ１＞ｎ・ＶＴＨ／Ｒ４．
フローティング電源ノードＶＢにおける変動により、またはノイズにより、フローティング電源ノードから誤差電流が流れる可能性がある。この場合、ＭＯＳトランジスタＰＴ３を流れる正規電流Ｉｏと誤差電流Ｉｅｒの比、Ｉｏ／Ｉｅｒは、ＭＯＳトランジスタＰＴ４を介して流れる電流においても同じ比が維持される。この誤差電流ＩｅｒがＭＯＳトランジスタＰＴ３を流れた場合、抵抗素子Ｒ４の電圧降下は、Ｉｅｒ・Ｒ４／ｎであり、ゲートドライバＺＤＲＶの入力論理しきい値ＶＴＨよりも十分に低い電圧レベルである。従って、誤差電流Ｉｅｒが流れても、ゲートドライバＺＤＲＶは、誤差電流による入力信号がＬレベルであると判定することができ、誤差電流による誤動作を防止することができる。従って、入力論理しきい値ＶＴＨ、抵抗素子Ｒ４の抵抗値Ｒ４、電流Ｉ１およびＩｅｒは以下の関係を満たす：
Ｉ１・Ｒ４／ｎ＞ＶＴＨ、かつ
Ｉｅｒ・Ｒ４／ｎ＜ＶＴＨ．
上述の関係を満たすように、ゲートドライバＺＤＲＶの入力論理しきい値、電流Ｉ１および抵抗素子Ｒ４の抵抗値を設定する。

ウイルソンカレントミラー回路２０において電流が流れない場合、高電位側フローティング部２２においても、ＭＯＳトランジスタＰＴ３およびＰＴ４はオフ状態であり、内部ノード３０の電位は、出力ノード２７の電圧（フローティング電圧）ＶＳに等しく、ゲートドライバＺＤＲＶにより、Ｌレベルと判定され、出力されるゲート駆動信号ＯＵＴＨはＬレベルに維持される。

以上のように、この発明の実施の形態２に従えば、高電位側フローティング部２２においてカレントミラー回路を配置し、ウィルソンカレントミラー回路を流れる電流よりも小さな電流によりゲートドライバに対する入力信号を生成している。従って、電流／電圧変換用の抵抗素子Ｒ４を流れる電流は、小さく、抵抗素子Ｒ４における電力損失を低減することができる。また、電源変動などのノイズが発生して誤差電流が流れても、ゲートドライバン入力論理しきい値により正規制御信号およびノイズによる誤差信号を識別することができ、確実にノイズによる誤動作を防止することができる。

この発明に係る半導体回路は、低圧側入力信号をレベルシフトして高圧側スイッチングトランジスタのオン／オフを制御する構成の回路に対し適用することにより、高速かつ低消費電流で動作するノイズ耐性の優れた高圧側スイッチングパワートランジスタを駆動する回路を実現することができる。

この出力部のトランジスタとしては、ＩＧＢＴに限定されず、パワーＭＯＳトランジスタであってもよい。また、この出力部のパワートランジスタＱ１およびＱ２は、図１および３においてはハーフブリッジ構成に接続される構成を示すが、フルブリッジ構成の出力トランジスタ接続であってもよい。また、負荷回路３０は、アクチュエータおよびモータのいずれであってもよい。

１ 高電位側駆動回路、２ 低電位側駆動回路、１１ ワンショット回路、１４ 第１の電流供給部、１６ 第２の電流供給部、２０ ウイルソンカレントミラー回路、２２ 高電位側フローティング部、Ｒ１−Ｒ４ 抵抗素子、ＨＮＴ１ 高耐圧ＭＯＳトランジスタ、ＢＰ１，ＢＰ２ バイポーラトランジスタ、ＤＲＶ，ＺＤＲＶ ゲートドライバ、Ｑ１，Ｑ２ 出力パワートランジスタ。

Claims (2)

1. 出力ノードを低電圧側の電圧よりも高い電圧レベルに駆動する半導体スイッチングトランジスタのオンおよびオフを前記低電圧側からの入力信号に従って制御する半導体回路であって、
   前記入力信号の第１の状態への遷移に応答して前記第１の入力信号の第１の論理状態の期間よりも短いパルス幅のワンショットのパルス信号を生成するワンショットパルス発生回路、
   前記入力信号に従って第１の内部ノードに電流を供給する第１の電流供給部、
   前記ワンショットパルス信号に従って前記第１の内部ノードに電流を供給する第２の電流供給部、
   前記第１の内部ノードに流れる電流に応じた電流を第２の内部ノードに流すシフト電流生成回路、
   高電位側基準電源と前記第２の内部ノードの間に結合され、前記第２の内部ノードを流れる電流に応じたレベルの電圧信号を生成する電流検出手段、および
   前記電流検出手段の出力信号に従って前記半導体スイッチングトランジスタを選択的にオン状態に設定するスイッチ駆動回路を備え、
   前記シフト電流生成回路は、
   前記第１の内部ノードにゲートが結合され、前記第１の内部ノードの電圧に応じて前記第２の内部ノードから電流を選択的に流す絶縁ゲート型電界効果トランジスタと、
   前記第１の内部ノードと共通電源との間に接続される第１のバイポーラトランジスタと、
   前記絶縁ゲート型電界効果トランジスタと前記共通電源との間に接続されかつそのベースが前記第１のバイポーラトランジスタのベースに接続されかつ前記絶縁ゲート型電界効果トランジスタからの電流を受ける第２のバイポーラトランジスタとを備え、
   前記電流検出手段は、
   ｎを１よりも大きな実数として、ミラー比がｎ：１のミラー電流を生成するカレントミラー回路と、前記カレントミラー回路のミラー電流を電圧信号に変換する抵抗素子とを備え、前記第２の内部ノードを流れる電流の１／ｎ倍の電流に応じた電圧が前記電圧信号として生成され、前記カレントミラー回路は、マスタとして動作して前記第２の内部ノードに電流を供給するマスタトランジスタと、スレーブとして動作して前記ミラー電流を前記抵抗素子に供給するスレーブトランジスタとを備え、前記抵抗素子は前記カレントミラー回路と前記出力ノードとの間に結合される、半導体回路。
2. 前記第２の電流供給部が流す電流は、前記第１の電流供給部が流す電流よりも大きい、請求項１に記載の半導体回路。

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