JP5530669B2 - 半導体回路 - Google Patents
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Description
シフト電流生成回路は、第1の内部ノードにゲートが結合され、該第1の内部ノードの電圧に応じて第2の内部ノードから電流を選択的に流す絶縁ゲート型電界効果トランジスタと、該第1の内部ノードと共通電源との間に接続される第1のバイポーラトランジスタと、該絶縁ゲート型電界効果トランジスタと共通電源との間に接続されかつそのベースが第1のバイポーラトランジスタのベースに接続されかつ絶縁ゲート型電界効果トランジスタからの電流を受ける第2のバイポーラトランジスタとを備える。
電流検出手段は、nを1よりも大きな実数として、ミラー比がn:1のミラー電流を生成するカレントミラー回路と、該カレントミラー回路のミラー電流を電圧信号に変換する抵抗素子とを備える。この第2の内部ノードを流れる電流の1/n倍の電流に応じた電圧が上記電圧信号として生成される。該カレントミラー回路は、マスタとして動作して第2の内部ノードに電流を供給するマスタトランジスタと、スレーブとして動作して該ミラー電流を抵抗素子に供給するスレーブトランジスタとを備える。抵抗素子はカレントミラー回路と出力ノードとの間に結合される。
図1は、この発明の実施の形態1に従う半導体回路の全体の構成を示す図である。図1において、この発明の実施の形態1に従う半導体回路は、低圧側(低電位側)入力信号HINおよびLINに従って出力パワートランジスタQ1およびQ2を駆動する高圧ゲート駆動回路HVICである。出力パワートランジスタQ1およびQ2は、一例として、IGBT(絶縁ゲートバイポーラトランジスタ)で構成され、出力ノード27に接続される負荷回路30に対し正および負の電流を供給する。すなわち、出力パワートランジスタQ1は、導通時、高圧側電源ノードVMから出力ノード27を介して負荷回路30に正の電流を供給する。出力パワートランジスタQ2は、導通時、出力ノード27から共通電源ノードCOMへ電流を流し、負荷回路30に負の電流を供給する。
Ie(BP1)=Ibe(BP1)+Io、
Ie(BP2)=Ibe(BP2)+Ir、
従って、Io=Ir
すなわち、ウイルソンカレントミラー回路20において、高電位側フローティング部22から、供給される電流Ioは、電流供給部14および16が供給する電流Irに等しくなる。これにより、高電位側フローティング部22においては、抵抗素子R3における電圧降下により、内部ノード21の電圧レベルが、ゲートドライバDRVの入力論理しきい値Vthよりも低くなり、このゲートドライバDRVの出力するハイ側ゲート駆動信号OUTHが高速でHレベルのオン状態(ON)へ移行する。応じて、出力パワートランジスタQ1がオン状態となり、出力ノード27へ高電圧源VMから電流が供給される。
EV−I1・R3<Vth、
従って、I1>(EV−Vth)/R3.
オン/オフ指令信号ON_Aがオフ状態(OFF)へ移行すると、MOSトランジスタPT1がオフ状態となり、MOSトランジスタNT1がオン状態となる。このときワンショット回路11からのワンショットオン/オフ指令信号ON_Bはオフ状態(Lレベル)に維持されており、MOSトランジスタPT2はオフ状態である。従って、内部ノード15は、MOSトランジスタNT1により共通電源COMの電圧レベルに移行し、高耐圧MOSトランジスタHNT1がオフ状態となる。応じて、内部ノード21の電圧が、ゲートドライバDRVの入力論理しきい値よりも上昇し、ゲートドライバDRVからのゲート駆動信号OUTHがLレベルとなり、出力パワートランジスタQ1がオフ状態となる。
図3は、この発明の実施の形態2に従う半導体回路の構成を概略的に示す図である。図3に示す半導体回路は、以下の点で、図1に示す半導体回路とその構成が異なる。すなわち、高電位側フローティング部22において、ウイルソンカレントミラー回路20に供給される電流Ioのミラー電流を生成するカレントミラー回路が設けられる。このカレントミラー回路は、PチャネルMOSトランジスタPT3およびPT4を含む。MOSトランジスタPT3がそのゲートおよびドレインが相互接続され、ソースがフローティング電源ノードVBに接続される。MOSトランジスタPT4が、フローティング電源ノードVBと内部ノード30の間に接続されかつそのゲートがMOSトランジスタPT3のゲートに接続される。MOSトランジスタPT3およびPT4のサイズ(ゲート幅とゲート長の比)の比は、n:1に設定され、従って、MOSトランジスタPT4には、電流Io/nが流れる。
I1・R4/n>VTH、
従って、I1>n・VTH/R4.
フローティング電源ノードVBにおける変動により、またはノイズにより、フローティング電源ノードから誤差電流が流れる可能性がある。この場合、MOSトランジスタPT3を流れる正規電流Ioと誤差電流Ierの比、Io/Ierは、MOSトランジスタPT4を介して流れる電流においても同じ比が維持される。この誤差電流IerがMOSトランジスタPT3を流れた場合、抵抗素子R4の電圧降下は、Ier・R4/nであり、ゲートドライバZDRVの入力論理しきい値VTHよりも十分に低い電圧レベルである。従って、誤差電流Ierが流れても、ゲートドライバZDRVは、誤差電流による入力信号がLレベルであると判定することができ、誤差電流による誤動作を防止することができる。従って、入力論理しきい値VTH、抵抗素子R4の抵抗値R4、電流I1およびIerは以下の関係を満たす:
I1・R4/n>VTH、かつ
Ier・R4/n<VTH.
上述の関係を満たすように、ゲートドライバZDRVの入力論理しきい値、電流I1および抵抗素子R4の抵抗値を設定する。
Claims (2)
- 出力ノードを低電圧側の電圧よりも高い電圧レベルに駆動する半導体スイッチングトランジスタのオンおよびオフを前記低電圧側からの入力信号に従って制御する半導体回路であって、
前記入力信号の第1の状態への遷移に応答して前記第1の入力信号の第1の論理状態の期間よりも短いパルス幅のワンショットのパルス信号を生成するワンショットパルス発生回路、
前記入力信号に従って第1の内部ノードに電流を供給する第1の電流供給部、
前記ワンショットパルス信号に従って前記第1の内部ノードに電流を供給する第2の電流供給部、
前記第1の内部ノードに流れる電流に応じた電流を第2の内部ノードに流すシフト電流生成回路、
高電位側基準電源と前記第2の内部ノードの間に結合され、前記第2の内部ノードを流れる電流に応じたレベルの電圧信号を生成する電流検出手段、および
前記電流検出手段の出力信号に従って前記半導体スイッチングトランジスタを選択的にオン状態に設定するスイッチ駆動回路を備え、
前記シフト電流生成回路は、
前記第1の内部ノードにゲートが結合され、前記第1の内部ノードの電圧に応じて前記第2の内部ノードから電流を選択的に流す絶縁ゲート型電界効果トランジスタと、
前記第1の内部ノードと共通電源との間に接続される第1のバイポーラトランジスタと、
前記絶縁ゲート型電界効果トランジスタと前記共通電源との間に接続されかつそのベースが前記第1のバイポーラトランジスタのベースに接続されかつ前記絶縁ゲート型電界効果トランジスタからの電流を受ける第2のバイポーラトランジスタとを備え、
前記電流検出手段は、
nを1よりも大きな実数として、ミラー比がn:1のミラー電流を生成するカレントミラー回路と、前記カレントミラー回路のミラー電流を電圧信号に変換する抵抗素子とを備え、前記第2の内部ノードを流れる電流の1/n倍の電流に応じた電圧が前記電圧信号として生成され、前記カレントミラー回路は、マスタとして動作して前記第2の内部ノードに電流を供給するマスタトランジスタと、スレーブとして動作して前記ミラー電流を前記抵抗素子に供給するスレーブトランジスタとを備え、前記抵抗素子は前記カレントミラー回路と前記出力ノードとの間に結合される、半導体回路。 - 前記第2の電流供給部が流す電流は、前記第1の電流供給部が流す電流よりも大きい、請求項1に記載の半導体回路。
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