JPH10233661A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH10233661A JPH10233661A JP9037273A JP3727397A JPH10233661A JP H10233661 A JPH10233661 A JP H10233661A JP 9037273 A JP9037273 A JP 9037273A JP 3727397 A JP3727397 A JP 3727397A JP H10233661 A JPH10233661 A JP H10233661A
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Abstract
(57)【要約】
【課題】 過電流が急激に流れたとしても素子破壊を生
じたり、ノイズにより誤動作を発生させないようにする
と共に、回路遅延を防止するレベルシフト回路を提供す
る。 【解決手段】 レベルシフト回路ＬＳにおいて、レベル
変換時にレベルシフト回路ＬＳの第１のＮ型ＭＯＳＦＥ
Ｔ５に過渡的に流れる過電流を限流するための限流回路
７と第１のＮ型ＭＯＳＦＥＴ５がオフされたときに第１
のＮ型ＭＯＳＦＥＴ５のドレイン−ソース間の寄生容量
に蓄積された電荷を放電するためのバイパス回路９との
並列回路を、第１のＰ型ＭＯＳＦＥＴ１と第１のＮ型Ｍ
ＯＳＦＥＴ５との間に付加するようにした。
じたり、ノイズにより誤動作を発生させないようにする
と共に、回路遅延を防止するレベルシフト回路を提供す
る。 【解決手段】 レベルシフト回路ＬＳにおいて、レベル
変換時にレベルシフト回路ＬＳの第１のＮ型ＭＯＳＦＥ
Ｔ５に過渡的に流れる過電流を限流するための限流回路
７と第１のＮ型ＭＯＳＦＥＴ５がオフされたときに第１
のＮ型ＭＯＳＦＥＴ５のドレイン−ソース間の寄生容量
に蓄積された電荷を放電するためのバイパス回路９との
並列回路を、第１のＰ型ＭＯＳＦＥＴ１と第１のＮ型Ｍ
ＯＳＦＥＴ５との間に付加するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来のレベルシフト回路ＬＳを含むイン
バータ回路を図７に示す。Ｑ１及びＱ２は第１及び第２
のパワー素子であり、直列電源Ｅ３に対して直列に接続
される。Ｂ１及びＢ２は第１及び第２の駆動素子であ
り、これら２つの駆動素子から出力される駆動信号によ
り第１のパワー素子Ｑ１及び第２のパワー素子Ｑ２を交
互にスイッチングすることで、直流電源Ｅ３を交流電源
に変換して第１の負荷回路Ｒ８及び第２の負荷回路Ｒ９
に供給する。Ｅ１及びＥ２は第１及び第２の駆動電源で
あり、第１の駆動素子Ｂ１及び第２の駆動素子Ｂ２の電
源となる。Ｐ１及びＰ２は第１及び第２の制御装置であ
り、第１のパワー素子Ｑ１及び第２のパワー素子Ｑ２に
対して制御信号を発生する。
バータ回路を図７に示す。Ｑ１及びＱ２は第１及び第２
のパワー素子であり、直列電源Ｅ３に対して直列に接続
される。Ｂ１及びＢ２は第１及び第２の駆動素子であ
り、これら２つの駆動素子から出力される駆動信号によ
り第１のパワー素子Ｑ１及び第２のパワー素子Ｑ２を交
互にスイッチングすることで、直流電源Ｅ３を交流電源
に変換して第１の負荷回路Ｒ８及び第２の負荷回路Ｒ９
に供給する。Ｅ１及びＥ２は第１及び第２の駆動電源で
あり、第１の駆動素子Ｂ１及び第２の駆動素子Ｂ２の電
源となる。Ｐ１及びＰ２は第１及び第２の制御装置であ
り、第１のパワー素子Ｑ１及び第２のパワー素子Ｑ２に
対して制御信号を発生する。
【０００３】第１の制御装置Ｐ１と第１の駆動素子Ｂ１
はレベルシフト回路ＬＳを介して接続される。レベルシ
フト回路ＬＳは、第１のＰ型ＭＯＳＦＥＴ１と、第２の
Ｐ型ＭＯＳＦＥＴ３と、第１のＮ型ＭＯＳＦＥＴ５と、
第１の抵抗素子Ｒ１とにより構成される。第１のＰ型Ｍ
ＯＳＦＥＴ１及び第２のＰ型ＭＯＳＦＥＴ３は、カレン
トミラー回路を構成する。第１のＮ型ＭＯＳＦＥＴ５
は、第１のＰ型ＭＯＳＦＥＴ１のドレイン端子とグラン
ドとの間に接続され、第１のＮ型ＭＯＳＦＥＴ５がオン
すると第１のＰ型ＭＯＳＦＥＴ１及び第２のＰ型ＭＯＳ
ＦＥＴ３にレベルシフト電流Ｉｌが流れる。第１の抵抗
素子Ｒ１は、第２のＰ型ＭＯＳＦＥＴ３のドレイン端子
と第１の駆動電源Ｅ１の低電位側との間に接続され、第
１のＮ型ＭＯＳＦＥＴ５のゲート−ソース間に第１の制
御装置Ｐ１により制御信号が印加されると、第１の抵抗
素子Ｒ１に電圧を発生させる。
はレベルシフト回路ＬＳを介して接続される。レベルシ
フト回路ＬＳは、第１のＰ型ＭＯＳＦＥＴ１と、第２の
Ｐ型ＭＯＳＦＥＴ３と、第１のＮ型ＭＯＳＦＥＴ５と、
第１の抵抗素子Ｒ１とにより構成される。第１のＰ型Ｍ
ＯＳＦＥＴ１及び第２のＰ型ＭＯＳＦＥＴ３は、カレン
トミラー回路を構成する。第１のＮ型ＭＯＳＦＥＴ５
は、第１のＰ型ＭＯＳＦＥＴ１のドレイン端子とグラン
ドとの間に接続され、第１のＮ型ＭＯＳＦＥＴ５がオン
すると第１のＰ型ＭＯＳＦＥＴ１及び第２のＰ型ＭＯＳ
ＦＥＴ３にレベルシフト電流Ｉｌが流れる。第１の抵抗
素子Ｒ１は、第２のＰ型ＭＯＳＦＥＴ３のドレイン端子
と第１の駆動電源Ｅ１の低電位側との間に接続され、第
１のＮ型ＭＯＳＦＥＴ５のゲート−ソース間に第１の制
御装置Ｐ１により制御信号が印加されると、第１の抵抗
素子Ｒ１に電圧を発生させる。
【０００４】次に、レベルシフト回路ＬＳの動作につい
て説明する。出力電圧Ｖｓ及び第１のＮ型ＭＯＳＦＥＴ
５のドレイン−ソース間電圧Ｖｍが高電位である場合、
第１の制御装置Ｐ１からの制御信号によって第１のＮ型
ＭＯＳＦＥＴ５がオンされるとレベルシフト電流Ｉｌが
流れる。このレベルシフト電流Ｉｌは、第１のＰ型ＭＯ
ＳＦＥＴ１とカレントミラー回路を構成する第２のＰ型
ＭＯＳＦＥＴ３とに流れる。このレベルシフト電流Ｉｌ
によって第１の抵抗素子Ｒ１に電圧が発生し、第１の駆
動素子Ｂ１に入力される。この場合、第１のＰ型ＭＯＳ
ＦＥＴ１及び第２のＰ型ＭＯＳＦＥＴ３は能動領域で動
作し大きな遅延はない。
て説明する。出力電圧Ｖｓ及び第１のＮ型ＭＯＳＦＥＴ
５のドレイン−ソース間電圧Ｖｍが高電位である場合、
第１の制御装置Ｐ１からの制御信号によって第１のＮ型
ＭＯＳＦＥＴ５がオンされるとレベルシフト電流Ｉｌが
流れる。このレベルシフト電流Ｉｌは、第１のＰ型ＭＯ
ＳＦＥＴ１とカレントミラー回路を構成する第２のＰ型
ＭＯＳＦＥＴ３とに流れる。このレベルシフト電流Ｉｌ
によって第１の抵抗素子Ｒ１に電圧が発生し、第１の駆
動素子Ｂ１に入力される。この場合、第１のＰ型ＭＯＳ
ＦＥＴ１及び第２のＰ型ＭＯＳＦＥＴ３は能動領域で動
作し大きな遅延はない。
【０００５】また、第１のＮ型ＭＯＳＦＥＴ５がオフし
た場合、第１のＮ型ＭＯＳＦＥＴ５のドレイン−ソース
間の寄生容量に蓄積された電荷は、第１のＰ型ＭＯＳＦ
ＥＴ１の寄生ダイオードを介して放電される。
た場合、第１のＮ型ＭＯＳＦＥＴ５のドレイン−ソース
間の寄生容量に蓄積された電荷は、第１のＰ型ＭＯＳＦ
ＥＴ１の寄生ダイオードを介して放電される。
【０００６】
【発明の解決しようとする課題】ところが、上述のよう
な構成のレベルシフト回路ＬＳでは、第１のＮ型ＭＯＳ
ＦＥＴ５に高電圧が印加されている状態でゲート−ソー
ス間に第１の制御装置Ｐ１からの制御信号が印加される
と、ドレイン−ソース間電圧の急激な電圧変動によって
レベルシフト電流Ｉｌが急激に流れ、図８に示すような
定格以上の過電流Ｉｌ−ｐが瞬時に流れることになる。
この過電流Ｉｌ−ｐによって素子破壊が発生したり、ノ
イズを生じ周辺回路が誤動作を起こすという問題があっ
た。また、第１のＮ型ＭＯＳＦＥＴ５の寄生容量に蓄積
される電荷によりレベルシフト回路ＬＳが動作遅延を起
こすという問題があった。
な構成のレベルシフト回路ＬＳでは、第１のＮ型ＭＯＳ
ＦＥＴ５に高電圧が印加されている状態でゲート−ソー
ス間に第１の制御装置Ｐ１からの制御信号が印加される
と、ドレイン−ソース間電圧の急激な電圧変動によって
レベルシフト電流Ｉｌが急激に流れ、図８に示すような
定格以上の過電流Ｉｌ−ｐが瞬時に流れることになる。
この過電流Ｉｌ−ｐによって素子破壊が発生したり、ノ
イズを生じ周辺回路が誤動作を起こすという問題があっ
た。また、第１のＮ型ＭＯＳＦＥＴ５の寄生容量に蓄積
される電荷によりレベルシフト回路ＬＳが動作遅延を起
こすという問題があった。
【０００７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、レベルシフト電流が
急激に流れたとしても素子破壊を生じたり、ノイズによ
り誤動作を発生させないようにすると共に、回路遅延を
防止するレベルシフト回路ＬＳを提供することにある。
であり、その目的とするところは、レベルシフト電流が
急激に流れたとしても素子破壊を生じたり、ノイズによ
り誤動作を発生させないようにすると共に、回路遅延を
防止するレベルシフト回路ＬＳを提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
第１及び第２のＰ型ＭＯＳＦＥＴによりカレントミラー
回路を構成し、前記第１のＰ型ＭＯＳＦＥＴとグランド
とを第１のＮ型ＭＯＳＦＥＴを介して接続し、前記第２
のＰ型ＭＯＳＦＥＴのソース端子とドレイン端子とをソ
ース端子側が高電位になるように駆動電源を介して接続
し、前記第２のＰ型ＭＯＳＦＥＴのドレイン端子と前記
駆動電源の低電位側とを第１の抵抗素子を介して接続し
てなり、前記第１のＮ型ＭＯＳＦＥＴのゲート−ソース
間に制御信号を印加することで前記第１及び第２のＰ型
ＭＯＳＦＥＴに流れるレベルシフト電流により前記第１
の抵抗素子に電圧を発生させることによってレベル変換
を行うレベルシフト回路において、レベル変換時に前記
第１のＮ型ＭＯＳＦＥＴのドレイン−ソース間に高電圧
が印加されている状態で前記第１のＮ型ＭＯＳＦＥＴが
オンされたときに、前記第１のＮ型ＭＯＳＦＥＴに過渡
的に流れる過電流を限流するための限流回路と、レベル
変換時に前記第１のＮ型ＭＯＳＦＥＴがオフされたとき
に、前記第１のＮ型ＭＯＳＦＥＴのドレイン−ソース間
の寄生容量に蓄積された電荷を放電するためのバイパス
回路との並列回路を、前記第１のＮ型ＭＯＳＦＥＴと前
記第１のＰ型ＭＯＳＦＥＴの間に付加するようにしたこ
とを特徴とするものである。
第１及び第２のＰ型ＭＯＳＦＥＴによりカレントミラー
回路を構成し、前記第１のＰ型ＭＯＳＦＥＴとグランド
とを第１のＮ型ＭＯＳＦＥＴを介して接続し、前記第２
のＰ型ＭＯＳＦＥＴのソース端子とドレイン端子とをソ
ース端子側が高電位になるように駆動電源を介して接続
し、前記第２のＰ型ＭＯＳＦＥＴのドレイン端子と前記
駆動電源の低電位側とを第１の抵抗素子を介して接続し
てなり、前記第１のＮ型ＭＯＳＦＥＴのゲート−ソース
間に制御信号を印加することで前記第１及び第２のＰ型
ＭＯＳＦＥＴに流れるレベルシフト電流により前記第１
の抵抗素子に電圧を発生させることによってレベル変換
を行うレベルシフト回路において、レベル変換時に前記
第１のＮ型ＭＯＳＦＥＴのドレイン−ソース間に高電圧
が印加されている状態で前記第１のＮ型ＭＯＳＦＥＴが
オンされたときに、前記第１のＮ型ＭＯＳＦＥＴに過渡
的に流れる過電流を限流するための限流回路と、レベル
変換時に前記第１のＮ型ＭＯＳＦＥＴがオフされたとき
に、前記第１のＮ型ＭＯＳＦＥＴのドレイン−ソース間
の寄生容量に蓄積された電荷を放電するためのバイパス
回路との並列回路を、前記第１のＮ型ＭＯＳＦＥＴと前
記第１のＰ型ＭＯＳＦＥＴの間に付加するようにしたこ
とを特徴とするものである。
【０００９】請求項２記載の発明は、請求項１記載のレ
ベルシフト回路において、前記限流回路を第２の抵抗素
子で構成し、前記バイパス回路を第１のダイオードと第
３の抵抗素子との直列回路により構成し、該直列回路を
前記第１のＮ型ＭＯＳＦＥＴに蓄積された蓄積電荷が前
記第１のＮ型ＭＯＳＦＥＴから前記第１のＰ型ＭＯＳＦ
ＥＴに流れるように接続したことを特徴とするものであ
る。
ベルシフト回路において、前記限流回路を第２の抵抗素
子で構成し、前記バイパス回路を第１のダイオードと第
３の抵抗素子との直列回路により構成し、該直列回路を
前記第１のＮ型ＭＯＳＦＥＴに蓄積された蓄積電荷が前
記第１のＮ型ＭＯＳＦＥＴから前記第１のＰ型ＭＯＳＦ
ＥＴに流れるように接続したことを特徴とするものであ
る。
【００１０】請求項３記載の発明は、請求項２記載のレ
ベルシフト回路において、前記限流回路の第２の抵抗素
子と直列にコイルを付加するようにしたことを特徴とす
るものである。
ベルシフト回路において、前記限流回路の第２の抵抗素
子と直列にコイルを付加するようにしたことを特徴とす
るものである。
【００１１】請求項４記載の発明は、請求項２記載のレ
ベルシフト回路において、前記限流回路の第２の抵抗素
子に直列にトランスの１次側を付加し、前記バイパス回
路の第１のダイオードと第３の抵抗素子との直列回路に
第１のコンデンサと第４の抵抗素子と前記トランスの２
次側との並列回路を直列に接続し、前記限流回路に過電
流が流れたときに前記第１のコンデンサが充電されるよ
うにしたことを特徴とするものである。
ベルシフト回路において、前記限流回路の第２の抵抗素
子に直列にトランスの１次側を付加し、前記バイパス回
路の第１のダイオードと第３の抵抗素子との直列回路に
第１のコンデンサと第４の抵抗素子と前記トランスの２
次側との並列回路を直列に接続し、前記限流回路に過電
流が流れたときに前記第１のコンデンサが充電されるよ
うにしたことを特徴とするものである。
【００１２】請求項５記載の発明は、請求項２記載のレ
ベルシフト回路において、前記限流回路の第２の抵抗素
子に代えて第４の抵抗素子と第５の抵抗素子とにより構
成される直列回路を付加し、ＮＰＮ型バイポーラトラン
ジスタのエミッタ端子と第６の抵抗素子とを接続した回
路を前記直列回路に並列に接続し、前記第４の抵抗素子
の両端に第２のＮ型ＭＯＳＦＥＴのドレイン端子及びゲ
ート端子を接続し、前記第２のＮ型ＭＯＳＦＥＴのソー
ス端子を前記ＮＰＮ型バイポーラトランジスタのベース
端子に接続し、第１のツェナーダイオードのアノード端
子と第２のダイオードのアノード端子とを接続した回路
を前記第５の抵抗素子に並列に接続するようにしたこと
を特徴とするものである。
ベルシフト回路において、前記限流回路の第２の抵抗素
子に代えて第４の抵抗素子と第５の抵抗素子とにより構
成される直列回路を付加し、ＮＰＮ型バイポーラトラン
ジスタのエミッタ端子と第６の抵抗素子とを接続した回
路を前記直列回路に並列に接続し、前記第４の抵抗素子
の両端に第２のＮ型ＭＯＳＦＥＴのドレイン端子及びゲ
ート端子を接続し、前記第２のＮ型ＭＯＳＦＥＴのソー
ス端子を前記ＮＰＮ型バイポーラトランジスタのベース
端子に接続し、第１のツェナーダイオードのアノード端
子と第２のダイオードのアノード端子とを接続した回路
を前記第５の抵抗素子に並列に接続するようにしたこと
を特徴とするものである。
【００１３】請求項６記載の発明は、請求項２記載のレ
ベルシフト回路において、前記限流回路の第２の抵抗素
子に代えて第４の抵抗素子と第５の抵抗素子とにより構
成される直列回路を付加し、ＮＰＮ型バイポーラトラン
ジスタのエミッタ端子と第６の抵抗素子を接続した回路
を前記直列回路に並列に接続し、第７の抵抗素子と第２
のコンデンサとの直列回路を前記ＮＰＮ型バイポーラト
ランジスタのベース−エミッタ間に第６の抵抗素子と並
行となるように接続し、第２のダイオードのカソード端
子と第１のツェナーダイオードのカソード端子及び前記
第１のツェナーダイオードのアノード端子と第２のツェ
ナーダイオードのカソード端子とが接続された回路を前
記第５の抵抗素子に並列に接続し、前記第７の抵抗素子
と前記第２のコンデンサとの接続点と前記第１のツェナ
ーダイオードのアノード端子とを接続するようにしたこ
とを特徴とするものである。
ベルシフト回路において、前記限流回路の第２の抵抗素
子に代えて第４の抵抗素子と第５の抵抗素子とにより構
成される直列回路を付加し、ＮＰＮ型バイポーラトラン
ジスタのエミッタ端子と第６の抵抗素子を接続した回路
を前記直列回路に並列に接続し、第７の抵抗素子と第２
のコンデンサとの直列回路を前記ＮＰＮ型バイポーラト
ランジスタのベース−エミッタ間に第６の抵抗素子と並
行となるように接続し、第２のダイオードのカソード端
子と第１のツェナーダイオードのカソード端子及び前記
第１のツェナーダイオードのアノード端子と第２のツェ
ナーダイオードのカソード端子とが接続された回路を前
記第５の抵抗素子に並列に接続し、前記第７の抵抗素子
と前記第２のコンデンサとの接続点と前記第１のツェナ
ーダイオードのアノード端子とを接続するようにしたこ
とを特徴とするものである。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るレベルシフト回路ＬＳの回路図である。レベルシ
フト回路ＬＳは、第１のＰ型ＭＯＳＦＥＴ１と、第２の
Ｐ型ＭＯＳＦＥＴ３と、第１のＮ型ＭＯＳＦＥＴ５と、
第１の抵抗素子Ｒ１と、第１の駆動電源Ｅ１と、限流回
路７と、バイパス回路９とから構成される。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るレベルシフト回路ＬＳの回路図である。レベルシ
フト回路ＬＳは、第１のＰ型ＭＯＳＦＥＴ１と、第２の
Ｐ型ＭＯＳＦＥＴ３と、第１のＮ型ＭＯＳＦＥＴ５と、
第１の抵抗素子Ｒ１と、第１の駆動電源Ｅ１と、限流回
路７と、バイパス回路９とから構成される。
【００１５】第１のＰ型ＭＯＳＦＥＴ１及び第２のＰ型
ＭＯＳＦＥＴ３は、カレントミラー回路を構成してい
る。つまり、第１のＰ型ＭＯＳＦＥＴ１にドレイン−ソ
ース電流が流れると、第２のＰ型ＭＯＳＦＥＴ３にも同
じくドレイン−ソース電流が流れることになる。
ＭＯＳＦＥＴ３は、カレントミラー回路を構成してい
る。つまり、第１のＰ型ＭＯＳＦＥＴ１にドレイン−ソ
ース電流が流れると、第２のＰ型ＭＯＳＦＥＴ３にも同
じくドレイン−ソース電流が流れることになる。
【００１６】第１のＮ型ＭＯＳＦＥＴ５は、第１のＰ型
ＭＯＳＦＥＴ１のドレイン端子とグランドとの間に接続
され、第１のＮ型ＭＯＳＦＥＴ５がオンすると第１のＰ
型ＭＯＳＦＥＴ１及び第２のＰ型ＭＯＳＦＥＴ３に同じ
レベルシフト電流Ｉｌが流れる。
ＭＯＳＦＥＴ１のドレイン端子とグランドとの間に接続
され、第１のＮ型ＭＯＳＦＥＴ５がオンすると第１のＰ
型ＭＯＳＦＥＴ１及び第２のＰ型ＭＯＳＦＥＴ３に同じ
レベルシフト電流Ｉｌが流れる。
【００１７】第１の抵抗素子Ｒ１は、第２のＰ型ＭＯＳ
ＦＥＴ３のドレイン端子と第１の駆動電源Ｅ１の低電位
側との間に接続される。第１のＮ型ＭＯＳＦＥＴ５のゲ
ート−ソース間に信号Ｖｇｓが印加され第１のＮ型ＭＯ
ＳＦＥＴ５がオンすると、第１の抵抗素子Ｒ１に電圧が
発生することになる。
ＦＥＴ３のドレイン端子と第１の駆動電源Ｅ１の低電位
側との間に接続される。第１のＮ型ＭＯＳＦＥＴ５のゲ
ート−ソース間に信号Ｖｇｓが印加され第１のＮ型ＭＯ
ＳＦＥＴ５がオンすると、第１の抵抗素子Ｒ１に電圧が
発生することになる。
【００１８】限流回路７は、第１のＰ型ＭＯＳＦＥＴ１
と第１のＮ型ＭＯＳＦＥＴ５との間に付加され、過電流
Ｉｌ−ｐが急激に流れたときにその電流値を限流し、過
電流Ｉｌ−ｐにより周辺回路が破壊されたり、ノイズが
発生したりすることを防止する。
と第１のＮ型ＭＯＳＦＥＴ５との間に付加され、過電流
Ｉｌ−ｐが急激に流れたときにその電流値を限流し、過
電流Ｉｌ−ｐにより周辺回路が破壊されたり、ノイズが
発生したりすることを防止する。
【００１９】バイパス回路９は、限流回路７に並列に付
加され、第１のＮ型ＭＯＳＦＥＴ５がオフした場合、第
１のＮ型ＭＯＳＦＥＴ５のドレイン−ソース間の寄生容
量に蓄積された電荷を速やかに放電するためのものであ
る。これにより、第１のＮ型ＭＯＳＦＥＴ５が再びオン
された時のレベルシフト回路ＬＳの動作遅延を解消する
ことができる。
加され、第１のＮ型ＭＯＳＦＥＴ５がオフした場合、第
１のＮ型ＭＯＳＦＥＴ５のドレイン−ソース間の寄生容
量に蓄積された電荷を速やかに放電するためのものであ
る。これにより、第１のＮ型ＭＯＳＦＥＴ５が再びオン
された時のレベルシフト回路ＬＳの動作遅延を解消する
ことができる。
【００２０】次に、本実施形態の動作について説明す
る。第１のＮ型ＭＯＳＦＥＴ５のゲート−ソース間に信
号Ｖｇｓが入力され第１のＮ型ＭＯＳＦＥＴ５がオンす
ると第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥ
Ｔ３がオン状態に移行し、その際、図８に示すように過
電流Ｉｌ−ｐが流れることがある。この時、限流回路７
は過電流Ｉｌ−ｐを他の素子を破壊しない程度に限流す
る。これにより、過電流Ｉｌ−ｐにより周辺素子から発
生するノイズを抑制し周辺回路の誤動作を防止すること
ができる。
る。第１のＮ型ＭＯＳＦＥＴ５のゲート−ソース間に信
号Ｖｇｓが入力され第１のＮ型ＭＯＳＦＥＴ５がオンす
ると第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥ
Ｔ３がオン状態に移行し、その際、図８に示すように過
電流Ｉｌ−ｐが流れることがある。この時、限流回路７
は過電流Ｉｌ−ｐを他の素子を破壊しない程度に限流す
る。これにより、過電流Ｉｌ−ｐにより周辺素子から発
生するノイズを抑制し周辺回路の誤動作を防止すること
ができる。
【００２１】そして、第１のＮ型ＭＯＳＦＥＴ５がオフ
されると、第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯ
ＳＦＥＴ３もオフ状態に移行する。すると、第１のＮ型
ＭＯＳＦＥＴ５がオンしていた時に第１のＮ型ＭＯＳＦ
ＥＴ５のドレイン−ソース間の寄生容量に蓄積された電
荷が、バイパス回路９を介して放電される。これによ
り、第１のＮ型ＭＯＳＦＥＴ５が再びオンされたと時に
寄生容量に蓄積された電荷によるレベルシフト回路ＬＳ
の動作遅延を解消することができる。
されると、第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯ
ＳＦＥＴ３もオフ状態に移行する。すると、第１のＮ型
ＭＯＳＦＥＴ５がオンしていた時に第１のＮ型ＭＯＳＦ
ＥＴ５のドレイン−ソース間の寄生容量に蓄積された電
荷が、バイパス回路９を介して放電される。これによ
り、第１のＮ型ＭＯＳＦＥＴ５が再びオンされたと時に
寄生容量に蓄積された電荷によるレベルシフト回路ＬＳ
の動作遅延を解消することができる。
【００２２】本実施形態によれば、限流回路７により過
電流Ｉｌ−ｐを限流することが可能となり、レベルシフ
ト電流Ｉｌが急激に流れたとしても素子破壊を生じた
り、ノイズにより誤動作を発生させないレベルシフト回
路ＬＳを構成することが可能となる。また、バイパス回
路９によりレベルシフト回路ＬＳの動作遅延の原因とな
る第１のＮ型ＭＯＳＦＥＴ５に蓄積される電荷を放電す
ることが可能となるので、動作遅延を低減させることが
可能となる。
電流Ｉｌ−ｐを限流することが可能となり、レベルシフ
ト電流Ｉｌが急激に流れたとしても素子破壊を生じた
り、ノイズにより誤動作を発生させないレベルシフト回
路ＬＳを構成することが可能となる。また、バイパス回
路９によりレベルシフト回路ＬＳの動作遅延の原因とな
る第１のＮ型ＭＯＳＦＥＴ５に蓄積される電荷を放電す
ることが可能となるので、動作遅延を低減させることが
可能となる。
【００２３】図２は、本発明に係る限流回路７及びバイ
パス回路９の一実施形態を示す回路図である。Ｒ２は第
２の抵抗素子であり、限流回路７を構成する。第３の抵
抗素子Ｒ３と第１のダイオードＤ１との直列回路は、バ
イパス回路９を構成する。
パス回路９の一実施形態を示す回路図である。Ｒ２は第
２の抵抗素子であり、限流回路７を構成する。第３の抵
抗素子Ｒ３と第１のダイオードＤ１との直列回路は、バ
イパス回路９を構成する。
【００２４】次に、本実施形態の動作について説明す
る。第１のＮ型ＭＯＳＦＥＴ５がオンした際に、図８に
示すような過電流Ｉｌ−ｐが流れると、限流回路７の第
２の抵抗素子Ｒ２によりこの過電流は限流され、レベル
シフト電流の急激な変動を抑え、周辺回路の誤動作を防
止する。
る。第１のＮ型ＭＯＳＦＥＴ５がオンした際に、図８に
示すような過電流Ｉｌ−ｐが流れると、限流回路７の第
２の抵抗素子Ｒ２によりこの過電流は限流され、レベル
シフト電流の急激な変動を抑え、周辺回路の誤動作を防
止する。
【００２５】そして、第１のＮ型ＭＯＳＦＥＴ５がオフ
されると、第１のＮ型ＭＯＳＦＥＴ５のドレイン−ソー
ス間の寄生容量に蓄積された電荷が、第３の抵抗素子Ｒ
３と第１のダイオードＤ１とを介して放電される。
されると、第１のＮ型ＭＯＳＦＥＴ５のドレイン−ソー
ス間の寄生容量に蓄積された電荷が、第３の抵抗素子Ｒ
３と第１のダイオードＤ１とを介して放電される。
【００２６】図３は、本発明に係る限流回路７及びバイ
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、限流回
路７にコイルＬ１を付加した構成となっている。
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、限流回
路７にコイルＬ１を付加した構成となっている。
【００２７】次に、本実施形態の動作について説明す
る。第１のＮ型ＭＯＳＦＥＴ５がオンすると、第１のＰ
型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ３がオン状
態に移行した際、図８に示すように過電流Ｉｌ−ｐが流
れると、過電流Ｉｌ−ｐは、第２の抵抗素子Ｒ２及びコ
イルＬ１により限流され、レベルシフト電流Ｉｌの急激
な変動を抑える。また、この限流回路７は、第２の抵抗
素子Ｒ２及びコイルＬ１によりローパスフィルタを構成
しているので、過渡的に流れる電流やスイッチングノイ
ズを遮断することが可能となる。なお、バイパス回路９
の動作については、図２に示した実施形態と同様である
ので説明を省略する。
る。第１のＮ型ＭＯＳＦＥＴ５がオンすると、第１のＰ
型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ３がオン状
態に移行した際、図８に示すように過電流Ｉｌ−ｐが流
れると、過電流Ｉｌ−ｐは、第２の抵抗素子Ｒ２及びコ
イルＬ１により限流され、レベルシフト電流Ｉｌの急激
な変動を抑える。また、この限流回路７は、第２の抵抗
素子Ｒ２及びコイルＬ１によりローパスフィルタを構成
しているので、過渡的に流れる電流やスイッチングノイ
ズを遮断することが可能となる。なお、バイパス回路９
の動作については、図２に示した実施形態と同様である
ので説明を省略する。
【００２８】本実施形態によれば、第２の抵抗素子Ｒ２
及びコイルＬ１により構成されるローパスフィルタによ
り、過渡的に流れる電流やスイッチングノイズを遮断す
ることが可能となる。
及びコイルＬ１により構成されるローパスフィルタによ
り、過渡的に流れる電流やスイッチングノイズを遮断す
ることが可能となる。
【００２９】図４は、本発明に係る限流回路７及びバイ
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、第２の
抵抗素子Ｒ２と直列にトランスＬ２の一次側を接続し、
パイパス回路９を構成する第１のダイオードＤ１と第３
の抵抗素子Ｒ３との直列回路に第１のコンデンサＣ１と
第４の抵抗素子Ｒ４とトランスＬ２の２次側との並列回
路を直列に接続したものである。
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、第２の
抵抗素子Ｒ２と直列にトランスＬ２の一次側を接続し、
パイパス回路９を構成する第１のダイオードＤ１と第３
の抵抗素子Ｒ３との直列回路に第１のコンデンサＣ１と
第４の抵抗素子Ｒ４とトランスＬ２の２次側との並列回
路を直列に接続したものである。
【００３０】次に、本実施形態の動作について説明す
る。第１のＮ型ＭＯＳＦＥＴ５がオンされた時に発生す
る過電流Ｉｌ−ｐは、限流回路７によって限流され、レ
ベルシフト電流Ｉｌの急激な変動を抑える。また、本実
施形態の限流回路７では、第２の抵抗素子Ｒ２とトラン
スＬ２の一次側とによりローパスフィルタが構成される
ので、過渡的に流れる電流やスイッチングノイズを遮断
することができる。なお、トランスＬ２の一次側に電流
が流れるとトランスＬ２の２次側にも電流が流れるた
め、第１のコンデンサＣ１が充電されることになる。
る。第１のＮ型ＭＯＳＦＥＴ５がオンされた時に発生す
る過電流Ｉｌ−ｐは、限流回路７によって限流され、レ
ベルシフト電流Ｉｌの急激な変動を抑える。また、本実
施形態の限流回路７では、第２の抵抗素子Ｒ２とトラン
スＬ２の一次側とによりローパスフィルタが構成される
ので、過渡的に流れる電流やスイッチングノイズを遮断
することができる。なお、トランスＬ２の一次側に電流
が流れるとトランスＬ２の２次側にも電流が流れるた
め、第１のコンデンサＣ１が充電されることになる。
【００３１】そして、第１のＮ型ＭＯＳＦＥＴ５がオフ
されると、第１のＮ型ＭＯＳＦＥＴ５に蓄積された蓄積
電荷は、パイパス回路９、つまり、第４の抵抗素子Ｒ４
と第３の抵抗素子Ｒ３と第１のダイオードＤ１を介して
放電されることになるが、レベルシフト電流Ｉｌが流れ
ている時に第一のコンデンサＣ１に充電された電荷が同
時に放電するため、蓄積電荷がより急速に放電されるこ
とになる。
されると、第１のＮ型ＭＯＳＦＥＴ５に蓄積された蓄積
電荷は、パイパス回路９、つまり、第４の抵抗素子Ｒ４
と第３の抵抗素子Ｒ３と第１のダイオードＤ１を介して
放電されることになるが、レベルシフト電流Ｉｌが流れ
ている時に第一のコンデンサＣ１に充電された電荷が同
時に放電するため、蓄積電荷がより急速に放電されるこ
とになる。
【００３２】本実施形態によれば、バイパス回路９によ
りレベルシフト回路ＬＳの動作遅延の原因となる第１の
Ｎ型ＭＯＳＦＥＴ５に蓄積される電荷を急速に放電する
ことが可能となるので、動作遅延を低減させることが可
能となる。
りレベルシフト回路ＬＳの動作遅延の原因となる第１の
Ｎ型ＭＯＳＦＥＴ５に蓄積される電荷を急速に放電する
ことが可能となるので、動作遅延を低減させることが可
能となる。
【００３３】図５は、本発明に係る限流回路７及びバイ
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、限流回
路７の第２の抵抗素子Ｒ２に代えて第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とにより構成される直列回路を具
備している。さらに、ＮＰＮ型バイポーラトランジスタ
１１のエミッタ端子と第６の抵抗素子Ｒ６とを接続した
回路を第４の抵抗素子Ｒ４と第５の抵抗素子Ｒ５とによ
り構成される直列回路に並列に接続している。また、第
４の抵抗素子Ｒ４の両端に第２のＮ型ＭＯＳＦＥＴ１２
のドレイン端子及びゲート端子を接続し、第２のＮ型Ｍ
ＯＳＦＥＴ１２のソース端子をＮＰＮ型バイポーラトラ
ンジスタ１１のベース端子に接続している。また、第１
のツェナーダイオードＺＤ１のアノード端子と第２のダ
イオードＤ２のアノード端子とを接続した回路を第５の
抵抗素子Ｒ５に並列に接続している。
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、限流回
路７の第２の抵抗素子Ｒ２に代えて第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とにより構成される直列回路を具
備している。さらに、ＮＰＮ型バイポーラトランジスタ
１１のエミッタ端子と第６の抵抗素子Ｒ６とを接続した
回路を第４の抵抗素子Ｒ４と第５の抵抗素子Ｒ５とによ
り構成される直列回路に並列に接続している。また、第
４の抵抗素子Ｒ４の両端に第２のＮ型ＭＯＳＦＥＴ１２
のドレイン端子及びゲート端子を接続し、第２のＮ型Ｍ
ＯＳＦＥＴ１２のソース端子をＮＰＮ型バイポーラトラ
ンジスタ１１のベース端子に接続している。また、第１
のツェナーダイオードＺＤ１のアノード端子と第２のダ
イオードＤ２のアノード端子とを接続した回路を第５の
抵抗素子Ｒ５に並列に接続している。
【００３４】次に、本実施形態の動作について説明す
る。第１のＮ型ＭＯＳＦＥＴ５がオンした時に発生する
過電流Ｉｌ−ｐは、限流回路７によって限流される。し
かし、限流回路７の抵抗値が高ければ、電力損失が大き
くなる。そこで、本実施形態では、第１のＮ型ＭＯＳＦ
ＥＴ５がオンされた初期段階では過電流Ｉｌ−ｐが抵抗
値の高い経路で限流されるようにし、その後の定常状態
では抵抗値の小さい経路にレベルシフト電流Ｉｌが流れ
るようにすることによって電力損失を低減する。
る。第１のＮ型ＭＯＳＦＥＴ５がオンした時に発生する
過電流Ｉｌ−ｐは、限流回路７によって限流される。し
かし、限流回路７の抵抗値が高ければ、電力損失が大き
くなる。そこで、本実施形態では、第１のＮ型ＭＯＳＦ
ＥＴ５がオンされた初期段階では過電流Ｉｌ−ｐが抵抗
値の高い経路で限流されるようにし、その後の定常状態
では抵抗値の小さい経路にレベルシフト電流Ｉｌが流れ
るようにすることによって電力損失を低減する。
【００３５】まず、第１のＮ型ＭＯＳＦＥＴ５がオンさ
れた初期段階の過電流Ｉｌ−ｐは、第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とからなる限流回路７により限流
される。そして、第５の抵抗素子Ｒ５に発生する電圧が
検出信号として出力され、第１のツェナーダイオードＺ
Ｄ１と第２のダイオードＤ２とによってクランプされ
る。これにより、第２のＮ型ＭＯＳＦＥＴ１２のゲート
電圧に所定電圧以上の電圧が印加されるのを防止するこ
とができる。この検出信号が所定の電圧に達すると第２
のＮ型ＭＯＳＦＥＴ１２はオン状態に移行し、これによ
りＮＰＮ型バイポーラトランジスタ１１のベースがバイ
アスされ、定常状態ではレベルシフト電流ＩｌはＮＰＮ
型バイポーラトランジスタ１１と抵抗値の小さい第６の
抵抗素子Ｒ６の経路で流れる。なお、バイパス回路９の
動作については、図２に示した実施形態と同様であるの
で説明を省略する。
れた初期段階の過電流Ｉｌ−ｐは、第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とからなる限流回路７により限流
される。そして、第５の抵抗素子Ｒ５に発生する電圧が
検出信号として出力され、第１のツェナーダイオードＺ
Ｄ１と第２のダイオードＤ２とによってクランプされ
る。これにより、第２のＮ型ＭＯＳＦＥＴ１２のゲート
電圧に所定電圧以上の電圧が印加されるのを防止するこ
とができる。この検出信号が所定の電圧に達すると第２
のＮ型ＭＯＳＦＥＴ１２はオン状態に移行し、これによ
りＮＰＮ型バイポーラトランジスタ１１のベースがバイ
アスされ、定常状態ではレベルシフト電流ＩｌはＮＰＮ
型バイポーラトランジスタ１１と抵抗値の小さい第６の
抵抗素子Ｒ６の経路で流れる。なお、バイパス回路９の
動作については、図２に示した実施形態と同様であるの
で説明を省略する。
【００３６】本実施形態によれば、過度の電力損失を招
くことなく、限流回路７により過電流Ｉｌ−ｐを限流す
ることが可能となる。
くことなく、限流回路７により過電流Ｉｌ−ｐを限流す
ることが可能となる。
【００３７】図６は、本発明に係る限流回路７及びバイ
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、限流回
路７の第２の抵抗素子Ｒ２に代えて第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とにより構成される直列回路を具
備している。さらに、ＮＰＮ型バイポーラトランジスタ
１１のエミッタ端子と第６の抵抗素子Ｒ６を接続した回
路を第４の抵抗素子Ｒ４と第５の抵抗素子Ｒ５とにより
構成される直列回路に並列に接続している。また、第７
の抵抗素子Ｒ７と第２のコンデンサＣ２との直列回路を
ＮＰＮ型バイポーラトランジスタ１１のベース−エミッ
タ間に第６の抵抗素子Ｒ６に並行になるように接続す
る。また、第２のダイオードＤ２のカソード端子と第１
のツェナーダイオードＺＤ１のカソード端子及び第１の
ツェナーダイオードＺＤ１のアノード端子と第２のツェ
ナーダイオードＺＤ２のカソード端子とが接続された回
路を第５の抵抗素子Ｒ５に並列に接続している。さら
に、第７の抵抗素子Ｒ７と第２のコンデンサＣ２との接
続点と第１のツェナーダイオードＺＤ１のアノード端子
とを接続している。
パス回路９の他の実施形態を示す回路図である。本実施
形態の回路構成は、図２に示した回路において、限流回
路７の第２の抵抗素子Ｒ２に代えて第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とにより構成される直列回路を具
備している。さらに、ＮＰＮ型バイポーラトランジスタ
１１のエミッタ端子と第６の抵抗素子Ｒ６を接続した回
路を第４の抵抗素子Ｒ４と第５の抵抗素子Ｒ５とにより
構成される直列回路に並列に接続している。また、第７
の抵抗素子Ｒ７と第２のコンデンサＣ２との直列回路を
ＮＰＮ型バイポーラトランジスタ１１のベース−エミッ
タ間に第６の抵抗素子Ｒ６に並行になるように接続す
る。また、第２のダイオードＤ２のカソード端子と第１
のツェナーダイオードＺＤ１のカソード端子及び第１の
ツェナーダイオードＺＤ１のアノード端子と第２のツェ
ナーダイオードＺＤ２のカソード端子とが接続された回
路を第５の抵抗素子Ｒ５に並列に接続している。さら
に、第７の抵抗素子Ｒ７と第２のコンデンサＣ２との接
続点と第１のツェナーダイオードＺＤ１のアノード端子
とを接続している。
【００３８】次に、本実施形態の動作について説明す
る。図５に示した実施形態と同様、第１のＮ型ＭＯＳＦ
ＥＴ５がオンされた初期段階では過電流Ｉｌ−ｐが抵抗
値の高い経路で限流されるようにし、その後の定常状態
では抵抗値の小さい経路にレベルシフト電流Ｉｌが流れ
るようにすることによって電力損失を低減している。
る。図５に示した実施形態と同様、第１のＮ型ＭＯＳＦ
ＥＴ５がオンされた初期段階では過電流Ｉｌ−ｐが抵抗
値の高い経路で限流されるようにし、その後の定常状態
では抵抗値の小さい経路にレベルシフト電流Ｉｌが流れ
るようにすることによって電力損失を低減している。
【００３９】まず、第１のＮ型ＭＯＳＦＥＴ５がオンさ
れた初期段階の過電流Ｉｌ−ｐは、第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とからなる限流回路７により限流
される。そして、第５の抵抗素子Ｒ５に発生する電圧が
検出信号として出力され、第２のダイオードＤ２と第１
のツェナーダイオードＺＤ１及び第２のツェナーダイオ
ードＺＤ２によってクランプされる。この検出信号が所
定の電圧に達すると第２のコンデンサＣ２の充電が開始
される。この充電電圧が所定の電圧に達すると、ＮＰＮ
型バイポーラトランジスタ１１のベースに第７の抵抗素
子Ｒ７を介してバイアスされオン状態に移行し、定常状
態ではレベルシフト電流Ｉｌは、ＮＰＮ型バイポーラト
ランジスタ１１と抵抗値の小さい第６の抵抗素子Ｒ６の
経路で流れる。なお、バイパス回路９の動作について
は、図２に示した実施形態と同様であるので説明を省略
する。
れた初期段階の過電流Ｉｌ−ｐは、第４の抵抗素子Ｒ４
と第５の抵抗素子Ｒ５とからなる限流回路７により限流
される。そして、第５の抵抗素子Ｒ５に発生する電圧が
検出信号として出力され、第２のダイオードＤ２と第１
のツェナーダイオードＺＤ１及び第２のツェナーダイオ
ードＺＤ２によってクランプされる。この検出信号が所
定の電圧に達すると第２のコンデンサＣ２の充電が開始
される。この充電電圧が所定の電圧に達すると、ＮＰＮ
型バイポーラトランジスタ１１のベースに第７の抵抗素
子Ｒ７を介してバイアスされオン状態に移行し、定常状
態ではレベルシフト電流Ｉｌは、ＮＰＮ型バイポーラト
ランジスタ１１と抵抗値の小さい第６の抵抗素子Ｒ６の
経路で流れる。なお、バイパス回路９の動作について
は、図２に示した実施形態と同様であるので説明を省略
する。
【００４０】本実施形態によれば、過度の電力損失を招
くことなく、限流回路７により過電流Ｉｌ−ｐを限流す
ることが可能となる。
くことなく、限流回路７により過電流Ｉｌ−ｐを限流す
ることが可能となる。
【００４１】
【発明の効果】以上のように、請求項１記載の発明にあ
っては、第１及び第２のＰ型ＭＯＳＦＥＴによりカレン
トミラー回路を構成し、第１のＰ型ＭＯＳＦＥＴとグラ
ンドとを第１のＮ型ＭＯＳＦＥＴを介して接続し、第２
のＰ型ＭＯＳＦＥＴのソース端子とドレイン端子とをソ
ース端子側が高電位になるように駆動電源を介して接続
し、第２のＰ型ＭＯＳＦＥＴのドレイン端子と駆動電源
の低電位側とを第１の抵抗素子を介して接続してなり、
第１のＮ型ＭＯＳＦＥＴのゲート−ソース間に制御信号
を印加することで第１及び第２のＰ型ＭＯＳＦＥＴに流
れるレベルシフト電流により第１の抵抗素子に電圧を発
生させることによってレベル変換を行うレベルシフト回
路において、レベル変換時に第１のＮ型ＭＯＳＦＥＴの
ドレイン−ソース間に高電圧が印加されている状態で第
１のＮ型ＭＯＳＦＥＴがオンされたときに、第１のＮ型
ＭＯＳＦＥＴに過渡的に流れる過電流を限流するための
限流回路と、レベル変換時に第１のＮ型ＭＯＳＦＥＴが
オフされたときに、第１のＮ型ＭＯＳＦＥＴのドレイン
−ソース間の寄生容量に蓄積された電荷を放電するため
のバイパス回路との並列回路を、第１のＮ型ＭＯＳＦＥ
Ｔと第１のＰ型ＭＯＳＦＥＴの間に付加するようにした
ので、限流回路により過電流を限流することが可能とな
り、レベルシフト電流が急激に流れたとしても素子破壊
を生じたり、ノイズにより誤動作を発生させないレベル
シフト回路を提供することができた。また、バイパス回
路によりレベルシフト回路の動作遅延の原因となる第１
のＮ型ＭＯＳＦＥＴに蓄積される電荷を放電することが
可能となり、動作遅延を低減するレベルシフト回路を提
供することができた。
っては、第１及び第２のＰ型ＭＯＳＦＥＴによりカレン
トミラー回路を構成し、第１のＰ型ＭＯＳＦＥＴとグラ
ンドとを第１のＮ型ＭＯＳＦＥＴを介して接続し、第２
のＰ型ＭＯＳＦＥＴのソース端子とドレイン端子とをソ
ース端子側が高電位になるように駆動電源を介して接続
し、第２のＰ型ＭＯＳＦＥＴのドレイン端子と駆動電源
の低電位側とを第１の抵抗素子を介して接続してなり、
第１のＮ型ＭＯＳＦＥＴのゲート−ソース間に制御信号
を印加することで第１及び第２のＰ型ＭＯＳＦＥＴに流
れるレベルシフト電流により第１の抵抗素子に電圧を発
生させることによってレベル変換を行うレベルシフト回
路において、レベル変換時に第１のＮ型ＭＯＳＦＥＴの
ドレイン−ソース間に高電圧が印加されている状態で第
１のＮ型ＭＯＳＦＥＴがオンされたときに、第１のＮ型
ＭＯＳＦＥＴに過渡的に流れる過電流を限流するための
限流回路と、レベル変換時に第１のＮ型ＭＯＳＦＥＴが
オフされたときに、第１のＮ型ＭＯＳＦＥＴのドレイン
−ソース間の寄生容量に蓄積された電荷を放電するため
のバイパス回路との並列回路を、第１のＮ型ＭＯＳＦＥ
Ｔと第１のＰ型ＭＯＳＦＥＴの間に付加するようにした
ので、限流回路により過電流を限流することが可能とな
り、レベルシフト電流が急激に流れたとしても素子破壊
を生じたり、ノイズにより誤動作を発生させないレベル
シフト回路を提供することができた。また、バイパス回
路によりレベルシフト回路の動作遅延の原因となる第１
のＮ型ＭＯＳＦＥＴに蓄積される電荷を放電することが
可能となり、動作遅延を低減するレベルシフト回路を提
供することができた。
【００４２】請求項２記載の発明にあっては、請求項１
記載の発明において、限流回路を第２の抵抗素子で構成
し、バイパス回路を第１のダイオードと第３の抵抗素子
との直列回路により構成し、直列回路を第１のＮ型ＭＯ
ＳＦＥＴに蓄積された蓄積電荷が第１のＮ型ＭＯＳＦＥ
Ｔから第１のＰ型ＭＯＳＦＥＴに流れるように接続した
ので、限流回路により過電流を限流することが可能とな
り、レベルシフト電流が急激に流れた際に発生する素子
破壊やノイズにより発生する誤動作を防止することがで
きる。また、バイパス回路によりレベルシフト回路の動
作遅延の原因となる第１のＮ型ＭＯＳＦＥＴに蓄積され
る電荷を放電することが可能となり、動作遅延を低減す
ることができる。
記載の発明において、限流回路を第２の抵抗素子で構成
し、バイパス回路を第１のダイオードと第３の抵抗素子
との直列回路により構成し、直列回路を第１のＮ型ＭＯ
ＳＦＥＴに蓄積された蓄積電荷が第１のＮ型ＭＯＳＦＥ
Ｔから第１のＰ型ＭＯＳＦＥＴに流れるように接続した
ので、限流回路により過電流を限流することが可能とな
り、レベルシフト電流が急激に流れた際に発生する素子
破壊やノイズにより発生する誤動作を防止することがで
きる。また、バイパス回路によりレベルシフト回路の動
作遅延の原因となる第１のＮ型ＭＯＳＦＥＴに蓄積され
る電荷を放電することが可能となり、動作遅延を低減す
ることができる。
【００４３】請求項３記載の発明にあっては、請求項２
記載の発明において、限流回路の第２の抵抗素子と直列
にコイルを付加するようにしたので、請求項２の効果に
加えて、さらに、第２の抵抗素子及びコイルにより構成
されるローパスフィルタにより、過渡的に流れる電流や
スイッチングノイズを遮断することが可能となる。
記載の発明において、限流回路の第２の抵抗素子と直列
にコイルを付加するようにしたので、請求項２の効果に
加えて、さらに、第２の抵抗素子及びコイルにより構成
されるローパスフィルタにより、過渡的に流れる電流や
スイッチングノイズを遮断することが可能となる。
【００４４】請求項４記載の発明にあっては、請求項２
記載の発明において、限流回路の第２の抵抗素子に直列
にトランスの１次側を付加し、バイパス回路の第１のダ
イオードと第３の抵抗素子との直列回路に第１のコンデ
ンサと第４の抵抗素子とトランスの２次側との並列回路
を直列に接続し、限流回路に過電流が流れたときに第１
のコンデンサが充電されるようにしたので、請求項２の
効果に加えて、第２の抵抗素子及びコイルにより構成さ
れるローパスフィルタにより、過渡的に流れる電流やス
イッチングノイズを遮断することが可能となる。さら
に、バイパス回路によりレベルシフト回路の動作遅延の
原因となる第１のＮ型ＭＯＳＦＥＴに蓄積される電荷を
急速に放電することが可能となり、動作遅延を低減する
ことができる。
記載の発明において、限流回路の第２の抵抗素子に直列
にトランスの１次側を付加し、バイパス回路の第１のダ
イオードと第３の抵抗素子との直列回路に第１のコンデ
ンサと第４の抵抗素子とトランスの２次側との並列回路
を直列に接続し、限流回路に過電流が流れたときに第１
のコンデンサが充電されるようにしたので、請求項２の
効果に加えて、第２の抵抗素子及びコイルにより構成さ
れるローパスフィルタにより、過渡的に流れる電流やス
イッチングノイズを遮断することが可能となる。さら
に、バイパス回路によりレベルシフト回路の動作遅延の
原因となる第１のＮ型ＭＯＳＦＥＴに蓄積される電荷を
急速に放電することが可能となり、動作遅延を低減する
ことができる。
【００４５】請求項５記載の発明にあっては、請求項２
記載の発明において、限流回路の第２の抵抗素子に代え
て第４の抵抗素子と第５の抵抗素子とにより構成される
直列回路を付加し、ＮＰＮ型バイポーラトランジスタの
エミッタ端子と第６の抵抗素子とを接続した回路を直列
回路に並列に接続し、第４の抵抗素子の両端に第２のＮ
型ＭＯＳＦＥＴのドレイン端子及びゲート端子を接続
し、第２のＮ型ＭＯＳＦＥＴのソース端子をＮＰＮ型バ
イポーラトランジスタのベース端子に接続し、第１のツ
ェナーダイオードのアノード端子と第２のダイオードの
アノード端子とを接続した回路を第５の抵抗素子に並列
に接続するようにしたので、請求項２の効果に加えて、
過度の電力損失を招くことなく、限流回路により過電流
を限流することが可能となる。
記載の発明において、限流回路の第２の抵抗素子に代え
て第４の抵抗素子と第５の抵抗素子とにより構成される
直列回路を付加し、ＮＰＮ型バイポーラトランジスタの
エミッタ端子と第６の抵抗素子とを接続した回路を直列
回路に並列に接続し、第４の抵抗素子の両端に第２のＮ
型ＭＯＳＦＥＴのドレイン端子及びゲート端子を接続
し、第２のＮ型ＭＯＳＦＥＴのソース端子をＮＰＮ型バ
イポーラトランジスタのベース端子に接続し、第１のツ
ェナーダイオードのアノード端子と第２のダイオードの
アノード端子とを接続した回路を第５の抵抗素子に並列
に接続するようにしたので、請求項２の効果に加えて、
過度の電力損失を招くことなく、限流回路により過電流
を限流することが可能となる。
【００４６】請求項６記載の発明にあっては、請求項２
記載の発明において、限流回路の第２の抵抗素子に代え
て第４の抵抗素子と第５の抵抗素子とにより構成される
直列回路を付加し、ＮＰＮ型バイポーラトランジスタの
エミッタ端子と第６の抵抗素子を接続した回路を直列回
路に並列に接続し、第７の抵抗素子と第２のコンデンサ
との直列回路をＮＰＮ型バイポーラトランジスタのベー
ス−エミッタ間に第６の抵抗素子と並行となるように接
続し、第２のダイオードのカソード端子と第１のツェナ
ーダイオードのカソード端子及び第１のツェナーダイオ
ードのアノード端子と第２のツェナーダイオードのカソ
ード端子とが接続された回路を第５の抵抗素子に並列に
接続し、第７の抵抗素子と第２のコンデンサとの接続点
と第１のツェナーダイオードのアノード端子とを接続す
るようにしたので、請求項２の効果に加えて、過度の電
力損失を招くことなく、限流回路により過電流を限流す
ることが可能となる。
記載の発明において、限流回路の第２の抵抗素子に代え
て第４の抵抗素子と第５の抵抗素子とにより構成される
直列回路を付加し、ＮＰＮ型バイポーラトランジスタの
エミッタ端子と第６の抵抗素子を接続した回路を直列回
路に並列に接続し、第７の抵抗素子と第２のコンデンサ
との直列回路をＮＰＮ型バイポーラトランジスタのベー
ス−エミッタ間に第６の抵抗素子と並行となるように接
続し、第２のダイオードのカソード端子と第１のツェナ
ーダイオードのカソード端子及び第１のツェナーダイオ
ードのアノード端子と第２のツェナーダイオードのカソ
ード端子とが接続された回路を第５の抵抗素子に並列に
接続し、第７の抵抗素子と第２のコンデンサとの接続点
と第１のツェナーダイオードのアノード端子とを接続す
るようにしたので、請求項２の効果に加えて、過度の電
力損失を招くことなく、限流回路により過電流を限流す
ることが可能となる。
【図１】本発明の一実施形態に係るレベルシフト回路の
回路図である。
回路図である。
【図２】本発明に係る限流回路及びバイパス回路の一実
施形態を示す回路図である。
施形態を示す回路図である。
【図３】本発明に係る限流回路及びバイパス回路の他の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図４】本発明に係る限流回路及びバイパス回路の他の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図５】本発明に係る限流回路及びバイパス回路の他の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図６】本発明に係る限流回路及びバイパス回路の他の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図７】従来のレベルシフト回路を含むインバータ回路
である。
である。
【図８】従来のレベルシフト回路におけるレベルシフト
電流を示すグラフである。
電流を示すグラフである。
ＬＳ レベルシフト回路 １ 第１のＰ型ＭＯＳＦＥＴ ３ 第２のＰ型ＭＯＳＦＥＴ ５ 第１のＮ型ＭＯＳＦＥＴ ７ 限流回路 ９ バイパス回路 １１ ＮＰＮ型バイポーラトランジスタ １２ 第２のＮ型ＭＯＳＦＥＴ Ｂ１ 第１の駆動素子 Ｂ２ 第２の駆動素子 Ｃ１ 第１のコンデンサ Ｃ２ 第２のコンデンサ Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード Ｅ１ 第１の駆動電源 Ｅ２ 第２の駆動電源 Ｅ３ 直列電源 Ｌ１ コイル Ｌ２ トランス Ｐ１ 第１の制御装置 Ｐ２ 第２の制御装置 Ｑ１ 第１のパワー素子 Ｑ２ 第２のパワー素子 Ｒ１ 第１の抵抗素子 Ｒ２ 第２の抵抗素子 Ｒ３ 第３の抵抗素子 Ｒ４ 第４の抵抗素子 Ｒ５ 第５の抵抗素子 Ｒ６ 第６の抵抗素子 Ｒ７ 第７の抵抗素子 Ｒ８ 第１の負荷回路 Ｒ９ 第２の負荷回路 ＺＤ１ 第１のツェナーダイオード ＺＤ２ 第２のツェナーダイオード
Claims (6)
- 【請求項１】 第１及び第２のＰ型ＭＯＳＦＥＴにより
カレントミラー回路を構成し、前記第１のＰ型ＭＯＳＦ
ＥＴとグランドとを第１のＮ型ＭＯＳＦＥＴを介して接
続し、前記第２のＰ型ＭＯＳＦＥＴのソース端子とドレ
イン端子とをソース端子側が高電位になるように駆動電
源を介して接続し、前記第２のＰ型ＭＯＳＦＥＴのドレ
イン端子と前記駆動電源の低電位側とを第１の抵抗素子
を介して接続してなり、前記第１のＮ型ＭＯＳＦＥＴの
ゲート−ソース間に制御信号を印加することで前記第１
及び第２のＰ型ＭＯＳＦＥＴに流れるレベルシフト電流
により前記第１の抵抗素子に電圧を発生させることによ
ってレベル変換を行うレベルシフト回路において、レベ
ル変換時に前記第１のＮ型ＭＯＳＦＥＴのドレイン−ソ
ース間に高電圧が印加されている状態で前記第１のＮ型
ＭＯＳＦＥＴがオンされたときに、前記第１のＮ型ＭＯ
ＳＦＥＴに過渡的に流れる過電流を限流するための限流
回路と、レベル変換時に前記第１のＮ型ＭＯＳＦＥＴが
オフされたときに、前記第１のＮ型ＭＯＳＦＥＴのドレ
イン−ソース間の寄生容量に蓄積された電荷を放電する
ためのバイパス回路との並列回路を、前記第１のＮ型Ｍ
ＯＳＦＥＴと前記第１のＰ型ＭＯＳＦＥＴの間に付加す
るようにしたことを特徴とするレベルシフト回路。 - 【請求項２】 前記限流回路を第２の抵抗素子で構成
し、前記バイパス回路を第１のダイオードと第３の抵抗
素子との直列回路により構成し、該直列回路を前記第１
のＮ型ＭＯＳＦＥＴに蓄積された蓄積電荷が前記第１の
Ｎ型ＭＯＳＦＥＴから前記第１のＰ型ＭＯＳＦＥＴに流
れるように接続したことを特徴とする請求項１記載のレ
ベルシフト回路。 - 【請求項３】 前記限流回路の第２の抵抗素子と直列に
コイルを付加するようにしたことを特徴とする請求項２
記載のレベルシフト回路。 - 【請求項４】 前記限流回路の第２の抵抗素子に直列に
トランスの１次側を付加し、前記バイパス回路の第１の
ダイオードと第３の抵抗素子との直列回路に第１のコン
デンサと第４の抵抗素子と前記トランスの２次側との並
列回路を直列に接続し、前記限流回路に過電流が流れた
ときに前記第１のコンデンサが充電されるようにしたこ
とを特徴とする請求項２記載のレベルシフト回路。 - 【請求項５】 前記限流回路の第２の抵抗素子に代えて
第４の抵抗素子と第５の抵抗素子とにより構成される直
列回路を付加し、ＮＰＮ型バイポーラトランジスタのエ
ミッタ端子と第６の抵抗素子とを接続した回路を前記直
列回路に並列に接続し、前記第４の抵抗素子の両端に第
２のＮ型ＭＯＳＦＥＴのドレイン端子及びゲート端子を
接続し、前記第２のＮ型ＭＯＳＦＥＴのソース端子を前
記ＮＰＮ型バイポーラトランジスタのベース端子に接続
し、第１のツェナーダイオードのアノード端子と第２の
ダイオードのアノード端子とを接続した回路を前記第５
の抵抗素子に並列に接続するようにしたことを特徴とす
る請求項２記載のレベルシフト回路。 - 【請求項６】 前記限流回路の第２の抵抗素子に代えて
第４の抵抗素子と第５の抵抗素子とにより構成される直
列回路を付加し、ＮＰＮ型バイポーラトランジスタのエ
ミッタ端子と第６の抵抗素子を接続した回路を前記直列
回路に並列に接続し、第７の抵抗素子と第２のコンデン
サとの直列回路を前記ＮＰＮ型バイポーラトランジスタ
のベース−エミッタ間に第６の抵抗素子と並行となるよ
うに接続し、第２のダイオードのカソード端子と第１の
ツェナーダイオードのカソード端子及び前記第１のツェ
ナーダイオードのアノード端子と第２のツェナーダイオ
ードのカソード端子とが接続された回路を前記第５の抵
抗素子に並列に接続し、前記第７の抵抗素子と前記第２
のコンデンサとの接続点と前記第１のツェナーダイオー
ドのアノード端子とを接続するようにしたことを特徴と
する請求項２記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037273A JPH10233661A (ja) | 1997-02-21 | 1997-02-21 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037273A JPH10233661A (ja) | 1997-02-21 | 1997-02-21 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233661A true JPH10233661A (ja) | 1998-09-02 |
Family
ID=12493085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9037273A Pending JPH10233661A (ja) | 1997-02-21 | 1997-02-21 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301160A (ja) * | 2007-05-31 | 2008-12-11 | Fuji Electric Device Technology Co Ltd | レベルシフト回路および半導体装置 |
| JP2011015136A (ja) * | 2009-07-01 | 2011-01-20 | Mitsubishi Electric Corp | 半導体回路 |
| WO2016049862A1 (zh) * | 2014-09-30 | 2016-04-07 | 华为技术有限公司 | 实现移位运算的电路以及阵列电路 |
-
1997
- 1997-02-21 JP JP9037273A patent/JPH10233661A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301160A (ja) * | 2007-05-31 | 2008-12-11 | Fuji Electric Device Technology Co Ltd | レベルシフト回路および半導体装置 |
| JP2011015136A (ja) * | 2009-07-01 | 2011-01-20 | Mitsubishi Electric Corp | 半導体回路 |
| WO2016049862A1 (zh) * | 2014-09-30 | 2016-04-07 | 华为技术有限公司 | 实现移位运算的电路以及阵列电路 |
| US10192617B2 (en) | 2014-09-30 | 2019-01-29 | Huawei Technologies Co., Ltd. | Circuit and array circuit for implementing shift operation |
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