JPH1174779A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH1174779A JPH1174779A JP9234121A JP23412197A JPH1174779A JP H1174779 A JPH1174779 A JP H1174779A JP 9234121 A JP9234121 A JP 9234121A JP 23412197 A JP23412197 A JP 23412197A JP H1174779 A JPH1174779 A JP H1174779A
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Abstract
(57)【要約】
【課題】 レベルシフト電流が急激に流れた場合におい
ても素子破壊を生じたり、ノイズにより誤動作を発生さ
せることのないレベルシフト回路を提供する。 【解決手段】 レベルシフト回路ＬＳのＮ型MOSFET３の
ゲート端子と制御素子ＣＲ１との間に、コンデンサＣと
Ｎ型MOSFET４とＰ型MOSFET５と抵抗素子Ｒ２とで構成さ
れるソフトスイッチ回路ＳＳを介在させている。ソフト
スイッチ回路ＳＳは、Ｎ型MOSFET４のドレイン端子とＰ
型MOSFET５のドレイン端子とが抵抗素子Ｒ２を介して接
続され、Ｎ型MOSFET４のドレイン端子とソース端子との
間にコンデンサＣが接続されている。また、Ｎ型MOSFET
４のドレイン端子は、Ｎ型MOSFET３のゲート端子に接続
され、Ｎ型MOSFET４及びＰ型MOSFET５のゲート端子は、
制御素子ＣＲ１に接続されている。そして、Ｐ型MOSFET
５のソース端子には電源Ｅ１が印加され、Ｎ型MOSFET４
のソース端子はグランドに接続されている。
ても素子破壊を生じたり、ノイズにより誤動作を発生さ
せることのないレベルシフト回路を提供する。 【解決手段】 レベルシフト回路ＬＳのＮ型MOSFET３の
ゲート端子と制御素子ＣＲ１との間に、コンデンサＣと
Ｎ型MOSFET４とＰ型MOSFET５と抵抗素子Ｒ２とで構成さ
れるソフトスイッチ回路ＳＳを介在させている。ソフト
スイッチ回路ＳＳは、Ｎ型MOSFET４のドレイン端子とＰ
型MOSFET５のドレイン端子とが抵抗素子Ｒ２を介して接
続され、Ｎ型MOSFET４のドレイン端子とソース端子との
間にコンデンサＣが接続されている。また、Ｎ型MOSFET
４のドレイン端子は、Ｎ型MOSFET３のゲート端子に接続
され、Ｎ型MOSFET４及びＰ型MOSFET５のゲート端子は、
制御素子ＣＲ１に接続されている。そして、Ｐ型MOSFET
５のソース端子には電源Ｅ１が印加され、Ｎ型MOSFET４
のソース端子はグランドに接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】図３は、従来例に係るレベルシフト回路
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、ソ−ス端子同士が接続
され、ドレイン端子間には直列電源Ｅ４が接続されてい
る。ＤＲ１及びＤＲ２は駆動素子であり、これら２つの
駆動素子ＤＲ１，ＤＲ２から出力される駆動信号により
Ｎ型MOSFETＱ１，Ｑ２を交互にスイッチングすること
で、直流電源Ｅ４を交流電源に変換して負荷回路Ｒ３，
Ｒ４に供給する。ＣＲ１及びＣＲ２は駆動素子ＤＲ１，
ＤＲ２を制御する制御素子であり、Ｅ２及びＥ３は第１
及び第２の駆動電源であり、駆動素子ＤＲ１，ＤＲ２に
電力を供給する。Ｐは制御装置であり、Ｎ型MOSFETＱ
１，Ｑ２に対して制御信号を発生する。制御装置Ｐと駆
動素子ＤＲ１とは、制御素子ＣＲ１及びレベルシフト回
路ＬＳを介して接続され、制御装置Ｐと駆動素子ＤＲ２
とは、制御素子ＣＲ１，ＣＲ２を介して接続される。
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、ソ−ス端子同士が接続
され、ドレイン端子間には直列電源Ｅ４が接続されてい
る。ＤＲ１及びＤＲ２は駆動素子であり、これら２つの
駆動素子ＤＲ１，ＤＲ２から出力される駆動信号により
Ｎ型MOSFETＱ１，Ｑ２を交互にスイッチングすること
で、直流電源Ｅ４を交流電源に変換して負荷回路Ｒ３，
Ｒ４に供給する。ＣＲ１及びＣＲ２は駆動素子ＤＲ１，
ＤＲ２を制御する制御素子であり、Ｅ２及びＥ３は第１
及び第２の駆動電源であり、駆動素子ＤＲ１，ＤＲ２に
電力を供給する。Ｐは制御装置であり、Ｎ型MOSFETＱ
１，Ｑ２に対して制御信号を発生する。制御装置Ｐと駆
動素子ＤＲ１とは、制御素子ＣＲ１及びレベルシフト回
路ＬＳを介して接続され、制御装置Ｐと駆動素子ＤＲ２
とは、制御素子ＣＲ１，ＣＲ２を介して接続される。
【０００３】レベルシフト回路ＬＳは、２つのＰ型MOSF
ET１，２と、Ｎ型MOSFET３と、抵抗素子Ｒ１とにより構
成され、Ｐ型MOSFET１，２は、カレントミラー回路を構
成する。Ｎ型MOSFET３は、Ｐ型MOSFET１のドレイン端子
とグランドとの間に接続され、Ｎ型MOSFET３がオンする
とＰ型MOSFET１，２にレベルシフト電流Ｉが流れる。抵
抗素子Ｒ１は、Ｐ型MOSFET３のドレイン端子と駆動電源
Ｅ２の低電位側との間に接続され、Ｎ型MOSFET３のゲー
ト・ソース間に制御装置Ｐにより制御信号が印加される
と、抵抗素子Ｒ１の両端に電圧を発生させる。
ET１，２と、Ｎ型MOSFET３と、抵抗素子Ｒ１とにより構
成され、Ｐ型MOSFET１，２は、カレントミラー回路を構
成する。Ｎ型MOSFET３は、Ｐ型MOSFET１のドレイン端子
とグランドとの間に接続され、Ｎ型MOSFET３がオンする
とＰ型MOSFET１，２にレベルシフト電流Ｉが流れる。抵
抗素子Ｒ１は、Ｐ型MOSFET３のドレイン端子と駆動電源
Ｅ２の低電位側との間に接続され、Ｎ型MOSFET３のゲー
ト・ソース間に制御装置Ｐにより制御信号が印加される
と、抵抗素子Ｒ１の両端に電圧を発生させる。
【０００４】以下、レベルシフト回路ＬＳの動作につい
て説明する。出力電圧Ｖｓ及びＮ型MOSFET３のドレイン
・ソース間電圧Ｖｍが高電位である場合、制御素子ＣＲ
１から出力される制御信号によってＮ型MOSFET３がオン
されるとレベルシフト電流Ｉが流れる。このレベルシフ
ト電流Ｉは、カレントミラー回路を構成するＰ型MOSFET
１，２に流れる。このレベルシフト電流Ｉによって抵抗
素子Ｒ１の両端に電圧が発生し、駆動素子ＤＲ１に入力
される。この場合、Ｐ型MOSFET１，２は能動領域で動作
し大きな遅延はない。
て説明する。出力電圧Ｖｓ及びＮ型MOSFET３のドレイン
・ソース間電圧Ｖｍが高電位である場合、制御素子ＣＲ
１から出力される制御信号によってＮ型MOSFET３がオン
されるとレベルシフト電流Ｉが流れる。このレベルシフ
ト電流Ｉは、カレントミラー回路を構成するＰ型MOSFET
１，２に流れる。このレベルシフト電流Ｉによって抵抗
素子Ｒ１の両端に電圧が発生し、駆動素子ＤＲ１に入力
される。この場合、Ｐ型MOSFET１，２は能動領域で動作
し大きな遅延はない。
【０００５】また、Ｎ型MOSFET３がオフした場合、Ｎ型
MOSFET３のドレイン・ソース間の寄生容量に蓄積された
電荷は、Ｐ型MOSFET１の寄生ダイオードを介して放電さ
れる。
MOSFET３のドレイン・ソース間の寄生容量に蓄積された
電荷は、Ｐ型MOSFET１の寄生ダイオードを介して放電さ
れる。
【０００６】
【発明が解決しようとする課題】ところが、上述のよう
な構成のレベルシフト回路ＬＳでは、Ｎ型MOSFET３に高
電圧が印加されている状態でゲート・ソース間に制御素
子ＣＲ１から出力される制御信号が印加されると、ドレ
イン・ソース間電圧の急激な電圧変動によってレベルシ
フト電流Ｉが急激に流れ、図４に示すような定格以上の
過電流Ｉｐが瞬時に流れることになる。この過電流Ｉｐ
によって素子破壊が発生したり、ノイズを生じ周辺回路
が誤動作を起こすという問題があった。
な構成のレベルシフト回路ＬＳでは、Ｎ型MOSFET３に高
電圧が印加されている状態でゲート・ソース間に制御素
子ＣＲ１から出力される制御信号が印加されると、ドレ
イン・ソース間電圧の急激な電圧変動によってレベルシ
フト電流Ｉが急激に流れ、図４に示すような定格以上の
過電流Ｉｐが瞬時に流れることになる。この過電流Ｉｐ
によって素子破壊が発生したり、ノイズを生じ周辺回路
が誤動作を起こすという問題があった。
【０００７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、レベルシフト電流が
急激に流れた場合においても素子破壊を生じたり、ノイ
ズにより誤動作を発生させることのないレベルシフト回
路を提供することにある。
であり、その目的とするところは、レベルシフト電流が
急激に流れた場合においても素子破壊を生じたり、ノイ
ズにより誤動作を発生させることのないレベルシフト回
路を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
第１及び第２のＰ型MOSFETによりカレントミラー回路を
構成し、前記第１のＰ型MOSFETとグランドとを第１のＮ
型MOSFETを介して接続し、前記第２のＰ型MOSFETのソー
ス端子とドレイン端子とをソース端子側が高電位になる
ように駆動電源を介して接続し、前記第２のＰ型MOSFET
のドレイン端子と前記駆動電源の低電位側とを第１の抵
抗素子を介して接続して成り、前記第１のＮ型MOSFETの
ゲート・ソース間に制御素子からの制御信号を印加する
ことで前記第１及び第２のＰ型MOSFETに流れるレベルシ
フト電流により前記第１の抵抗素子に電圧を発生させる
ことによってレベル変換を行うレベルシフト回路におい
て、レベル変換時に前記第１のＮ型MOSFETのドレイン・
ソース間に高電圧が印加されている状態で前記第１のＮ
型MOSFETがオンされたときに、前記第１のＮ型MOSFETに
過渡的に流れる過電流を抑制するソフトスイッチ回路
を、前記第１のＮ型MOSFETのゲート端子と前記制御素子
との間に設けたことを特徴とするものである。
第１及び第２のＰ型MOSFETによりカレントミラー回路を
構成し、前記第１のＰ型MOSFETとグランドとを第１のＮ
型MOSFETを介して接続し、前記第２のＰ型MOSFETのソー
ス端子とドレイン端子とをソース端子側が高電位になる
ように駆動電源を介して接続し、前記第２のＰ型MOSFET
のドレイン端子と前記駆動電源の低電位側とを第１の抵
抗素子を介して接続して成り、前記第１のＮ型MOSFETの
ゲート・ソース間に制御素子からの制御信号を印加する
ことで前記第１及び第２のＰ型MOSFETに流れるレベルシ
フト電流により前記第１の抵抗素子に電圧を発生させる
ことによってレベル変換を行うレベルシフト回路におい
て、レベル変換時に前記第１のＮ型MOSFETのドレイン・
ソース間に高電圧が印加されている状態で前記第１のＮ
型MOSFETがオンされたときに、前記第１のＮ型MOSFETに
過渡的に流れる過電流を抑制するソフトスイッチ回路
を、前記第１のＮ型MOSFETのゲート端子と前記制御素子
との間に設けたことを特徴とするものである。
【０００９】請求項２記載の発明は、請求項１記載のレ
ベルシフト回路において、前記レベルシフト回路を、前
記第１のＮ型MOSFETのゲート・ソース間に接続されたコ
ンデンサと、該コンデンサと並列に、かつ、ソース端子
がグランドに接続されるように接続された第２のＮ型MO
SFETと、該第２のＮ型MOSFETのドレイン端子に第２の抵
抗素子を介してドレイン端子が接続されたＰ型MOSFETと
で構成したことを特徴とするものである。
ベルシフト回路において、前記レベルシフト回路を、前
記第１のＮ型MOSFETのゲート・ソース間に接続されたコ
ンデンサと、該コンデンサと並列に、かつ、ソース端子
がグランドに接続されるように接続された第２のＮ型MO
SFETと、該第２のＮ型MOSFETのドレイン端子に第２の抵
抗素子を介してドレイン端子が接続されたＰ型MOSFETと
で構成したことを特徴とするものである。
【００１０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るレベルシフト回路ＬＳを示す回路図である。本実
施形態に係るレベルシフト回路ＬＳは、従来例として図
３に示すレベルシフト回路ＬＳのＮ型MOSFET３のゲート
端子と制御素子ＣＲ１との間に、コンデンサＣとＮ型MO
SFET４とＰ型MOSFET５と抵抗素子Ｒ２とで構成されるソ
フトスイッチ回路ＳＳを介在させた構成である。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るレベルシフト回路ＬＳを示す回路図である。本実
施形態に係るレベルシフト回路ＬＳは、従来例として図
３に示すレベルシフト回路ＬＳのＮ型MOSFET３のゲート
端子と制御素子ＣＲ１との間に、コンデンサＣとＮ型MO
SFET４とＰ型MOSFET５と抵抗素子Ｒ２とで構成されるソ
フトスイッチ回路ＳＳを介在させた構成である。
【００１１】ソフトスイッチ回路ＳＳは、Ｎ型MOSFET４
のドレイン端子とＰ型MOSFET５のドレイン端子とが抵抗
素子Ｒ２を介して接続され、Ｎ型MOSFET４のドレイン端
子とソース端子との間にコンデンサＣが接続されてい
る。また、Ｎ型MOSFET４のドレイン端子は、Ｎ型MOSFET
３のゲート端子に接続され、Ｎ型MOSFET４及びＰ型MOSF
ET５のゲート端子は、制御素子ＣＲ１に接続されてい
る。そして、Ｐ型MOSFET５のソース端子には電源Ｅ１が
印加され、Ｎ型MOSFET４のソース端子はグランドに接続
されている。
のドレイン端子とＰ型MOSFET５のドレイン端子とが抵抗
素子Ｒ２を介して接続され、Ｎ型MOSFET４のドレイン端
子とソース端子との間にコンデンサＣが接続されてい
る。また、Ｎ型MOSFET４のドレイン端子は、Ｎ型MOSFET
３のゲート端子に接続され、Ｎ型MOSFET４及びＰ型MOSF
ET５のゲート端子は、制御素子ＣＲ１に接続されてい
る。そして、Ｐ型MOSFET５のソース端子には電源Ｅ１が
印加され、Ｎ型MOSFET４のソース端子はグランドに接続
されている。
【００１２】以下、本発明のレベルシフト回路ＬＳの動
作について、図１，図２に基づいて説明する。図２は、
本実施形態に係るレベルシフト回路ＬＳのレベルシフト
電流を示すグラフである。Ｎ型MOSFET３のゲート・ソー
ス間に信号Ｖｇｓが入力され、Ｎ型MOSFET３がオンする
と、Ｐ型MOSFET１，２がオン状態に移行し、その際に、
図４に示すように過電流Ｉｐが流れることがある。この
オン状態への移行時において、Ｎ型MOSFET３のゲート端
子に印加される制御信号電圧の立ち上がり（ｄＶ／ｄ
ｔ）を、ソフトスイッチ回路ＳＳによって緩和すること
でレベルシフト電流Ｉの急激な変動を抑え、このレベル
シフト電流Ｉの立ち上がり（ｄＩ／ｄｔ）を緩和するこ
とで素子破壊を防止し、この過電流Ｉｐによるノイズを
抑え、周辺回路の誤動作を防止する。
作について、図１，図２に基づいて説明する。図２は、
本実施形態に係るレベルシフト回路ＬＳのレベルシフト
電流を示すグラフである。Ｎ型MOSFET３のゲート・ソー
ス間に信号Ｖｇｓが入力され、Ｎ型MOSFET３がオンする
と、Ｐ型MOSFET１，２がオン状態に移行し、その際に、
図４に示すように過電流Ｉｐが流れることがある。この
オン状態への移行時において、Ｎ型MOSFET３のゲート端
子に印加される制御信号電圧の立ち上がり（ｄＶ／ｄ
ｔ）を、ソフトスイッチ回路ＳＳによって緩和すること
でレベルシフト電流Ｉの急激な変動を抑え、このレベル
シフト電流Ｉの立ち上がり（ｄＩ／ｄｔ）を緩和するこ
とで素子破壊を防止し、この過電流Ｉｐによるノイズを
抑え、周辺回路の誤動作を防止する。
【００１３】ここで、ソフトスイッチ回路ＳＳは、抵抗
Ｒ２とコンデンサＣとで構成されるローパスフィルタに
よりＮ型MOSFET３のオン状態への移行時のゲート電圧の
立ち上がり（ｄＶ／ｄｔ）を緩和し、オフ状態への移行
時には、コンデンサＣに充電された電荷をＮ型MOSFET４
によって急速に放電することで動作上大きな遅延なくＮ
型MOSFET３を駆動することができる。
Ｒ２とコンデンサＣとで構成されるローパスフィルタに
よりＮ型MOSFET３のオン状態への移行時のゲート電圧の
立ち上がり（ｄＶ／ｄｔ）を緩和し、オフ状態への移行
時には、コンデンサＣに充電された電荷をＮ型MOSFET４
によって急速に放電することで動作上大きな遅延なくＮ
型MOSFET３を駆動することができる。
【００１４】
【発明の効果】請求項１記載の発明は、第１及び第２の
Ｐ型MOSFETによりカレントミラー回路を構成し、第１の
Ｐ型MOSFETとグランドとを第１のＮ型MOSFETを介して接
続し、第２のＰ型MOSFETのソース端子とドレイン端子と
をソース端子側が高電位になるように駆動電源を介して
接続し、第２のＰ型MOSFETのドレイン端子と駆動電源の
低電位側とを第１の抵抗素子を介して接続して成り、第
１のＮ型MOSFETのゲート・ソース間に制御素子からの制
御信号を印加することで第１及び第２のＰ型MOSFETに流
れるレベルシフト電流により第１の抵抗素子に電圧を発
生させることによってレベル変換を行うレベルシフト回
路において、レベル変換時に第１のＮ型MOSFETのドレイ
ン・ソース間に高電圧が印加されている状態で第１のＮ
型MOSFETがオンされたときに、第１のＮ型MOSFETに過渡
的に流れる過電流を抑制するソフトスイッチ回路を、第
１のＮ型MOSFETのゲート端子と制御素子との間に設けた
ので、ソフトスイッチ回路により第１のＮ型MOSFETのゲ
ート端子に印加される制御信号電圧の立ち上がりを緩和
することができ、レベルシフト電流が急激に流れた場合
においても素子破壊を生じたり、ノイズにより誤動作を
発生させることのないレベルシフト回路を提供すること
ができた。
Ｐ型MOSFETによりカレントミラー回路を構成し、第１の
Ｐ型MOSFETとグランドとを第１のＮ型MOSFETを介して接
続し、第２のＰ型MOSFETのソース端子とドレイン端子と
をソース端子側が高電位になるように駆動電源を介して
接続し、第２のＰ型MOSFETのドレイン端子と駆動電源の
低電位側とを第１の抵抗素子を介して接続して成り、第
１のＮ型MOSFETのゲート・ソース間に制御素子からの制
御信号を印加することで第１及び第２のＰ型MOSFETに流
れるレベルシフト電流により第１の抵抗素子に電圧を発
生させることによってレベル変換を行うレベルシフト回
路において、レベル変換時に第１のＮ型MOSFETのドレイ
ン・ソース間に高電圧が印加されている状態で第１のＮ
型MOSFETがオンされたときに、第１のＮ型MOSFETに過渡
的に流れる過電流を抑制するソフトスイッチ回路を、第
１のＮ型MOSFETのゲート端子と制御素子との間に設けた
ので、ソフトスイッチ回路により第１のＮ型MOSFETのゲ
ート端子に印加される制御信号電圧の立ち上がりを緩和
することができ、レベルシフト電流が急激に流れた場合
においても素子破壊を生じたり、ノイズにより誤動作を
発生させることのないレベルシフト回路を提供すること
ができた。
【００１５】請求項２記載の発明は、請求項１記載のレ
ベルシフト回路において、レベルシフト回路を、第１の
Ｎ型MOSFETのゲート・ソース間に接続されたコンデンサ
と、コンデンサと並列に、かつ、ソース端子がグランド
に接続されるように接続された第２のＮ型MOSFETと、第
２のＮ型MOSFETのドレイン端子に第２の抵抗素子を介し
てドレイン端子が接続されたＰ型MOSFETとで構成したの
で、コンデンサと第２の抵抗素子によりローパスフィル
タを構成することができ、このローパスフィルタにより
第１のＮ型MOSFETのオン移行時のゲート電圧の立ち上が
りを緩和することができ、オフ移行時にはコンデンサに
充電された電荷を第２のＮ型MOSFETによって急速に放電
することにより銅砂上大きな遅延なく第１のＮ型MOSFET
を駆動することができる。
ベルシフト回路において、レベルシフト回路を、第１の
Ｎ型MOSFETのゲート・ソース間に接続されたコンデンサ
と、コンデンサと並列に、かつ、ソース端子がグランド
に接続されるように接続された第２のＮ型MOSFETと、第
２のＮ型MOSFETのドレイン端子に第２の抵抗素子を介し
てドレイン端子が接続されたＰ型MOSFETとで構成したの
で、コンデンサと第２の抵抗素子によりローパスフィル
タを構成することができ、このローパスフィルタにより
第１のＮ型MOSFETのオン移行時のゲート電圧の立ち上が
りを緩和することができ、オフ移行時にはコンデンサに
充電された電荷を第２のＮ型MOSFETによって急速に放電
することにより銅砂上大きな遅延なく第１のＮ型MOSFET
を駆動することができる。
【図１】本発明の一実施形態に係るレベルシフト回路を
示す回路図である。
示す回路図である。
【図２】本実施形態に係るレベルシフト回路のレベルシ
フト電流を示すグラフである。
フト電流を示すグラフである。
【図３】従来例に係るレベルシフト回路を含むインバ−
タ回路である。
タ回路である。
【図４】従来例に係るレベルシフト回路のレベルシフト
電流を示すグラフである。
電流を示すグラフである。
【符号の説明】 ＬＳ レベルシフト回路 ＳＳ ソフトスイッチ回路 Ｅ１ 電源 Ｅ２，Ｅ３ 駆動電源 Ｅ４ 直列電源 ＣＲ１，ＣＲ２ 制御素子 Ｐ 制御装置 ＤＲ１，ＤＲ２ 駆動素子 Ｒ１，Ｒ２ 抵抗素子 Ｒ３，Ｒ４ 負荷回路 Ｃ コンデンサ Ｑ１，Ｑ２ Ｎ型MOSFET １，２ Ｐ型MOSFET ３，４ Ｎ型MOSFET ５ Ｐ型MOSFET
【手続補正書】
【提出日】平成９年１０月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図３は、従来例に係るレベルシフト回路
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、Ｎ型MOSFETＱ１のソー
ス端子とＮ型MOSFETＱ２のドレイン端子とが接続され、
Ｎ型MOSFETＱ１のドレイン端子は直列電源Ｅ４の高電位
側、Ｎ型MOSFETＱ２のソース端子は直列電源Ｅ４の低電
位側に接続されている。ＤＲ１及びＤＲ２は駆動素子で
あり、これら２つの駆動素子ＤＲ１，ＤＲ２から出力さ
れる駆動信号によりＮ型MOSFETＱ１，Ｑ２を交互にスイ
ッチングすることで、直流電源Ｅ４を交流電源に変換し
て負荷回路Ｒ３，Ｒ４に供給する。ＣＲ１及びＣＲ２は
駆動素子ＤＲ１，ＤＲ２を制御する制御素子であり、Ｅ
２及びＥ３は第１及び第２の駆動電源であり、駆動素子
ＤＲ１，ＤＲ２に電力を供給する。Ｐは制御装置であ
り、Ｎ型MOSFETＱ１，Ｑ２に対して制御信号を発生す
る。制御装置Ｐと駆動素子ＤＲ１とは、制御素子ＣＲ１
及びレベルシフト回路ＬＳを介して接続され、制御装置
Ｐと駆動素子ＤＲ２とは、制御素子ＣＲ１，ＣＲ２を介
して接続される。
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、Ｎ型MOSFETＱ１のソー
ス端子とＮ型MOSFETＱ２のドレイン端子とが接続され、
Ｎ型MOSFETＱ１のドレイン端子は直列電源Ｅ４の高電位
側、Ｎ型MOSFETＱ２のソース端子は直列電源Ｅ４の低電
位側に接続されている。ＤＲ１及びＤＲ２は駆動素子で
あり、これら２つの駆動素子ＤＲ１，ＤＲ２から出力さ
れる駆動信号によりＮ型MOSFETＱ１，Ｑ２を交互にスイ
ッチングすることで、直流電源Ｅ４を交流電源に変換し
て負荷回路Ｒ３，Ｒ４に供給する。ＣＲ１及びＣＲ２は
駆動素子ＤＲ１，ＤＲ２を制御する制御素子であり、Ｅ
２及びＥ３は第１及び第２の駆動電源であり、駆動素子
ＤＲ１，ＤＲ２に電力を供給する。Ｐは制御装置であ
り、Ｎ型MOSFETＱ１，Ｑ２に対して制御信号を発生す
る。制御装置Ｐと駆動素子ＤＲ１とは、制御素子ＣＲ１
及びレベルシフト回路ＬＳを介して接続され、制御装置
Ｐと駆動素子ＤＲ２とは、制御素子ＣＲ１，ＣＲ２を介
して接続される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】請求項２記載の発明は、請求項１記載のレ
ベルシフト回路において、レベルシフト回路を、第１の
Ｎ型MOSFETのゲート・ソース間に接続されたコンデンサ
と、コンデンサと並列に、かつ、ソース端子がグランド
に接続されるように接続された第２のＮ型MOSFETと、第
２のＮ型MOSFETのドレイン端子に第２の抵抗素子を介し
てドレイン端子が接続されたＰ型MOSFETとで構成したの
で、コンデンサと第２の抵抗素子によりローパスフィル
タを構成することができ、このローパスフィルタにより
第１のＮ型MOSFETのオン移行時のゲート電圧の立ち上が
りを緩和することができ、オフ移行時にはコンデンサに
充電された電荷を第２のＮ型MOSFETによって急速に放電
することにより動作上大きな遅延なく第１のＮ型MOSFET
を駆動することができる。
ベルシフト回路において、レベルシフト回路を、第１の
Ｎ型MOSFETのゲート・ソース間に接続されたコンデンサ
と、コンデンサと並列に、かつ、ソース端子がグランド
に接続されるように接続された第２のＮ型MOSFETと、第
２のＮ型MOSFETのドレイン端子に第２の抵抗素子を介し
てドレイン端子が接続されたＰ型MOSFETとで構成したの
で、コンデンサと第２の抵抗素子によりローパスフィル
タを構成することができ、このローパスフィルタにより
第１のＮ型MOSFETのオン移行時のゲート電圧の立ち上が
りを緩和することができ、オフ移行時にはコンデンサに
充電された電荷を第２のＮ型MOSFETによって急速に放電
することにより動作上大きな遅延なく第１のＮ型MOSFET
を駆動することができる。
Claims (2)
- 【請求項１】 第１及び第２のＰ型MOSFETによりカレン
トミラー回路を構成し、前記第１のＰ型MOSFETとグラン
ドとを第１のＮ型MOSFETを介して接続し、前記第２のＰ
型MOSFETのソース端子とドレイン端子とをソース端子側
が高電位になるように駆動電源を介して接続し、前記第
２のＰ型MOSFETのドレイン端子と前記駆動電源の低電位
側とを第１の抵抗素子を介して接続して成り、前記第１
のＮ型MOSFETのゲート・ソース間に制御素子からの制御
信号を印加することで前記第１及び第２のＰ型MOSFETに
流れるレベルシフト電流により前記第１の抵抗素子に電
圧を発生させることによってレベル変換を行うレベルシ
フト回路において、レベル変換時に前記第１のＮ型MOSF
ETのドレイン・ソース間に高電圧が印加されている状態
で前記第１のＮ型MOSFETがオンされたときに、前記第１
のＮ型MOSFETに過渡的に流れる過電流を抑制するソフト
スイッチ回路を、前記第１のＮ型MOSFETのゲート端子と
前記制御素子との間に設けたことを特徴とするレベルシ
フト回路。 - 【請求項２】 前記レベルシフト回路を、前記第１のＮ
型MOSFETのゲート・ソース間に接続されたコンデンサ
と、該コンデンサと並列に、かつ、ソース端子がグラン
ドに接続されるように接続された第２のＮ型MOSFETと、
該第２のＮ型MOSFETのドレイン端子に第２の抵抗素子を
介してドレイン端子が接続されたＰ型MOSFETとで構成し
たことを特徴とする請求項１記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234121A JPH1174779A (ja) | 1997-08-29 | 1997-08-29 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234121A JPH1174779A (ja) | 1997-08-29 | 1997-08-29 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174779A true JPH1174779A (ja) | 1999-03-16 |
Family
ID=16965972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234121A Pending JPH1174779A (ja) | 1997-08-29 | 1997-08-29 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174779A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115752A (ja) * | 2001-10-05 | 2003-04-18 | Mitsubishi Electric Corp | レベルシフト回路 |
| JP2015201980A (ja) * | 2014-04-09 | 2015-11-12 | 富士電機株式会社 | 電力用半導体素子の駆動装置 |
| JP2016208134A (ja) * | 2015-04-17 | 2016-12-08 | 富士電機株式会社 | スイッチ駆動回路 |
-
1997
- 1997-08-29 JP JP9234121A patent/JPH1174779A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115752A (ja) * | 2001-10-05 | 2003-04-18 | Mitsubishi Electric Corp | レベルシフト回路 |
| JP2015201980A (ja) * | 2014-04-09 | 2015-11-12 | 富士電機株式会社 | 電力用半導体素子の駆動装置 |
| JP2016208134A (ja) * | 2015-04-17 | 2016-12-08 | 富士電機株式会社 | スイッチ駆動回路 |
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