KR102092964B1 - 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버 - Google Patents

Abstract

본 발명은 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버에 관한 것이다.
본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버는, 전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치; 상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치; 및 상기 제1 및 제2 전력 스위치의 구동 시, 제1 및 제2 전력 스위치에서의 슈트-스루(shoot-through) 전류의 발생을 방지하는 슈트-스루 전류방지 회로를 포함한다.
이와 같은 본 발명에 의하면, 복수의 PMOS와 NMOS로 구성된 슈트-스루 전류 방지 회로를 구비함으로써, 게이트 드라이버의 구동 시, 출력단의 파워 트랜지스터에서의 슈트-스루 전류의 발생을 방지할 수 있고, 그 결과 불필요한 전력소모 및 그라운드 잡음 발생을 방지할 수 있는 장점이 있다.

Description

슈트-스루 전류 방지 기능을 갖는 게이트 드라이버{Gate driver having a function preventing shoot-through current}

본 발명은 파워 IC 등에 채용되는 게이트 드라이버에 관한 것으로서, 더 상세하게는 게이트 드라이버의 구동 시 출력단의 파워 트랜지스터에서의 슈트-스루 전류의 발생을 방지할 수 있는, 슈트-스루(shoot-through) 전류 방지 기능을 갖는 게이트 드라이버에 관한 것이다.

도 1은 종래 PMOS와 NMOS로 구성된 드라이버의 일 예를 보여주는 도면이다.

도 1에 도시된 바와 같이, 제1 전력 스위치(MP)(PMOS)와 제2 전력 스위치(MN)(NMOS)로 구성된 드라이버가 있을 때, 도 2에서와 같이, 입력 펄스(IN)가 인가되었다고 하자. 도 2에 도시된 바와 같이, 입력의 과도 기간 중에는 제1 전력 스위치(MP)와 제2 전력 스위치(MN)가 모두 동작하는 구간이 존재하게 되고, 따라서 도 1에서와 같이, 제1 전력 스위치(MP)와 제2 전력 스위치(MN)를 관통하는 슈트-스루(shoot-through) 전류(Ish)가 발생한다.

게이트 드라이버(gate driver)의 경우 제1 전력 스위치(MP)와 제2 전력 스위치(MN)의 사이즈가 일반적으로 매우 크기 때문에 슈트-스루 전류(Ish)가 매우 커지게 된다. 따라서, 불필요한 전력 소모가 발생되며, 많은 전류가 그라운드(ground)를 통해 흐르므로 펄스성 그라운드 잡음이 발생한다. 따라서, 슈트-스루 전류의 발생을 방지해야 할 필요성이 있다.

도 3은 종래 슈트-스루 전류 방지 회로의 일 예를 보여주는 도면이다.

도 3을 참조하면, 종래 슈트-스루 전류 방지 회로는 외부로부터의 입력 펄스(IN)를 소정 시간만큼 지연시킨 후 출력하는 지연회로(310)와, 지연회로(310)의 출력 펄스(IND)와 입력 펄스(IN)를 입력받아 논리합 연산하고 출력 신호(PDRV)를 제1 전력 스위치(MP)(PMOS)의 게이트 구동신호로 제공하는 OR 게이트(320)와, 지연회로(310)의 출력 펄스(IND)와 입력 펄스(IN)를 입력받아 논리곱 연산하고 출력 신호(NDRV)를 제2 전력 스위치(MN)(NMOS)의 게이트 구동신호로 제공하는 AND 게이트 (330)를 포함하여 구성된다.

이상과 같은 구성의 종래 슈트-스루 전류 방지 회로는 도 4에 도시된 바와 같이, 입력 펄스(IN)와 입력 펄스(IN)를 소정 시간만큼 지연시킨 펄스(IND)를 이용하여 제2 전력 스위치(MN)와 제1 전력 스위치(MP)를 구동할 신호 NDRV, PDRV를 각각 발생시킨다.

즉, 제2 전력 스위치(MN)가 오프(off)되고 나서 소정 시간만큼 지연된 후에 제1 전력 스위치(MP)를 구동할 PDRV가 발생하므로 슈트-스루 전류를 제거할 수 있다. 그러나, 제2 전력 스위치(MN)와 제1 전력 스위치(MP)의 크기에 따라 지연이 조정되어야 하므로, 최적의 동작 상태를 위해서는 지연을 조절해야 하는 문제가 있다.

미국 공개특허공보 US 2012/0176162 일본 공개특허공보 특개2008-199607

본 발명은 상기와 같은 종래 게이트 드라이버에서의 문제점을 개선하기 위하여 창출된 것으로서, 게이트 드라이버의 구동 시 출력단의 파워 트랜지스터에서의 슈트-스루 전류의 발생을 방지하여 불필요한 전력소모 및 그라운드 잡음 발생을 방지할 수 있는, 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버를 제공함에 그 목적이 있다.

상기의 목적을 달성하기 위하여 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버는,

전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치;

상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치;

상기 제1 및 제2 전력 스위치의 구동 시, 제1 및 제2 전력 스위치에서의 슈트-스루(shoot-through) 전류의 발생을 방지하는 슈트-스루 전류방지 회로를 포함하는 점에 그 특징이 있다.

여기서, 상기 제1 및 제2 전력 스위치의 게이트 구동신호 입력단에 각각 설치되며, 상기 제1 및 제2 전력 스위치의 온/오프와 관련하여, 입력된 신호의 레벨을 각각 반전시켜 출력하는 제1 및 제2 인버터부를 더 포함할 수 있다.

또한, 상기 제1 전력 스위치의 구동을 위해 입력단의 낮은 전압을 높은 전압으로 레벨을 변환하는 레벨 시프터를 더 포함할 수 있다.

또한, 상기 슈트-스루 전류 방지회로는 복수의 P채널형 MOSFET와 N채널형 MOSFET의 직병렬 조합회로로 구성될 수 있다.

이때, 상기 슈트-스루 전류 방지회로는 각각 2개씩의 PMOS와 NMOS의 직병렬 조합회로로 구성될 수 있다.

이때, 또한 상기 슈트-스루 전류 방지회로는 1개씩의 PMOS와 NMOS가 서로 대각선을 이루도록 배치된 2쌍의 단위 회로로 구성되고, 각 단위 회로의 PMOS와 NMOS의 드레인끼리 각각 연결되며, 상기 각 단위 회로의 PMOS와 NMOS 중 게이트 드라이버의 출력단(out)에 가까이 위치하는 PMOS(M6)의 소스는 상기 제1 전력 스위치의 게이트에 연결되고, NMOS(M5)의 소스는 상기 제2 전력 스위치의 게이트에 연결되며, 상기 PMOS(M6)의 게이트는 제2 전압원(VDD2)의 음극(-) 단자에 연결되고, 상기 NMOS(M5)의 게이트는 제1 전압원(VDD1)의 양극(+) 단자에 연결되도록 구성된다.

이때, 바람직하게는 상기 게이트 드라이버의 출력단(out)에 가까이 위치하는상기 NMOS(M5)의 게이트와 상기 각 단위 회로의 NMOS 중 외부로부터의 펄스 입력단 (IN)에 가까이 위치하는 NMOS(M2)의 소스 사이에는 제1 인버터부의 제2 인버터 (INV2)의 불확실한 동작을 방지하기 위한 PMOS(M22)가 더 설치될 수 있다.

이때, 상기 PMOS(M22)의 소스는 상기 NMOS(M5)의 게이트와 연결되고, 상기 PMOS(M22)의 드레인은 상기 NMOS(M2)의 소스와 상기 제2 인버터(INV2)의 입력단의 공통 노드에 연결되며, 상기 PMOS(M22)의 게이트는 상기 제2 인버터(INV2)의 출력단에 연결된다.

이때, 또한 바람직하게는 상기 게이트 드라이버의 출력단(out)에 가까이 위치하는 상기 PMOS(M6)의 게이트와 상기 각 단위 회로의 PMOS 중 외부로부터의 펄스 입력단(IN)에 가까이 위치하는 PMOS(M4)의 소스 사이에는 제2 인버터부의 제5 인버터(INV5)의 불확실한 동작을 방지하기 위한 NMOS(M44)가 더 설치될 수 있다.

이때, 상기 NMOS(M44)의 소스는 상기 PMOS(M6)의 게이트와 연결되고, 상기 NMOS(M44)의 드레인은 상기 PMOS(M4)의 소스와 상기 제5 인버터(INV5)의 입력단의 공통 노드에 연결되며, 상기 NMOS(M44)의 게이트는 상기 제5 인버터(INV5)의 출력단에 연결된다.

이와 같은 본 발명에 의하면, 복수의 PMOS와 NMOS로 구성된 슈트-스루 전류 방지 회로를 구비함으로써, 게이트 드라이버의 구동 시, 출력단의 파워 트랜지스터에서의 슈트-스루 전류의 발생을 방지할 수 있고, 그 결과 불필요한 전력소모 및 그라운드 잡음 발생을 방지할 수 있는 장점이 있다.

도 1은 종래 PMOS와 NMOS로 구성된 드라이버의 일 예를 보여주는 도면.
도 2는 도 1의 드라이버에 입력 펄스가 인가되었을 때, 제1, 제2 전력 스위치를 관통하는 슈트-스루 전류가 발생하는 것을 도식적으로 설명하는 도면.
도 3은 종래 슈트-스루 전류 방지회로의 일 예를 보여주는 도면.
도 4는 도 3의 슈트-스루 전류 방지회로의 입력단의 입력 펄스에 대한 지연회로, OR 게이트 및 AND 게이트의 출력 펄스를 보여주는 도면.
도 5는 본 발명의 실시 예에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버의 구조를 보여주는 도면.
도 6은 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버의 동작을 설명하는 도면.
도 7은 본 발명의 다른 실시 예에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버의 구조를 보여주는 도면.
도 8은 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버의 제1, 제2 전력 스위치가 동시에 온(ON)되지 않음에 대한 시뮬레이션 결과를 보여주는 도면.

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.

도 5는 본 발명의 실시 예에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버의 구조를 보여주는 도면이다.

도 5를 참조하면, 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버는, 제1 전력 스위치(510), 제2 전력 스위치(520), 슈트-스루 전류 방지 회로(530)를 포함하여 구성된다.

상기 제1 전력 스위치(510)는 전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 역할을 한다. 이와 같은 제1 전력 스위치(510)는 PMOS로 구성될 수 있다.

상기 제2 전력 스위치(520)는 상기 제1 전력 스위치(510)와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 역할을 한다. 이와 같은 제2 전력 스위치(520)는 NMOS로 구성될 수 있다.

상기 슈트-스루 전류 방지 회로(530)는 상기 제1 및 제2 전력 스위치 (510)(520)의 구동 시, 제1 및 제2 전력 스위치(510)(520)에서의 슈트-스루(shoot-through) 전류의 발생을 방지하는 역할을 한다.

여기서, 바람직하게는 상기 제1 및 제2 전력 스위치(510)(520)의 게이트 구동 신호 입력단에 각각 설치되며, 상기 제1 및 제2 전력 스위치(510)(520)의 온/오프와 관련하여, 입력된 신호의 레벨을 각각 반전시켜 출력하는 제1 및 제2 인버터부(540)(550)를 더 포함할 수 있다.

또한, 상기 제1 전력 스위치(510)의 구동을 위해 입력단의 낮은 전압을 높은 전압으로 레벨을 변환하는 레벨 시프터(560)를 더 포함할 수 있다.

또한, 상기 슈트-스루 전류 방지회로(530)는 복수의 P채널형 MOSFET와 N채널형 MOSFET의 직병렬 조합회로로 구성될 수 있다.

이때, 상기 슈트-스루 전류 방지회로(530)는 각각 2개씩의 PMOS(M4,M6)와 NMOS(M2,M5)의 직병렬 조합회로로 구성될 수 있다.

이때, 또한 상기 슈트-스루 전류 방지회로(530)는 1개씩의 PMOS와 NMOS(즉, M6와 M2, M4와 M5)가 서로 대각선을 이루도록 배치된 2쌍의 단위 회로로 구성되고, 각 단위 회로의 PMOS와 NMOS(즉, M6와 M2, M4와 M5)의 드레인끼리 각각 연결되며, 상기 각 단위 회로의 PMOS와 NMOS 중 게이트 드라이버의 출력단(out)에 가까이 위치하는 PMOS(M6)의 소스는 상기 제1 전력 스위치(510)의 게이트에 연결되고, NMOS(M5)의 소스는 상기 제2 전력 스위치(520)의 게이트에 연결되며, 상기 PMOS(M6)의 게이트는 제2 전압원(VDD2)의 음극(-) 단자에 연결되고, 상기 NMOS(M5)의 게이트는 제1 전압원(VDD1)의 양극(+) 단자에 연결되도록 구성된다.

이때, 바람직하게는 도 7에 도시된 바와 같이, 상기 게이트 드라이버의 출력단(out)에 가까이 위치하는 상기 NMOS(M5)의 게이트와 상기 각 단위 회로의 NMOS 중 외부로부터의 펄스 입력단(IN)에 가까이 위치하는 NMOS(M2)의 소스 사이에는 상기 제1 인버터부(540)의 제2 인버터(INV2)의 불확실한 동작을 방지하기 위한 PMOS (M22)가 더 설치될 수 있다.

이때, 상기 PMOS(M22)의 소스는 상기 NMOS(M5)의 게이트와 연결되고, 상기 PMOS(M22)의 드레인은 상기 NMOS(M2)의 소스와 상기 제2 인버터(INV2)의 입력단의 공통 노드(A)에 연결되며, 상기 PMOS(M22)의 게이트는 상기 제2 인버터(INV2)의 출력단에 연결된다.

이때, 또한 바람직하게는 상기 게이트 드라이버의 출력단(out)에 가까이 위치하는 상기 PMOS(M6)의 게이트와 상기 각 단위 회로의 PMOS 중 외부로부터의 펄스 입력단(IN)에 가까이 위치하는 PMOS(M4)의 소스 사이에는 상기 제2 인버터부(550)의 제5 인버터(INV5)의 불확실한 동작을 방지하기 위한 NMOS(M44)가 더 설치될 수 있다.

이때, 상기 NMOS(M44)의 소스는 상기 PMOS(M6)의 게이트와 연결되고, 상기 NMOS(M44)의 드레인은 상기 PMOS(M4)의 소스와 상기 제5 인버터(INV5)의 입력단의 공통 노드(B)에 연결되며, 상기 NMOS(M44)의 게이트는 상기 제5 인버터(INV5)의 출력단에 연결된다.

한편, 일반적으로 게이트 산화물이 두껍지 않은 경우 MOSFET의 게이트-소스 (gate-source) 내압은 고전압(high voltage) MOSFET의 드레인-소스(drain-source) 내압보다 낮다.

따라서, 이상과 같은 구성의 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버는, 제1 전력 스위치(510)와 제1 전력 스위치(520)의 게이트 전압을 각각 VDD2, VDD1으로 제한할 수 있도록 회로가 구성된다.

이상과 관련하여 본 발명의 게이트 드라이버에 적용된 내압 특성은 다음과 같다.

1) 사용된 모든 소자의 gate-source 내압은 VDD3 보다 낮다.

2) HV MOSFET의 경우 drain-source 내압이 VDD3 보다 크다.

3) HV MOSFET 이외의 MOSFET은 drain-source 내압이 VDD3 보다 작다.

이러한 회로 구조에서 제1 전력 스위치(510)를 구동하기 위해 낮은 전압의 입력 전원(IN) 신호를 높은 전압으로 전달하는 레벨 시프터(level shifter) 회로가 필요하다. 따라서, 본 발명에서는 전술한 바와 같이, 레벨 시프터(560)를 더 포함하여 구성된다.

그러면, 이상과 같은 구성을 갖는 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버의 동작에 대해 도 6을 참조하여 설명해 보기로 한다.

도 6을 참조하면, 예를 들어 입력 전원(IN)이 H(high)였다면, 제1 전력 스위치(510)가 온(on) 되어 있는 상태이고, 이 때의 PGATE 전압은 VDD2가 된다.

이러한 상태에서 입력 전원(IN)이 L(low)로 바뀐다면 제2 전력 스위치(520)가 온(on) 되어야 한다. 그러나, 기생 커패시터(parasitic capacitor)인 cp2의 전압이 제2 인버터부(550)의 제6 인버터(INV6)에 의해 방전되는데 시간이 필요하므로, 제1 전력 스위치(510)는 여전히 온(on)되어 있는 상태이다.

이러한 상태에서 제2 전력 스위치(520)가 온(on) 된다면 슈트-스루(shoot-through) 전류가 발생한다. 그러나, PGATE의 전압이 VDD2와 유사한 상태에서는 슈트-스루 전류 방지회로(530)의 출력단(out)측의 PMOS(M6)의 게이트-소스(gate-source) 전압(이하 Cgs,m6)이 거의 0이므로 전류가 흐르지 않는다.

따라서, 슈트-스루 전류 방지회로(530)의 입력단 측의 NMOS(M2)에 공급되는 전류가 없으므로, M2가 온(on) 된다 하더라도 (A) 노드(node)의 전위가 상승할 수 없다. 그러므로, 제2 전력 스위치(520)는 온(on) 되지 못한다.

시간이 지남에 따라 상기 기생 커패시터 cp2의 전압은 방전되어 낮아져서 결국 0(zero)이 되고 M6은 온(on) 조건이 된다. 그리고, M6에 의해 M2에 전류가 공급되므로 (A) node 전압이 비로소 상승하게 되고, 제2 전력 스위치(520)가 온(on) 될 수 있게 된다.

이상의 동작에서 제1 전력 스위치(510)가 오프(off)되어야 제2 전력 스위치 (520)가 온(on)되므로 슈트-스루(shoot-through) 전류가 발생하지 않게 된다.

한편, 이상과 같은 일련의 동작 과정에 있어서, 슈트-스루 전류 방지회로(530)의 입력단 측의 NMOS(M2)가 온(ON)되었을 때, (A) 노드(node)의 전위가VDD1-Vth2(M2의 threshold voltage)로 제한되는 문제가 있다. 따라서, INV2를 확실하게 턴-온(turn-on)하지 못 할 수 있으며, 경우에 따라서는 INV2를 구성하는 NMOS와 PMOS가 모두 동작하여 전류 소모가 발생할 수 있다. 따라서, 본 발명에서는 전술한 상기 도 7에 도시한 바와 같이, 슈트-스루 전류 방지회로(530)에 별도의 PMOS(M22)와 NMOS(M44)를 더 추가하였다.

도 7을 참조하여 이와 관련하여 좀 더 설명해 보면, M22의 전류 구동 능력은 M1, M2보다 매우 작고, 마찬가지로 M44의 전류 구동 능력은 M3, M4보다 매우 작다.

따라서, M22, M44 단독으로 (A), (B) 노드 전압을 결정할 수는 없다. 그러나, 앞에서 설명한 바와 같이, M2가 온(on)이면 제2 인버터(INV2)의 출력이 로우 (L)가 되므로, M22가 온(on)되어 (A) 노드를 확실히 VDD1이 되도록 함으로써 제2 인버터(INV2)의 불확실한 동작을 방지하게 된다.

한편, 도 8은 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버의 제1, 제2 전력 스위치가 동시에 온(ON)되지 않음에 대한 시뮬레이션 결과를 보여주는 도면이다.

도 8에 도시된 바와 같이, NGATE와 PGATE가 동시에 하이(high)가 되지 않으므로, 제2 전력 스위치(520)와 제1 전력 스위치(510)가 동시에 온(ON)되지 않음을 알 수 있다. 이와 같은 시뮬레이션 방법은 제2 전력 스위치(520)와 제1 전력 스위치(510)의 크기가 바뀌어도 자동으로 수행되므로, 종래의 게이트 드라이버에서와 같이 지연을 최적화하는 과정이 필요하지 않게 된다.

이상의 설명에서와 같이, 본 발명에 따른 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버는 복수의 PMOS와 NMOS로 구성된 슈트-스루 전류 방지 회로를 구비함으로써, 게이트 드라이버의 구동 시, 출력단의 파워 트랜지스터에서의 슈트-스루 전류의 발생을 방지할 수 있고, 그 결과 불필요한 전력소모 및 그라운드 잡음 발생을 방지할 수 있는 장점이 있다.

이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

310...지연 회로 320...OR 게이트
330...AND 게이트 510...제1 전력 스위치
520...제2 전력 스위치 530...슈트-스루 전류 방지회로
540...제1 인버터부 550...제2 인버터부
560...레벨 시프터

Claims (10)

1. 전압원에 의해 인가된 전압에 따른 전류를 소싱(sourcing)하는 제1 전력 스위치;
   상기 제1 전력 스위치와 직렬 연결되며, 전압원에 의해 인가된 전압에 따른 전류를 씽킹(sinking)하는 제2 전력 스위치;
   상기 제1 및 제2 전력 스위치의 구동 시, 제1 및 제2 전력 스위치에서의 슈트-스루(shoot-through) 전류의 발생을 방지하는 슈트-스루 전류방지 회로;
   상기 제1 및 제2 전력 스위치의 게이트 구동신호 입력단에 각각 설치되며, 상기 제1 및 제2 전력 스위치의 온/오프와 관련하여, 입력된 신호의 레벨을 각각 반전시켜 출력하는 제1 및 제2 인버터부; 및
   상기 제1 전력 스위치의 구동을 위해 입력단의 낮은 전압을 높은 전압으로 레벨을 변환하는 레벨 시프터;를 포함하고,
   상기 슈트-스루 전류 방지회로는
   1개씩의 PMOS와 NMOS가 서로 대각선을 이루도록 배치된 2쌍의 단위 회로로 구성되고, 각 단위 회로의 PMOS와 NMOS의 드레인끼리 각각 연결되며, 상기 각 단위 회로의 PMOS와 NMOS 중 게이트 드라이버의 출력단(out)에 가까이 위치하는 PMOS(M6)의 소스는 상기 제1 전력 스위치의 게이트에 연결되고, NMOS(M5)의 소스는 상기 제2 전력 스위치의 게이트에 연결되며, 상기 PMOS(M6)의 게이트는 제2 전압원(VDD2)의 음극(-) 단자에 연결되고, 상기 NMOS(M5)의 게이트는 제1 전압원(VDD1)의 양극(+) 단자에 연결되도록 구성되고,
   상기 게이트 드라이버의 출력단(out)에 가까이 위치하는 상기 NMOS(M5)의 게이트와 상기 각 단위 회로의 NMOS 중 외부로부터의 펄스 입력단(IN)에 가까이 위치하는 NMOS(M2)의 소스 사이에는 제1 인버터부의 제2 인버터(INV2)의 불확실한 동작을 방지하기 위한 PMOS(M22)가 더 설치되고,
   상기 PMOS(M22)의 소스는 상기 NMOS(M5)의 게이트와 연결되고, 상기 PMOS(M22)의 드레인은 상기 NMOS(M2)의 소스와 상기 제2 인버터(INV2)의 입력단의 공통 노드에 연결되며, 상기 PMOS(M22)의 게이트는 상기 제2 인버터(INV2)의 출력단에 연결되며,
   상기 게이트 드라이버의 출력단(out)에 가까이 위치하는 상기 PMOS(M6)의 게이트와 상기 각 단위 회로의 PMOS 중 외부로부터의 펄스 입력단(IN)에 가까이 위치하는 PMOS(M4)의 소스 사이에는 제2 인버터부의 제5 인버터(INV5)의 불확실한 동작을 방지하기 위한 NMOS(M44)가 더 설치되고,
   상기 NMOS(M44)의 소스는 상기 PMOS(M6)의 게이트와 연결되고, 상기 NMOS(M44)의 드레인은 상기 PMOS(M4)의 소스와 상기 제5 인버터(INV5)의 입력단의 공통 노드에 연결되며, 상기 NMOS(M44)의 게이트는 상기 제5 인버터(INV5)의 출력단에 연결되는 것을 특징으로 하는 슈트-스루 전류 방지 기능을 갖는 게이트 드라이버.
   
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