JP2011055470A - 出力回路 - Google Patents

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Abstract

【課題】貫通電流を防止する。
【解決手段】ローサイドオフ検出回路１０は、ローサイドトランジスタＭ２のゲート信号ＳＧＬを所定の第１レベルＴＨＬと比較することによって、ローサイドトランジスタＭ２がオフしたことを示すローサイドオフ検出信号Ｓ１を生成する。ローサイド検出トランジスタＭＳＬは、ローサイドトランジスタＭ２と同型であり、そのソースが接地端子１０８に接続され、そのゲートにローサイドトランジスタＭ２のゲート信号ＳＧＬを受ける。第１抵抗Ｒ１１は、ローサイド検出トランジスタＭＳＬのドレインと電源端子１０６の間に設けられる。第１バイパス回路１２は、第１抵抗Ｒ１１と並列に設けられ、制御信号ＳＩＮがローサイドトランジスタＭ２のオフを指示するレベルをとるときに導通し、オンを指示するレベルをとるとき遮断する。ローサイド検出トランジスタＭＳＬのドレインの信号が、ローサイドオフ検出信号Ｓ１として出力される。
【選択図】図２

Description

本発明は、出力回路に関する。
電子回路において、パワートランジスタを用いたハーフブリッジ回路、Ｈブリッジ回路（以下、ブリッジ出力回路と総称する）が多用されている。ブリッジ出力回路は、電源端子と接地端子の間に直列に設けられたハイサイドトランジスタおよびローサイドトランジスタを含む。そして、ハイサイドトランジスタとローサイドトランジスタを交互にオン、オフすることにより、２つのトランジスタの接続点から、電源電圧または接地電圧を出力する。
かかるブリッジ出力回路において、ハイサイドトランジスタとローサイドトランジスタが同時にオンすると、電源端子から接地端子に貫通電流が流れてしまう。貫通電流を防止するため、ハイサイドトランジスタがオンした状態とローサイドトランジスタがオンした状態の間に、両方のトランジスタがオフする区間（デッドタイムともいう）が設けられる（特許文献１参照）。
デッドタイムを長くすると、ハイサイドトランジスタとローサイドトランジスタが動じオンするリスクを低減できる反面、エネルギー効率が低下するという問題がある。またデッドタイムによって、ブリッジ回路の応答速度、つまりスイッチング速度が低下するという問題が生ずる。
特開２００４−１１９０２２号公報 特開２００５−３０４２２６号公報 特開２００１−１６０６１５号公報 特開２００７−２０９０５４号公報
１． 特許文献２は、貫通電流の防止のための、デッドタイムとは別の方式を開示する。特許文献２の技術は、ローサイドトランジスタのゲート信号とハイサイドトランジスタのゲート信号がクロスカップリングされる。具体的には、ハイサイドトランジスタへの制御信号とローサイドトランジスタのゲート信号を論理演算して、ハイサイドトランジスタのゲート信号を生成する。同様にローサイドトランジスタへの制御信号とハイサイドトランジスタのゲート信号を論理演算して、ローサイドトランジスタのゲート信号を生成する。
この方式では、ハイサイドトランジスタのゲート信号を監視し、それが確実にオフしたことを検出した後に、ローサイドトランジスタをオンする。同様に、ローサイドトランジスタのゲート信号を監視し、それが確実にオフしたことを検出した後に、ハイサイドトランジスタをオンする。この方式によれば、貫通電流を防止できるとともに、両方のトランジスタが同時オフする時間を短くできるため、エネルギー効率的にも有利である。
さらなる高速化、高効率化のためには、ハイサイドトランジスタとローサイドトランジスタそれぞれのゲート信号を監視し、それぞれのトランジスタがオフするタイミングを、高速かつ確実に検出することが望まれる。
本発明のある態様は係る状況に鑑みてなされたものであり、その例示的な目的のひとつは、ハイサイドトランジスタおよびローサイドトランジスタのオフするタイミングを高速に検出することができるブリッジ出力回路の提供にある。
２． また電子回路の分野において、ハーフブリッジ回路、Ｈブリッジ回路、ソースフォロア回路が多用されている。図７は、一般的なハーフブリッジ回路２００の構成を示す回路図である。ハーフブリッジ回路２００は、出力端子ＰＯＵＴから、電源電圧Ｖｄｄまたは接地電圧（０Ｖ）のいずれか、あるいはそれらの中間的な電圧を出力する。
ハーフブリッジ回路２００は、パワートランジスタとしてのハイサイドトランジスタＭ１Ｈ、ローサイドトランジスタＭ１Ｌと、それらを駆動するプリドライバ２０２、２０４を含む。ハイサイドトランジスタＭ１ＨおよびローサイドトランジスタＭ１Ｌは、電源端子ＰＶＤＤと接地ラインＰＧＮＤの間に直列に接続されている。ハイサイドトランジスタＭ１Ｈは、NチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ローサイドトランジスタＭ１Ｌは、ＰチャンネルＭＯＳＦＥＴである。
プリドライバ２０２、２０４は、制御信号Ｓ１１にもとづいて、ハイサイドトランジスタＭ１Ｈ、ローサイドトランジスタＭ１Ｌを相補的にオンさせる。ハイサイドトランジスタＭ１Ｈがオンのとき、出力電圧Ｖｏｕｔは電源電圧Ｖｄｄとなり、ローサイドトランジスタＭ１Ｌがオンのとき、出力電圧Ｖｏｕｔは接地電圧０［Ｖ］となる。
ハイサイド側のプリドライバ２０２はハイサイドトランジスタＭ１Ｈの制御端子（ゲート）に、制御信号Ｓ１１に応じて、ハイレベル（Ｖｄｄ）またはローレベル（ＶＬ）のゲート電圧Ｖｇ１を与える。同様にローサイド側のプリドライバ２０４は、制御信号Ｓ１１にもとづいて、ローサイドトランジスタＭ１Ｌのゲートに、制御信号Ｓ１１に応じて、ハイレベル（ＶＨ）またはローレベル（０Ｖ）のゲート電圧Ｖｇ２を与える。
ゲート電圧Ｖｇ１のローレベルの電位ＶＬは、ハイサイドトランジスタＭ１Ｈのゲートソース間耐圧を考慮して決定する必要がある。具体的には、ゲートソース間電圧（Ｖｄｄ−ＶＬ）が、その耐圧を超えないよう設計される。
一般に、プリドライバ２０２、２０４はそれぞれ、ＣＭＯＳ型のインバータを含む。図７において、プリドライバ２０２は、電源電圧Ｖｄｄとローレベル電圧ＶＬの間に直列に設けられた２つのトランジスタＭ１２、Ｍ１３を含む。ローレベル電圧ＶＬは、図示しないレギュレータなどの定電圧回路により生成された電圧であってもよいし、接地電圧であってもよい。
かかる構成において、ハイサイドトランジスタＭ１Ｈをオフからオンに切りかえる動作について検討する。
ハイサイドトランジスタＭ１Ｈをオフする際に、プリドライバ２０２はハイサイドトランジスタＭ１Ｈのゲート電圧Ｖｇ１をハイレベル（Ｖｄｄ）からローレベル（ＶＬ）に遷移させる。プリドライバ２０２の内部に着目すると、トランジスタＭ１２がオン、トランジスタＭ１３がオフの状態から、トランジスタＭ１２がオフ、トランジスタＭ１３がオンの状態に遷移する。
この遷移にともなって、ハイサイドトランジスタＭ１Ｈのゲート容量から、トランジスタＭ１３を介して急峻な電流ＩＭ３が流れる。このとき定電圧回路のフィードバックが遅れると、ローレベル電圧ＶＬが瞬時的に上昇する。ローレベル電圧ＶＬが上昇すると、ゲート電圧Ｖｇ１が上昇するため、ハイサイドトランジスタＭ１Ｈのゲートソース間電圧がしきい値電圧Ｖｔより低くなり、意図せずしてオフするという誤動作が発生する。
この問題を解決するアプローチは、能力の低いプリドライバ２０２を用いることである。つまりトランジスタＭ１３としてオン抵抗の大きなデバイス（サイズの小さなＭＯＳＦＥＴや、バイポーラトランジスタ）を選択し、トランジスタＭ１３を介して定電圧回路に流れ込む電流を制限することにより、ローレベル電圧ＶＬの上昇を抑制できる。しかしながらこのアプローチを採ると、ハイサイドトランジスタＭ１Ｈのスイッチング速度が低下するという問題がある。
かかる問題は、ローサイドトランジスタＭ１Ｌにおいても発生しうるし、Ｈブリッジ回路やソースフォロア回路においても発生しうる。
本発明のある態様は係る課題に鑑みてなされたものであり、その例示的な目的のひとつは、高速にオン、オフをスイッチング可能な出力回路の提供にある。
１． 本発明のある態様は、出力端子から制御信号に応じた電圧レベルを有する出力信号を出力するブリッジ出力回路に関する。ブリッジ出力回路は、第１固定電圧端子と出力端子の間に設けられたハイサイドトランジスタと、出力端子と第２固定電圧端子の間に設けられたローサイドトランジスタと、ローサイドトランジスタのゲート信号を所定の第１レベルと比較することによってローサイドトランジスタがオフしたことを検出し、ローサイドトランジスタのオフを検出するとアサートされるローサイドオフ検出信号を生成するローサイドオフ検出回路と、ハイサイドトランジスタのゲート信号を所定の第２レベルと比較することによってハイサイドトランジスタがオフしたことを検出し、ハイサイドトランジスタのオフを検出するとアサートされるハイサイドオフ検出信号を生成するハイサイドオフ検出回路と、制御信号とローサイドオフ検出信号にもとづき、ハイサイドトランジスタのゲート信号を生成するハイサイドドライバと、制御信号とハイサイドオフ検出信号にもとづき、ローサイドトランジスタのゲート信号を生成するローサイドドライバと、を備える。ローサイドオフ検出回路は、ローサイドトランジスタと同型であり、その第１端子が第２固定電圧端子に接続され、そのゲートにローサイドトランジスタのゲート信号を受けるローサイド検出トランジスタと、ローサイド検出トランジスタの第２端子と第３固定電圧端子の間に設けられた第１抵抗と、第１抵抗と並列に設けられ、制御信号がローサイドトランジスタのオフを指示するレベルをとるときに導通し、オンを指示するレベルをとるとき遮断する第１バイパス回路と、を含む。ローサイドオフ検出回路は、ローサイド検出トランジスタの第２端子の信号を、ローサイドオフ検出信号として出力する。
第１ローサイドオフ検出回路において、ローサイドトランジスタのゲート信号がオンを指示するレベルからオフを指示するレベルに遷移するタイミングに先立ち、第１バイパス回路が導通し、ローサイド検出トランジスタに接続される合成抵抗が低下し、応答性を高めることができる。また、ローサイドトランジスタおよび第１ローサイド検出トランジスタがオンした状態においては、第１バイパス回路が遮断するため、第２端子からローサイド検出トランジスタを介して流れる電流を低減できる。
ハイサイドオフ検出回路は、ハイサイドトランジスタと同型であり、その第１端子が第１固定電圧端子に接続され、そのゲートにハイサイドトランジスタのゲート信号を受けるハイサイド検出トランジスタと、ハイサイド検出トランジスタの第２端子と第４固定電圧端子の間に設けられた第２抵抗と、第２抵抗と並列に設けられ、制御信号がハイサイドトランジスタのオフを指示するレベルをとるときに導通し、オンを指示するレベルをとるとき遮断する第２バイパス回路と、を含んでもよい。ハイサイドオフ検出回路は、ハイサイド検出トランジスタの第２端子の信号を、ローサイドオフ検出信号として出力してもよい。
この態様によれば、第１ローサイドオフ検出回路により、ローサイドトランジスタがオフしたことを高速に検出できる。また、第１ローサイドオフ検出回路の消費電流を低減できる。
第１バイパス回路は、第１抵抗よりも抵抗値の小さい第１バイパス抵抗と、第１バイパス抵抗と直列に設けられ、制御信号に応じてオン、オフが切りかえられる第１スイッチと、を含んでもよい。
第２バイパス回路は、第２抵抗よりも抵抗値の小さい第２バイパス抵抗と、第２バイパス抵抗と直列に設けられ、制御信号に応じてオン、オフが切りかえられる第２スイッチと、を含んでもよい。
２． 本発明のある態様は、出力端子から制御信号に応じた電圧を出力する出力回路に関する。この出力回路は、出力端子と電位の固定された第１端子の間に設けられた出力トランジスタと、出力トランジスタのゲートと第１端子の間に設けられた第１抵抗と、出力トランジスタのゲートと、電位の固定された第２端子の間に設けられた第１オントランジスタを含む第１オン回路と、出力トランジスタのゲートと、電位の固定された第３端子の間に設けられた第２オントランジスタを含む第２オン回路と、を備える。出力トランジスタのオンを指示するオン制御信号がアサートされると、第１、第２オントランジスタをともにオン状態とした後、第１オントランジスタをオフする。
この態様によると、第１抵抗には、第１オントランジスタと第２オントランジスタそれぞれに流れる電流の合成電流が流れる。したがって、オン制御信号がアサートされた後は、第１抵抗の電圧降下が一時的に大きくなり、出力トランジスタのオンの速度を速めることができる。その後、第１オントランジスタがオフすると、第１抵抗に流れる電流が小さくなるため、消費電流を低減することができる。
第１オン回路は、出力トランジスタのゲートと第１端子の電位差を監視し、当該電位差が所定値に達するとアサートされる第１オントランジスタをオフするためのオフ信号を生成するゲート電圧監視部を含み、オン制御信号とオフ信号にもとづき、第１オントランジスタを制御してもよい。
第１オン回路は、オン制御信号がアサートされた後、所定時間経過後にアサートされるオフ信号を生成する遅延回路を含み、オン制御信号とオフ信号にもとづき、第１オントランジスタを制御してもよい。
第１オン回路は、第１オントランジスタと直列に設けられた第２抵抗を含んでもよい。
第２オントランジスタは、オン制御信号がアサートされるとき、所定の定電流を発生させてもよい。この場合、第１オントランジスタがオフし、第２オントランジスタがオンする期間において、出力トランジスタのゲート電圧を、
Ｖｄｄ−Ｒ１×Ｉｃ
に安定化することができる。ここでＶｄｄは第１端子の電位、Ｒ１は第１抵抗の抵抗値、Ｉｃは定電流の値である。
ある態様の出力回路は、出力トランジスタのゲートと第１端子の電位差を所定値にクランプするクランプ回路をさらに備えてもよい。
クランプ回路を設けることにより、出力トランジスタを保護できる。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、ハイサイドトランジスタおよびローサイドトランジスタのオフするタイミングを高速に検出することができる。
第１の実施の形態に係るブリッジ出力回路の構成を示す回路図である。 図２（ａ）、（ｂ）は、図１のローサイドオフ検出回路、ハイサイドオフ検出回路の構成を示す回路図である。 図１のブリッジ出力回路の動作を示すタイムチャートである。 変形例に係るローサイドオフ検出回路の構成を示す回路図である。 変形例に係るブリッジ出力回路の構成を示す回路図である。 図５のハイサイドオフ検出回路の構成例を示す回路図である。 一般的なハーフブリッジ回路の構成を示す回路図である。 第２の実施の形態に係る出力回路の構成を示す回路図である。 図８の出力回路の動作を示すタイムチャートである。 変形例に係る出力回路の構成を示す回路図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
（第１の実施の形態）
図１は、第１の実施の形態に係るブリッジ出力回路１００の構成を示す回路図である。ブリッジ出力回路１００は、入力端子１０２に制御信号ＳＩＮを受け、そのレベルに応じた電圧レベルを有する出力信号ＳＯＵＴを出力端子１０４から出力する。本実施の形態では、制御信号ＳＩＮがハイレベルのとき、出力信号ＳＯＵＴは電源電圧Ｖｄｄをとり、制御信号ＳＩＮがローレベルのとき、出力信号ＳＯＵＴは接地電圧（０Ｖ）をとる。
ブリッジ出力回路１００は、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、ローサイドオフ検出回路１０、ハイサイドオフ検出回路２０、ハイサイドドライバ３０、ローサイドドライバ４０を備える。
ハイサイドトランジスタＭ１は、第１固定電圧端子（電源端子１０６）と出力端子１０４の間に設けられる。ローサイドトランジスタＭ２は、出力端子１０４と第２固定電圧端子（接地端子１０８）の間に設けられる。ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２はいわゆるハーフブリッジ回路を形成している。
出力端子１０４の出力信号ＳＯＵＴは、ハイサイドトランジスタＭ１がオン、ローサイドトランジスタＭ２がオフした状態において電源電圧Ｖｄｄをとる。出力信号ＳＯＵＴは、ハイサイドトランジスタＭ１がオフ、ローサイドトランジスタＭ２がオンした状態において、接地電圧（０Ｖ）をとる。
ローサイドオフ検出回路１０は、ローサイドトランジスタＭ２のゲート信号ＳＧＬの電圧レベルを所定の第１レベルＴＨＬと比較することによって、ローサイドトランジスタＭ２がオフしたことを検出する。ローサイドオフ検出回路１０は、ローサイドトランジスタＭ２のオフを検出するとアサート（ハイレベル）されるローサイドオフ検出信号Ｓ１を生成する。
ハイサイドオフ検出回路２０は、ハイサイドトランジスタＭ１のゲート信号ＳＧＨの電圧レベルを所定の第２レベルＴＨＨと比較することによってハイサイドトランジスタＭ１がオフしたことを検出する。ハイサイドオフ検出回路２０は、ハイサイドトランジスタＭ１のオフを検出するとアサート（ローレベル）されるハイサイドオフ検出信号Ｓ２を生成する。インバータ２４は、ハイサイドオフ検出信号Ｓ２を反転する。反転されたハイサイドオフ検出信号＃（＃は論理反転を示す）Ｓ２は、ハイサイドトランジスタＭ１のオフとともにハイレベルとなる。
ハイサイドドライバ３０は、制御信号ＳＩＮとローサイドオフ検出信号Ｓ１にもとづき、ハイサイドトランジスタＭ１のゲート信号ＳＧＨを生成する。
制御信号ＳＩＮがハイレベルであり、かつローサイドオフ検出信号Ｓ１がアサート（ハイレベル）されるとき、ゲート信号ＳＧＨはハイサイドトランジスタＭ１をオンするレベル（ローレベル）をとる。それ以外のとき、ゲート信号ＳＧＨはハイサイドトランジスタＭ１をオフするレベル（ハイレベル）をとる。
ハイサイドドライバ３０は、ＮＡＮＤゲート３２、インバータ３６、３８、トランジスタＭ３、Ｍ９を含む。
ＮＡＮＤゲート３２は、制御信号ＳＩＮとローサイドオフ検出信号Ｓ１の否定論理積ＳＧＨ’を生成する。インバータ３６、３８は直列に接続され、ＮＡＮＤゲート３２の出力信号ＳＧＨ’を順に反転増幅する。ゲート信号ＳＧＨは、ＮＡＮＤゲート３２の出力信号ＳＧＨ’と同じ論理レベルをとる。インバータ３６、インバータ３８はそれぞれ、トランジスタＭ１１、Ｍ１２のペア、トランジスタＭ５、Ｍ６のペアを含む一般的な構成である。
トランジスタＭ３は、ハイサイドトランジスタＭ１を高速にオフするために、ハイサイドトランジスタＭ１のゲートソース間に設けられる。トランジスタＭ３がオンすると、ハイサイドトランジスタＭ１のゲートソース間電圧が０Ｖとなるため、ハイサイドトランジスタＭ１は直ちにオフする。
トランジスタＭ９はインバータ３６と３８の間に設けられ、２つのインバータの接続ノードの電位を急速にローレベルに変化させるために設けられる。つまり、トランジスタＭ３と同様に、ハイサイドトランジスタＭ１を高速にオフ方向に作用する。
ローサイドドライバ４０は、制御信号ＳＩＮとハイサイドオフ検出信号Ｓ２にもとづき、ローサイドトランジスタＭ２のゲート信号ＳＧＬを生成する。
制御信号ＳＩＮがローレベルであり、かつハイサイドオフ検出信号Ｓ２がアサート（ローレベル）されるとき、ゲート信号ＳＧＬはローサイドトランジスタＭ２をオンするレベル（ハイレベル）をとる。それ以外のとき、ゲート信号ＳＧＬはローサイドトランジスタＭ２をオフするレベル（ローレベル）をとる。
ローサイドドライバ４０は、インバータ４２、ＡＮＤゲート４４、インバータ４６、４８、トランジスタＭ４、Ｍ１０を含む。
インバータ４２は、制御信号ＳＩＮを反転する。ＡＮＤゲート４４は、反転された制御信号＃ＳＩＮと、反転されたハイサイドオフ検出信号＃Ｓ２の論理積ＳＧＬ’を生成する。インバータ４６、４８は直列に接続され、ＡＮＤゲート４４の出力信号ＳＧＬ’を順に反転増幅する。ゲート信号ＳＧＬは、ＡＮＤゲート４４の出力信号ＳＧＬ’と同じ論理レベルをとる。インバータ４６、インバータ４８はそれぞれ、トランジスタＭ１３、Ｍ１４のペア、トランジスタＭ７、Ｍ８のペアを含む一般的な構成である。
トランジスタＭ４は、ローサイドトランジスタＭ２を高速にオフするために、ローサイドトランジスタＭ２のゲートソース間に設けられる。トランジスタＭ４がオンすると、ローサイドトランジスタＭ２のゲートソース間電圧が０Ｖとなるため、ローサイドトランジスタＭ２は直ちにオフする。
トランジスタＭ１０はインバータ４６と４８の間に設けられ、２つのインバータの接続ノードの電位を急速にハイレベルに変化させるために設けられる。つまり、トランジスタＭ４と同様に、ローサイドトランジスタＭ２を高速にオフする方向に作用する。
図２（ａ）、（ｂ）は、図１のローサイドオフ検出回路１０、ハイサイドオフ検出回路２０の構成を示す回路図である。
図２（ａ）のローサイドオフ検出回路１０は、ローサイド検出トランジスタＭｓＬ、第１抵抗Ｒ１１、第１バイパス回路１２を含む。ローサイド検出トランジスタＭｓＬはローサイドトランジスタＭ２と同型のＮチャンネルＭＯＳＦＥＴであり、その第１端子（ソース）が第２固定電圧端子（接地端子１０８）に接続され、そのゲートにローサイドトランジスタＭ２のゲート信号ＳＧＬを受ける。
第１抵抗Ｒ１１は、ローサイド検出トランジスタＭｓＬの第２端子（ドレイン）と第３固定電圧端子（電源端子１０６）の間に設けられる。ローサイド検出トランジスタＭｓＬのゲートソース間のしきい値電圧は、上述の第１レベルＴＨＬに対応し、ローサイドトランジスタＭ２のゲートソース間しきい値電圧Ｖｔｎと等しいことが望ましい。つまりローサイド検出トランジスタＭｓＬのオン、オフ状態は、ローサイドトランジスタＭ２のオン、オフ状態に追従する。
第１バイパス回路１２は、第１抵抗Ｒ１１と並列に設けられる。第１バイパス回路１２は、制御信号ＳＩＮがローサイドトランジスタＭ２のオフを指示するレベル（ローレベル）をとるときに導通し、オンを指示するレベル（ハイレベル）をとるとき遮断する。第１バイパス回路１２は、その経路に、第１抵抗Ｒ１１より小さな抵抗成分を有する。
第１バイパス回路１２は、第１抵抗Ｒ１１よりも抵抗値の小さい第１バイパス抵抗Ｒ１２と、第１バイパス抵抗Ｒ１２と直列に設けられ、制御信号＃ＳＩＮに応じてオン、オフが切りかえられる第１スイッチＭｓｗ１と、を含む。
ローサイドオフ検出回路１０は、ローサイド検出トランジスタＭｓＬの第２端子（ドレイン）の信号を、ローサイドオフ検出信号Ｓ１として出力する。
図２（ａ）のローサイドオフ検出回路１０によれば、ゲート信号ＳＧＬの電圧レベルを、第１レベルＴＨＬ（＝Ｖｔｎ）と比較することによって、ローサイドトランジスタＭ２のオン、オフ状態を検出することができる。
図２（ｂ）のハイサイドオフ検出回路２０は、ハイサイド検出トランジスタＭｓＨ、第２抵抗Ｒ２１、第２バイパス回路２２を含む。
ハイサイド検出トランジスタＭｓＨは、ハイサイドトランジスタＭ１と同型のＰチャンネルＭＯＳＦＥＴであり、その第１端子（ソース）が第１固定電圧端子（電源端子１０６）に接続され、そのゲートにハイサイドトランジスタＭ１のゲート信号ＳＧＨを受ける。
第２抵抗Ｒ２１は、ハイサイド検出トランジスタＭｓＨの第２端子（ドレイン）と第４固定電圧端子（接地端子１０８）の間に設けられる。
ハイサイド検出トランジスタＭｓＨのゲートソース間のしきい値電圧は、上述の第２レベルＴＨＨに対応し、ハイサイドトランジスタＭ１のゲートソース間しきい値電圧Ｖｔｐと等しいことが望ましい。つまりハイサイド検出トランジスタＭｓＨのオン、オフ状態は、ハイサイドトランジスタＭ１のオン、オフ状態に追従する。
第２バイパス回路２２は、第２抵抗Ｒ２１と並列に設けられ、制御信号ＳＩＮがハイサイドトランジスタＭ１のオフを指示するレベル（ハイレベル）をとるときに導通し、オンを指示するレベル（ローレベル）をとるとき遮断する。第２バイパス回路２２は、その経路に、第２抵抗Ｒ２１より小さな抵抗成分を有する。
第２バイパス回路２２は、第２抵抗Ｒ２１よりも抵抗値の小さい第２バイパス抵抗Ｒ２２と、第２バイパス抵抗Ｒ２２と直列に設けられ、制御信号ＳＩＮに応じてオン、オフが切りかえられる第２スイッチＭｓｗ２と、を含む。
ハイサイドオフ検出回路２０は、ハイサイド検出トランジスタＭｓＨの第２端子（ドレイン）の信号を、ハイサイドオフ検出信号Ｓ２として出力する。図２（ｂ）のハイサイドオフ検出回路２０によれば、ゲート信号ＳＧＨの電圧レベルを、第２レベルＴＨＨ（＝Ｖｄｄ−Ｖｔｐ）と比較することによって、ハイサイドトランジスタＭ１のオン、オフ状態を検出することができる。
続いて、ブリッジ出力回路１００の動作を説明する。図３は、図１のブリッジ出力回路１００の動作を示すタイムチャートである。時刻ｔ０より前、制御信号ＳＩＮはローレベルであり、ハイサイドトランジスタＭ１がオフ、ローサイドトランジスタＭ２がオンしている。
時刻ｔ０に、制御信号ＳＩＮがローレベルからハイレベルへと遷移し、ハイサイドトランジスタＭ１のオン、ローサイドトランジスタＭ２のオフが指示される。
制御信号ＳＩＮがハイレベルとなり、ローサイドトランジスタＭ２のゲート信号ＳＧＬがハイレベル（Ｖｄｄ）からローレベル（０Ｖ）へと変化する。時刻ｔ１に、ゲート信号ＳＧＬの電圧レベルがしきい値電圧Ｖｔｎより低くなると、ローサイドトランジスタＭ２がオフするとともに、ローサイドオフ検出回路１０によってローサイドオフ検出信号Ｓ１がアサートされる。
ローサイドオフ検出信号Ｓ１がアサートされると、ハイサイドトランジスタＭ１のゲート信号ＳＧＨがハイレベル（Ｖｄｄ）からローレベル（０Ｖ）へと変化し始める。時刻ｔ２にゲート信号ＳＧＨの電圧レベルが、第２しきい値ＴＨＨ（＝Ｖｄｄ−Ｖｔｐ）より低くなると、ハイサイドトランジスタＭ１がオンする。
時刻ｔ３に、制御信号ＳＩＮがハイレベルからローレベルに遷移し、ハイサイドトランジスタＭ１のオフ、ローサイドトランジスタＭ２のオンが指示される。時刻ｔ３〜ｔ５においてハイサイドオフ検出回路２０により時刻ｔ０〜ｔ２と同様の処理が実行される。
以上がブリッジ出力回路１００の動作である。
ブリッジ出力回路１００によれば、時刻ｔ１〜ｔ２の区間および時刻ｔ４〜ｔ５の区間が、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２が同時にオフするデッドタイムとなる。
図２（ａ）、（ｂ）に示すローサイドオフ検出回路１０、ハイサイドオフ検出回路２０によれば、ローサイドトランジスタＭ２、ハイサイドトランジスタＭ１それぞれのオンからオフへの遷移を高速に検出することができるため、デッドタイムを短くすることができ、回路の効率を高めることができる。
また、ローサイドオフ検出回路１０は、ローサイドトランジスタＭ２のオンからオフへの切りかえを検出する回路であるから、以下の特性を有することが望ましい。
（特性１）ローサイドトランジスタＭ２がオンしている期間に、高速動作する。
（特性２）ローサイドトランジスタＭ２がオフしている期間は動作している必要はなく、その間の消費電力は小さいことが望ましい。
図２（ａ）のローサイドオフ検出回路１０によれば、制御信号＃ＳＩＮがハイレベル（ＳＩＮがローレベル）の期間、つまりローサイドトランジスタＭ２がオフしている期間は、第１スイッチＭｓｗ１がオフしているため、ローサイドオフ検出回路１０の、電源端子１０６から接地端子１０８に流れる電流を低減することができる。つまり、上記（特性２）が実現されている。
また制御信号＃ＳＩＮがローレベル（ＳＩＮがハイレベル）の期間、つまりローサイドトランジスタＭ２がオンしている期間は、第１スイッチＭｓｗ１もオンしているため、ローサイド検出トランジスタＭｓＬのドレインに接続される負荷のインピーダンスが低くなるため、ローサイドオフ検出回路１０の応答速度を高めることができる。つまり、上記の（特性１）が実現されている。
また、ハイサイドオフ検出回路２０は、ハイサイドトランジスタＭ１のオンからオフへの切りかえを検出する回路であるから、以下の特性を有することが望ましい。
（特性３）ハイサイドトランジスタＭ１がオンしている期間に、高速動作する。
（特性４）ハイサイドトランジスタＭ１がオフしている期間は動作している必要はなく、その間の消費電力は小さいことが望ましい。
図２（ｂ）のハイサイドオフ検出回路２０によれば、（特性３）、（特性４）が実現できる。
また、図１において、各トランジスタの出力インピーダンス（オン抵抗Ｒ）は以下の関係を満たすことが望ましい。添え字はトランジスタの番号を示す。
ＲＭ３＜ＲＭ６
ＲＭ９＜ＲＭ１１
ＲＭ４＜ＲＭ７
ＲＭ１０＜ＲＭ１４
この関係を満たすように各トランジスタのサイズを決定することにより、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２の同時オンを、より確実に防止することができる。
（変形例）
図４は、変形例に係るローサイドオフ検出回路１０ａの構成を示す回路図である。
ローサイドオフ検出回路１０ａは、トランジスタＭ２０〜Ｍ２３、インバータ５０を含む。トランジスタＭ２１〜Ｍ２３は、ローサイドトランジスタＭ２と同型トランジスタ（ＮチャンネルＭＯＳＦＥＴ）であり、トランジスタＭ２２はＰチャンネルＭＯＳＦＥＴである。
トランジスタＭ２０〜Ｍ２２は、電源端子１０６と接地端子１０８の間に、順の直列に接続される。トランジスタＭ２０〜Ｍ２２のゲートには、ローサイドトランジスタＭ２のゲート信号ＳＧＬが入力されている。インバータ５０は、トランジスタＭ２０とＭ２１の接続点の信号を反転し、ローサイドオフ検出信号Ｓ１として出力する。トランジスタＭ２３はトランジスタＭ２２と並列に設けられており、そのゲートには、ローサイドオフ検出信号Ｓ１が入力される。ローサイドオフ検出回路１０ａは、ゲート信号ＳＧＬを第１しきい値ＴＨＬと比較し、比較結果に応じたローサイドオフ検出信号Ｓ１を生成する。
ローサイドオフ検出回路１０ａによれば、図２（ａ）のローサイドオフ検出回路１０と同様に、デッドタイムを短くし、エネルギー効率を高めることができる。またローサイドオフ検出回路１０ａは、各トランジスタのゲート長、ゲート幅を調節することにより、第１しきい値ＴＨＬを調整することができる。さらにその第１しきい値ＴＨＬにヒステリシス特性をもたせることができ、ノイズ耐性を高めることができる。
図４のＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴと置換し、電源端子１０６と接地端子１０８を反転することにより、変形例に係るハイサイドオフ検出回路２０を構成できることが当業者には理解できる。
図５は、変形例に係るブリッジ出力回路１００ｂの構成を示す回路図である。図５のブリッジ出力回路１００ｂについて、図１のブリッジ出力回路１００との相違点を中心に説明する。
図１においてハイサイドトランジスタＭ１がＰチャンネルＭＯＳＦＥＴであったのに対して、図５のハイサイドトランジスタＭ１はＮチャンネルＭＯＳＦＥＴである。
ブリッジ出力回路１００ｂには、２つの電源端子１０６、１０７が設けられ、それぞれに、電源電圧ＶＣＣ１、ＶＣＣ２が供給されている。ただしＶＣＣ１＞ＶＣＣ２である。
ローサイドの構成は、図１のローサイド側と同様である。
ＮチャンネルＭＯＳＦＥＴのハイサイドトランジスタＭ１をオンするためには、そのゲートに、（ＶＣＣ１＋Ｖｔｎ）より高い電位のゲート信号ＳＧＨを印加する必要がある。Ｖｔｎは、ハイサイドトランジスタＭ１のゲートソース間のしきい値電圧である。ハイサイドドライバ３０ｂは、ハイサイドトランジスタＭ１をオンするとき電源電圧ＶＣＣ２、オフするとき接地電圧（０Ｖ）となるゲート信号ＳＧＨを生成する。つまり、
ＶＣＣ２＞ＶＣＣ１＋Ｖｔｎ
が成立する。
ＡＮＤゲート３３は、制御信号ＳＩＮとローサイドオフ検出信号Ｓ１の論理積ＳＧＨ’を発生する。論理積ＳＧＨ’はＶＣＣ１または０Ｖをとる。
レベルシフト回路ＬＳ１は、ＶＣＣ１−０Ｖの間でスイッチングするゲート信号ＳＧＨ’を、ＶＣＣ２−０Ｖの間でスイッチングするゲート信号ＳＧＨ’’に変換する。インバータ３６、３８には、電源電圧ＶＣＣ２が供給され、ゲート信号ＳＧＨ’’を順に反転する。
図６は、図５のハイサイドオフ検出回路２０ｂの構成例を示す回路図である。
ハイサイドオフ検出回路２０ｂは、ハイサイド検出トランジスタＭｓＨ、第２抵抗Ｒ３１、第２バイパス回路２２ｂを含む。
ハイサイド検出トランジスタＭｓＨは、ハイサイドトランジスタＭ１と同型のＮチャンネルＭＯＳＦＥＴであり、その第１端子（ソース）が出力端子１０４と接続され、そのゲートにハイサイドトランジスタＭ１のゲート信号ＳＧＨを受ける。
第２抵抗Ｒ３１は、ハイサイド検出トランジスタＭｓＨの第２端子（ドレイン）と電源端子１０７の間に設けられる。ハイサイド検出トランジスタＭｓＨのオン、オフ状態は、ハイサイドトランジスタＭ１のオン、オフ状態に追従する。
第２バイパス回路２２ｂは、第２抵抗Ｒ３１と並列に設けられ、制御信号ＳＩＮがハイサイドトランジスタＭ１のオフを指示するレベル（ハイレベル）をとるときに導通し、オンを指示するレベル（ローレベル）をとるとき遮断する。第２バイパス回路２２ｂは、その経路に、第２抵抗Ｒ３１より小さな抵抗成分を有する。
第２バイパス回路２２ｂは、第２抵抗Ｒ３１よりも抵抗値の小さい第２バイパス抵抗Ｒ３２と、第２バイパス抵抗Ｒ３２と直列に設けられ、反転制御信号＃ＳＩＮに応じてオン、オフが切りかえられる第２スイッチＭｓｗ２と、を含む。
レベルシフト回路ＬＳ２は、反転制御信号＃ＳＩＮをレベルシフトして第２スイッチＭｓｗ２のゲートに印加する。レベルシフト回路ＬＳ３は、ＶＣＣ２−０Ｖの間でスイッチングする信号Ｓ２’を、ＶＣＣ１−０Ｖの間でスイッチングするハイサイドオフ検出信号Ｓ２にレベルシフトする。
図６のハイサイドオフ検出回路２０によれば、ゲート信号ＳＧＨの電圧レベルを、第２レベルＴＨＨ（＝ＶＣＣ１＋Ｖｔｎ）と比較することによって、ハイサイドトランジスタＭ１のオン、オフ状態を検出することができる。
図５のブリッジ出力回路１００ｂによれば、図１のブリッジ出力回路１００と同様に、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２の貫通電流を防止できるとともに、両方のトランジスタが同時オフする時間を短くできるため、エネルギー効率的を改善できる。
以上、本発明のある態様について、第１の実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
実施の形態では、ハーフブリッジ回路を例に説明したが、ハーフブリッジ回路を２対設けたフルブリッジ構成にも本発明は有効である。
たとえば、実施の形態に係る出力回路は、モータドライバ、スイッチングレギュレータ、放電灯の点灯用インバータ、デジタルオーディオアンプなどに好適に利用できる。
（第２の実施の形態）
図８は、第２の実施の形態に係る出力回路１００の構成を示す回路図である。出力回路１００は、その出力端子ＰＯＵＴから、オン制御信号ＳＯＮおよびオフ制御信号ＳＯＦＦのレベルに応じて、電源電圧Ｖｄｄとそれとは異なる電圧（たとえば接地電圧）のいずれか一方を出力する。出力回路１００は、ハーフブリッジ回路の一部、Ｈブリッジ回路の一部、あるいはソースフォロア回路の一部である。
出力回路１００は、出力パワートランジスタ（以下、単に出力トランジスタという）Ｍ１、第１抵抗Ｒ１、第１オン回路１１０、第２オン回路１２０、オフ回路１３０、第１クランプ回路１４０、第２クランプ回路１４２を備える。ブリッジ出力回路１００のうち、ハイサイドトランジスタＭ１を除く回路を、ハイサイドドライバ３０ｃと称する。
出力トランジスタＭ１は、出力端子ＰＯＵＴと電位の固定された第１端子（電源端子ＰＶＤＤ）の間に設けられる。出力トランジスタＭ１はＰチャンネルＭＯＳＦＥＴであり、そのソースは電源端子ＰＶＤＤに、そのドレインは出力端子ＰＯＵＴに接続される。
オフ回路１３０は、出力トランジスタＭ１をオフするために設けられる。オフ回路１３０は、出力トランジスタＭ１をオフすべき期間においてアサート（ハイレベル）されるオフ制御信号ＳＯＦＦを受ける。オフ回路１３０は、出力トランジスタＭ１のゲートソース間に設けられたオフトランジスタＭＯＦＦを含む。オフ制御信号ＳＯＦＦがアサートされるとオフトランジスタＭＯＦＦがオンし、出力トランジスタＭ１のゲートソース間電圧がＭＯＳＦＥＴのしきい値電圧Ｖｔより小さくなり、出力トランジスタＭ１はオフする。
第１抵抗Ｒ１、第１オン回路１１０、第２オン回路１２０は、出力トランジスタＭ１をオンするために設けられるオン回路である。このオン回路は、出力トランジスタＭ１をオンすべき期間においてアサート（ハイレベル）されるオン制御信号ＳＯＮを受ける。
第１抵抗Ｒ１は、出力トランジスタＭ１のゲートと第１端子（電源端子ＰＶＤＤ）の間に設けられる。
第１オン回路１１０は、出力トランジスタＭ１のゲートと、電位の固定された第２端子Ｐ２の間に設けられた第１オントランジスタＭＯＮ１を含む。第１オントランジスタＭＯＮ１に流れる電流を、第１電流ＩＯＮ１と称する。
第２オン回路１２０は、出力トランジスタＭ１のゲートと、電位の固定された第３端子Ｐ３の間に設けられた第２オントランジスタＭＯＮ２を含む。第２端子Ｐ２と第３端子Ｐ３は、共通の電位ＶＬに固定されてもよいし、異なる電位に固定されてもよい。たとえば第２端子Ｐ２と第３端子Ｐ３は接地端子であってもよい。第２オントランジスタＭＯＮ２に流れる電流を、第２電流ＩＯＮ２と称する。
出力回路１００は、オン制御信号ＳＯＮがアサートされると、第１オントランジスタＭＯＮ１、第２オントランジスタＭＯＮ２をともにオン状態とする。その後、出力回路１００は、第１オントランジスタＭＯＮ１をオフする。
より具体的には、第１オン回路１１０は、第１オントランジスタＭＯＮ１に加えて、ＡＮＤゲート１１２およびゲート電圧監視部１１４を含む。
ゲート電圧監視部１１４は、出力トランジスタＭ１のゲートと第１端子（電源端子ＰＶＤＤ）の電位差ΔＶ、すなわち出力トランジスタＭ１のゲートソース間電圧Ｖｇｓを監視し、監視結果に応じて、第１オントランジスタＭＯＮ１のオフを指示するオフ信号Ｓ１２を生成する。ゲート電圧監視部１１４は、電位差Ｖｇｓが所定値Ｖｔｈ１に達すると、それを契機としてオフ信号Ｓ１２をアサート（ローレベル）する。ゲート電圧監視部１１４は遅延τ１を有しており、ゲートソース間電圧Ｖｇｓがしきい値Ｖｔｈ１に達してから遅延τ１経過後に、オフ信号Ｓ１２がアサートされる。しきい値Ｖｔｈ１は、遅延τ１を考慮して最適化される。
ＡＮＤゲート１１２は、オフ信号Ｓ１２とオン制御信号ＳＯＮの論理積を生成し、第１オントランジスタＭＯＮ１のゲートに出力する。この構成によれば、第１オントランジスタＭＯＮ１、第２オントランジスタＭＯＮ２をともにオン状態とした後、第１オントランジスタＭＯＮ１をオフすることができる。
第１オン回路１１０はさらに電流制限用抵抗Ｒ２を含む。電流制限用抵抗Ｒ２は、第１オントランジスタＭＯＮ１の経路上、つまりそのドレインと出力トランジスタＭ１のゲートの間に設けられる。電流制限用抵抗Ｒ２の抵抗値を最適化することにより、出力トランジスタＭ１に流れる電流ＩＯＮ１を最適化できる。
第２オン回路１２０の第２オントランジスタＭＯＮ２は、オン制御信号ＳＯＮがアサートされるとき、所定の定電流ＩＯＮ２を発生することが望ましい。
第２オン回路１２０は、第２オントランジスタＭＯＮ２に加えて、トランジスタＭ３４、Ｍ３５、定電流源１２２、インバータ１２４を含む。定電流源１２２は定電流Ｉｃを生成する。トランジスタＭ３４は第２オントランジスタＭＯＮ２と同じ導電型（Ｎチャンネル）ＭＯＳＦＥＴであり、定電流Ｉｃの経路上に設けられる。トランジスタＭ３４と第２オントランジスタＭＯＮ２はカレントミラー回路を形成しており、定電流Ｉｃをｋ倍（ｋはミラー比）することにより第２電流ＩＯＮ２を発生する。
トランジスタＭ３５は、第２オントランジスタＭＯＮ２のオン、オフを制御するために第２オントランジスタＭＯＮ２のゲートソース間に設けられる。トランジスタＭ３５のゲートには、インバータ１２４により反転されたオン制御信号＃ＳＯＮ（＃は論理反転を示す）が入力される。オン制御信号ＳＯＮがアサート（ハイレベル）されるとトランジスタＭ３５がオフ、第２オントランジスタＭＯＮ２がオンすることにより、第２電流ＩＯＮ２が生成される。オン制御信号ＳＯＮがネゲート（ローレベル）されるとトランジスタＭ３５がオン、第２オントランジスタＭＯＮ２がオフすることにより、第２電流ＩＯＮ２が遮断される。
第１クランプ回路１４０は、出力トランジスタＭ１のゲートと第１端子ＰＶＤＤの電位差、つまりゲートソース間電圧Ｖｇｓを所定の第１クランプ値ＶＣＬ１にクランプする。第１クランプ回路１４０は、出力トランジスタＭ１のゲートソース間に逆接続されたダイオードＤ１を含む。所定値ＶＣＬはダイオードＤ１のツェナー電圧Ｖｚと等しい。
第２クランプ回路１４２は、出力トランジスタＭ１のゲートソース間に設けられたバイポーラトランジスタＱ１と、トランジスタＱ１のベースエミッタ間に設けられた抵抗Ｒ３と、トランジスタＱ１のベースコレクタ間に逆接続されたダイオードＤ２を含み、ゲートソース間電圧Ｖｇｓを所定のクランプ値ＶＣＬ２にクランプする。
本実施の形態において、
ＶＣＬ１＜ＶＣＬ２
が成り立つ。第１クランプ値ＶＣＬ１は、出力トランジスタＭ１のゲートソース間電圧の最大動作電圧より小さく設定し、第２クランプ値ＶＣＬ２は、出力トランジスタＭ１のゲートソース間電圧Ｖｇｓの絶対最大定格電圧より小さく設定することが望ましい。
以上が出力回路１００の構成である。続いてその動作を説明する。図９は、図８の出力回路１００の動作を示すタイムチャートである。
時刻ｔ０に、オン制御信号ＳＯＮがアサート（ハイレベル）され、出力トランジスタＭ１のオンが指示される。これを受け、第１オントランジスタＭＯＮ１、第２オントランジスタＭＯＮ２がともにオンする。このとき、第１抵抗Ｒ１には、電流ＩＯＮ＝ＩＯＮ１＋ＩＯＮ２が流れる。
第１抵抗Ｒ１の電圧降下Ｖｇｓは、以下の式で与えられるため、出力トランジスタＭ１のゲート電圧Ｖｇは、瞬時に低下する。
Ｖｇｓ＝Ｒ１×（ＩＯＮ１＋ＩＯＮ２）
時刻ｔ１に、ゲートソース間電圧Ｖｇｓが、出力トランジスタＭ１のしきい値電圧Ｖｔより大きくなり、出力トランジスタＭ１がオンする。
その後、時刻ｔ２に、ゲートソース間電圧Ｖｇｓがゲート電圧監視部１１４に設定されたしきい値Ｖｔｈ１に達し、その後、遅延τ１経過後の時刻ｔ３に、オフ信号Ｓ１２がアサート（ローレベル）となる。
時刻ｔ２からｔ３の間、ゲート電圧Ｖｇの低下にともない、第１クランプ回路１４０、第２クランプ回路１４２が順に動作し、ゲート電圧Ｖｇは（Ｖｄｄ−ＶＣＬ２）のレベルで保持される。
時刻ｔ３にオフ信号Ｓ１２がアサートされると、第１オントランジスタＭＯＮ１がオフし、第１抵抗Ｒ１に流れる電流ＩＯＮは、第２電流ＩＯＮ２と等しくなる。その結果、第１抵抗Ｒ１の電圧降下が小さくなり、出力トランジスタＭ１のゲート電圧Ｖｇは次第に高くなっていく。
時刻ｔ４にオン制御信号ＳＯＮがネゲート（ローレベル）されると、第２オントランジスタＭＯＮ２がオフし、第１抵抗Ｒ１の電圧降下が実質的にゼロとなり、出力トランジスタＭ１はオフする。
以上が出力回路１００の動作である。
出力回路１００によれば、出力トランジスタＭ１をオンした直後は、２つのオン回路１１０、１２０をアクティブとすることにより、出力トランジスタＭ１のゲート電圧Ｖｇを急峻に低下させて、出力トランジスタＭ１を高速にオンすることができる。
また、出力トランジスタＭ１がオンした後に、第１オン回路１１０を非アクティブとすることで、消費電流を低減することができる。また、出力トランジスタＭ１のゲートソース間電圧Ｖｇｓを最大動作電圧より小さくすることができ、信頼性を高めることができる。
図１０は、変形例に係る出力回路の構成を示す回路図である。図１０の出力回路１００ａは、第１オン回路１１０ａが図８の出力回路１００と異なっており、その他の構成は同様である。出力回路１００ａのうち、ハイサイドトランジスタＭ１を除く回路を、ハイサイドドライバ３０ｄと称する。
第１オン回路１１０ａは、図８のゲート電圧監視部１１４に代えて、遅延回路１１６を含む。遅延回路１１６は、オン制御ＳＯＮがアサートされた後、所定時間τ２経過後にアサート（ローレベル）されるオフ信号Ｓ１２を生成する。たとえば遅延回路１１６は、アナログタイマあるいはデジタルタイマであってもよい。あるいは、遅延回路１１６およびＡＮＤゲート１１２を、ワンショットパルス回路で構成してもよい。ワンショットパルス回路は、入力されたパルスのエッジから、所定時間の間、ハイレベル（もしくはローレベル）となるパルスを発生する回路である。
図１０の変形例に係る出力回路１００ａは、図９のタイムチャートと同様に動作し、図８の出力回路１００と同様の効果を得ることができる。
以上、本発明のある態様について、第２の実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
実施の形態では、ハイサイド側の出力トランジスタＭ１としてＰチャンネルＭＯＳＦＥＴを例に説明したが、本発明はＮチャンネルＭＯＳＦＥＴにも適用できる。また、ハーフブリッジやフルブリッジ構成におけるローサイド側のパワートランジスタの誤動作防止にも本発明は有効である。
図８あるいは図１０の構成において、第１クランプ回路１４０や第２クランプ回路１４２は必ずしも設ける必要はなく、出力トランジスタＭ１の耐圧が十分に高い場合、もしくは電源電圧Ｖｄｄが耐圧に比べて低い場合には、いずれか一方、または両方を省略してもよい。
たとえば、第２の実施の形態に係る出力回路１００は、モータドライバ、スイッチングレギュレータ、放電灯の点灯用インバータなどに好適に利用できる。
第１の実施の形態と第２の実施の形態の組み合わせも、本発明の態様として有効である。すなわち、図１のブリッジ出力回路１００において、ハイサイドドライバ３０として、図８のハイサイドドライバ３０ｃもしくは、図１０のハイサイドドライバ３０ｄを用いても良い。当然ながら、ハイサイドドライバ３０ｃやハイサイドドライバ３０ｄの一部の構成（たとえば第１クランプ回路１４０、第２クランプ回路１４２）を省略することも可能である。
この場合、図１のトランジスタＭ３は、図８もしくは図１０のオフトランジスタＭＯＦＦに置き換えられる。そして、置き換えられたオフトランジスタＭＯＦＦのゲートにはオフ制御信号ＳＯＦＦとして、ローサイドドライバ４０からトランジスタＭ３のゲートに出力される信号と同じ信号が入力される。オン制御信号ＳＯＮは、図１の入力信号ＳＩＮに対応する。さらに図８や図１０のインバータ１２４は、図１のＮＡＮＤゲート３２によって置き換えられる。
この組み合わせによれば、第１の実施の形態と第２の実施の形態の両方の効果を享受することができる。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
Ｍ１…ハイサイドトランジスタ、Ｓ１…ローサイドオフ検出信号、Ｍ２…ローサイドトランジスタ、Ｓ２…ハイサイドオフ検出信号、１０…ローサイドオフ検出回路、Ｒ１１…第１抵抗、１２…第１バイパス回路、ＭｓＬ…ローサイド検出トランジスタ、Ｍ１２…第１スイッチ、Ｒ１２…第１バイパス抵抗、２０…ハイサイドオフ検出回路、Ｒ２１…第２抵抗、２２…第２バイパス回路、ＭｓＨ…ハイサイド検出トランジスタ、Ｍ２２…第２スイッチ、Ｒ２２…第２バイパス抵抗、３０…ハイサイドドライバ、３２…ＮＡＮＤゲート、３６，３８…インバータ、４０…ローサイドドライバ、４２…インバータ、４４…ＡＮＤゲート、４６，４８…インバータ、１００…ブリッジ出力回路、１０２…入力端子、１０４…出力端子。

Claims (11)

  1. 出力端子から制御信号に応じた電圧レベルを有する出力信号を出力するブリッジ出力回路であって、
    第１固定電圧端子と前記出力端子の間に設けられたハイサイドトランジスタと、
    前記出力端子と第２固定電圧端子の間に設けられたローサイドトランジスタと、
    前記ローサイドトランジスタのゲート信号を所定の第１レベルと比較することによって前記ローサイドトランジスタがオフしたことを検出し、前記ローサイドトランジスタのオフを検出するとアサートされるローサイドオフ検出信号を生成するローサイドオフ検出回路と、
    前記ハイサイドトランジスタのゲート信号を所定の第２レベルと比較することによって前記ハイサイドトランジスタがオフしたことを検出し、前記ハイサイドトランジスタのオフを検出するとアサートされるハイサイドオフ検出信号を生成するハイサイドオフ検出回路と、
    前記制御信号と前記ローサイドオフ検出信号にもとづき、前記ハイサイドトランジスタの前記ゲート信号を生成するハイサイドドライバと、
    前記制御信号と前記ハイサイドオフ検出信号にもとづき、前記ローサイドトランジスタの前記ゲート信号を生成するローサイドドライバと、
    を備え、
    前記ローサイドオフ検出回路は、
    前記ローサイドトランジスタと同型であり、その第１端子が前記第２固定電圧端子に接続され、そのゲートに前記ローサイドトランジスタのゲート信号を受けるローサイド検出トランジスタと、
    前記ローサイド検出トランジスタの第２端子と第３固定電圧端子の間に設けられた第１抵抗と、
    前記第１抵抗と並列に設けられ、前記制御信号が前記ローサイドトランジスタのオフを指示するレベルをとるときに導通し、オンを指示するレベルをとるとき遮断する第１バイパス回路と、
    を含み、前記ローサイド検出トランジスタの前記第２端子の信号を、前記ローサイドオフ検出信号として出力することを特徴とするブリッジ出力回路。
  2. 前記ハイサイドオフ検出回路は、
    前記ハイサイドトランジスタと同型であり、その第１端子が前記第１固定電圧端子に接続され、そのゲートに前記ハイサイドトランジスタのゲート信号を受けるハイサイド検出トランジスタと、
    前記ハイサイド検出トランジスタの第２端子と第４固定電圧端子の間に設けられた第２抵抗と、
    前記第２抵抗と並列に設けられ、前記制御信号が前記ハイサイドトランジスタのオフを指示するレベルをとるときに導通し、オンを指示するレベルをとるとき遮断する第２バイパス回路と、
    を含み、前記ハイサイド検出トランジスタの前記第２端子の信号を、前記ハイサイドオフ検出信号として出力することを特徴とする請求項１に記載のブリッジ出力回路。
  3. 前記第１バイパス回路は、
    前記第１抵抗よりも抵抗値の小さい第１バイパス抵抗と、
    前記第１バイパス抵抗と直列に設けられ、前記制御信号に応じてオン、オフが切りかえられる第１スイッチと、
    を含むことを特徴とする請求項１に記載のブリッジ出力回路。
  4. 前記第２バイパス回路は、
    前記第２抵抗よりも抵抗値の小さい第２バイパス抵抗と、
    前記第２バイパス抵抗と直列に設けられ、前記制御信号に応じてオン、オフが切りかえられる第２スイッチと、
    を含むことを特徴とする請求項２に記載のブリッジ出力回路。
  5. 出力端子から制御信号に応じた電圧を出力する出力回路であって、
    前記出力端子と電位の固定された第１端子の間に設けられた出力トランジスタと、
    前記出力トランジスタのゲートと前記第１端子の間に設けられた第１抵抗と、
    前記出力トランジスタのゲートと、電位の固定された第２端子の間に設けられた第１オントランジスタを含む第１オン回路と、
    前記出力トランジスタのゲートと、電位の固定された第３端子の間に設けられた第２オントランジスタを含む第２オン回路と、
    を備え、
    前記出力トランジスタのオンを指示するオン制御信号がアサートされると、前記第１、第２オントランジスタをともにオン状態とした後、前記第１オントランジスタをオフすることを特徴とする出力回路。
  6. 前記第１オン回路は、前記出力トランジスタのゲートと前記第１端子の電位差を監視し、当該電位差が所定値に達するとアサートされる前記第１オントランジスタをオフするためのオフ信号を生成するゲート電圧監視部を含み、前記オン制御信号と前記オフ信号にもとづき、前記第１オントランジスタを制御することを特徴とする請求項５に記載の出力回路。
  7. 前記第１オン回路は、前記オン制御信号がアサートされた後、所定時間経過後にアサートされるオフ信号を生成する遅延回路を含み、前記オン制御信号と前記オフ信号にもとづき、前記第１オントランジスタを制御することを特徴とする請求項５に記載の出力回路。
  8. 前記第１オン回路は、前記第１オントランジスタと直列に設けられた第２抵抗を含むことを特徴とする請求項５または６に記載の出力回路。
  9. 前記第２オントランジスタは、前記オン制御信号がアサートされるとき、所定の定電流を発生することを特徴とする請求項５から７のいずれかに記載の出力回路。
  10. 前記出力トランジスタのゲートと前記第１端子の電位差を所定値にクランプするクランプ回路をさらに備えることを特徴とする請求項５から９のいずれかに記載の出力回路。
  11. 出力端子から制御信号に応じた電圧レベルを有する出力信号を出力するブリッジ出力回路であって、
    第１固定電圧端子と前記出力端子の間に設けられたハイサイドトランジスタと、
    前記出力端子と第２固定電圧端子の間に設けられたローサイドトランジスタと、
    前記ローサイドトランジスタのゲート信号を所定の第１レベルと比較することによって前記ローサイドトランジスタがオフしたことを検出し、前記ローサイドトランジスタのオフを検出するとアサートされるローサイドオフ検出信号を生成するローサイドオフ検出回路と、
    前記ハイサイドトランジスタのゲート信号を所定の第２レベルと比較することによって前記ハイサイドトランジスタがオフしたことを検出し、前記ハイサイドトランジスタのオフを検出するとアサートされるハイサイドオフ検出信号を生成するハイサイドオフ検出回路と、
    前記制御信号と前記ローサイドオフ検出信号にもとづき、前記ハイサイドトランジスタの前記ゲート信号を生成するハイサイドドライバと、
    前記制御信号と前記ハイサイドオフ検出信号にもとづき、前記ローサイドトランジスタの前記ゲート信号を生成するローサイドドライバと、
    を備え、
    前記ローサイドオフ検出回路は、
    前記ローサイドトランジスタと同型であり、その第１端子が前記第２固定電圧端子に接続され、そのゲートに前記ローサイドトランジスタのゲート信号を受けるローサイド検出トランジスタと、
    前記ローサイド検出トランジスタの第２端子と第３固定電圧端子の間に設けられた第１抵抗と、
    前記第１抵抗と並列に設けられ、前記制御信号が前記ローサイドトランジスタのオフを指示するレベルをとるときに導通し、オンを指示するレベルをとるとき遮断する第１バイパス回路と、
    を含み、前記ローサイド検出トランジスタの前記第２端子の信号を、前記ローサイドオフ検出信号として出力し、
    前記ハイサイドドライバは、
    前記出力トランジスタのゲートと、電位の固定された第４固定電圧端子の間に設けられた第１オントランジスタを含む第１オン回路と、
    前記出力トランジスタのゲートと、電位の固定された第５固定電圧端子の間に設けられた第２オントランジスタを含む第２オン回路と、
    を備え、
    前記出力トランジスタのオンを指示するオン制御信号がアサートされると、前記第１、第２オントランジスタをともにオン状態とした後、前記第１オントランジスタをオフすることを特徴とする出力回路。
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