JP3657486B2 - スイッチ素子駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、直列接続されたＭＯＳトランジスタ、バイポーラトランジスタなどの一対のスイッチ素子（高電位側スイッチ素子および低電位側スイッチ素子）のうち、何れか一方のスイッチ素子（例えば、高電位側スイッチ素子）を、入力されたパルス信号のレベルに応じてオンオフさせるスイッチ素子駆動回路に関するものである。
【０００２】
【従来の技術】
以下、従来の電力用スイッチ素子駆動回路について説明する。この電力用スイッチ素子駆動回路は、直列接続された一対の電力用ＮチャネルＭＯＳトランジスタのうち、高電位側の電力用ＮチャネルＭＯＳトランジスタを、入力されたパルス信号のレベルに応じてオンオフさせるために用いられる。
【０００３】
この電力用スイッチ素子駆動回路は、電力用ＮチャネルＭＯＳトランジスタのオンオフのためのパルス信号を生成する低電圧回路とは基準電位が異なり、低電圧回路から出力されるパルス信号で直接に駆動できない高電位側の電力用ＮチャネルＭＯＳトランジスタを駆動するために用いられ、入力されたパルス信号の立ち上がりエッジと立ち下がりエッジとを検出し、各エッジ検出パルスの基準電位をレベルシフトした後、各エッジ検出パルスでＲＳフリップフロップをセット・リセットすることで、入力されたパルス信号と等価なパルスを高電位側の電力用ＮチャネルＭＯＳトランジスタの基準電位に合わせて生成し、高電位側の電力用ＮチャネルＭＯＳトランジスタをオンオフ動作させるものである。
【０００４】
上記の一対の電力用ＮチャネルＭＯＳトランジスタは、例えばインバータ回路を構成して直流を交流に変換して負荷へ電力供給するのに用いられる。一対の電力用ＮチャネルＭＯＳトランジスタは、一対のパルス信号によって、所定のデッドタイムをもって交互にオン動作をする。
【０００５】
図６は、従来の電力用スイッチ素子駆動回路の構成を示す回路図である。図６において、１，２は一対のパルス信号を入力するパルス信号入力端子、６０〜６５はインバータ、３６，６６，６７はコンデンサ、６８，６９はＮＯＲ回路、１８，１９は高耐圧ＮチャネルＭＯＳトランジスタ、２０，２１は抵抗、２２〜２５はツェナーダイオード、２６，２７はＰチャネルＭＯＳトランジスタ、２８，２９はＮチャネルＭＯＳトランジスタ、３１，３２は電力用ＮチャネルＭＯＳトランジスタ、３３は電圧Ｖｂを有する高電圧電源、３４は電圧Ｖａを有する低電圧電源、３５は順方向電圧がＶＦであるダイオード、３７は負荷である。
【０００６】
７０は低電圧電源３４に接続された低電圧回路であり、立ち下がりエッジ検出回路７０Ａ，立ち上がりエッジ検出回路７０Ｂで構成されている。立ち下がりエッジ検出回路７０Ａは、遅延回路７０Ｃとインバータ６２とＮＯＲ回路６８とで構成されている。また、立ち上がりエッジ検出回路７０Ｂは、遅延回路７０Ｄとインバータ６５とＮＯＲ回路６９とで構成されている。遅延回路７０Ｃはインバータ６０，６１とコンデンサ６６で構成され、遅延回路７０Ｄはインバータ６３，６４とコンデンサ６７で構成されている。
【０００７】
１Ａ，２Ａ，７１〜８１は信号である。３０は最低電位は信号８１でとり、最高電位はダイオード３５のカソードより印加されるＲＳフリップフロップである。
【０００８】
以上のように構成された電力用スイッチ素子駆動回路について、図７のタイミングチャートを用いて各部の動作を説明する。
【０００９】
まず、パルス信号入力端子１に入力された信号１Ａを、インバータ６０で反転しコンデンサ６６で遅延しインバータ６１で反転した信号をさらにインバータ６２で反転した信号７１と、もとの信号１ＡとのＮＯＲ回路６８によるＮＯＲ演算により、信号７４が作られる。また、同時にパルス信号入力端子１に入力された信号１Ａをもとに、インバータ６３で反転しコンデンサ６７で遅延しインバータ６４で反転した信号７３と、もとの信号１Ａをインバータ６５で反転した信号７２とのＮＯＲ回路６９によるＮＯＲ演算により信号７５が作られる。
【００１０】
つぎに、信号７４は、高耐圧ＮチャネルＭＯＳトランジスタ１８と抵抗２０で構成されるレベルシフト回路にて信号７６に変換された後、ＰチャネルＭＯＳトランジスタ２６とＮチャネルＭＯＳトランジスタ２８で構成されるインバータにより、信号７４と同極性の信号７８になる。同様に、信号７５は、高耐圧ＮチャネルＭＯＳトランジスタ１９と抵抗２１で構成されるレベルシフト回路にて信号７７に変換された後、ＰチャネルＭＯＳトランジスタ２７とＮチャネルＭＯＳトランジスタ２９で構成されるインバータにより信号７５と同極性の信号７９になる。
【００１１】
ツェナーダイオード２２〜２５は、信号８１が高電圧でしかも高耐圧ＮチャネルＭＯＳトランジスタ１８、あるいは高耐圧ＮチャネルＭＯＳトランジスタ１９が導通状態時に、ＰチャネルＭＯＳトランジスタ２６，２７とＮチャネルＭＯＳトランジスタ２８，２９のゲート耐圧保護を目的としたものである。この場合、２段直列のツェナー電圧よりもダイオード３５のカソード電圧が小さくなるように低電圧電源３４を設定する必要がある。
【００１２】
つぎに、信号７８はＲＳフリップフロップ３０のリセット端子に入力され、信号７９はＲＳフリップフロップ３０のセット端子に入力され、パルス信号入力端子１に入力された信号１Ａとほぼ同一タイミングで振幅レベルの増幅された信号８０がＲＳフリップフロップ３０のＱ出力として得られる。
【００１３】
なお、パルス信号入力端子１に入力された信号１Ａから立上がりエッジと立下がりエッジのパルスを検出し再度ＲＳフリップフロップ３０にて信号８０を作る一連の構成の目的は、抵抗２０，２１、高耐圧ＮチャネルＭＯＳトランジスタ１８，１９で構成されるレベルシフト回路での消費電力を削減することにある。
【００１４】
信号８０とパルス信号入力端子２より入力された信号２Ａのタイミングは、電力用ＮチャネルＭＯＳトランジスタ３１，３２で貫通電流が流れないように両方とも同時にハイレベル状態になる期間がないように入力されている。いわゆる、デッドタイムが設けられている。
【００１５】
電力用ＮチャネルＭＯＳトランジスタ３２が導通状態で電力用ＮチャネルＭＯＳトランジスタ３１が遮断状態の時には、ダイオード３５の順方向電圧をＶＦ、低電圧電源３４の電圧をＶａとすると、コンデンサ３６の端子間電圧がＶａ−ＶＦになるように充電される。
【００１６】
また、電力用ＮチャネルＭＯＳトランジスタ３２が遮断状態で電力用ＮチャネルＭＯＳトランジスタ３１が導通状態の時には、高圧電源３３の電圧をＶｂとすると、コンデンサ３６の端子間電圧Ｖａ−ＶＦを保持したまま信号８１の電位がＶｂになり、ダイオード３５は遮断状態になる。
【００１７】
以上のような動作により得られる信号８１により、負荷３７が駆動される。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、パルス信号入力端子１に小さいデューティの信号１Ａあるいは徐々にデューティが小さくなるような信号１Ａが入力され、信号７４あるいは信号７５に正規な信号が伝達されなくなった場合、つまり、立ち下がりエッジ検出回路７０Ｃまたは立ち上がりエッジ検出回路７０Ｄが正常なエッジ検出を行えなくなった場合、つぎのような問題が生じる。
【００１９】
上記のような信号１Ａがパルス信号入力端子１に入力された場合、コンデンサ６６あるいはコンデンサ６７でのフィルタ作用により、インバータ６１あるいはインバータ６４への入力がしきい値電圧を超えることができなくなり、その結果信号７１あるいは信号７３のどちらかが先にあるいは同時に消える（ハイレベル状態あるいはローレベル状態に固定される）。
【００２０】
信号７１が先に消える場合、図８のタイミングチャートに示すように、ＲＳフリップフロップ３０のリセット端子に入力される信号７８が先に消え（ローレベル状態に固定され）、ＲＳフリップフロップ３０のセット端子に入力される信号７９が残る。そのため、ＲＳフリップフロップ３０の出力となる信号８０は、ハイレベル状態固定となる。その結果、信号２Ａがハイレベル状態のタイミング時には、電力用ＮチャネルＭＯＳトランジスタ３１，３２において貫通電流が流れてしまう。図８において、破線は、信号７１が消えていない状態を示している。
【００２１】
また、信号７３が先に消える場合、図９のタイミングチャートに示すように、ＲＳフリップフロップ３０のセット端子に入力される信号７９の立下がりが遅れる（パルス信号入力端子１に入力される信号１Ａの立下がりとほぼ同一タイミング）のみで、ＲＳフリップフロップ３０のセット端子に入力される信号７９もリセット端子に入力される信号７８も消えることはない。そして、さらにパルス信号入力端子１に入力される信号１Ａのデューティが小さくなると上記で説明した信号７１が先に消える場合と同様の動作により、ＲＳフリップフロップ３０の出力となる信号８０はハイレベル状態固定となり、信号２Ａがハイレベル状態のタイミング時には電力用ＮチャネルＭＯＳトランジスタ３１，３２において貫通電流が流れてしまう。図９において、破線は、信号７３が消えていない状態を示している。
【００２２】
なお、図８、図９においては、信号１Ａに対する信号７１の遅延量（極性は反転している）と信号１Ａに対する信号７３の遅延量とが、信号１Ａのハイレベル状態のパルス幅よりも小さい場合について説明しているが、大きい場合も同様の動作になる。
【００２３】
本発明は上記従来の問題点を解決するもので、フリップフロップのリセット端子に入力される信号が消える時にはセット端子に入力される信号も必ず消えるように構成して、直列接続された一対のスイッチ素子に貫通電流が流れないようにすることができるスイッチ素子駆動回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
この目的を達成するために、本発明のスイッチ素子駆動回路は、入力されたパルス信号のレベルに応じて直列接続された一対のスイッチ素子の何れか一方をオンオフさせるもので、パルス信号の立ち上がりエッジを検出して立ち上がりエッジ検出パルスを発生する立ち上がりエッジ検出回路と、パルス信号の立ち下がりエッジを検出して立ち下がりエッジ検出パルスを発生する立ち下がりエッジ検出回路と、立ち上がり検出パルスをセット入力とし、立ち下がりエッジ検出パルスをリセット入力とし、出力で一対のスイッチ素子の何れか一方をオン駆動するフリップフロップとを備えている。
【００２５】
この場合、立ち下がりエッジ検出回路は、パルス信号を所定時間遅延させる第１の遅延回路と、第１の遅延回路の出力信号の反転信号とパルス信号との否定論理和演算を行う第１の論理回路とからなる。
【００２６】
また、立ち上がりエッジ検出回路は、パルス信号と第１の遅延回路の出力信号との否定論理積演算を行う第２の論理回路と、第２の論理回路の出力信号を所定時間遅延させる第２の遅延回路と、第２の遅延回路の出力信号の反転信号と第２の論理回路の出力信号との否定論理和演算を行う第３の論理回路とからなる。
【００２７】
この構成によれば、入力パルスを第２の遅延回路で遅延し、入力パルスと第２の遅延回路の出力信号との論理演算処理によって立ち上がりエッジを検出するのに代えて、第１の遅延回路の出力信号と入力パルスとの否定論理積演算により得られた信号を第２の遅延回路で遅延し、第１の遅延回路の出力信号と入力パルスとの否定論理積演算により得られた信号と第２の遅延回路の出力信号との論理演算処理によって立ち上がりエッジを検出するので、入力されるパルス信号のデューティが小さい条件下において、フリップフロップのリセット端子に入力されるパルス信号が消える時には、フリップフロップのセット端子に入力されるパルス信号も必ず消えることになる。
【００２８】
その結果、入力されるパルス信号のデューティが小さくなってもあるいは徐々に小さくしていっても、ＲＳフリップフロップの出力はハイレベル状態固定になることはなく、例えばハーフブリッジ回路などを駆動する際に貫通電流が流れない構成を実現できる。
【００２９】
上記構成において、立ち下がりエッジ検出回路の第１の論理回路の後段に前記第１の論理回路の出力信号を、前記第１の遅延回路の遅延時間に相当する時間だけ遅延させる第３の遅延回路を挿入した構成を採用してもよい。このようにすると、入力されるパルス信号の立ち上がりエッジからそのエッジ検出までの遅れと、入力されるパルス信号の立ち下がりエッジからそのエッジ検出までの遅れとを合わせることができ、入力されるパルス信号のパルス幅とＲＳフリップフロップより出力される信号のパルス幅を同じにすることができ、入力されたパルス信号に対し、より忠実にスイッチ素子を駆動することができる。
【００３０】
また、第１の遅延回路の遅延時間を第２の遅延回路の遅延時間より大きくすることも可能である。このようにすると、入力されるパルス信号の立ち上がりエッジのエッジ検出パルス幅を、入力されるパルス信号の立ち下がりエッジのエッジ検出パルス幅より狭くすることができ、ＲＳフリップフロップに入力されるセット信号幅がＲＳフリップフロップに入力されるリセット信号幅より狭くなり、ＲＳフリップフロップの出力がローレベル固定となる、入力されるパルス信号幅を、より広くすることができる。また、入力されるパルス信号の動作可能なパルス幅の下限を変更できる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００３２】
図１は、本発明の実施の形態の電力用スイッチ素子駆動回路の構成を示す回路図である。図１において、１，２は一対のパルス信号を入力するパルス信号入力端子、３〜１０はインバータ、１１〜１３，３６はコンデンサ、１４はＮＡＮＤ回路、１５，１６はＮＯＲ回路、１８，１９は高耐圧ＮチャネルＭＯＳトランジスタ、２０，２１は抵抗、２２〜２５はツェナーダイオード、２６，２７はＰチャネルＭＯＳトランジスタ、２８，２９はＮチャネルＭＯＳトランジスタ、３１，３２は電力用ＮチャネルＭＯＳトランジスタ、３３は電圧Ｖｂを有する高電圧電源、３４は電圧Ｖａを有する低電圧電源、３５は順方向電圧がＶＦであるダイオード、３７は負荷である。
【００３３】
１７は低電圧電源３４に接続された低電圧回路であり、立ち下がりエッジ検出回路１７Ａ，立ち上がりエッジ検出回路１７Ｂで構成されている。立ち下がりエッジ検出回路１７Ａは、遅延回路１７Ｃ，１７Ｅとインバータ４２とＮＯＲ回路１５で構成されている。また、立ち上がりエッジ検出回路１７Ｂは、ＮＡＮＤ回路１４と遅延回路１７Ｄとインバータ４６とＮＯＲ回路１６で構成されている。遅延回路１７Ｃはインバータ３，４とコンデンサ１１で構成され、遅延回路１７Ｄはインバータ６，７とコンデンサ１２で構成されている。遅延回路１７Ｅはインバータ９，１０とコンデンサ１３で構成されている。
【００３４】
１Ａ，２Ａ，４１〜５３は信号である。３０は最低電位は信号５３でとり、最高電位はダイオード３５のカソードより印加されるＲＳフリップフロップである。
【００３５】
以上のように構成された電力用スイッチ素子駆動回路について、図２のタイミングチャートを用いて各部の動作を説明する。
【００３６】
まず、パルス信号入力端子１に入力された信号１Ａを、インバータ３で反転しコンデンサ１１で遅延しインバータ４で反転した信号４１をさらにインバータ５で反転した信号４２と、もとの信号１ＡとのＮＯＲ回路１５によるＮＯＲ演算により信号４３が作られる。
【００３７】
また、同時にパルス信号入力端子１に入力された信号１Ａをインバータ３で反転しコンデンサ１１で遅延しインバータ４で反転した信号４１と、もとの信号１ＡとのＮＡＮＤ回路１４によるＮＡＮＤ演算により信号４５が作られる。そして、信号４５をインバータ６で反転しコンデンサ１２で遅延しインバータ７で反転した信号をさらにインバータ８で反転した信号４６と、信号４５とのＮＯＲ回路１６によるＮＯＲ演算により信号４７が作られる。
【００３８】
上記の構成において、コンデンサ１１で信号１Ａの立上がりエッジに対して信号４１の立上がりエッジの遅延時間と同じ時間だけ、信号１Ａの立上がりエッジに対して信号４７の立上がりエッジが遅延しており、遅延量を合わせることを一つの目的として、信号４３をインバータ９で反転しコンデンサ１３で遅延しインバータ１０で反転して信号４４を得ている。この信号４４は信号４７と遅延量が一致している。
【００３９】
つぎに、信号４４は、高耐圧ＮチャネルＭＯＳトランジスタ１８と抵抗２０で構成されるレベルシフト回路にて信号４８に変換された後、ＰチャネルＭＯＳトランジスタ２６とＮチャネルＭＯＳトランジスタ２８で構成されるインバータにより、信号４４と同極性の信号５０になる。同様に、信号４７は、高耐圧ＮチャネルＭＯＳトランジスタ１９と抵抗２１で構成されるレベルシフト回路にて信号４９に変換された後、ＰチャネルＭＯＳトランジスタ２７とＮチャネルＭＯＳトランジスタ２９で構成されるインバータにより信号４７と同極性の信号５１になる。
【００４０】
ツェナーダイオード２２〜２５は、信号５３が高電圧でしかも高耐圧ＮチャネルＭＯＳトランジスタ１８、あるいは高耐圧ＮチャネルＭＯＳトランジスタ１９が導通状態時に、ＰチャネルＭＯＳトランジスタ２６，２７とＮチャネルＭＯＳトランジスタ２８，２９のゲート耐圧保護を目的としたものである。この場合、２段直列のツェナー電圧よりもダイオード３５のカソード電圧が小さくなるように低電圧電源３４を設定する必要がある。
【００４１】
つぎに、信号５０はＲＳフリップフロップ３０のリセット端子に入力され、信号５１はＲＳフリップフロップ３０のセット端子に入力され、ＲＳフリップフロップ３０の出力となる信号５２のパルス信号入力端子１からの信号１Ａに対する遅延量は、立上がりは信号１Ａの立上がりがコンデンサ１１で遅延する時間分、立下がりは信号４３の立上がりがコンデンサ１３で遅延する時間分遅延し、また、振幅レベルが増幅される。
【００４２】
なお、パルス信号入力端子１に入力された信号１Ａから立上がりエッジと立下がりエッジのパルスを検出し再度ＲＳフリップフロップ３０にて信号５２を作る一連の構成の目的は、抵抗２０，２１、高耐圧ＮチャネルＭＯＳトランジスタ１８，１９で構成されるレベルシフト回路での消費電力を削減することにある。
【００４３】
信号５２とパルス信号入力端子２より入力された信号２Ａのタイミングは、電力用ＮチャネルＭＯＳトランジスタ３１，３２で貫通電流が流れないように両方とも同時にハイレベル状態になる期間がないように入力されている。いわゆる、デッドタイムが設けられている。
【００４４】
電力用ＮチャネルＭＯＳトランジスタ３２が導通状態で電力用ＮチャネルＭＯＳトランジスタ３１が遮断状態の時には、ダイオード３５の順方向電圧をＶＦ、低電圧電源３４の電圧をＶａとすると、コンデンサ３６の端子間電圧はＶａ−ＶＦになるように充電される。
【００４５】
また、電力用ＮチャネルＭＯＳトランジスタ３２が遮断状態で電力用ＮチャネルＭＯＳトランジスタ３１が導通状態の時には、高圧電源３３の電圧をＶｂとすると、コンデンサ３６の端子間電圧Ｖａ−ＶＦを保持したまま信号５３の電位がＶｂになり、ダイオード３５は遮断状態になる。
【００４６】
以上のような動作から得られる信号５３により、負荷３７は基本的には駆動されるが、つぎにパルス信号入力端子１に小さいデューティの信号１Ａあるいは徐々にデューティが小さくなるような信号１Ａが入力される非標準な場合の動作について説明する。
【００４７】
上記のような信号１Ａがパルス信号入力端子１に入力された場合、コンデンサ１１あるいはコンデンサ１２でのフィルタ作用により信号４１あるいは信号４６のどちらかが先にあるいは同時に消える（ハイレベル状態あるいはローレベル状態に固定される）。
【００４８】
まず、信号４１が先に消える場合については、図３のタイミングチャートに示すように、ＲＳフリップフロップ３０のリセット端子に入力される信号５０が消える時にはセット端子に入力される信号５１も必ず消え、徐々に信号１Ａのデューティが小さくなり極めて小さい状態では、信号５０と信号５１のハイレベル状態パルスの時間差は極めて小さくなり、信号５０の方が時間的に後に発生するため、最後にＲＳフリップフロップ３０のリセット端子に信号５０が入力された後、信号５０、信号５１がともに消える。このため、ＲＳフリップフロップ３０の出力となる信号５２はローレベル状態固定となり、電力用ＮチャネルＭＯＳトランジスタ３１，３２における貫通電流は流れない。図３において、破線は信号４１が消えていない状態を示している。
【００４９】
つぎに、信号４６が先に消える場合については、図４のタイミングチャートに示すように、ＲＳフリップフロップ３０のリセット端子に入力される信号５０もセット端子に入力される信号５１も残る。また、信号１Ａのデューティが図４に示しているものより大きい場合はセット端子に入力される信号５１のみ信号１Ａと信号４１のＡＮＤ演算の信号のデューティと同一となり大きくなるが、基本的にはＲＳフリップフロップ３０のリセット端子に入力される信号５０もセット端子に入力される信号５１も残る。そして、さらに信号１Ａのデューティが小さくなると、信号４１が先に消える場合の動作と同一になる。図４において、破線は信号４６が消えていない状態を示している。
【００５０】
なお、後者の場合、信号４４のデューティより信号４７のデューティの方が大きくなり、また、信号４３から信号４４への経路でデューティが小さくなりＲＳフリップフロップ３０へのセット端子に入力される信号５１よりリセット端子に入力される信号５０の方が先に消える可能性もあるため、コンデンサ１１をコンデンサ１２より大きくしたり、あるいはインバータ４の入力スレッシュ電圧を大きくしたり、インバータ７の入力スレッシュホールド電圧を小さくしたりすることにより、第１の遅延回路１７Ｃの遅延時間を第２の遅延回路１７Ｄの遅延時間より長くする方法も考えられる。
【００５１】
ここで、上記における信号５１より信号５０の方が先に消える可能性について説明する。入力信号１Ａのデューティが小さく、入力信号１Ａのパルス幅が狭くなったとき、第１の遅延回路１７Ｃは動作動作しているが、第２の遅延回路１７Ｄは動作していない状況があり得る。第２の遅延回路１７Ｄが動作していないときは、信号４５がＮＯＲ回路１６をスルーすることになり、上記のような現象が生じる。
【００５２】
この対策として、上記のように、第１の遅延回路１７Ｃの遅延時間を第２の遅延回路１７Ｄの遅延時間より長くすると、入力されるパルス信号１Ａの立ち上がりエッジのエッジ検出パルス幅を、入力されるパルス信号１Ａの立ち下がりエッジのエッジ検出パルス幅より狭くすることができ、ＲＳフリップフロップ３０に入力されるセット信号幅がＲＳフリップフロップ３０に入力されるリセット信号幅より狭くなり、ＲＳフリップフロップ３０の出力がローレベル固定となる。その結果、ＲＳフリップフロップ３０の出力がローレベル固定となる、入力されるパルス信号幅を、より広くすることができる。また、入力されるパルス信号の動作可能なパルス幅の下限を変更できる。
【００５３】
また、本実施の形態において、信号１Ａのハイレベル状態のパルス幅より信号５２のハイレベル状態のパルス幅が信号１Ａの立上がりから信号４２の立上がりまでの遅延量分短くても支障のない場合は、インバータ９，１０とコンデンサ１３は省略できる。
【００５４】
また、上記本実施の形態では、信号１Ａに対する信号４１の遅延量が信号１Ａのハイレベル状態のパルス幅より小さい場合について説明したが、信号１Ａに対する信号４１の遅延量が信号１Ａのハイレベル状態のパルス幅より大きい場合についてのタイミングチャートは図５のようになる。
【００５５】
この場合、信号４５がハイレベル状態固定となるため、ＲＳフリップフロップ３０のセット端子に入力される信号５１はローレベル状態固定で、リセット端子には図５のような信号５０が入力されるため、ＲＳフリップフロップ３０の出力となる信号５２はローレベル状態固定となり、電力用ＮチャネルＭＯＳトランジスタ３１，３２における貫通電流は流れない。
【００５６】
なお、上記の実施の形態において、ＮＡＮＤ回路１４を用いているのは、以下の理由からである。すわなち、ＮＡＮＤ回路１４を用いずに、単にインバータ４の出力を反転しただけのものを、ＮＯＲ回路１６とインバータ６とに加える構成では、遅延回路１７Ｃが動作せず（信号を通さず）、遅延回路１７Ｄが動作していると、入力パルス信号がスルーし、ＲＳフリップフロップ３０へのセット信号のみが入力されることが発生し得る。しかし、ＮＡＮＤ回路１４を用いると、遅延回路１７Ｃが動作しないときは、信号４１がローレベルとなり、遅延回路１７ＤからＲＳフリップフロップ３０への入力信号のスルーを禁止することができるのである。
【００５７】
以上のように、本実施の形態によれば、信号１Ａをコンデンサ１１を用いて遅延した信号４１の反転信号である信号４２と信号１ＡのＮＯＲ演算により信号４３を作り、信号４３をコンデンサ１３を用いて遅延した信号４４と同一タイミングの信号５０をＲＳフリップフロップ３０のリセット端子への入力とし、信号４１と信号１ＡのＮＡＮＤ演算により信号４５を作り、信号４５をコンデンサ１２を用いて遅延し反転した信号４６と信号４５のＮＯＲ演算により信号４７を作り、信号４７と同一タイミングの信号５１をＲＳフリップフロップ３０のセット端子への入力とすることにより、信号１Ａが小さいデューティの場合あるいは信号１Ａのデューティが徐々に小さくなった場合において、ＲＳフリップフロップ３０のリセット端子の入力となる信号５０が消える時には、セット端子の入力となる信号５１も必ず消え、ＲＳフリップフロップ３０の出力となる信号５２はローレベル状態固定となり、電力用ＮチャネルＭＯＳトランジスタ３１，３２において貫通電流が流れないようにすることができる。
【００５８】
【発明の効果】
本発明によれば、パルス信号入力端子に入力されたパルス信号の立上がりエッジおよび立下がりエッジをそれぞれ第１および第２のエッジ検出回路にて検出・出力し、第１および第２のエッジ検出回路より出力された信号に基づいた信号をＲＳフリップフロップのリセット端子とセット端子に入力する構成において、パルス信号入力端子に小さいデューティの信号あるいはデューティが徐々に小さくなる信号が入力される場合、リセット端子に入力される信号が消える時には必ずセット端子に入力される信号も消えることになり、パルス信号入力端子に小さいデューティの信号あるいはデューティが徐々に小さくなる信号が入力される時には、ＲＳフリップフロップの出力がローレベル状態固定となることにより、ＲＳフリップフロップの出力に接続されることが想定されるハーフブリッジ回路などに貫通電流が流れないようにすることができる優れたスイッチ素子駆動回路を実現するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における電力用スイッチ素子駆動回路の構成を示す回路図である。
【図２】本発明の実施の形態の電力用スイッチ素子駆動回路において、通常信号がパルス信号入力端子に入力された場合のタイミングチャートである。
【図３】本発明の実施の形態の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号４１が信号４６より先に消えた時のタイミングチャートである。
【図４】本発明の実施の形態の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号４６が信号４１より先に消えた時のタイミングチャートである。
【図５】本発明の実施の形態の電力用スイッチ素子駆動回路において、信号１から信号４１への遅延量が信号１のハイレベル状態のパルス幅より大きい時のタイミングチャートである。
【図６】従来のＲＳフリップフロップ制御回路の構成を示す回路図である。
【図７】従来の電力用スイッチ素子駆動回路において、通常信号がパルス信号入力端子に入力された場合のタイミングチャートである。
【図８】従来の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号７１が信号７３より先に消えた時のタイミングチャートである。
【図９】従来の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号７３が信号７１より先に消えた時のタイミングチャートである。
【符号の説明】
１，２ パルス信号入力端子
３〜１０，６０〜６５ インバータ
１１〜１３，３６，６６，６７ コンデンサ
１４ ＮＡＮＤ回路
１５，１６，６８，６９ ＮＯＲ回路
１７，７０ 低電圧回路
１７Ａ，１７Ｂ，７０Ａ，７０Ｂ エッジ検出回路
１７Ｃ，１７Ｄ，１７Ｅ，７０Ｃ，７０Ｄ 遅延回路
１８，１９ 高耐圧ＮチャネルＭＯＳトランジスタ
２０，２１ 抵抗
２２〜２５ ツェナーダイオード
２６，２７ ＰチャネルＭＯＳトランジスタ
２８，２９ ＮチャネルＭＯＳトランジスタ
３０ ＲＳフリップフロップ
３１，３２ 電力用ＮチャネルＭＯＳトランジスタ
３３ 高電圧電源
３４ 低電圧電源
３５ ダイオード
３７ 負荷
４１〜５３，７１〜８１ 信号
【発明の属する技術分野】
本発明は、例えば、直列接続されたＭＯＳトランジスタ、バイポーラトランジスタなどの一対のスイッチ素子（高電位側スイッチ素子および低電位側スイッチ素子）のうち、何れか一方のスイッチ素子（例えば、高電位側スイッチ素子）を、入力されたパルス信号のレベルに応じてオンオフさせるスイッチ素子駆動回路に関するものである。
【０００２】
【従来の技術】
以下、従来の電力用スイッチ素子駆動回路について説明する。この電力用スイッチ素子駆動回路は、直列接続された一対の電力用ＮチャネルＭＯＳトランジスタのうち、高電位側の電力用ＮチャネルＭＯＳトランジスタを、入力されたパルス信号のレベルに応じてオンオフさせるために用いられる。
【０００３】
この電力用スイッチ素子駆動回路は、電力用ＮチャネルＭＯＳトランジスタのオンオフのためのパルス信号を生成する低電圧回路とは基準電位が異なり、低電圧回路から出力されるパルス信号で直接に駆動できない高電位側の電力用ＮチャネルＭＯＳトランジスタを駆動するために用いられ、入力されたパルス信号の立ち上がりエッジと立ち下がりエッジとを検出し、各エッジ検出パルスの基準電位をレベルシフトした後、各エッジ検出パルスでＲＳフリップフロップをセット・リセットすることで、入力されたパルス信号と等価なパルスを高電位側の電力用ＮチャネルＭＯＳトランジスタの基準電位に合わせて生成し、高電位側の電力用ＮチャネルＭＯＳトランジスタをオンオフ動作させるものである。
【０００４】
上記の一対の電力用ＮチャネルＭＯＳトランジスタは、例えばインバータ回路を構成して直流を交流に変換して負荷へ電力供給するのに用いられる。一対の電力用ＮチャネルＭＯＳトランジスタは、一対のパルス信号によって、所定のデッドタイムをもって交互にオン動作をする。
【０００５】
図６は、従来の電力用スイッチ素子駆動回路の構成を示す回路図である。図６において、１，２は一対のパルス信号を入力するパルス信号入力端子、６０〜６５はインバータ、３６，６６，６７はコンデンサ、６８，６９はＮＯＲ回路、１８，１９は高耐圧ＮチャネルＭＯＳトランジスタ、２０，２１は抵抗、２２〜２５はツェナーダイオード、２６，２７はＰチャネルＭＯＳトランジスタ、２８，２９はＮチャネルＭＯＳトランジスタ、３１，３２は電力用ＮチャネルＭＯＳトランジスタ、３３は電圧Ｖｂを有する高電圧電源、３４は電圧Ｖａを有する低電圧電源、３５は順方向電圧がＶＦであるダイオード、３７は負荷である。
【０００６】
７０は低電圧電源３４に接続された低電圧回路であり、立ち下がりエッジ検出回路７０Ａ，立ち上がりエッジ検出回路７０Ｂで構成されている。立ち下がりエッジ検出回路７０Ａは、遅延回路７０Ｃとインバータ６２とＮＯＲ回路６８とで構成されている。また、立ち上がりエッジ検出回路７０Ｂは、遅延回路７０Ｄとインバータ６５とＮＯＲ回路６９とで構成されている。遅延回路７０Ｃはインバータ６０，６１とコンデンサ６６で構成され、遅延回路７０Ｄはインバータ６３，６４とコンデンサ６７で構成されている。
【０００７】
１Ａ，２Ａ，７１〜８１は信号である。３０は最低電位は信号８１でとり、最高電位はダイオード３５のカソードより印加されるＲＳフリップフロップである。
【０００８】
以上のように構成された電力用スイッチ素子駆動回路について、図７のタイミングチャートを用いて各部の動作を説明する。
【０００９】
まず、パルス信号入力端子１に入力された信号１Ａを、インバータ６０で反転しコンデンサ６６で遅延しインバータ６１で反転した信号をさらにインバータ６２で反転した信号７１と、もとの信号１ＡとのＮＯＲ回路６８によるＮＯＲ演算により、信号７４が作られる。また、同時にパルス信号入力端子１に入力された信号１Ａをもとに、インバータ６３で反転しコンデンサ６７で遅延しインバータ６４で反転した信号７３と、もとの信号１Ａをインバータ６５で反転した信号７２とのＮＯＲ回路６９によるＮＯＲ演算により信号７５が作られる。
【００１０】
つぎに、信号７４は、高耐圧ＮチャネルＭＯＳトランジスタ１８と抵抗２０で構成されるレベルシフト回路にて信号７６に変換された後、ＰチャネルＭＯＳトランジスタ２６とＮチャネルＭＯＳトランジスタ２８で構成されるインバータにより、信号７４と同極性の信号７８になる。同様に、信号７５は、高耐圧ＮチャネルＭＯＳトランジスタ１９と抵抗２１で構成されるレベルシフト回路にて信号７７に変換された後、ＰチャネルＭＯＳトランジスタ２７とＮチャネルＭＯＳトランジスタ２９で構成されるインバータにより信号７５と同極性の信号７９になる。
【００１１】
ツェナーダイオード２２〜２５は、信号８１が高電圧でしかも高耐圧ＮチャネルＭＯＳトランジスタ１８、あるいは高耐圧ＮチャネルＭＯＳトランジスタ１９が導通状態時に、ＰチャネルＭＯＳトランジスタ２６，２７とＮチャネルＭＯＳトランジスタ２８，２９のゲート耐圧保護を目的としたものである。この場合、２段直列のツェナー電圧よりもダイオード３５のカソード電圧が小さくなるように低電圧電源３４を設定する必要がある。
【００１２】
つぎに、信号７８はＲＳフリップフロップ３０のリセット端子に入力され、信号７９はＲＳフリップフロップ３０のセット端子に入力され、パルス信号入力端子１に入力された信号１Ａとほぼ同一タイミングで振幅レベルの増幅された信号８０がＲＳフリップフロップ３０のＱ出力として得られる。
【００１３】
なお、パルス信号入力端子１に入力された信号１Ａから立上がりエッジと立下がりエッジのパルスを検出し再度ＲＳフリップフロップ３０にて信号８０を作る一連の構成の目的は、抵抗２０，２１、高耐圧ＮチャネルＭＯＳトランジスタ１８，１９で構成されるレベルシフト回路での消費電力を削減することにある。
【００１４】
信号８０とパルス信号入力端子２より入力された信号２Ａのタイミングは、電力用ＮチャネルＭＯＳトランジスタ３１，３２で貫通電流が流れないように両方とも同時にハイレベル状態になる期間がないように入力されている。いわゆる、デッドタイムが設けられている。
【００１５】
電力用ＮチャネルＭＯＳトランジスタ３２が導通状態で電力用ＮチャネルＭＯＳトランジスタ３１が遮断状態の時には、ダイオード３５の順方向電圧をＶＦ、低電圧電源３４の電圧をＶａとすると、コンデンサ３６の端子間電圧がＶａ−ＶＦになるように充電される。
【００１６】
また、電力用ＮチャネルＭＯＳトランジスタ３２が遮断状態で電力用ＮチャネルＭＯＳトランジスタ３１が導通状態の時には、高圧電源３３の電圧をＶｂとすると、コンデンサ３６の端子間電圧Ｖａ−ＶＦを保持したまま信号８１の電位がＶｂになり、ダイオード３５は遮断状態になる。
【００１７】
以上のような動作により得られる信号８１により、負荷３７が駆動される。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、パルス信号入力端子１に小さいデューティの信号１Ａあるいは徐々にデューティが小さくなるような信号１Ａが入力され、信号７４あるいは信号７５に正規な信号が伝達されなくなった場合、つまり、立ち下がりエッジ検出回路７０Ｃまたは立ち上がりエッジ検出回路７０Ｄが正常なエッジ検出を行えなくなった場合、つぎのような問題が生じる。
【００１９】
上記のような信号１Ａがパルス信号入力端子１に入力された場合、コンデンサ６６あるいはコンデンサ６７でのフィルタ作用により、インバータ６１あるいはインバータ６４への入力がしきい値電圧を超えることができなくなり、その結果信号７１あるいは信号７３のどちらかが先にあるいは同時に消える（ハイレベル状態あるいはローレベル状態に固定される）。
【００２０】
信号７１が先に消える場合、図８のタイミングチャートに示すように、ＲＳフリップフロップ３０のリセット端子に入力される信号７８が先に消え（ローレベル状態に固定され）、ＲＳフリップフロップ３０のセット端子に入力される信号７９が残る。そのため、ＲＳフリップフロップ３０の出力となる信号８０は、ハイレベル状態固定となる。その結果、信号２Ａがハイレベル状態のタイミング時には、電力用ＮチャネルＭＯＳトランジスタ３１，３２において貫通電流が流れてしまう。図８において、破線は、信号７１が消えていない状態を示している。
【００２１】
また、信号７３が先に消える場合、図９のタイミングチャートに示すように、ＲＳフリップフロップ３０のセット端子に入力される信号７９の立下がりが遅れる（パルス信号入力端子１に入力される信号１Ａの立下がりとほぼ同一タイミング）のみで、ＲＳフリップフロップ３０のセット端子に入力される信号７９もリセット端子に入力される信号７８も消えることはない。そして、さらにパルス信号入力端子１に入力される信号１Ａのデューティが小さくなると上記で説明した信号７１が先に消える場合と同様の動作により、ＲＳフリップフロップ３０の出力となる信号８０はハイレベル状態固定となり、信号２Ａがハイレベル状態のタイミング時には電力用ＮチャネルＭＯＳトランジスタ３１，３２において貫通電流が流れてしまう。図９において、破線は、信号７３が消えていない状態を示している。
【００２２】
なお、図８、図９においては、信号１Ａに対する信号７１の遅延量（極性は反転している）と信号１Ａに対する信号７３の遅延量とが、信号１Ａのハイレベル状態のパルス幅よりも小さい場合について説明しているが、大きい場合も同様の動作になる。
【００２３】
本発明は上記従来の問題点を解決するもので、フリップフロップのリセット端子に入力される信号が消える時にはセット端子に入力される信号も必ず消えるように構成して、直列接続された一対のスイッチ素子に貫通電流が流れないようにすることができるスイッチ素子駆動回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
この目的を達成するために、本発明のスイッチ素子駆動回路は、入力されたパルス信号のレベルに応じて直列接続された一対のスイッチ素子の何れか一方をオンオフさせるもので、パルス信号の立ち上がりエッジを検出して立ち上がりエッジ検出パルスを発生する立ち上がりエッジ検出回路と、パルス信号の立ち下がりエッジを検出して立ち下がりエッジ検出パルスを発生する立ち下がりエッジ検出回路と、立ち上がり検出パルスをセット入力とし、立ち下がりエッジ検出パルスをリセット入力とし、出力で一対のスイッチ素子の何れか一方をオン駆動するフリップフロップとを備えている。
【００２５】
この場合、立ち下がりエッジ検出回路は、パルス信号を所定時間遅延させる第１の遅延回路と、第１の遅延回路の出力信号の反転信号とパルス信号との否定論理和演算を行う第１の論理回路とからなる。
【００２６】
また、立ち上がりエッジ検出回路は、パルス信号と第１の遅延回路の出力信号との否定論理積演算を行う第２の論理回路と、第２の論理回路の出力信号を所定時間遅延させる第２の遅延回路と、第２の遅延回路の出力信号の反転信号と第２の論理回路の出力信号との否定論理和演算を行う第３の論理回路とからなる。
【００２７】
この構成によれば、入力パルスを第２の遅延回路で遅延し、入力パルスと第２の遅延回路の出力信号との論理演算処理によって立ち上がりエッジを検出するのに代えて、第１の遅延回路の出力信号と入力パルスとの否定論理積演算により得られた信号を第２の遅延回路で遅延し、第１の遅延回路の出力信号と入力パルスとの否定論理積演算により得られた信号と第２の遅延回路の出力信号との論理演算処理によって立ち上がりエッジを検出するので、入力されるパルス信号のデューティが小さい条件下において、フリップフロップのリセット端子に入力されるパルス信号が消える時には、フリップフロップのセット端子に入力されるパルス信号も必ず消えることになる。
【００２８】
その結果、入力されるパルス信号のデューティが小さくなってもあるいは徐々に小さくしていっても、ＲＳフリップフロップの出力はハイレベル状態固定になることはなく、例えばハーフブリッジ回路などを駆動する際に貫通電流が流れない構成を実現できる。
【００２９】
上記構成において、立ち下がりエッジ検出回路の第１の論理回路の後段に前記第１の論理回路の出力信号を、前記第１の遅延回路の遅延時間に相当する時間だけ遅延させる第３の遅延回路を挿入した構成を採用してもよい。このようにすると、入力されるパルス信号の立ち上がりエッジからそのエッジ検出までの遅れと、入力されるパルス信号の立ち下がりエッジからそのエッジ検出までの遅れとを合わせることができ、入力されるパルス信号のパルス幅とＲＳフリップフロップより出力される信号のパルス幅を同じにすることができ、入力されたパルス信号に対し、より忠実にスイッチ素子を駆動することができる。
【００３０】
また、第１の遅延回路の遅延時間を第２の遅延回路の遅延時間より大きくすることも可能である。このようにすると、入力されるパルス信号の立ち上がりエッジのエッジ検出パルス幅を、入力されるパルス信号の立ち下がりエッジのエッジ検出パルス幅より狭くすることができ、ＲＳフリップフロップに入力されるセット信号幅がＲＳフリップフロップに入力されるリセット信号幅より狭くなり、ＲＳフリップフロップの出力がローレベル固定となる、入力されるパルス信号幅を、より広くすることができる。また、入力されるパルス信号の動作可能なパルス幅の下限を変更できる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００３２】
図１は、本発明の実施の形態の電力用スイッチ素子駆動回路の構成を示す回路図である。図１において、１，２は一対のパルス信号を入力するパルス信号入力端子、３〜１０はインバータ、１１〜１３，３６はコンデンサ、１４はＮＡＮＤ回路、１５，１６はＮＯＲ回路、１８，１９は高耐圧ＮチャネルＭＯＳトランジスタ、２０，２１は抵抗、２２〜２５はツェナーダイオード、２６，２７はＰチャネルＭＯＳトランジスタ、２８，２９はＮチャネルＭＯＳトランジスタ、３１，３２は電力用ＮチャネルＭＯＳトランジスタ、３３は電圧Ｖｂを有する高電圧電源、３４は電圧Ｖａを有する低電圧電源、３５は順方向電圧がＶＦであるダイオード、３７は負荷である。
【００３３】
１７は低電圧電源３４に接続された低電圧回路であり、立ち下がりエッジ検出回路１７Ａ，立ち上がりエッジ検出回路１７Ｂで構成されている。立ち下がりエッジ検出回路１７Ａは、遅延回路１７Ｃ，１７Ｅとインバータ４２とＮＯＲ回路１５で構成されている。また、立ち上がりエッジ検出回路１７Ｂは、ＮＡＮＤ回路１４と遅延回路１７Ｄとインバータ４６とＮＯＲ回路１６で構成されている。遅延回路１７Ｃはインバータ３，４とコンデンサ１１で構成され、遅延回路１７Ｄはインバータ６，７とコンデンサ１２で構成されている。遅延回路１７Ｅはインバータ９，１０とコンデンサ１３で構成されている。
【００３４】
１Ａ，２Ａ，４１〜５３は信号である。３０は最低電位は信号５３でとり、最高電位はダイオード３５のカソードより印加されるＲＳフリップフロップである。
【００３５】
以上のように構成された電力用スイッチ素子駆動回路について、図２のタイミングチャートを用いて各部の動作を説明する。
【００３６】
まず、パルス信号入力端子１に入力された信号１Ａを、インバータ３で反転しコンデンサ１１で遅延しインバータ４で反転した信号４１をさらにインバータ５で反転した信号４２と、もとの信号１ＡとのＮＯＲ回路１５によるＮＯＲ演算により信号４３が作られる。
【００３７】
また、同時にパルス信号入力端子１に入力された信号１Ａをインバータ３で反転しコンデンサ１１で遅延しインバータ４で反転した信号４１と、もとの信号１ＡとのＮＡＮＤ回路１４によるＮＡＮＤ演算により信号４５が作られる。そして、信号４５をインバータ６で反転しコンデンサ１２で遅延しインバータ７で反転した信号をさらにインバータ８で反転した信号４６と、信号４５とのＮＯＲ回路１６によるＮＯＲ演算により信号４７が作られる。
【００３８】
上記の構成において、コンデンサ１１で信号１Ａの立上がりエッジに対して信号４１の立上がりエッジの遅延時間と同じ時間だけ、信号１Ａの立上がりエッジに対して信号４７の立上がりエッジが遅延しており、遅延量を合わせることを一つの目的として、信号４３をインバータ９で反転しコンデンサ１３で遅延しインバータ１０で反転して信号４４を得ている。この信号４４は信号４７と遅延量が一致している。
【００３９】
つぎに、信号４４は、高耐圧ＮチャネルＭＯＳトランジスタ１８と抵抗２０で構成されるレベルシフト回路にて信号４８に変換された後、ＰチャネルＭＯＳトランジスタ２６とＮチャネルＭＯＳトランジスタ２８で構成されるインバータにより、信号４４と同極性の信号５０になる。同様に、信号４７は、高耐圧ＮチャネルＭＯＳトランジスタ１９と抵抗２１で構成されるレベルシフト回路にて信号４９に変換された後、ＰチャネルＭＯＳトランジスタ２７とＮチャネルＭＯＳトランジスタ２９で構成されるインバータにより信号４７と同極性の信号５１になる。
【００４０】
ツェナーダイオード２２〜２５は、信号５３が高電圧でしかも高耐圧ＮチャネルＭＯＳトランジスタ１８、あるいは高耐圧ＮチャネルＭＯＳトランジスタ１９が導通状態時に、ＰチャネルＭＯＳトランジスタ２６，２７とＮチャネルＭＯＳトランジスタ２８，２９のゲート耐圧保護を目的としたものである。この場合、２段直列のツェナー電圧よりもダイオード３５のカソード電圧が小さくなるように低電圧電源３４を設定する必要がある。
【００４１】
つぎに、信号５０はＲＳフリップフロップ３０のリセット端子に入力され、信号５１はＲＳフリップフロップ３０のセット端子に入力され、ＲＳフリップフロップ３０の出力となる信号５２のパルス信号入力端子１からの信号１Ａに対する遅延量は、立上がりは信号１Ａの立上がりがコンデンサ１１で遅延する時間分、立下がりは信号４３の立上がりがコンデンサ１３で遅延する時間分遅延し、また、振幅レベルが増幅される。
【００４２】
なお、パルス信号入力端子１に入力された信号１Ａから立上がりエッジと立下がりエッジのパルスを検出し再度ＲＳフリップフロップ３０にて信号５２を作る一連の構成の目的は、抵抗２０，２１、高耐圧ＮチャネルＭＯＳトランジスタ１８，１９で構成されるレベルシフト回路での消費電力を削減することにある。
【００４３】
信号５２とパルス信号入力端子２より入力された信号２Ａのタイミングは、電力用ＮチャネルＭＯＳトランジスタ３１，３２で貫通電流が流れないように両方とも同時にハイレベル状態になる期間がないように入力されている。いわゆる、デッドタイムが設けられている。
【００４４】
電力用ＮチャネルＭＯＳトランジスタ３２が導通状態で電力用ＮチャネルＭＯＳトランジスタ３１が遮断状態の時には、ダイオード３５の順方向電圧をＶＦ、低電圧電源３４の電圧をＶａとすると、コンデンサ３６の端子間電圧はＶａ−ＶＦになるように充電される。
【００４５】
また、電力用ＮチャネルＭＯＳトランジスタ３２が遮断状態で電力用ＮチャネルＭＯＳトランジスタ３１が導通状態の時には、高圧電源３３の電圧をＶｂとすると、コンデンサ３６の端子間電圧Ｖａ−ＶＦを保持したまま信号５３の電位がＶｂになり、ダイオード３５は遮断状態になる。
【００４６】
以上のような動作から得られる信号５３により、負荷３７は基本的には駆動されるが、つぎにパルス信号入力端子１に小さいデューティの信号１Ａあるいは徐々にデューティが小さくなるような信号１Ａが入力される非標準な場合の動作について説明する。
【００４７】
上記のような信号１Ａがパルス信号入力端子１に入力された場合、コンデンサ１１あるいはコンデンサ１２でのフィルタ作用により信号４１あるいは信号４６のどちらかが先にあるいは同時に消える（ハイレベル状態あるいはローレベル状態に固定される）。
【００４８】
まず、信号４１が先に消える場合については、図３のタイミングチャートに示すように、ＲＳフリップフロップ３０のリセット端子に入力される信号５０が消える時にはセット端子に入力される信号５１も必ず消え、徐々に信号１Ａのデューティが小さくなり極めて小さい状態では、信号５０と信号５１のハイレベル状態パルスの時間差は極めて小さくなり、信号５０の方が時間的に後に発生するため、最後にＲＳフリップフロップ３０のリセット端子に信号５０が入力された後、信号５０、信号５１がともに消える。このため、ＲＳフリップフロップ３０の出力となる信号５２はローレベル状態固定となり、電力用ＮチャネルＭＯＳトランジスタ３１，３２における貫通電流は流れない。図３において、破線は信号４１が消えていない状態を示している。
【００４９】
つぎに、信号４６が先に消える場合については、図４のタイミングチャートに示すように、ＲＳフリップフロップ３０のリセット端子に入力される信号５０もセット端子に入力される信号５１も残る。また、信号１Ａのデューティが図４に示しているものより大きい場合はセット端子に入力される信号５１のみ信号１Ａと信号４１のＡＮＤ演算の信号のデューティと同一となり大きくなるが、基本的にはＲＳフリップフロップ３０のリセット端子に入力される信号５０もセット端子に入力される信号５１も残る。そして、さらに信号１Ａのデューティが小さくなると、信号４１が先に消える場合の動作と同一になる。図４において、破線は信号４６が消えていない状態を示している。
【００５０】
なお、後者の場合、信号４４のデューティより信号４７のデューティの方が大きくなり、また、信号４３から信号４４への経路でデューティが小さくなりＲＳフリップフロップ３０へのセット端子に入力される信号５１よりリセット端子に入力される信号５０の方が先に消える可能性もあるため、コンデンサ１１をコンデンサ１２より大きくしたり、あるいはインバータ４の入力スレッシュ電圧を大きくしたり、インバータ７の入力スレッシュホールド電圧を小さくしたりすることにより、第１の遅延回路１７Ｃの遅延時間を第２の遅延回路１７Ｄの遅延時間より長くする方法も考えられる。
【００５１】
ここで、上記における信号５１より信号５０の方が先に消える可能性について説明する。入力信号１Ａのデューティが小さく、入力信号１Ａのパルス幅が狭くなったとき、第１の遅延回路１７Ｃは動作動作しているが、第２の遅延回路１７Ｄは動作していない状況があり得る。第２の遅延回路１７Ｄが動作していないときは、信号４５がＮＯＲ回路１６をスルーすることになり、上記のような現象が生じる。
【００５２】
この対策として、上記のように、第１の遅延回路１７Ｃの遅延時間を第２の遅延回路１７Ｄの遅延時間より長くすると、入力されるパルス信号１Ａの立ち上がりエッジのエッジ検出パルス幅を、入力されるパルス信号１Ａの立ち下がりエッジのエッジ検出パルス幅より狭くすることができ、ＲＳフリップフロップ３０に入力されるセット信号幅がＲＳフリップフロップ３０に入力されるリセット信号幅より狭くなり、ＲＳフリップフロップ３０の出力がローレベル固定となる。その結果、ＲＳフリップフロップ３０の出力がローレベル固定となる、入力されるパルス信号幅を、より広くすることができる。また、入力されるパルス信号の動作可能なパルス幅の下限を変更できる。
【００５３】
また、本実施の形態において、信号１Ａのハイレベル状態のパルス幅より信号５２のハイレベル状態のパルス幅が信号１Ａの立上がりから信号４２の立上がりまでの遅延量分短くても支障のない場合は、インバータ９，１０とコンデンサ１３は省略できる。
【００５４】
また、上記本実施の形態では、信号１Ａに対する信号４１の遅延量が信号１Ａのハイレベル状態のパルス幅より小さい場合について説明したが、信号１Ａに対する信号４１の遅延量が信号１Ａのハイレベル状態のパルス幅より大きい場合についてのタイミングチャートは図５のようになる。
【００５５】
この場合、信号４５がハイレベル状態固定となるため、ＲＳフリップフロップ３０のセット端子に入力される信号５１はローレベル状態固定で、リセット端子には図５のような信号５０が入力されるため、ＲＳフリップフロップ３０の出力となる信号５２はローレベル状態固定となり、電力用ＮチャネルＭＯＳトランジスタ３１，３２における貫通電流は流れない。
【００５６】
なお、上記の実施の形態において、ＮＡＮＤ回路１４を用いているのは、以下の理由からである。すわなち、ＮＡＮＤ回路１４を用いずに、単にインバータ４の出力を反転しただけのものを、ＮＯＲ回路１６とインバータ６とに加える構成では、遅延回路１７Ｃが動作せず（信号を通さず）、遅延回路１７Ｄが動作していると、入力パルス信号がスルーし、ＲＳフリップフロップ３０へのセット信号のみが入力されることが発生し得る。しかし、ＮＡＮＤ回路１４を用いると、遅延回路１７Ｃが動作しないときは、信号４１がローレベルとなり、遅延回路１７ＤからＲＳフリップフロップ３０への入力信号のスルーを禁止することができるのである。
【００５７】
以上のように、本実施の形態によれば、信号１Ａをコンデンサ１１を用いて遅延した信号４１の反転信号である信号４２と信号１ＡのＮＯＲ演算により信号４３を作り、信号４３をコンデンサ１３を用いて遅延した信号４４と同一タイミングの信号５０をＲＳフリップフロップ３０のリセット端子への入力とし、信号４１と信号１ＡのＮＡＮＤ演算により信号４５を作り、信号４５をコンデンサ１２を用いて遅延し反転した信号４６と信号４５のＮＯＲ演算により信号４７を作り、信号４７と同一タイミングの信号５１をＲＳフリップフロップ３０のセット端子への入力とすることにより、信号１Ａが小さいデューティの場合あるいは信号１Ａのデューティが徐々に小さくなった場合において、ＲＳフリップフロップ３０のリセット端子の入力となる信号５０が消える時には、セット端子の入力となる信号５１も必ず消え、ＲＳフリップフロップ３０の出力となる信号５２はローレベル状態固定となり、電力用ＮチャネルＭＯＳトランジスタ３１，３２において貫通電流が流れないようにすることができる。
【００５８】
【発明の効果】
本発明によれば、パルス信号入力端子に入力されたパルス信号の立上がりエッジおよび立下がりエッジをそれぞれ第１および第２のエッジ検出回路にて検出・出力し、第１および第２のエッジ検出回路より出力された信号に基づいた信号をＲＳフリップフロップのリセット端子とセット端子に入力する構成において、パルス信号入力端子に小さいデューティの信号あるいはデューティが徐々に小さくなる信号が入力される場合、リセット端子に入力される信号が消える時には必ずセット端子に入力される信号も消えることになり、パルス信号入力端子に小さいデューティの信号あるいはデューティが徐々に小さくなる信号が入力される時には、ＲＳフリップフロップの出力がローレベル状態固定となることにより、ＲＳフリップフロップの出力に接続されることが想定されるハーフブリッジ回路などに貫通電流が流れないようにすることができる優れたスイッチ素子駆動回路を実現するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における電力用スイッチ素子駆動回路の構成を示す回路図である。
【図２】本発明の実施の形態の電力用スイッチ素子駆動回路において、通常信号がパルス信号入力端子に入力された場合のタイミングチャートである。
【図３】本発明の実施の形態の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号４１が信号４６より先に消えた時のタイミングチャートである。
【図４】本発明の実施の形態の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号４６が信号４１より先に消えた時のタイミングチャートである。
【図５】本発明の実施の形態の電力用スイッチ素子駆動回路において、信号１から信号４１への遅延量が信号１のハイレベル状態のパルス幅より大きい時のタイミングチャートである。
【図６】従来のＲＳフリップフロップ制御回路の構成を示す回路図である。
【図７】従来の電力用スイッチ素子駆動回路において、通常信号がパルス信号入力端子に入力された場合のタイミングチャートである。
【図８】従来の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号７１が信号７３より先に消えた時のタイミングチャートである。
【図９】従来の電力用スイッチ素子駆動回路において、小さいデューティの信号がパルス信号入力端子に入力され、信号７３が信号７１より先に消えた時のタイミングチャートである。
【符号の説明】
１，２ パルス信号入力端子
３〜１０，６０〜６５ インバータ
１１〜１３，３６，６６，６７ コンデンサ
１４ ＮＡＮＤ回路
１５，１６，６８，６９ ＮＯＲ回路
１７，７０ 低電圧回路
１７Ａ，１７Ｂ，７０Ａ，７０Ｂ エッジ検出回路
１７Ｃ，１７Ｄ，１７Ｅ，７０Ｃ，７０Ｄ 遅延回路
１８，１９ 高耐圧ＮチャネルＭＯＳトランジスタ
２０，２１ 抵抗
２２〜２５ ツェナーダイオード
２６，２７ ＰチャネルＭＯＳトランジスタ
２８，２９ ＮチャネルＭＯＳトランジスタ
３０ ＲＳフリップフロップ
３１，３２ 電力用ＮチャネルＭＯＳトランジスタ
３３ 高電圧電源
３４ 低電圧電源
３５ ダイオード
３７ 負荷
４１〜５３，７１〜８１ 信号
Claims (3)
- 入力されたパルス信号のレベルに応じて直列接続された一対のスイッチ素子の何れか一方をオンオフさせるスイッチ素子駆動回路であって、前記パルス信号の立ち上がりエッジを検出して立ち上がりエッジ検出パルスを発生する立ち上がりエッジ検出回路と、前記パルス信号の立ち下がりエッジを検出して立ち下がりエッジ検出パルスを発生する立ち下がりエッジ検出回路と、前記立ち上がり検出パルスをセット入力とし、前記立ち下がりエッジ検出パルスをリセット入力とし、出力で前記一対のスイッチ素子の何れか一方をオン駆動するフリップフロップとを備え、
前記立ち下がりエッジ検出回路は、前記パルス信号を所定時間遅延させる第１の遅延回路と、前記第１の遅延回路の出力信号の反転信号と前記パルス信号との否定論理和演算を行う第１の論理回路とからなり、
前記立ち上がりエッジ検出回路は、前記パルス信号と前記第１の遅延回路の出力信号との否定論理積演算を行う第２の論理回路と、前記第２の論理回路の出力信号を所定時間遅延させる第２の遅延回路と、前記第２の遅延回路の出力信号の反転信号と前記第２の論理回路の出力信号との否定論理和演算を行う第３の論理回路とからなるスイッチ素子駆動回路。 - 立ち下がりエッジ検出回路は、第１の論理回路の後段に前記第１の論理回路の出力信号を、前記第１の遅延回路の遅延時間に相当する時間だけ遅延させる第３の遅延回路が挿入されている請求項１記載のスイッチ素子駆動回路。
- 第１の遅延回路の遅延時間を第２の遅延回路の遅延時間より大きくした請求項１または２記載のスイッチ素子駆動回路。
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