JPH04230117A - ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバ - Google Patents
ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバInfo
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- JPH04230117A JPH04230117A JP3118439A JP11843991A JPH04230117A JP H04230117 A JPH04230117 A JP H04230117A JP 3118439 A JP3118439 A JP 3118439A JP 11843991 A JP11843991 A JP 11843991A JP H04230117 A JPH04230117 A JP H04230117A
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- 230000001052 transient effect Effects 0.000 claims abstract description 14
- 238000001914 filtration Methods 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical group [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、回路内での予想外のｄ
ｖ／ｄｔ過渡パルスによる誤動作に対する妨害排除能力
を作成する新しいレベル・シフト回路に関する。
ｖ／ｄｔ過渡パルスによる誤動作に対する妨害排除能力
を作成する新しいレベル・シフト回路に関する。
【０００２】
【従来の技術】より高い、もしくは、より低い電圧レベ
ルへ小さな制御信号の電位をシフトするためのレベル・
シフト回路は良く知られており、しばしばパワー集積回
路チップの中に組み込まれる。このタイプの典型的なデ
バイスには、本出願人であるインターナショナル・レク
チファイヤー・コーポレーション（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏ
ｎ）によって販売されているＩＲ２１１０がある。ＩＲ
２１１０は、パワーＭＯＳＦＥＴ若しくは、独立の高電
圧、そして低電圧出力チャンネルを備える絶縁ゲートバ
イポーラトランジスタ（以下、単に「ＩＧＢＴ」とする
）のゲートを駆動するための高電圧、高速ＭＯＳゲート
・パワー・デバイスである。このパワーデバイスは論理
入力を備えており、ドライバチップの使用者によって論
理入力が供給される。浮動的な高電圧チャンネルは、５
００Ｖまでの高電圧レール（Ｖｏｌｔａｇｅ ｒａｉ
ｌ）に動作しないＮチャンネルパワーＭＯＳＦＥＴもし
くは、ＩＧＢＴの駆動に用いられる。
ルへ小さな制御信号の電位をシフトするためのレベル・
シフト回路は良く知られており、しばしばパワー集積回
路チップの中に組み込まれる。このタイプの典型的なデ
バイスには、本出願人であるインターナショナル・レク
チファイヤー・コーポレーション（Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏ
ｎ）によって販売されているＩＲ２１１０がある。ＩＲ
２１１０は、パワーＭＯＳＦＥＴ若しくは、独立の高電
圧、そして低電圧出力チャンネルを備える絶縁ゲートバ
イポーラトランジスタ（以下、単に「ＩＧＢＴ」とする
）のゲートを駆動するための高電圧、高速ＭＯＳゲート
・パワー・デバイスである。このパワーデバイスは論理
入力を備えており、ドライバチップの使用者によって論
理入力が供給される。浮動的な高電圧チャンネルは、５
００Ｖまでの高電圧レール（Ｖｏｌｔａｇｅ ｒａｉ
ｌ）に動作しないＮチャンネルパワーＭＯＳＦＥＴもし
くは、ＩＧＢＴの駆動に用いられる。
【０００３】
【発明が解決しようとする課題】そのような回路におけ
る一般的な課題は、高いｄｖ／ｄｔ過渡状態の影響にお
ける誤動作、すなわち論理入力によって要求していない
出力の発生である。より明確には、そのような回路は一
般に、低電圧参照信号を浮動レールの電圧でスイッチ回
路を操作する高電圧浮動レールへ変換する高電圧レベル
・シフト・トランジスタ回路を持つ。そのレベルシフト
トランジスタは、パワーの浪費を最小にするために短い
パルスが存在する期間のみターンオンされる。しかしな
がら、高電圧スイッチ回路の出力は、たとえ入力が全く
されなくとも、レベルシフトトランジスタのドレイン、
もしくはコレクタ上の寄生静電容量のために、速いｄｖ
／ｄｔ過渡現象によって切り換えられ得るのである。
る一般的な課題は、高いｄｖ／ｄｔ過渡状態の影響にお
ける誤動作、すなわち論理入力によって要求していない
出力の発生である。より明確には、そのような回路は一
般に、低電圧参照信号を浮動レールの電圧でスイッチ回
路を操作する高電圧浮動レールへ変換する高電圧レベル
・シフト・トランジスタ回路を持つ。そのレベルシフト
トランジスタは、パワーの浪費を最小にするために短い
パルスが存在する期間のみターンオンされる。しかしな
がら、高電圧スイッチ回路の出力は、たとえ入力が全く
されなくとも、レベルシフトトランジスタのドレイン、
もしくはコレクタ上の寄生静電容量のために、速いｄｖ
／ｄｔ過渡現象によって切り換えられ得るのである。
【０００４】
【課題を解決するための手段】本発明により、パルス識
別回路は、高電圧ＤＭＯＳレベルシフト回路の出力と、
メイン・スイッチ回路との間に接続される速いｄｖ／ｄ
ｔ過渡状態から通常のスイッチングパルスを識別する。 本発明は±５０Ｖ／ナノセカンド以上のｄｖ／ｄｔ妨害
排除能力の測定結果を与えるが、理論上は完全に妨害排
除能力を備える回路となる。
別回路は、高電圧ＤＭＯＳレベルシフト回路の出力と、
メイン・スイッチ回路との間に接続される速いｄｖ／ｄ
ｔ過渡状態から通常のスイッチングパルスを識別する。 本発明は±５０Ｖ／ナノセカンド以上のｄｖ／ｄｔ妨害
排除能力の測定結果を与えるが、理論上は完全に妨害排
除能力を備える回路となる。
【０００５】
【実施例】最初に図１について参照すると、パワーＭＯ
ＳＦＥＴ２１，２２に対する高電圧ＭＯＳゲートドライ
バとして機能するパワー集積回路２０の概略図が示され
ている。パワー集積回路２０は、出力ピン１〜３，５〜
７，９〜１３を備える。
ＳＦＥＴ２１，２２に対する高電圧ＭＯＳゲートドライ
バとして機能するパワー集積回路２０の概略図が示され
ている。パワー集積回路２０は、出力ピン１〜３，５〜
７，９〜１３を備える。
【０００６】図１などに示されるピンは、次の役割を持
つ。 ピンＮｏ．
役 割１ 例えば０〜２０Ｖで振
動する（低電圧のＭＯＳＦＥＴ２２のゲートへの）低電
圧出力電圧。 ２ 共通の接地 ３ 例えば、２０Ｖの低電圧定格電源電
圧４ 高電圧の浮動電源オフセット電圧
（例えば、５００Ｖ） ６ 例えば、５２０Ｖの高電圧の浮動電
源絶対電圧 ７ 例えば、５００〜５２０Ｖで振動す
る（高電圧のＭＯＳＦＥＴ２１への）高電圧出力電圧９
論理電源電圧（２０Ｖ）１０，１１，
１２ 例えば、４ａ，４ｂそして４ｃの図におけるタ
イミングチャートに従うピン１，７での出力電圧の所望
の制御のための低電圧論理入力 １３ 論理電源接地
つ。 ピンＮｏ．
役 割１ 例えば０〜２０Ｖで振
動する（低電圧のＭＯＳＦＥＴ２２のゲートへの）低電
圧出力電圧。 ２ 共通の接地 ３ 例えば、２０Ｖの低電圧定格電源電
圧４ 高電圧の浮動電源オフセット電圧
（例えば、５００Ｖ） ６ 例えば、５２０Ｖの高電圧の浮動電
源絶対電圧 ７ 例えば、５００〜５２０Ｖで振動す
る（高電圧のＭＯＳＦＥＴ２１への）高電圧出力電圧９
論理電源電圧（２０Ｖ）１０，１１，
１２ 例えば、４ａ，４ｂそして４ｃの図におけるタ
イミングチャートに従うピン１，７での出力電圧の所望
の制御のための低電圧論理入力 １３ 論理電源接地
【０００７】図２は、バックコンバーターを駆動するた
めに接続された図１の集積回路２０を示す。メインパワ
ーＭＯＳＦＥＴ３０は、約５００Ｖ以下の高電圧電源Ｖ
Ｒに接続されたドレイン電極を備える。そのバックコン
バーター回路は、一般的なダイオード３１、インダクタ
３２、コンデンサ３３、そして通常の方法でコンデンサ
３３の向こう側に接続される負荷を含む。０．１μＦ（
マイクロファラッド）のコンデンサ３５は、ピン５と６
との間に接続され、例えば、１０ＫＦ６型のダイオード
３６は、ピン３と６との間に接続される。１５Ｖの電源
入力は、ピン３と９に接続され、１μＦのコンデンサ３
７はピン９からピン２，１１，１２、そして１３に接続
されている。適切な論理入力はピン１１に接続されてい
る。
めに接続された図１の集積回路２０を示す。メインパワ
ーＭＯＳＦＥＴ３０は、約５００Ｖ以下の高電圧電源Ｖ
Ｒに接続されたドレイン電極を備える。そのバックコン
バーター回路は、一般的なダイオード３１、インダクタ
３２、コンデンサ３３、そして通常の方法でコンデンサ
３３の向こう側に接続される負荷を含む。０．１μＦ（
マイクロファラッド）のコンデンサ３５は、ピン５と６
との間に接続され、例えば、１０ＫＦ６型のダイオード
３６は、ピン３と６との間に接続される。１５Ｖの電源
入力は、ピン３と９に接続され、１μＦのコンデンサ３
７はピン９からピン２，１１，１２、そして１３に接続
されている。適切な論理入力はピン１１に接続されてい
る。
【０００８】本発明より、集積回路２０は、例えばピン
５に接続された回路の接続点に於ける速いｄｖ／ｄｔ過
渡現象による誤ったトリガから図１，図２の回路に妨害
排除能力を備えるための新しい回路を含む。
５に接続された回路の接続点に於ける速いｄｖ／ｄｔ過
渡現象による誤ったトリガから図１，図２の回路に妨害
排除能力を備えるための新しい回路を含む。
【０００９】図３は、図１，図２内の集積回路２０に内
在する回路の機能ブロック図である。図３のピン番号は
、図１，図２の同じピン番号に対応する。論理入力ピン
１０，１１，１２は、シュミットトリガ５０，５１，５
２を通ってＲＳラッチ５５，５６に接続されている。ラ
ッチ５５，５６はゲート５７，５８を通り、それぞれレ
ベルシフト回路５９，６０に接続されている。図から分
かるように、レベルシフト回路５９，６０の出力はそれ
ぞれピン７，１、での高電圧制御出力及び低電圧制御出
力を制御する。
在する回路の機能ブロック図である。図３のピン番号は
、図１，図２の同じピン番号に対応する。論理入力ピン
１０，１１，１２は、シュミットトリガ５０，５１，５
２を通ってＲＳラッチ５５，５６に接続されている。ラ
ッチ５５，５６はゲート５７，５８を通り、それぞれレ
ベルシフト回路５９，６０に接続されている。図から分
かるように、レベルシフト回路５９，６０の出力はそれ
ぞれピン７，１、での高電圧制御出力及び低電圧制御出
力を制御する。
【００１０】低電圧チャンネル内のレベルシフト回路６
０からの出力は、遅延回路６１を通ってゲート回路６２
の一方の入力に印加されている。ゲート６２の出力はＭ
ＯＳＦＥＴトランジスタ６３，６４のゲート電極に接続
されている。後述されるように、これらのトランジスタ
は、ピン１１，１２への論理入力により要求されるとき
、ピン１におけるゲート電圧を作成する。
０からの出力は、遅延回路６１を通ってゲート回路６２
の一方の入力に印加されている。ゲート６２の出力はＭ
ＯＳＦＥＴトランジスタ６３，６４のゲート電極に接続
されている。後述されるように、これらのトランジスタ
は、ピン１１，１２への論理入力により要求されるとき
、ピン１におけるゲート電圧を作成する。
【００１１】図３は、また、ピン１より操作されるパワ
ーＭＯＳＦＥＴもしくはＩＧＢＴのターンオンを防止す
るために、ピン３において不足電圧が検出された時、ゲ
ート６２からの出力を無効とする不足電圧検出回路７０
を含む。
ーＭＯＳＦＥＴもしくはＩＧＢＴのターンオンを防止す
るために、ピン３において不足電圧が検出された時、ゲ
ート６２からの出力を無効とする不足電圧検出回路７０
を含む。
【００１２】この回路の高電圧チャンネルのためのレベ
ルシフト回路５９は、パルス発生器８０に接続される一
つの入力端子を備える。不足電圧検出回路７０は、また
、パルス発生器８０に接続され、ピン３の不足電圧条件
の検出に応答して高電圧出力チャンネルをターンオフす
る。
ルシフト回路５９は、パルス発生器８０に接続される一
つの入力端子を備える。不足電圧検出回路７０は、また
、パルス発生器８０に接続され、ピン３の不足電圧条件
の検出に応答して高電圧出力チャンネルをターンオフす
る。
【００１３】パルス発生器８０は、２つの出力端子を備
え、セット出力（図５（ｂ））はＭＯＳＦＥＴ８１のゲ
ートに接続され、リセット出力（図５（ｃ））はＭＯＳ
ＦＥＴ８２のゲートに接続されている。図５（ａ）はピ
ン１０における入力ＨＩＮの波形を示す。図５（ｂ）の
セットパルスはＭＯＳＦＥＴ８１に印加され、図５（ｃ
）のリセットパルスはＭＯＳＦＥＴ８２に印加される。 セットパルスは、パルスＨＩＮの立ち上げに伴いトリガ
され、リセットパルスはパルスＨＩＮの降下に伴いトリ
ガされる。これらのパルスは図示されるようにそれぞれ
ｔｓ，ｔｒの幅を持つ。
え、セット出力（図５（ｂ））はＭＯＳＦＥＴ８１のゲ
ートに接続され、リセット出力（図５（ｃ））はＭＯＳ
ＦＥＴ８２のゲートに接続されている。図５（ａ）はピ
ン１０における入力ＨＩＮの波形を示す。図５（ｂ）の
セットパルスはＭＯＳＦＥＴ８１に印加され、図５（ｃ
）のリセットパルスはＭＯＳＦＥＴ８２に印加される。 セットパルスは、パルスＨＩＮの立ち上げに伴いトリガ
され、リセットパルスはパルスＨＩＮの降下に伴いトリ
ガされる。これらのパルスは図示されるようにそれぞれ
ｔｓ，ｔｒの幅を持つ。
【００１４】ＭＯＳＦＥＴ８１，８２のソースは、共通
の接続レールで接続され、それらのドレインはそれぞれ
抵抗９０，９１に接続されている。
の接続レールで接続され、それらのドレインはそれぞれ
抵抗９０，９１に接続されている。
【００１５】通常の操作中、パルス発生器８０からのＭ
ＯＳＦＥＴ８１，８２へのパルス印加は、それぞれ、Ｍ
ＯＳＦＥＴ８１，８２と抵抗９０，９１との間における
出力電圧パルスＶｓｅｔ，Ｖｒｓｔを発生する。パルス
Ｖｓｅｔ，Ｖｒｓｔはそれぞれ図５（ｄ），図５（ｅ）
に示される様な波形を持つ。
ＯＳＦＥＴ８１，８２へのパルス印加は、それぞれ、Ｍ
ＯＳＦＥＴ８１，８２と抵抗９０，９１との間における
出力電圧パルスＶｓｅｔ，Ｖｒｓｔを発生する。パルス
Ｖｓｅｔ，Ｖｒｓｔはそれぞれ図５（ｄ），図５（ｅ）
に示される様な波形を持つ。
【００１６】パルスＶｓｅｔ，Ｖｒｓｔは、その後、本
発明による新しいパルスフィルター９３に印加される。 フィルター９３の出力チャンネルは、本発明に従ってラ
ッチ９４のＲ，Ｓ入力に接続される。第２の不足電圧検
出回路１０２は、ピン６において不足電圧が検出された
時に、信号がピン７に印加されていないことを保証する
ためにラッチ９４への入力として備えられる。普通の状
態下において、パルスフィルター９３を通過するパルス
Ｖｓｅｔ，Ｖｒｓｔは、それぞれ図５（ｆ），図５（ｇ
）に示されるような波形を持ち、それぞれｔｓｆ，ｔｒ
ｆの幅を持つ。これらのパルスはパルスフィルター内の
遅延時間ｔｆだけ短くされる。遅延時間ｔｆは、例えば
、ｔｓｆ＝（ｔｓ−ｔｆ）、そしてｔｒｆ＝（ｔｒ−ｔ
ｆ）となるようなフィルター時間である事に注意すべき
である。しかしながら、パルスフィルター９３の入力に
おいて現れる過渡的なｄｖ／ｄｔパルスは、図５（ｈ）
のパルス形状を持ち、遅延時間ｔｆより短いパルス幅ｔ
ｖを持つ。結果として、システム内で過渡的なｄｖ／ｄ
ｔ信号により形成されるパルスｔｖは容易に識別され、
ＲＳラッチ９４を動作するパルスフィルターを通過する
ことはない。
発明による新しいパルスフィルター９３に印加される。 フィルター９３の出力チャンネルは、本発明に従ってラ
ッチ９４のＲ，Ｓ入力に接続される。第２の不足電圧検
出回路１０２は、ピン６において不足電圧が検出された
時に、信号がピン７に印加されていないことを保証する
ためにラッチ９４への入力として備えられる。普通の状
態下において、パルスフィルター９３を通過するパルス
Ｖｓｅｔ，Ｖｒｓｔは、それぞれ図５（ｆ），図５（ｇ
）に示されるような波形を持ち、それぞれｔｓｆ，ｔｒ
ｆの幅を持つ。これらのパルスはパルスフィルター内の
遅延時間ｔｆだけ短くされる。遅延時間ｔｆは、例えば
、ｔｓｆ＝（ｔｓ−ｔｆ）、そしてｔｒｆ＝（ｔｒ−ｔ
ｆ）となるようなフィルター時間である事に注意すべき
である。しかしながら、パルスフィルター９３の入力に
おいて現れる過渡的なｄｖ／ｄｔパルスは、図５（ｈ）
のパルス形状を持ち、遅延時間ｔｆより短いパルス幅ｔ
ｖを持つ。結果として、システム内で過渡的なｄｖ／ｄ
ｔ信号により形成されるパルスｔｖは容易に識別され、
ＲＳラッチ９４を動作するパルスフィルターを通過する
ことはない。
【００１７】ＲＳラッチ９４の出力はＭＯＳＦＥＴ１０
０，１０１をターンオン及びターンオフする時に用いら
れる。このようにしてハイレベルの信号がＲＳラッチの
入力Ｒに印加されたならば、ピン７の出力はターンオフ
となる。ハイレベルの信号がラッチ９４の入力Ｓに印加
されたならば、ピン７の出力はターンオンとなる。
０，１０１をターンオン及びターンオフする時に用いら
れる。このようにしてハイレベルの信号がＲＳラッチの
入力Ｒに印加されたならば、ピン７の出力はターンオフ
となる。ハイレベルの信号がラッチ９４の入力Ｓに印加
されたならば、ピン７の出力はターンオンとなる。
【００１８】これより図３のブロック図の動作の機能的
な説明を行う。一般に、図３の構造は、モノリシックな
高電圧チップに含まれ、高速で作動する２チャンネルパ
ワーＭＯＳＦＥＴもしくはＩＧＢＴのドライバとして動
作する。このドライバは、本質上、ピン１０，１１，１
２での論理入力信号を変換し、低いインピーダンス「同
相」出力に対応する。低電圧のチャンネル出力ピン１は
、ピン３での固定レール（ｆｉｘｅｄ Ｒａｉｌ）を基
準として、そしてピン７での高電圧のチャンネル出力は
、５００Ｖまでのオフセット能力を持つピン６での浮動
レールを基準とする。
な説明を行う。一般に、図３の構造は、モノリシックな
高電圧チップに含まれ、高速で作動する２チャンネルパ
ワーＭＯＳＦＥＴもしくはＩＧＢＴのドライバとして動
作する。このドライバは、本質上、ピン１０，１１，１
２での論理入力信号を変換し、低いインピーダンス「同
相」出力に対応する。低電圧のチャンネル出力ピン１は
、ピン３での固定レール（ｆｉｘｅｄ Ｒａｉｌ）を基
準として、そしてピン７での高電圧のチャンネル出力は
、５００Ｖまでのオフセット能力を持つピン６での浮動
レールを基準とする。
【００１９】ピン１０，１１，１２への論理入力は、図
４（ａ），図４（ｂ）、図４（ｃ）に関連して説明され
るように２つの出力チャンネルの制御パルスを発生する
。このようにして、図４（ｃ）におけるピン７，１での
ＨＯ，ＬＯ出力はそれぞれ、図４（ａ）のピン１０，１
２におけるＨＩＮ，ＬＩＮ論理入力と同相となる。ピン
１１（図４（ｂ））でのＳＤ入力がハイレベルに切換え
られた時、２つの出力ＨＯ，ＬＯはターンオフとなる。 出力はピン１１のＳＤ入力がローレベルに切換えられて
も、図４（ａ）におけるそれぞれの入力の次の立上りエ
ッジまで、オフのままである。
４（ａ），図４（ｂ）、図４（ｃ）に関連して説明され
るように２つの出力チャンネルの制御パルスを発生する
。このようにして、図４（ｃ）におけるピン７，１での
ＨＯ，ＬＯ出力はそれぞれ、図４（ａ）のピン１０，１
２におけるＨＩＮ，ＬＩＮ論理入力と同相となる。ピン
１１（図４（ｂ））でのＳＤ入力がハイレベルに切換え
られた時、２つの出力ＨＯ，ＬＯはターンオフとなる。 出力はピン１１のＳＤ入力がローレベルに切換えられて
も、図４（ａ）におけるそれぞれの入力の次の立上りエ
ッジまで、オフのままである。
【００２０】ピン３での電圧が不足電圧引きはずし点以
下の時、不足電圧引きはずし検出回路７０は、前述した
様な両チャンネルを無効とする遮断信号を送る。ピン６
での電圧がそれ自体の不足電圧引きはずし点以下の時、
もう一方の不足電圧検出ブロック１０２は、高電圧のチ
ャンネルを無効とするために用いられる。論理入力１０
，１１，１２は、高いノイズ妨害排除能力を備えるため
にヒステリシス幅を伴うシュミットトリガ回路を用いて
おり、遅い立ち上がり時間を伴う入力を受け付ける。
下の時、不足電圧引きはずし検出回路７０は、前述した
様な両チャンネルを無効とする遮断信号を送る。ピン６
での電圧がそれ自体の不足電圧引きはずし点以下の時、
もう一方の不足電圧検出ブロック１０２は、高電圧のチ
ャンネルを無効とするために用いられる。論理入力１０
，１１，１２は、高いノイズ妨害排除能力を備えるため
にヒステリシス幅を伴うシュミットトリガ回路を用いて
おり、遅い立ち上がり時間を伴う入力を受け付ける。
【００２１】論理回路は、出力動作電源電圧より低い電
源電圧を使用することができるそれ自身の論理電源を参
考とした。レベルシフト回路５９，６０は、好ましくは
、出力ドライバへの論理信号をシフトするむしろ高ノイ
ズ妨害排除能力を備えた回路である。従って、論理接地
１３とパワー接地２との間に±５Ｖ定格オフセットを備
えた論理回路は、出力ドライバのスイッチ動作によるノ
イズカップリングの発生によっては影響されない。
源電圧を使用することができるそれ自身の論理電源を参
考とした。レベルシフト回路５９，６０は、好ましくは
、出力ドライバへの論理信号をシフトするむしろ高ノイ
ズ妨害排除能力を備えた回路である。従って、論理接地
１３とパワー接地２との間に±５Ｖ定格オフセットを備
えた論理回路は、出力ドライバのスイッチ動作によるノ
イズカップリングの発生によっては影響されない。
【００２２】２つのチャンネルの伝搬遅延は、制御パル
スのタイミング要求時期を単純化するように、使用低電
圧遅延チャンネルを用いて調整される。ピン５での電圧
が０Ｖかその近傍である時に高電圧のターンオン命令は
通常、ピン５の電圧が０Ｖである時に実行されるので、
ターンオン遅延は、低電圧のチャンネル、そして高電圧
のチャンネルに対して１２０ナノセコンドに調整される
。高電圧のターンオフ命令は、高電圧のパワーＭＯＳＦ
ＥＴがオン、そしてピン５での電圧がピン６での高電圧
レールと同じかその近傍となった後に通常、実行される
故に、ピン５での電圧が５００Ｖである時に、低電圧の
チャンネル、そして高電圧のチャンネルに対して９４ナ
ノセコンドに調整される。
スのタイミング要求時期を単純化するように、使用低電
圧遅延チャンネルを用いて調整される。ピン５での電圧
が０Ｖかその近傍である時に高電圧のターンオン命令は
通常、ピン５の電圧が０Ｖである時に実行されるので、
ターンオン遅延は、低電圧のチャンネル、そして高電圧
のチャンネルに対して１２０ナノセコンドに調整される
。高電圧のターンオフ命令は、高電圧のパワーＭＯＳＦ
ＥＴがオン、そしてピン５での電圧がピン６での高電圧
レールと同じかその近傍となった後に通常、実行される
故に、ピン５での電圧が５００Ｖである時に、低電圧の
チャンネル、そして高電圧のチャンネルに対して９４ナ
ノセコンドに調整される。
【００２３】図３の機能的ブロック図内の両方のチャン
ネルは、同一の低いクロス伝導（ｃｒｏｓｓ−ｃｏｎｄ
ｕｃｔｉｏｎ）トーテムポール出力接続トランジスタが
用いられる。従って、出力ドライバは、２Ａ以上のピー
ク電流と約３Ωより小さなオン抵抗を持つ２つのＮ−チ
ャンネルＭＯＳＦＥＴ１００，１０１を含む。出力ＭＯ
ＳＦＥＴの１つは、ソースホロワとして接続され、その
他は、コモンソースとして接続される。トーテムポール
配置のため、立ち上がり時間は容量性負荷を駆動する降
下時間より緩やかである。例えば、典型的な３３００ｐ
Ｆ（ピコファラッド）の負荷に対しては立ち上がり、そ
して降下時間は、それぞれ５０ナノセカンド、３３ナノ
セカンドである。
ネルは、同一の低いクロス伝導（ｃｒｏｓｓ−ｃｏｎｄ
ｕｃｔｉｏｎ）トーテムポール出力接続トランジスタが
用いられる。従って、出力ドライバは、２Ａ以上のピー
ク電流と約３Ωより小さなオン抵抗を持つ２つのＮ−チ
ャンネルＭＯＳＦＥＴ１００，１０１を含む。出力ＭＯ
ＳＦＥＴの１つは、ソースホロワとして接続され、その
他は、コモンソースとして接続される。トーテムポール
配置のため、立ち上がり時間は容量性負荷を駆動する降
下時間より緩やかである。例えば、典型的な３３００ｐ
Ｆ（ピコファラッド）の負荷に対しては立ち上がり、そ
して降下時間は、それぞれ５０ナノセカンド、３３ナノ
セカンドである。
【００２４】ピン５での電圧がピン２の電圧以下であっ
て、４Ｖ以上に振動する時でさえ、高電圧レベルシフト
回路は正常に機能するように設計されている。この状態
は、図２に示される型式の回路内の出力フリーホィーリ
ングダイオードの再循環周期中にしばしば起こる。
て、４Ｖ以上に振動する時でさえ、高電圧レベルシフト
回路は正常に機能するように設計されている。この状態
は、図２に示される型式の回路内の出力フリーホィーリ
ングダイオードの再循環周期中にしばしば起こる。
【００２５】高電圧のチャンネルのために、パルス発生
器８０により発生される図４ａのＨＩＮ入力の立ち上が
りエッジ、そして降下エッジによってそれぞれ狭いオン
パルス，オフパルスはトリガされる。それぞれのパルス
は、浮動レールに作用しないＲＳラッチ９４をセット、
もしくはリセットする独立した高電圧レベル・トランジ
スタ８１，８２を駆動するのに用いられる。ピン１０で
の接地基準ＨＩＮ信号のレベルシフトは、浮動レールを
基準とされる信号を変換することによって達成される。 各高電圧レベル・トランジスタ８１，８２は、各セット
、リセット操作を伴う短いオン、オフパルスの期間のみ
ターンオンされるため、パワーの浪費を最小限にとどめ
る。しかしながら、これは過渡状態の高いｄｖ／ｄｔパ
ルスによって誤ってトリガを行なうという問題を生じた
。
器８０により発生される図４ａのＨＩＮ入力の立ち上が
りエッジ、そして降下エッジによってそれぞれ狭いオン
パルス，オフパルスはトリガされる。それぞれのパルス
は、浮動レールに作用しないＲＳラッチ９４をセット、
もしくはリセットする独立した高電圧レベル・トランジ
スタ８１，８２を駆動するのに用いられる。ピン１０で
の接地基準ＨＩＮ信号のレベルシフトは、浮動レールを
基準とされる信号を変換することによって達成される。 各高電圧レベル・トランジスタ８１，８２は、各セット
、リセット操作を伴う短いオン、オフパルスの期間のみ
ターンオンされるため、パワーの浪費を最小限にとどめ
る。しかしながら、これは過渡状態の高いｄｖ／ｄｔパ
ルスによって誤ってトリガを行なうという問題を生じた
。
【００２６】本発明により、ピン５上の速いｄｖ／ｄｔ
過渡現象によるＲＳラッチ９４の誤ったトリガは、パル
ス識別回路９３の使用によって通常のプルダウン・パル
スからそれらを効果的に区別することによって防止され
る。 このようにして、回路９３は、高電圧のチャンネルにあ
らゆる大きさのｄｖ／ｄｔ値の過渡パルスに対する本質
的妨害排除能力を作成する。
過渡現象によるＲＳラッチ９４の誤ったトリガは、パル
ス識別回路９３の使用によって通常のプルダウン・パル
スからそれらを効果的に区別することによって防止され
る。 このようにして、回路９３は、高電圧のチャンネルにあ
らゆる大きさのｄｖ／ｄｔ値の過渡パルスに対する本質
的妨害排除能力を作成する。
【００２７】ＭＯＳＦＥＴドライバ２０は、多くの回路
に適用する事ができる。例えば、２つの上記ドライバは
、通常のＨブリッジを駆動する時に用いられ得、３つの
上記ドライバは、３相ブリッジ電動機の駆動において、
パワーＭＯＳＦＥＴ若しくはＩＧＢＴデバイスを制御す
るのに用いられる。一般に、ＭＯＳＦＥＴドライバは、
パワーＭＯＳＦＥＴもしくはＩＧＢＴへ事実上のあらゆ
る適用性を持つ。
に適用する事ができる。例えば、２つの上記ドライバは
、通常のＨブリッジを駆動する時に用いられ得、３つの
上記ドライバは、３相ブリッジ電動機の駆動において、
パワーＭＯＳＦＥＴ若しくはＩＧＢＴデバイスを制御す
るのに用いられる。一般に、ＭＯＳＦＥＴドライバは、
パワーＭＯＳＦＥＴもしくはＩＧＢＴへ事実上のあらゆ
る適用性を持つ。
【００２８】図６は、パルス発生器ブロック８０として
使用され得る好ましいパルス発生器の回路図である。 「ＨＩＮ」と付された入力線は、図３のレベルシフト回
路５９からのリード線である。「セット」， 「リセッ
ト」と付された出力リード線は、図５のＭＯＳＦＥＴ８
１，８２のゲートに接続されたリード線に該当する。
使用され得る好ましいパルス発生器の回路図である。 「ＨＩＮ」と付された入力線は、図３のレベルシフト回
路５９からのリード線である。「セット」， 「リセッ
ト」と付された出力リード線は、図５のＭＯＳＦＥＴ８
１，８２のゲートに接続されたリード線に該当する。
【００２９】パルス発生器回路はそれ自体で２つのチャ
ンネルからなる。第一のチャンネルは、デジタルＮＯＲ
ゲート２０１の１つの入力端子に接続されているインバ
ータゲート２００を有する。その第一のチャンネルは、
また、インバータゲート２０２，２０３，２０４，２０
５に直列に接続される構成の遅延ブロックを含む。ゲー
ト２０５の出力端子は、ＮＯＲゲート２０１の他の入力
端子に接続されている。２つの２．３ｐＦのコンデンサ
は、インバーター２０３〜２０４と２０４〜２０５間の
ノードから、それぞれ接続されている。
ンネルからなる。第一のチャンネルは、デジタルＮＯＲ
ゲート２０１の１つの入力端子に接続されているインバ
ータゲート２００を有する。その第一のチャンネルは、
また、インバータゲート２０２，２０３，２０４，２０
５に直列に接続される構成の遅延ブロックを含む。ゲー
ト２０５の出力端子は、ＮＯＲゲート２０１の他の入力
端子に接続されている。２つの２．３ｐＦのコンデンサ
は、インバーター２０３〜２０４と２０４〜２０５間の
ノードから、それぞれ接続されている。
【００３０】パルス発生器の第二のチャンネルは、リセ
ットパルスのために用いられ、第一のチャンネルと同じ
構造を持ち、ＮＯＲゲート２１５に接続されるインバー
タゲート２１０と遅延ブロックインバータ２１１，２１
２，２１３，２１４を含む。
ットパルスのために用いられ、第一のチャンネルと同じ
構造を持ち、ＮＯＲゲート２１５に接続されるインバー
タゲート２１０と遅延ブロックインバータ２１１，２１
２，２１３，２１４を含む。
【００３１】図６の回路は、集積回路形態内で実施され
得る。動作において図６の回路は、インバーター２０２
〜２０５、若しくは２１１〜２１４のチェーンを通過す
る信号の時間によって決定されるパルス幅を持つパルス
を作成する。
得る。動作において図６の回路は、インバーター２０２
〜２０５、若しくは２１１〜２１４のチェーンを通過す
る信号の時間によって決定されるパルス幅を持つパルス
を作成する。
【００３２】図７は、パルスフィルターの半分とＭＯＳ
ＦＥＴ８１を示す。パルスフィルター９３の残りの半分
は、図示する半分と同一であるが、ＭＯＳＦＥＴ８２を
組み込むものである。ＭＯＳＦＥＴの使用は自由であり
、回路はバイポーラ・レベルシフトトランジスタでも実
施され得る。
ＦＥＴ８１を示す。パルスフィルター９３の残りの半分
は、図示する半分と同一であるが、ＭＯＳＦＥＴ８２を
組み込むものである。ＭＯＳＦＥＴの使用は自由であり
、回路はバイポーラ・レベルシフトトランジスタでも実
施され得る。
【００３３】プルアップ抵抗器９０は、２５０Ωの抵抗
であり、プルアップ抵抗器９０はあらゆる型式の電流源
にもなり得る。高電位から低電位へのレベルシフトを行
う時にも本発明は適用する事ができる。その場合、レベ
ルシフトトランジスタはＰ−チャンネルＭＯＳＦＥＴも
しくはＰＮＰトランジスタとなり、プルアップ抵抗器は
、プルダウン抵抗器もしくは、他の電流シンク源の型と
なる。
であり、プルアップ抵抗器９０はあらゆる型式の電流源
にもなり得る。高電位から低電位へのレベルシフトを行
う時にも本発明は適用する事ができる。その場合、レベ
ルシフトトランジスタはＰ−チャンネルＭＯＳＦＥＴも
しくはＰＮＰトランジスタとなり、プルアップ抵抗器は
、プルダウン抵抗器もしくは、他の電流シンク源の型と
なる。
【００３４】回路が集積回路となる時、抵抗器９０は、
Ｎ形エピタキシャル基板内のＰ形領域として実施される
。そのような構造は直列に分布された固有のダイオード
２２０，２２１，２２２を持つ。２番目の抵抗器２２３
は、ポリシリコン抵抗器として実施される。抵抗器２２
３は。寄生バイポーラのターンオンを防止するトランジ
スタ８１のソースと直列のバラスト抵抗器である。また
図７には、ＭＯＳＦＥＴ８１のドレインとソースとの間
のコンデンサ２２４を示す。
Ｎ形エピタキシャル基板内のＰ形領域として実施される
。そのような構造は直列に分布された固有のダイオード
２２０，２２１，２２２を持つ。２番目の抵抗器２２３
は、ポリシリコン抵抗器として実施される。抵抗器２２
３は。寄生バイポーラのターンオンを防止するトランジ
スタ８１のソースと直列のバラスト抵抗器である。また
図７には、ＭＯＳＦＥＴ８１のドレインとソースとの間
のコンデンサ２２４を示す。
【００３５】図７に示されるパルスフィルター９３の半
分は、順にＭＯＳＦＥＴの対２３０と２３１，２３２と
２３３，２３４と２３５，２３６と２３７で構成される
インバータチェーン回路を構成する。これらは後述する
ように、トランジスタ８１によって作成されるパルスを
「角張った形状」にする。コンデンサ２４０と抵抗器２
４１はそれぞれ３ｐＦ，１０ＫΩであり、後述するよう
に、このパルスを立ち上げる時点において遅延を生じる
。
分は、順にＭＯＳＦＥＴの対２３０と２３１，２３２と
２３３，２３４と２３５，２３６と２３７で構成される
インバータチェーン回路を構成する。これらは後述する
ように、トランジスタ８１によって作成されるパルスを
「角張った形状」にする。コンデンサ２４０と抵抗器２
４１はそれぞれ３ｐＦ，１０ＫΩであり、後述するよう
に、このパルスを立ち上げる時点において遅延を生じる
。
【００３６】図７の回路の動作は、図７のそれぞれの点
Ａ〜Ｆにおけるパルス波形を示す図８（Ａ）〜図８（Ｆ
）の波形を参照することで最も良く理解される。
Ａ〜Ｆにおけるパルス波形を示す図８（Ａ）〜図８（Ｆ
）の波形を参照することで最も良く理解される。
【００３７】従って、「セット」トランジスタ８１をタ
ーンオンするのに用いるパルスは、図６のゲート２０１
のセットチャンネル出力端子より得られる図７に示され
るＭＯＳＦＥＴ８１のゲート上のパルスである。このパ
ルスはプルアップ抵抗器９０の作用の結果として図７の
Ｂ点における図８（Ｂ）に示される形状のパルスを作成
する。ステージ２３０〜２３１は図８（Ｃ）に示される
Ｃ点においてパルスを角張った形状にし、そして図８（
Ｄ）に示されるステージ２３２〜２３３によってＤ点に
おいて、より一層角ばったパルスとされる。次のステー
ジ２３４〜２３５におけるコンデンサ２４０と抵抗器２
４１は、図８（Ｅ）に示されるＥ点においてパルスの立
ち上がりを遅延する。このパルスは図８（Ｆ）に示され
るように、ステージ２３６〜２３７によってＦ点におい
て角張った形状にされる。このパルスは、しかしながら
、Ａ点において適用されるパルスの前縁（立ち上がり区
間）から約５０ナノセカンドだけ遅延された前縁を持つ
。
ーンオンするのに用いるパルスは、図６のゲート２０１
のセットチャンネル出力端子より得られる図７に示され
るＭＯＳＦＥＴ８１のゲート上のパルスである。このパ
ルスはプルアップ抵抗器９０の作用の結果として図７の
Ｂ点における図８（Ｂ）に示される形状のパルスを作成
する。ステージ２３０〜２３１は図８（Ｃ）に示される
Ｃ点においてパルスを角張った形状にし、そして図８（
Ｄ）に示されるステージ２３２〜２３３によってＤ点に
おいて、より一層角ばったパルスとされる。次のステー
ジ２３４〜２３５におけるコンデンサ２４０と抵抗器２
４１は、図８（Ｅ）に示されるＥ点においてパルスの立
ち上がりを遅延する。このパルスは図８（Ｆ）に示され
るように、ステージ２３６〜２３７によってＦ点におい
て角張った形状にされる。このパルスは、しかしながら
、Ａ点において適用されるパルスの前縁（立ち上がり区
間）から約５０ナノセカンドだけ遅延された前縁を持つ
。
【００３８】回路のＢ点へ適用される過渡状態の高いｄ
ｖ／ｄｔ信号の影響を次に考察する。従来の回路におい
て、そのような高いｄｖ／ｄｔ信号は、図３のＲＳラッ
チ９４へ適用される予定された放電信号として誤って認
知され、ピン７に誤った放電信号を発生する。しかしな
がら、本発明によると、そのようなｄｖ／ｄｔパルスは
フィルター９３を通過しない。
ｖ／ｄｔ信号の影響を次に考察する。従来の回路におい
て、そのような高いｄｖ／ｄｔ信号は、図３のＲＳラッ
チ９４へ適用される予定された放電信号として誤って認
知され、ピン７に誤った放電信号を発生する。しかしな
がら、本発明によると、そのようなｄｖ／ｄｔパルスは
フィルター９３を通過しない。
【００３９】過渡状態ｄｖ／ｄｔパルスは、図８（Ｂ）
に点線で示される。このパルスは図８（Ｃ）と図８（Ｄ
）において角張った形状にされる。この短いパルスは、
ステージ２３６〜２３７に十分なゲートドライブ信号を
発生できず、そのためパルスはＦ点で出力に現れない。 その結果、ｄｖ／ｄｔで誘起されたパルスは、回路に誤
ったトリガを掛ける事はない。
に点線で示される。このパルスは図８（Ｃ）と図８（Ｄ
）において角張った形状にされる。この短いパルスは、
ステージ２３６〜２３７に十分なゲートドライブ信号を
発生できず、そのためパルスはＦ点で出力に現れない。 その結果、ｄｖ／ｄｔで誘起されたパルスは、回路に誤
ったトリガを掛ける事はない。
【００４０】本発明はある特定の実施例について記述し
たものであるが、他の多くの種類や改良、他の用途は当
業者にとって自明となるだろう。従って、本発明は、こ
の明細書によって限定されるものではなく、添付された
請求の範囲によってのみ限定されるものである。
たものであるが、他の多くの種類や改良、他の用途は当
業者にとって自明となるだろう。従って、本発明は、こ
の明細書によって限定されるものではなく、添付された
請求の範囲によってのみ限定されるものである。
【図１】 一対のパワーＭＯＳＦＥＴを駆動する概知
のＩＲ２１１０パワー集積回路の概略図である。
のＩＲ２１１０パワー集積回路の概略図である。
【図２】 図１のパワー集積回路のバックコンバータ
ーへの適用を示す図面である。
ーへの適用を示す図面である。
【図３】 図１のパワー集積回路の機能上のブロック
図であり、特に、本発明の新しいｄｖ／ｄｔ妨害排除能
力を備える回路を示す図である。
図であり、特に、本発明の新しいｄｖ／ｄｔ妨害排除能
力を備える回路を示す図である。
【図４】 図３のチップの入力／出力タイミング図で
ある。 （ａ）は、ピン１０，１２におけるＨＩＮ，ＬＩＮ論理
入力を示す。 （ｂ）は、ピン１１におけるＳＤ入力を示す。 （ｃ）は、ピン７，１におけるＨＯ，ＬＯ出力を示す。
ある。 （ａ）は、ピン１０，１２におけるＨＩＮ，ＬＩＮ論理
入力を示す。 （ｂ）は、ピン１１におけるＳＤ入力を示す。 （ｃ）は、ピン７，１におけるＨＯ，ＬＯ出力を示す。
【図５】 図３の異なる点における電圧の通常のタイ
ムベースを示す図である。 （ａ）は、ピン１０におけるＨＩＮの入力波形を示す。 （ｂ）は、セットパルスを示す。 （ｃ）は、リセットパルスを示す。 （ｄ）は、出力電圧パルスＶｓｅｔを示す。 （ｅ）は、出力電圧パルスＶｒｓｔを示す。 （ｆ）は、フィルター通過後のパルスＶｓｅｔを示す。 （ｇ）は、フィルター通過後のパルスＶｒｓｔを示す。 （ｈ）は、過渡 ｄｖ／ｄｔ パルスを示す。
ムベースを示す図である。 （ａ）は、ピン１０におけるＨＩＮの入力波形を示す。 （ｂ）は、セットパルスを示す。 （ｃ）は、リセットパルスを示す。 （ｄ）は、出力電圧パルスＶｓｅｔを示す。 （ｅ）は、出力電圧パルスＶｒｓｔを示す。 （ｆ）は、フィルター通過後のパルスＶｓｅｔを示す。 （ｇ）は、フィルター通過後のパルスＶｒｓｔを示す。 （ｈ）は、過渡 ｄｖ／ｄｔ パルスを示す。
【図６】 図３のパルス発生器の実施例の回路図であ
る。
る。
【図７】 図３のパルスフィルターの一つの回路図で
ある。
ある。
【図８】 図７の回路のＡ〜Ｆのそれぞれの点におけ
るパルス波形を示す図である。 （Ａ）は、図７のＡ点におけるパルス波形を示す。 （Ｂ）は、図７のＢ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｃ）は、図７のＣ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｄ）は、図７のＤ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｅ）は、図７のＥ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｆ）は、図７のＦ点におけるパルス波形を示す。
るパルス波形を示す図である。 （Ａ）は、図７のＡ点におけるパルス波形を示す。 （Ｂ）は、図７のＢ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｃ）は、図７のＣ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｄ）は、図７のＤ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｅ）は、図７のＥ点におけるパルス波形と、ｄｖ／ｄ
ｔパルス（点線）を示す。 （Ｆ）は、図７のＦ点におけるパルス波形を示す。
２０ パワー集積回路ＩＲ２１１０
２１ 高電圧のＭＯＳＦＥＴ
２２ 低電圧のＭＯＳＦＥＴ
３０ メインパワーＭＯＳＦＥＴ
３１，３６ ダイオード
３２ インダクタ
３３，３５，３７ コンデンサ
３４ 負荷
５０，５１，５２ シュミットトリガ５５，５６
ＲＳラッチ ５７，５８ ＮＯＲゲート ５９，６０ レベルシフト回路 ６１ 遅延回路 ６２ ＮＡＮＤゲート ６３，６４ ＭＯＳＦＥＴトランジスタ７０，１０２
不足電圧検出回路 ８０ パルス発生器 ８１，８２ ＭＯＳＦＥＴ ９０，９１，２２３，２４１ 抵抗器９３ パルス
フィルター ９４ ＲＳラッチ １００，１０１ ＭＯＳＦＥＴ ２００，２０２〜２０５，２１０〜２１４ インバー
タ２０１，２１５ ゲート ２１１〜２１４ 遅延ブロックインバータ２３０〜２
３７ ＭＯＳＦＥＴ ２２４，２４０ コンデンサ
ＲＳラッチ ５７，５８ ＮＯＲゲート ５９，６０ レベルシフト回路 ６１ 遅延回路 ６２ ＮＡＮＤゲート ６３，６４ ＭＯＳＦＥＴトランジスタ７０，１０２
不足電圧検出回路 ８０ パルス発生器 ８１，８２ ＭＯＳＦＥＴ ９０，９１，２２３，２４１ 抵抗器９３ パルス
フィルター ９４ ＲＳラッチ １００，１０１ ＭＯＳＦＥＴ ２００，２０２〜２０５，２１０〜２１４ インバー
タ２０１，２１５ ゲート ２１１〜２１４ 遅延ブロックインバータ２３０〜２
３７ ＭＯＳＦＥＴ ２２４，２４０ コンデンサ
Claims (17)
- 【請求項１】 論理レベル入力回路手段と、上記入力
回路手段に接続されるパルス発生回路と、上記パルス発
生手段の出力端子と一対の主電極とに接続された制御電
極を有するトランジスタ手段と、電流源手段と、上記電
流源手段と直列に接続された上記トランジスタ手段の上
記主電極と、上記パルスの幅によって上記トランジスタ
の上記主電極に印加されたｄｖ／ｄｔ過渡信号により発
生されるパルスと区別された正常動作パルスだけを選択
し通過するパルスフィルターと、上記パルスフィルター
の出力端子に接続される出力回路手段と、上記パルスフ
ィルターを通るパルス信号の通過に応答してスイッチ機
能を発生する上記出力回路手段とを備え、ｄｖ／ｄｔ妨
害排除能力を備えるある電圧状態から異なる電圧レベル
へ論理電圧状態をシフトするレベルシフト回路。 - 【請求項２】 請求項１の回路であって、上記のトラ
ンジスタ手段が、少なくとも１つのＭＯＳＦＥＴからな
るレベルシフト回路。 - 【請求項３】 請求項１の回路であって、上記のトラ
ンジスタ手段が、少なくとも１つのＮＰＮバイポーラト
ランジスタを備えるもの。 - 【請求項４】 請求項１の回路であって、上記論理レ
ベル入力回路手段に接続され、上記入力回路手段の論理
レベルを異なる電圧レベルに変化させる電圧レベルシフ
ト手段を含むもの。 - 【請求項５】 請求項１の回路であって、上記電流源
手段は、電流源と直列に接続される抵抗を含むもの。 - 【請求項６】 請求項２の回路であって、上記電流源
手段は、電圧源と直列に接続される抵抗を含むもの。 - 【請求項７】 請求項１の回路であって、上記出力回
路手段がラッチ回路を備えるもの。 - 【請求項８】 請求項６の回路であって、上記出力回
路手段がラッチ回路を備えるもの。 - 【請求項９】 ＭＯＳデバイスの動作のための所望の
情報を命令する信号情報を出力する入力論理回路手段と
、上記入力回路手段の命令に従って上記ＭＯＳデバイス
を動作するＭＯＳデバイスゲート回路を接続するための
ＭＯＳ駆動出力回路と、論理回路手段の入力に従って所
定の長さの出力パルスのトレーンを生成するための、上
記入力論理回路手段に接続されたパルス発生手段と、上
記パルス発生手段と接続された制御回路を備え、上記パ
ルス発生手段からのパルス信号によってターンオン，オ
フを行い、出力回路を備えるトランジスタスイッチ手段
と、上記入力論理回路手段の命令に従って上記ＭＯＳ駆
動出力回路をターンオンそして、オフとする上記ＭＯＳ
駆動出力回路に接続される上記トランジスタスイッチ手
段の上記出力回路とからなり、上記トランジスタスイッ
チ手段の上記出力回路と上記ＭＯＳ駆動出力回路との間
に接続されるパルスフィルター回路を備え、上記パルス
フィルターは、上記パルス発生手段により発生されたパ
ルス幅のパルスを通過させるが、フィルタリングを行う
事によって、高いｄｖ／ｄｔを伴う短いパルスは通さず
、それによって、上記ＭＯＳ駆動出力回路内に発生され
るノイズパルスによって起こされる予期せぬｄｖ／ｄｔ
放電から上記回路を妨害排除能力を備えるようにするＭ
ＯＳ回路のためのゲートドライバ。 - 【請求項１０】 請求項９のゲートドライバ回路であ
って、上記回路が、１０Ｖ／ナノセカンド以上に速いｄ
ｖ／ｄｔを持つパルスに対しｄｖ／ｄｔ妨害排除能力を
備えるものを含むもの。 - 【請求項１１】 請求項９のゲートドライバ回路であ
って、ある電圧レベルから他の電圧レベルに論理レベル
電圧状態をシフトするため上記入力論理回路手段と上記
パルス発生手段との間に接続される電圧レベルシフト回
路手段を備えるもの。 - 【請求項１２】 請求項１０のゲートドライバ回路で
あって、ある電圧レベルから他の電圧レベルに論理レベ
ル電圧状態をシフトするため上記入力論理回路手段と上
記パルス発生手段との間に接続される電圧シフト回路手
段を備えるもの。 - 【請求項１３】 ｄｖ／ｄｔ妨害排除能力を備え、あ
る電圧状態から異なる電圧レベルへ論理電圧状態を変化
するレベルシフト回路であって、上記回路は、論理レベ
ル入力回路手段と、上記入力回路手段に接続されるパル
ス発生回路と、上記パルス発生手段の出力端子と、一対
の主電極とに接続された制御電極を備えるトランジスタ
手段と、電流シンク手段と、上記電流シンク手段と直列
に接続された上記トランジスタ手段の上記主電極と、パ
ルスの幅によって上記トランジスタの上記主電極に印加
されたｄｖ／ｄｔ過渡信号により発生されるパルスと区
別された正常動作パルスだけを選択し通過するパルスフ
ィルターと、そして上記パルスフィルターの出力端子に
接続される出力回路手段とからなり、上記出力回路手段
は、上記パルスフィルターを通るパルス信号の通過に応
答してスイッチ機能を行なう。 - 【請求項１４】 請求項１３の回路であって、上記論
理入力回路手段に接続され、上記入力回路手段の論理レ
ベルを異なる電圧レベルへ変移する出力を発生する電圧
レベルシフト手段を備えるもの。 - 【請求項１５】 請求項１３の回路であって、少なく
とも１つのＭＯＳＦＥＴを含む上記トランジスタ手段を
備えるもの。 - 【請求項１６】 請求項１３の回路であって、上記ト
ランジスタ手段が１つのＰチャンネルＭＯＳＦＥＴであ
るもの。 - 【請求項１７】 請求項１３の回路であって、上記ト
ランジスタ手段が１つのＮＰＮトランジスタであるもの
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US528,145 | 1983-08-31 | ||
| US52814590A | 1990-05-24 | 1990-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230117A true JPH04230117A (ja) | 1992-08-19 |
| JP3092862B2 JP3092862B2 (ja) | 2000-09-25 |
Family
ID=24104431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03118439A Expired - Lifetime JP3092862B2 (ja) | 1990-05-24 | 1991-05-23 | ｄｖ／ｄｔ妨害排除能力を備えた回路とＭＯＳ回路のためのゲートドライバ |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3092862B2 (ja) |
| CA (1) | CA2043100A1 (ja) |
| DE (1) | DE4114176A1 (ja) |
| GB (1) | GB2244400B (ja) |
| IT (1) | IT1248393B (ja) |
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| US9350352B2 (en) | 2009-11-19 | 2016-05-24 | Sanken Electric Co., Ltd. | Level shift circuit and switching power source apparatus |
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- 1991-05-13 GB GB9110324A patent/GB2244400B/en not_active Expired - Fee Related
- 1991-05-23 CA CA002043100A patent/CA2043100A1/en not_active Abandoned
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| ITMI911246A1 (it) | 1992-11-08 |
| GB2244400A (en) | 1991-11-27 |
| GB2244400B (en) | 1994-07-06 |
| JP3092862B2 (ja) | 2000-09-25 |
| CA2043100A1 (en) | 1991-11-25 |
| GB9110324D0 (en) | 1991-07-03 |
| ITMI911246A0 (it) | 1991-05-08 |
| DE4114176A1 (de) | 1991-11-28 |
| IT1248393B (it) | 1995-01-11 |
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