JP3117696B2 - 電子回路 - Google Patents

電子回路

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JP3117696B2 JP02117776A JP11777690A JP3117696B2 JP 3117696 B2 JP3117696 B2 JP 3117696B2 JP 02117776 A JP02117776 A JP 02117776A JP 11777690 A JP11777690 A JP 11777690A JP 3117696 B2 JP3117696 B2 JP 3117696B2
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Description

【発明の詳細な説明】 〔発明の分野〕 本発明はターン・オフ期間中に容量性の電流が流れる
制御端子を有している電子デバイスを駆動するための電
子回路に関するものである。
多くの用途では負荷に周波数又は振幅が可変の電流を
供給する必要がある。これを高効率に、しかも必要とす
る回路部品の大きさ及びコストを最小にして達成するに
は出力電力段を切換えモードで作動させるのが好適であ
る。通常は、直流電源の両端間に直列に接続するパワー
MOSFET又はIGBTのような２個のパワートランジスタを用
い、これらの両出力トランジスタ間の接続点に負荷を接
続するようにした回路、所謂半ブリッジ回路が用いられ
る。
このような回路の用途には、高強度のガス放電（HI
D）灯用の電子式安定器、切換え周波数が高い切換えモ
ードの電源回路及び電子的に整流されるDCおよびACモー
タ用のモータ駆動器がある。このようなものの集積回路
（IC）に通常適用される制御法は、制御信号としてパル
ス幅変調を用いて電流又は電力調整を行なって、アーク
電流や、モータトルク等を決めるものである。
斯種の半ブリッジ回路の設計に当り遭遇する主たる問
題は２つのパワーデバイス（トランジスタ）の内の上側
のデバイスに対する駆動法にある。この上側デバイスと
は半ブリッジ回路の出力端子を基準にして見て上側のス
イッチのことである。半ブリッジ回路の斯かる出力端子
の電圧は約０ボルトと直流給電線の電圧との間にて変化
し、この給電線の電圧は230ボルトの電力線の場合に500
V程の高さとなり得る。
回路部品の寸法を最小とし、且つインバータ又は切換
えモードの増幅器により発生されるいずれの雑音も聴こ
えなくするためには、半ブリッジ出力回路を20kHz以上
の周波数で頻繁に作動させて、この回路により可聴雑音
が発生しないようにする。
切換え半ブリッジ出力回路用の駆動回路は次のような
事項を含む多くの諸条件を満足する必要がある。
−降伏電圧は少なくとも500Vとする。
−パワートランジスタの切換え速度を速くして、切換
え損失を低くするためにゲート駆動電流を十分なものと
する。
−電磁障害を最小とするためにゲート駆動電流を抑え
る。
−直流電源回路が短絡するのを防止するために２つの
パワーデバイスが同時に導通するのを確実に防止する
（シュートスルーの防止）。
−各半ブリッジ回路の枝路に対してマイクロコントロ
ーラの１つの出力信号、即ち５〜15Vの入力信号レベル
により外部遅延回路なしで直接アドレスできるようにす
る。
−特に誘電性の負荷を伴う場合に、切換え期間中の出
力電圧のスルーレートの許容範囲を５〜10V/nsまでとす
る。
−切換え周波数応答を500kHzとする。
−電力消費量を低くする。
〔従来の技術〕
従来の個別駆動回路は、作動は速いが、効率が比較的
劣り、従って電力消費量が不所望に大きいものか、又は
効率は良いが、作動が遅いものの２つのカテゴリに属す
るものである。
欧州特許出願第0264614号は、各出力トランジスタ
と、負荷を接続する共通の接続点との間に抵抗を接続す
べきであるが、或いはターン・オン入力信号の上立り縁
を充分に遅延させて、他方のトランジスタが完全にター
ン・オンするようにすべきである旨を教示している。
シュート−スルーを防止する比較的複雑な高圧集積回
路についてはHFPC,1988年５月の“Proceedings"第237〜
245頁の“An HVIC MOSFET/IGT Drive for Half−Bridge
Topologies"に記載されている。
米国特許第4,740,717号では、半ブリッジ電力段にヒ
ステリシス回路を用いて、集積回路に発生した雑音によ
り出力デバイスの状態が不所望に変化しないようにする
旨を教示している。
シュート−スルーの防止を改善する他の技術には構成
が極めて異なるものがある。パルス変成器が首尾良く用
いられてはいるが、これらは高価である。光学カップラ
は全波出力段の上側のデバイスを良好に分離するも、作
動が遅く、しかもあまり正確でないことが屡々あり、又
内部発光ダイオードの消費電力が著しく大きい。
〔発明の概要〕
本発明の目的は電磁障害レベルが最小の半ブリッジ高
圧スイッチングデバイスを提供することにある。
本発明の他の目的は出力電力デバイスのゲート電流及
びキャパシタンスに自動適合する半ブリッジ出力回路用
のインターフェース駆動回路を提供することにある。
さらに本発明の目的は、一方の出力デバイスがターン
・オンする際に、それが他方のターン・オフしている出
力デバイスのミラーキャパシタンスによって生ずるシュ
ート−スルー（shoot−through）を受けないように保護
することにある。
本発明のさらに他の目的は、トランジスタがターン・
オフする際にゲート駆動インピーダンスに無関係にトラ
ンジスタのゲート駆動電流を制御し得るようにすること
にある。
本発明によれば、これらの目的を達成するために、電
流通路及び該電流通路制御用の制御端子を有している第
１電子デバイスと； − 駆動入力信号受信用の駆動入力端子； − 前記制御端子に接続される駆動出力端子； − 前記駆動入力端子の１つに接続されるバッファ入力
端子及び前記駆動出力端子に接続されるバッファ出力端
子を有しているバッファ； − 前記駆動出力端子に接続され、該駆動出力端子の電
圧を放電すべく作動する可制御電流シンク；及び − 前記駆動入力端子の１つに接続される第１検知入力
端子、前記制御端子に接続される第２検知入力端子及び
前記電流シンクに接続される検知出力端子を有している
検知兼遅延回路； から成る第１駆動回路と； を具え、前記検知兼遅延回路が、前記第１検知入力端子
における第１制御電圧と、前記第２検知入力端子におけ
る或る予定した低い電圧値よりも低い第２制御電圧との
組合せ制御のもとで前記電流シンクを活動化すべく作動
し、且つ前記第１制御電圧と、前記第２検知入力端子に
おける或る予定した高い電圧値よりも高い第２制御電圧
との組合せ制御のもとで前記電流シンクを非活動化すべ
く作動するようにした電子回路を提供する。
本発明の好適例では、トランジスタの制御電圧を検知
する回路部分がシュミットトリガ回路を具え、該トリガ
回路の立下り（トランジスタがターン・オフ）方向のト
リガリングレベルをトランジスタのターン・オン／ター
ン・オフ電圧以下とし、且つ前記トリガ回路の立上り信
号に対するトリガリングレベルをトランジスタのターン
・オン／ターン・オフ電圧よりも高くする。
さらに本発明の好適例では、電流シンク段を制御端子
に接続される１つの電流搬送電極を有しているトランジ
スタで構成し、このトランジスタを、シュミットトリガ
回路からの一方の信号を受信すると共に駆動回路への入
力信号に基く他方の信号を受信するゲートによって制御
する。
本発明のさらに他の好適例では、高圧半ブリッジ回路
用の低圧駆動回路が、半ブリッジ回路の下側トランジス
タを駆動するための下側駆動回路と、上側トランジスタ
を駆動するための上側駆動回路とを有し、これらの上側
及び下側駆動回路が、各トランジスタをターン・オン／
ターン・オフさせると共にトランジスタの制御端子から
の容量性電流をシンクさせる同様な第１及び第２段を有
するようにする。
さらに他の好適例では、高圧半ブリッジ切換電力回路
が出力端子に上側及び下側の電界効果トランジスタを有
し、下側の駆動回路が出力トランジスタのゲートを駆動
するための第１と、該ゲートからミラー容量性電流をシ
ンクさせるための第２段とを有しており、レベルシフト
回路が上側駆動回路にターン・オン及びターン・オフパ
ルスを供給し、且つ上側駆動回路が第１及び第２段に対
する制御信号を供給するラッチ回路を追加する点を除け
ば下側駆動回路とほぼ同様な構成となるようにする。
〔実施例〕
以下図面を参照して実施例につき説明するに、第１図
に示した高圧半ブリッジ回路は高圧電源又は高電圧線V
ccと接地点との間に直列に接続する同一構成の上側電界
効果トランジスタT1及び下側電界効果トランジスタT2を
有している。これら２つのトランジスタに対する共通の
接続点である端子OUTには負荷を接続する。トランジス
タT1及びT2の制御電極、即ちゲートは新規の高圧インタ
ーフェース回路11の各端子Gu及びGLに接続する。
インターフェース回路11は１つの集積回路として形成
し、これには図示のようなほぼ同様な構成の上側及び下
側駆動回路Du及びDLと、上側駆動回路Duに対する制御パ
ルス用のレベルシフト回路LSと、制御回路CONとの４つ
の主だったサブ回路を含める。制御回路CONは、各トラ
ンジスタT1及びT2がターン・オンするタイミング及びそ
の期間を規定するマイクロコントローラ又は他の応用特
殊ユニットから入力信号を受信し、保護機能を果し、且
つレベルシフト回路LSと下側駆動回路DLに信号を供給す
る。
本発明によれば、各駆動回路に増幅器又はバッファ段
BUFと、トランジスタM1と、検知兼遅延回路SWOとを設
け、バッファ段BUFの出力端子を各端子Gu又はGLに接続
して、これらの端子にゲート制御電圧や、ゲートターン
・オン及びゲートターン・オフ電流を供給し、トランジ
スタM1のドレイン電極はパワートランジスタT1又はT2の
ゲートに接続して、このトランジスタM1をパワートラン
ジスタのゲートへのキャパシタンス（ミラーキャパシタ
ンス）に対する電流シンクとして機能させ、又検知兼遅
延回路SWOは、各端子Gu及びGLにおけるゲート電圧が選
択最小値以下に降下する際にトランジスタM1をターン・
オンさせ、上記ゲート電圧が予定した高目の電圧以上に
上昇する際にトランジスタM1をターン・オフさせる。
説明の便宜上、検知兼遅延回路SWOの構成及び作動を
下側の駆動回路DLにつき説明するに、この回路SWOはゲ
ート電圧端子GLに接続するシュミレツトトリガ回路13を
具えている。パワートランジスタT2としてゲートターン
・オン／ターン・オフ電圧が少なくとも2.0ボルトのも
のを用い、又インターフェス回路11における電源14によ
り供給される供給電圧を12ボルトとする場合には、トリ
ガ回路13が、負に向う信号に対しては約1.8ボルトで状
態が切り換わり、正に向う信号に対しては約６ボルトで
状態が切り換わるように設計する。トリガ回路13の出力
をインバータ15で反転させ、これをNANDゲート17への一
方の入力として供給する。ゲート17の出力は反転増幅器
19にて増幅されてトランジスタM1に制御又はゲート電圧
として供給される。
駆動回路DLは論理制御回路CONから２つの入力信号を
受信し、その一方の入力信号INLはバッファBUF用のター
ン・オン／ターン・オフ信号であり、他方の反転信号IN
NLはゲート17に対する第２入力信号である。このような
構成となっている検知兼遅延回路SWOはつぎのように作
動する。
ターン・オン信号INLが受信されると、バッファBuFの
出力は高レベルとなり、トランジスタT2をターン・オン
させる。これと同時に入力信号INNLが低レベルとなるた
め、NANDゲート17の出力は高レベルとなり、インバータ
19の出力が低レベルとなり、シンクトランジスタM1はタ
ーン・オフする。ゲート端子GLの電圧がシュミットトリ
ガ回路13の立上りトリガレベルを通過すると、トリガ回
路の出力が高レベルとなり、インバータ15の出力が低レ
ベルとなる。NANDゲート17の出力は高レベルのままであ
る。
トランジスタT2をターン・オフさせる際には、入力信
号INL及びINNLをそれぞれ低及び高レベルにする。ゲー
ト端子GLの電圧はバッファBuFの電流容量及びトランジ
スタT2のゲートのキャパシタンス（主としてミラー効
果）によって決まるスルーレートで降下する。NANDゲー
ト17の出力は直ぐには変化しない。その理由は、電圧GL
がトランジスタT2のターン・オフ値以下となり、シュミ
ットトリガ回路13に対するトリガレベル値に降下するま
ではトリガ回路13の状態が変わらないからである。つい
で、トリガ回路13の出力が低レベルとなり、インバータ
15の出力が高レベルとなる。NANDゲート17の他方の入力
は既に高レベルとなっているため、このNANDゲート17の
出力は低レベルとなり、これはインバータ19を介してシ
ンクトランジスタM1をターン・オンさせる。従って、ト
ランジスタT2が完全にターン・オフされるまでは、この
トランジスタT2のゲートには低インピーダンスのシンク
は与えられない。これによりdV/dtの値は重大なEMI電界
を発生するような高レベルに上昇しなくなる。
上側駆動回路Duの機能的に同様な部分には下側駆動回
路DLのものと同じ記号にて示してあり、これらの部分は
全く同じようにターン・オン及びターン・オフ機能をす
る。上側駆動回路Duでは、レベルシフト回路LSにおける
２つの電流ミラーからの電流パルスによってセットされ
たり、リセットされたりするラッチ回路LAから信号INu
及びINNuを得る。このように短い電流パルスをラッチ回
路と組合せて使用することにより静的電力消費を減ら
し、零に近付けることができる。又、ラッチ回路は、そ
れがパワーアップの期間中には常にリセット状態とな
り、従ってトランジスタT1を確実にターン・オフさせる
ように構成することができる。
一方の出力トランジスタがターン・オン及びターン・
オフし、又他方の出力トランジスタがターン・オフした
ままである場合に、一方の出力トランジスタの各ターン
・オンにより他方のトランジスタのゲート回路には大き
なミラーキャパシタンス電流が誘起される。本発明によ
る回路によれば、電流シンク段トランジスタM1を設ける
ために斯様な電流が他方のトランジスタを不所望にター
ン・オンさせる（シュート−スルー）のを防止する。
好ましくは、制御論理回路CONによって一方のパワー
トランジスタのターン・オフ時点と他方のトランジスタ
のターン・オン時点との間に約500nsの短い遅延時間を
設けて、上述したようなシュート−スルーをさらに防止
する。この制御論理回路には通常の故障防止機構も設け
て、周知の如く、不良信号の場合に両パワートランジス
タをスイッチ・オフさせる。短い遅延時間の後に、下側
のトランジスタT2がターン・オンして、電源回路14にお
けるブートストラップコンデンサを充電し、この際上側
のトランジスタT1はターン・オフしたままである。
図示のような集積HVICは、“IEEE International Sol
id−State Circuits Con."にてWacyk,Amato及びRumenni
kにより発表された論文（1986年第16〜17頁）「A Power
IC with CMOS Analog Control"に記載されている原理
で作ることができる。高圧デバイス（パワートランジス
タ）をRESURF原理により設計したLDMOSトランジスタと
する場合にはVcc＝500VDCとし、CMOSトランジスタに３
μｍ低い電圧が現われるようにするのが好適である。プ
ロセスアーキテクチャは自己整合ｎ及びｐウェルを有す
るデュアル ポリ、デュアル ウェル CMOSプロセスに
基いて行なうことができる。上側駆動回路DuにおけるCM
OS回路はn+埋込み層とｎウェル拡散領域とによりｐ形の
接地基板から隔離させる。このように上側駆動回路のCM
OSを高電圧から絶縁することはLDMOSトランジスタを高
電圧から絶縁することと同じである。このようなプロセ
スによってフローティングウェル及びLDMOSトランジス
タに対する降伏電圧を600V以上にすることができ、これ
により500Vの直流給電線に十分なマージン（余裕）を与
えることができる。
本発明による試験回路では、パワートランジスタのゲ
ート電圧がそのトランジスタの最小しきい値電圧以下と
なった時にトランジスタM1がスイッチン・オンして、パ
ワーデバイス（トランジスタ）は完全にターン・オフし
続けた。トランジスタM1はゲート端子GLの電圧が0.5ボ
ルト以下である間はスイッチ・オンし続けた。トランジ
スタM1は入力信号INのレベルが高レベルとなった後にNA
NDゲート17を経て直ちにターン・オフした。従って、こ
のような適応性のある切換えは、デバイスの寸法（デバ
イスのゲート及びミラーキャパシタンス）、高圧電源の
値及び電源回路の一般的な構成によって影響されるパワ
ーデバイスのゲート電圧の負性勾配に自動的に適合し
た。
実験用のチップで試験した所、1mhのインダクタンス
と直列に800オームの抵抗性の負荷を接続した場合に、5
00Vまでの直流電圧に対して良好なパーホーマンスを呈
した。又、周波数が300kHzの300Vの供給電圧で、しかも
大きな誘導性負荷で作動させた所、回路又はチップに故
障を起すことなくdV/dtの値は11V/ns以上となった。
トランジスタM1及び回路SWOは実際のゲート電圧に依
存するトランジスタT2のゲート放電インピーダンスをダ
イナミックに変化させる。このために、このような回路
の用途は広い。その理由は、パワートランジスタのパラ
メータ、直流供給電圧及び電力段の構成並びにその一般
的な作動に広い広がりを持たせることができるからであ
る。
パルス幅変調を用いる場合には駆動回路DL及びDuのパ
ーホーマンスが臨界的となる。駆動電流は比較的高くし
て、切換え時間を短くし、従って切換え損失を減らす必
要がある。又同時に、切換え速度は負荷電流及びフライ
ホィール電流を搬送する高圧デバイスの回復時間により
課せられる上限値を有する。駆動回路は10V/nsのdV/ds
の値に耐え得るようにするのが望ましく、又バッファ段
によって取出されるゲート電流はゲート−ドレイン（ミ
ラー）キャパシタンスの値に従って制限する必要があ
る。
広範囲にわたる種々のパワーデバイスを使用可能とす
るために、HVIC11により取出すことができるピーク電流
は100mAに選定してある。この場合、特定のパワートラ
ンジスタに対する最適駆動電流は外部抵抗（図示せず）
によって得られる。或いは又、本体ダイオードの逆電圧
の立上り速度を、スナバ回路をターン・オンさせること
によって制限することもできる。斯種の回路はターン・
オン時に逆回復電流の振幅値も低減させる。
ゲート電流を大きくし過ぎることによりゲートキャパ
シタンスを極めて速く放電させると、切換えパルス縁が
接地ラインに結合することにより不所望な電磁障害（EM
I）を起すことになる。従ってシンク電流の値は300mAに
限定するのが望ましい。
本発明は上述した例のみに限定されるものでなく幾多
の変更も加え得ること勿論である。例えば、半ブリッジ
回路及び駆動回路は多相モータの各相に使用することが
でき、この場合には半ブリッジを他のものに対して同相
で順次切換える。切換え周波数及びパルス幅の双方を制
御して負荷に供給する電力レベルを変え、これにて取出
される電力量に負荷を応答させることができる。
半ブリッジ回路の出力を平衡駆動させることは望まな
いも、負荷の一端を大地電位としなければならない場合
には、本発明による単一の駆動回路によって電力切換え
デバイスの特性を所望なものとすることができ、又ゲー
ト電圧に影響を及ぼすミラーキャパシタンスによる誤っ
たターン・オン動作なしに周波数応答を高くすることが
できる。
なお、本発明をパワー（電力用）電界効果トランジス
タにつき説明したが、回路SWOの検知兼遅延作用はミラ
ー効果のような電流に対する補償が望まれるいずれの駆
動回路にも適用し得ることは明らかである。
【図面の簡単な説明】
第１図は本発明による電子回路のブリッジ図である。 T1,T2……パワー（出力）トランジスタ DU,DL……駆動回路 LS……レベルシフト回路 CON……制御回路 BUF……バッファ段 M1……シンクトランジスタ SWO……検知兼遅延回路 GU,GL……ゲート電圧端子 LA……ラッチ回路 11……インターフェース回路 13……シュミットトリガ回路 14……電源回路 15……インバータ 17……NANDゲート 19……反転増幅器

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】電流通路及び該電流通路制御用の制御端子
    （GU;GL）を有している第１電子デバイス（T1;T2）と； − 駆動入力信号受信用の駆動入力端子（INU,INNU;I
    NL,INNL）； − 前記制御端子に接続される駆動出力端子； − 前記駆動入力端子の１つに接続されるバッファ入力
    端子及び前記駆動出力端子に接続されるバッファ出力端
    子を有しているバッファ（BU）； − 前記駆動出力端子に接続され、該駆動出力端子の電
    圧を放電すべく作動する可制御電流シンク（M1）；及び − 前記駆動入力端子の１つに接続される第１検知入力
    端子、前記制御端子に接続される第２検知入力端子及び
    前記電流シンクに接続される検知出力端子を有している
    検知兼遅延回路（SWO）； から成る第１駆動回路（DU;DL）と； を具え、前記検知兼遅延回路が、前記第１検知入力端子
    における第１制御電圧と、前記第２検知入力端子におけ
    る或る予定した低い電圧値よりも低い第２制御電圧との
    組合せ制御のもとで前記電流シンクを活動化すべく作動
    し、且つ前記第１制御電圧と、前記第２検知入力端子に
    おける或る予定した高い電圧値よりも高い第２制御電圧
    との組合せ制御のもとで前記電流シンクを非活動化すべ
    く作動するようにした電子回路。
  2. 【請求項２】前記検知兼遅延回路が： − 前記第２検知入力端子に接続されるトリガ入力端子
    を有すると共にトリガ出力端子を有しているシュミット
    トリガ回路（13）と； − 前記第１検知入力端子に接続される第１ゲート入力
    端子、前記トリガ出力端子に結合される第２ゲート入力
    端子及び前記検知出力端子に結合されるゲート出力端子
    を有している論理ゲートと； を具えるようにした請求項１に記載の電子回路。
  3. 【請求項３】− 前記第１電子デバイスの電流通路に直
    列に接続される他の電流通路及び該他の電流通路制御用
    の他の制御端子（GU;GL）を有している第２電子デバイ
    ス（T2;T1）と； − 他の駆動信号受信用の他の駆動入力端子（INL,IN
    NL;INU,INNU）及び前記他の制御端子に接続される駆動
    出力端子を有している第２駆動回路（DL;DU）と； を具え、前記第１及び第２駆動回路が機能的に同一とな
    るようにした請求項１又は２に記載の電子回路。
  4. 【請求項４】− 前記第１電子デバイスがパワートラン
    ジスタで構成され、該トランジスタの電流通路が高電圧
    給電ノード（Vcc）と出力ノード（OUT）との間に接続さ
    れ； − 前記第２電子デバイスがパワートランジスタで構成
    され、該トランジスタの前記他の電流通路が前記出力ノ
    ードと低電圧・給電ノード（GND）との間に接続される
    ようにした請求項３に記載の電子回路。
  5. 【請求項５】前記第１駆動回路の前記駆動入力端子に結
    合され、且つ前記第２駆動回路に供給される前記他の駆
    動信号に対してレベル−シフトされた駆動入力信号を供
    給すべく作動するレベルシフト回路を含むようにした請
    求項４に記載の電子回路。
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