JPH05191240A - 短絡保護回路 - Google Patents
短絡保護回路Info
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- JPH05191240A JPH05191240A JP525292A JP525292A JPH05191240A JP H05191240 A JPH05191240 A JP H05191240A JP 525292 A JP525292 A JP 525292A JP 525292 A JP525292 A JP 525292A JP H05191240 A JPH05191240 A JP H05191240A
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Abstract
(57)【要約】
【目的】短絡保護動作後にゲート回路をバイパスする放
電用ＭＯＳＦＥＴのゲート電荷の放電時間を長くて発振
を防止する場合、外部回路によって主スイッチング素子
のゲート信号を切ったあと再度主素子をオンしようとし
ても主素子へ十分なゲート電圧が印加されない問題を解
決する。 【構成】主スイッチング素子のゲート信号を切ったとき
には放電用ＭＯＳＦＥＴがリセットされるようにする。
そのためには放電用ＭＯＳＦＥＴのゲートと主素子のゲ
ートとの間にダイオードを挿入し、主素子へのゲート信
号がなくなったときに放電用ＭＯＳＦＥＴのゲートに蓄
積していた電荷を放電させる。
電用ＭＯＳＦＥＴのゲート電荷の放電時間を長くて発振
を防止する場合、外部回路によって主スイッチング素子
のゲート信号を切ったあと再度主素子をオンしようとし
ても主素子へ十分なゲート電圧が印加されない問題を解
決する。 【構成】主スイッチング素子のゲート信号を切ったとき
には放電用ＭＯＳＦＥＴがリセットされるようにする。
そのためには放電用ＭＯＳＦＥＴのゲートと主素子のゲ
ートとの間にダイオードを挿入し、主素子へのゲート信
号がなくなったときに放電用ＭＯＳＦＥＴのゲートに蓄
積していた電荷を放電させる。
Description
【０００１】
【産業上の利用分野】本発明は、出力素子としての電圧
駆動されるＭＯＳ素子あるいは電流駆動されるバイポー
ラ素子の負荷短絡時に流れる過電流による破壊を防止す
るための短絡保護回路に関する。
駆動されるＭＯＳ素子あるいは電流駆動されるバイポー
ラ素子の負荷短絡時に流れる過電流による破壊を防止す
るための短絡保護回路に関する。
【０００２】
【従来の技術】電力用スイッチング素子としては、例え
ばＭＯＳＦＥＴやＩＧＢＴのように電圧駆動可能なＭＯ
Ｓ素子あるいは電流駆動可能なバイポーラ素子が知られ
ている。図２はＩＧＢＴをスイッチング素子として使用
する場合の回路を概念的に示す。ゲートに駆動回路21が
接続されたＩＧＢＴ１と直流電源22の間に負荷23が接続
されている。正常動作においては、ＩＧＢＴ１がオフ状
態の時電流は遮断され、電源22の電圧がＩＧＢＴ１の両
端にかかる。一方オン状態においては、負荷23に電源22
の電圧がほとんど印加され、ＩＧＢＴ１にはほとんど電
圧がかかっていない。ただし、所定の電流が流れてい
る。すなわち、ＩＧＢＴ１には、高電圧が印加されてな
おかつオン状態という状態はない。しかしながら負荷23
が何らかの故障により、点線24に示したように、電源と
短絡してしまうケースが発生しうる。これを負荷短絡と
よぶ。この状態で半導体素子１がオン状態になると、電
源22が半導体素子１に直接印加されたことになり、電圧
が加わった状態で大電流がＩＧＢＴ１に流れる。従っ
て、非常に大きな熱を発生してＩＧＢＴ１が破壊してし
まう。これを防止するため、保護回路が駆動回路21に含
まれるのが通常である。
ばＭＯＳＦＥＴやＩＧＢＴのように電圧駆動可能なＭＯ
Ｓ素子あるいは電流駆動可能なバイポーラ素子が知られ
ている。図２はＩＧＢＴをスイッチング素子として使用
する場合の回路を概念的に示す。ゲートに駆動回路21が
接続されたＩＧＢＴ１と直流電源22の間に負荷23が接続
されている。正常動作においては、ＩＧＢＴ１がオフ状
態の時電流は遮断され、電源22の電圧がＩＧＢＴ１の両
端にかかる。一方オン状態においては、負荷23に電源22
の電圧がほとんど印加され、ＩＧＢＴ１にはほとんど電
圧がかかっていない。ただし、所定の電流が流れてい
る。すなわち、ＩＧＢＴ１には、高電圧が印加されてな
おかつオン状態という状態はない。しかしながら負荷23
が何らかの故障により、点線24に示したように、電源と
短絡してしまうケースが発生しうる。これを負荷短絡と
よぶ。この状態で半導体素子１がオン状態になると、電
源22が半導体素子１に直接印加されたことになり、電圧
が加わった状態で大電流がＩＧＢＴ１に流れる。従っ
て、非常に大きな熱を発生してＩＧＢＴ１が破壊してし
まう。これを防止するため、保護回路が駆動回路21に含
まれるのが通常である。
【０００３】そのような負荷短絡保護回路としては、図
３に示すような回路が知られている。主ＩＧＢＴ素子１
のゲート、エミッタ間には、放電用ＭＯＳＦＥＴ２がゲ
ート負バイアス時にその放電用ＭＯＳＦＥＴ２の寄生ダ
イオード20を通してゲート電流が流れることを防止する
逆阻止用ダイオード３を介して接続されている。一方、
主素子の一部はエミッタ分離により電流検出用ＩＧＢＴ
素子11を形成しており、そのエミッタはＭＯＳＦＥＴ２
のゲートおよび電流検出用抵抗４を介して主素子１のエ
ミッタに接続されている。素子のオン状態で負荷短絡が
発生して、主素子１に過電流が流れた場合、検出用素子
11にも過電流が流れ、電流検出抵抗４の両端には大きな
電圧降下が発生する。このため、放電用ＭＯＳＦＥＴ２
はゲート電圧の上昇によりオンし、主素子１のゲートに
蓄えられていた電荷はＭＯＳＦＥＴ２により放電され
る。一方、ゲート端子５には素子をオンするためのゲー
ト電圧が印加されているが、主素子１のゲート電圧はゲ
ート抵抗６と放電用ＭＯＳＦＥＴ２および逆阻止用ダイ
オード３のインピーダンスの和によって分圧された電圧
まで低下する。このゲート電圧の低下により、短絡電流
は低減され、素子が破壊するまでの時間を長くし、外部
回路による保護を容易に行うことができるようになる。
３に示すような回路が知られている。主ＩＧＢＴ素子１
のゲート、エミッタ間には、放電用ＭＯＳＦＥＴ２がゲ
ート負バイアス時にその放電用ＭＯＳＦＥＴ２の寄生ダ
イオード20を通してゲート電流が流れることを防止する
逆阻止用ダイオード３を介して接続されている。一方、
主素子の一部はエミッタ分離により電流検出用ＩＧＢＴ
素子11を形成しており、そのエミッタはＭＯＳＦＥＴ２
のゲートおよび電流検出用抵抗４を介して主素子１のエ
ミッタに接続されている。素子のオン状態で負荷短絡が
発生して、主素子１に過電流が流れた場合、検出用素子
11にも過電流が流れ、電流検出抵抗４の両端には大きな
電圧降下が発生する。このため、放電用ＭＯＳＦＥＴ２
はゲート電圧の上昇によりオンし、主素子１のゲートに
蓄えられていた電荷はＭＯＳＦＥＴ２により放電され
る。一方、ゲート端子５には素子をオンするためのゲー
ト電圧が印加されているが、主素子１のゲート電圧はゲ
ート抵抗６と放電用ＭＯＳＦＥＴ２および逆阻止用ダイ
オード３のインピーダンスの和によって分圧された電圧
まで低下する。このゲート電圧の低下により、短絡電流
は低減され、素子が破壊するまでの時間を長くし、外部
回路による保護を容易に行うことができるようになる。
【０００４】この場合、図３の回路では主素子１のゲー
ト電圧を低下させると共に電流検出素子11のゲート電圧
も低下するため、検出素子11に流れる電流も低減する。
このため、電流検出用抵抗４の両端の電圧降下は減少
し、放電用ＭＯＳＦＥＴ２のインピーダンス、すなわち
オン抵抗は再度上昇する。この負帰還は、主素子のゲー
ト容量などによる遅れ要素をもつため、発振現象を発生
し易い。図４は負荷短絡を模擬するための測定回路で、
スイッチング素子41は負荷インピーダンスなしで電源42
に接続されており、そのゲート・ソース間にはゲート駆
動回路43によりゲート抵抗44を介してゲート信号が印加
される。図５において、実線51、53は図４の測定回路に
より測定した場合のゲート信号ＶG およびコレクタ電流
ＩC の波形を示す。ゲートにしきい値以上の電圧ＶG を
印加すると素子はオンするが、負荷インピーダンスが０
(実際にはストレーインダクタンスがある）であるた
め、素子の特性とゲート電圧で決定される電流が流れ
る。ゲート電圧が十分高い場合には、この電流は非常に
大きく、発熱やそれに伴うラッチアップ現象により素子
はたとえば破壊点55で破壊する。これを防止するために
図３の短絡保護回路を使用した場合のコレクタ電流ＩC
の波形および主素子１のゲート電圧ＶG の波形を図５に
点線52、54で示す。ゲート端子５に印加するゲート電圧
をゲートしきい値以上にすることによりコレクタ端子７
とエミッタ端子８の間に大電流が流れると前に述べたよ
うに主素子に印加されるゲート電圧が低下する。これに
より主素子１の電流は低減されるが、同時に電流検出用
素子11の電流も低減し、電流検出用抵抗４の電圧降下も
低下する。このため放電用ＭＯＳＦＥＴ２のオン抵抗は
増加し、主素子１に印加されるゲート電圧が再度上昇す
る。これがくり返されゲート電圧ＶG およびコレクタ電
流ＩC は発振状態となる。
ト電圧を低下させると共に電流検出素子11のゲート電圧
も低下するため、検出素子11に流れる電流も低減する。
このため、電流検出用抵抗４の両端の電圧降下は減少
し、放電用ＭＯＳＦＥＴ２のインピーダンス、すなわち
オン抵抗は再度上昇する。この負帰還は、主素子のゲー
ト容量などによる遅れ要素をもつため、発振現象を発生
し易い。図４は負荷短絡を模擬するための測定回路で、
スイッチング素子41は負荷インピーダンスなしで電源42
に接続されており、そのゲート・ソース間にはゲート駆
動回路43によりゲート抵抗44を介してゲート信号が印加
される。図５において、実線51、53は図４の測定回路に
より測定した場合のゲート信号ＶG およびコレクタ電流
ＩC の波形を示す。ゲートにしきい値以上の電圧ＶG を
印加すると素子はオンするが、負荷インピーダンスが０
(実際にはストレーインダクタンスがある）であるた
め、素子の特性とゲート電圧で決定される電流が流れ
る。ゲート電圧が十分高い場合には、この電流は非常に
大きく、発熱やそれに伴うラッチアップ現象により素子
はたとえば破壊点55で破壊する。これを防止するために
図３の短絡保護回路を使用した場合のコレクタ電流ＩC
の波形および主素子１のゲート電圧ＶG の波形を図５に
点線52、54で示す。ゲート端子５に印加するゲート電圧
をゲートしきい値以上にすることによりコレクタ端子７
とエミッタ端子８の間に大電流が流れると前に述べたよ
うに主素子に印加されるゲート電圧が低下する。これに
より主素子１の電流は低減されるが、同時に電流検出用
素子11の電流も低減し、電流検出用抵抗４の電圧降下も
低下する。このため放電用ＭＯＳＦＥＴ２のオン抵抗は
増加し、主素子１に印加されるゲート電圧が再度上昇す
る。これがくり返されゲート電圧ＶG およびコレクタ電
流ＩC は発振状態となる。
【０００５】図６はこのような発振を防止した負荷短絡
保護回路である。図３と共通の部分に同一の符号を付し
た図６では、図３の回路の電流検出用抵抗４と放電用Ｍ
ＯＳＦＥＴ２のゲートの間にダイオード９およびそれと
並列の放電用抵抗10が挿入されている。この抵抗10を十
分大きくすると、ダイオード９を通じて過電流検出時に
放電用ＭＯＳＦＥＴのゲートに蓄えられた電荷はすぐに
放電せず、短絡保護回路の動作により抵抗４の両端の電
圧降下が小さくなっても、主素子１のゲート電圧を低く
保ったままであるため、負帰還による発振現象が生じな
い。
保護回路である。図３と共通の部分に同一の符号を付し
た図６では、図３の回路の電流検出用抵抗４と放電用Ｍ
ＯＳＦＥＴ２のゲートの間にダイオード９およびそれと
並列の放電用抵抗10が挿入されている。この抵抗10を十
分大きくすると、ダイオード９を通じて過電流検出時に
放電用ＭＯＳＦＥＴのゲートに蓄えられた電荷はすぐに
放電せず、短絡保護回路の動作により抵抗４の両端の電
圧降下が小さくなっても、主素子１のゲート電圧を低く
保ったままであるため、負帰還による発振現象が生じな
い。
【０００６】
【発明が解決しようとする課題】しかし、図６の回路で
は、外部回路が動作するまでの一定時間、放電用ＭＯＳ
ＦＥＴ２のゲートに一定の電荷を保持できるように抵抗
10は大きい必要がある。ところが、外部回路が動作した
後、すぐに再度素子をオンしようとしてゲート信号を入
れても、電荷が保持されているために放電用ＭＯＳＦＥ
Ｔ２はオンしたままである。従って、主素子１には十分
なゲート電圧が印加されず、高いインピーダンス状態で
動作することとなる。すると、ロスを発生して、温度が
上昇し、破壊に到ってしまう。
は、外部回路が動作するまでの一定時間、放電用ＭＯＳ
ＦＥＴ２のゲートに一定の電荷を保持できるように抵抗
10は大きい必要がある。ところが、外部回路が動作した
後、すぐに再度素子をオンしようとしてゲート信号を入
れても、電荷が保持されているために放電用ＭＯＳＦＥ
Ｔ２はオンしたままである。従って、主素子１には十分
なゲート電圧が印加されず、高いインピーダンス状態で
動作することとなる。すると、ロスを発生して、温度が
上昇し、破壊に到ってしまう。
【０００７】このような問題は、スイッチング素子とし
てバイポーラトランジスタを用い、負荷短絡にベース電
流を放電用素子を用いて分流する短絡保護回路において
も同様に存在する。
てバイポーラトランジスタを用い、負荷短絡にベース電
流を放電用素子を用いて分流する短絡保護回路において
も同様に存在する。
【０００８】本発明の目的は、上述の問題を解決し、保
護回路の動作時に主電流に発振が起こるのを防止するた
めに低減された駆動電圧あるいは駆動電流の増大を抑制
した場合に、駆動信号によって再度素子をオンすること
のできる短絡保護回路を提供することにある。
護回路の動作時に主電流に発振が起こるのを防止するた
めに低減された駆動電圧あるいは駆動電流の増大を抑制
した場合に、駆動信号によって再度素子をオンすること
のできる短絡保護回路を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、制御端子から制御電極に入力する信号
により駆動される主スイッチング素子と、制御電極およ
び第一の主電極が主スイッチング素子の制御電極および
第一の主電極にそれぞれ接続され、第二の主電極が電流
検出用抵抗を介して主スイッチング素子の第二の主電極
に接続される電流検出用スイッチング素子を備え、電流
検出用抵抗に過大な電流が流れるときに制御端子より主
スイッチング素子の制御電極に至る回路の分岐回路に挿
入された放電用スイッチング素子をオンすることにより
主スイッチング素子の駆動信号を低減し、かつその駆動
信号の低減により主スイッチング素子に流れる過電流が
抑制されても駆動信号の低減を維持する短絡保護回路に
おいて、放電用スイッチング素子のオンにより駆動信号
が低減したのちに駆動端子に入力される信号が零ないし
逆極性になったときに放電用スイッチング素子をオフす
るようにされたものとする。
めに、本発明は、制御端子から制御電極に入力する信号
により駆動される主スイッチング素子と、制御電極およ
び第一の主電極が主スイッチング素子の制御電極および
第一の主電極にそれぞれ接続され、第二の主電極が電流
検出用抵抗を介して主スイッチング素子の第二の主電極
に接続される電流検出用スイッチング素子を備え、電流
検出用抵抗に過大な電流が流れるときに制御端子より主
スイッチング素子の制御電極に至る回路の分岐回路に挿
入された放電用スイッチング素子をオンすることにより
主スイッチング素子の駆動信号を低減し、かつその駆動
信号の低減により主スイッチング素子に流れる過電流が
抑制されても駆動信号の低減を維持する短絡保護回路に
おいて、放電用スイッチング素子のオンにより駆動信号
が低減したのちに駆動端子に入力される信号が零ないし
逆極性になったときに放電用スイッチング素子をオフす
るようにされたものとする。
【００１０】本発明は、駆動信号が電圧であっても電流
である場合に有効である。また、放電用スイッチング素
子がＭＯＳＦＥＴであり、過電流が抑制されたときに駆
動信号の低減を維持するために放電用ＭＯＳＦＥＴのゲ
ート電極と電流検出用スイッチング素子の第二の主電極
および主スイッチング素子の第二の主電極の接続回路と
の間に放電用ＭＯＳＦＥＴのゲート電荷の充電時間を短
くし放電時間を長くする手段が挿入された場合に有効で
ある。そして、その放電用ＭＯＳＦＥＴのゲート電荷の
充電時間を短くし、放電時間を長くする手段が電流検出
用抵抗の電流検出用スイッチング素子側に接続されるダ
イオードおよび主スイッチング素子の第二の主電極側に
接続される放電用抵抗であることが有効である。その上
で、放電用ＭＯＳＦＥＴのゲートと主スイッチング素子
の制御電極の間にダイオードを接続することによって駆
動信号が低減したのち駆動端子に入力される信号が零な
いし逆極性になったときに放電用ＭＯＳＦＥＴをオフに
するようにされたことが有効である。またその場合、放
電用ＭＯＳＦＥＴを含む分岐回路、電流検出用抵抗およ
び放電用抵抗がそれぞれ逆阻止用ダイオードを介して主
スイッチング素子の第二の主電極に接続されたこと、あ
るいは放電用ＭＯＳＦＥＴ、電流検出用抵抗および放電
用抵抗が共通の逆阻止用ダイオードを介して主スイッチ
ング素子の第二の主電極に接続されたことも有効であ
る。さらにまた、以上の短絡保護回路が主スイッチング
素子および電流検出用スイッチング素子が同一半導体基
体に形成されたことが有効である。
である場合に有効である。また、放電用スイッチング素
子がＭＯＳＦＥＴであり、過電流が抑制されたときに駆
動信号の低減を維持するために放電用ＭＯＳＦＥＴのゲ
ート電極と電流検出用スイッチング素子の第二の主電極
および主スイッチング素子の第二の主電極の接続回路と
の間に放電用ＭＯＳＦＥＴのゲート電荷の充電時間を短
くし放電時間を長くする手段が挿入された場合に有効で
ある。そして、その放電用ＭＯＳＦＥＴのゲート電荷の
充電時間を短くし、放電時間を長くする手段が電流検出
用抵抗の電流検出用スイッチング素子側に接続されるダ
イオードおよび主スイッチング素子の第二の主電極側に
接続される放電用抵抗であることが有効である。その上
で、放電用ＭＯＳＦＥＴのゲートと主スイッチング素子
の制御電極の間にダイオードを接続することによって駆
動信号が低減したのち駆動端子に入力される信号が零な
いし逆極性になったときに放電用ＭＯＳＦＥＴをオフに
するようにされたことが有効である。またその場合、放
電用ＭＯＳＦＥＴを含む分岐回路、電流検出用抵抗およ
び放電用抵抗がそれぞれ逆阻止用ダイオードを介して主
スイッチング素子の第二の主電極に接続されたこと、あ
るいは放電用ＭＯＳＦＥＴ、電流検出用抵抗および放電
用抵抗が共通の逆阻止用ダイオードを介して主スイッチ
ング素子の第二の主電極に接続されたことも有効であ
る。さらにまた、以上の短絡保護回路が主スイッチング
素子および電流検出用スイッチング素子が同一半導体基
体に形成されたことが有効である。
【００１１】
【作用】短絡保護回路が動作したのち、外部回路によっ
て駆動端子に入力される信号が零ないし逆極性になった
時、例えば放電用スイッチング素子がＭＯＳＦＥＴで、
そのゲートに蓄積された電荷が主スイッチング素子の制
御電極と接続されたダイオードを通じて放電されるよう
な方法により放電用スイッチング素子をオフにすれば、
短絡保護回路はリセット状態になるので、再び駆動端子
に加えられる信号によりすぐに主スイッチング素子を動
作させることが可能になる。
て駆動端子に入力される信号が零ないし逆極性になった
時、例えば放電用スイッチング素子がＭＯＳＦＥＴで、
そのゲートに蓄積された電荷が主スイッチング素子の制
御電極と接続されたダイオードを通じて放電されるよう
な方法により放電用スイッチング素子をオフにすれば、
短絡保護回路はリセット状態になるので、再び駆動端子
に加えられる信号によりすぐに主スイッチング素子を動
作させることが可能になる。
【００１２】
【実施例】図１は本発明の一実施例のＩＧＢＴのための
短絡保護回路を示し、図３、図６と共通の部分には同一
の符号が付されている。この回路では、図６の回路の放
電用ＭＯＳＦＥＴ２のゲートと主ＩＧＢＴ素子１のゲー
トの間にリセット用ダイオード12を付加している。図７
は、この回路の短絡時の動作を示し、図中に記入したよ
うに(a) は主素子１のゲート電位、(b) は主素子１のコ
レクタ電流、(c) は電流検出用抵抗４の電圧降下、すな
わちセンサ電位、(d) は放電用ＭＯＳＦＥＴ２のゲート
電位をあらわしている。時点ｔ1 において負荷短絡がお
きたとすると、それ以後主素子１および電流検出用素子
11のコレクタ電流は急激に増加し、それと共にセンサ電
位も上昇してｔ2 において保護回路が動作する。ＭＯＳ
ＦＥＴ２のゲート電位はｔ1 からｔ2 に至る間にセンサ
電位とほぼ同じ様に上昇する。ｔ2 をこえると、保護回
路が動作して(b) に示すように主電流が制限され、セン
サ電位が低下するが、ダイオード９および抵抗10によっ
てＭＯＳＦＥＴ２のゲート電位は保持される。時点ｔ3
で外部回路により主素子のゲートに印加される電圧が下
げられ、主素子のゲート電位が低下する。この場合、図
６に示す保護回路では、ＭＯＳＦＥＴ２のゲートの電荷
は抵抗10を通して流れていくだけなので、ＭＯＳＦＥＴ
２のゲート電位は(d) に点線71で示すようにゆるやかに
低下する。しかし、図１の保護回路では、ダイオード12
が主素子１のゲートとの間に付加してあるため、ｔ3 に
おいてゲート信号が０になると、ダイオード12によって
放電用ＭＯＳＦＥＴのゲート電位も０にリセットされ
る。すなわち、ｔ3 以後図６に示す従来の回路では保護
回路は動作したままであるが、図１に示す回路では外部
回路の動作によりゲート端子５に印加される電圧が０Ｖ
になると同時に保護回路もリセットできるため、すぐに
復帰動作が可能な状態になる。なお、放電用抵抗10は、
図６のようにダイオード９と並列に接続してもよいが、
電流検出用抵抗４の素子11側の電位が高くてＭＯＳＦＥ
Ｔ２がリセットされないことを避けるために、抵抗４の
エミッタ端子８側に接続することが望ましい。
短絡保護回路を示し、図３、図６と共通の部分には同一
の符号が付されている。この回路では、図６の回路の放
電用ＭＯＳＦＥＴ２のゲートと主ＩＧＢＴ素子１のゲー
トの間にリセット用ダイオード12を付加している。図７
は、この回路の短絡時の動作を示し、図中に記入したよ
うに(a) は主素子１のゲート電位、(b) は主素子１のコ
レクタ電流、(c) は電流検出用抵抗４の電圧降下、すな
わちセンサ電位、(d) は放電用ＭＯＳＦＥＴ２のゲート
電位をあらわしている。時点ｔ1 において負荷短絡がお
きたとすると、それ以後主素子１および電流検出用素子
11のコレクタ電流は急激に増加し、それと共にセンサ電
位も上昇してｔ2 において保護回路が動作する。ＭＯＳ
ＦＥＴ２のゲート電位はｔ1 からｔ2 に至る間にセンサ
電位とほぼ同じ様に上昇する。ｔ2 をこえると、保護回
路が動作して(b) に示すように主電流が制限され、セン
サ電位が低下するが、ダイオード９および抵抗10によっ
てＭＯＳＦＥＴ２のゲート電位は保持される。時点ｔ3
で外部回路により主素子のゲートに印加される電圧が下
げられ、主素子のゲート電位が低下する。この場合、図
６に示す保護回路では、ＭＯＳＦＥＴ２のゲートの電荷
は抵抗10を通して流れていくだけなので、ＭＯＳＦＥＴ
２のゲート電位は(d) に点線71で示すようにゆるやかに
低下する。しかし、図１の保護回路では、ダイオード12
が主素子１のゲートとの間に付加してあるため、ｔ3 に
おいてゲート信号が０になると、ダイオード12によって
放電用ＭＯＳＦＥＴのゲート電位も０にリセットされ
る。すなわち、ｔ3 以後図６に示す従来の回路では保護
回路は動作したままであるが、図１に示す回路では外部
回路の動作によりゲート端子５に印加される電圧が０Ｖ
になると同時に保護回路もリセットできるため、すぐに
復帰動作が可能な状態になる。なお、放電用抵抗10は、
図６のようにダイオード９と並列に接続してもよいが、
電流検出用抵抗４の素子11側の電位が高くてＭＯＳＦＥ
Ｔ２がリセットされないことを避けるために、抵抗４の
エミッタ端子８側に接続することが望ましい。
【００１３】主素子１をオフするために、ゲート端子５
に印加する電圧を０Ｖにするのでなく、負にバイアスす
ることがよくある。その場合、図１のままではエミッタ
端子８からダイオード12を通してゲート端子５へ電流が
流れこんでしまう。これを防止するようにしたのが図８
に示す実施例である。この保護回路では、図１の回路の
電流検出用抵抗４、放電用抵抗10およびＭＯＳＦＥＴ２
に直列に逆阻止用ダイオード13が共通に接続されてい
る。これによって、ゲート側に負バイアスを印加しても
エミッタからゲートへ電流が流れることがない。この回
路では、図１の逆阻止用ダイオード３は不必要で省略さ
れている。しかし、これを残すと共に、電流検出用抵抗
４および放電用抵抗10のエミッタ端子８側にそれぞれ別
個の逆阻止用ダイオードを接続してもよい。
に印加する電圧を０Ｖにするのでなく、負にバイアスす
ることがよくある。その場合、図１のままではエミッタ
端子８からダイオード12を通してゲート端子５へ電流が
流れこんでしまう。これを防止するようにしたのが図８
に示す実施例である。この保護回路では、図１の回路の
電流検出用抵抗４、放電用抵抗10およびＭＯＳＦＥＴ２
に直列に逆阻止用ダイオード13が共通に接続されてい
る。これによって、ゲート側に負バイアスを印加しても
エミッタからゲートへ電流が流れることがない。この回
路では、図１の逆阻止用ダイオード３は不必要で省略さ
れている。しかし、これを残すと共に、電流検出用抵抗
４および放電用抵抗10のエミッタ端子８側にそれぞれ別
個の逆阻止用ダイオードを接続してもよい。
【００１４】以上の実施例はＩＧＢＴの短絡保護回路に
ついて述べたが、ＭＯＳＦＥＴの短絡保護回路、あるい
は過電流が流れた際にベース電流を放電用ＭＯＳＦＥＴ
を介して分流するバイポーラトランジスタなどの短絡保
護回路にも同様に実施できる。
ついて述べたが、ＭＯＳＦＥＴの短絡保護回路、あるい
は過電流が流れた際にベース電流を放電用ＭＯＳＦＥＴ
を介して分流するバイポーラトランジスタなどの短絡保
護回路にも同様に実施できる。
【００１５】
【発明の効果】本発明によれば、主スイッチング素子に
過電流が流れた際、その電流を抑制するために行う、駆
動電極へ入力される駆動信号の低減する保護回路の動作
を過電流が抑制された後も維持するが、外部回路により
駆動端子へ印加される信号が零または逆極性になったと
きは保護回路をリセットすることにより、その時点から
駆動信号による主素子の制御を可能にし、主素子の高イ
ンピーダンス状態が回避できるので、主素子の破壊を防
止することができる。
過電流が流れた際、その電流を抑制するために行う、駆
動電極へ入力される駆動信号の低減する保護回路の動作
を過電流が抑制された後も維持するが、外部回路により
駆動端子へ印加される信号が零または逆極性になったと
きは保護回路をリセットすることにより、その時点から
駆動信号による主素子の制御を可能にし、主素子の高イ
ンピーダンス状態が回避できるので、主素子の破壊を防
止することができる。
【図１】本発明の一実施例の短絡保護回路の回路図
【図２】ＩＧＢＴを用いた回路の一例を示す回路図
【図３】従来の短絡保護回路の回路図
【図４】負荷短絡の模擬測定回路図
【図５】短絡保護回路を用いない場合、および図３の短
絡保護回路を用いた場合のゲート信号およびコレクタ電
流の波形図
絡保護回路を用いた場合のゲート信号およびコレクタ電
流の波形図
【図６】発振を防止した短絡保護回路の回路図
【図７】図１の短絡保護回路の動作を示す波形図
【図８】本発明の別の実施例の短絡保護回路の回路図
１ 主ＩＧＢＴ ２ 放電用ＭＯＳＦＥＴ ４ 電流検出用抵抗 ５ ゲート端子 ６ 抵抗 ７ コレクタ端子 ８ エミッタ端子 １０ 放電用抵抗 １１ 電流検出用ＩＧＢＴ １２ リセット用ダイオード １３ 逆阻止用ダイオード
Claims (9)
- 【請求項１】制御端子から制御電極に入力する信号によ
り駆動される主スイッチング素子と、制御電極および第
一の主電極が主スイッチング素子の制御電極および第一
の主電極にそれぞれ接続され、第二の主電極が電流検出
用抵抗を介して主スイッチング素子の第二の主電極に接
続される電流検出用スイッチング素子を備え、電流検出
用抵抗に過大な電流が流れるときに制御端子より主スイ
ッチング素子の制御電極に至る回路の分岐回路に挿入さ
れた放電用スイッチング素子をオンすることにより主ス
イッチング素子の駆動信号を低減し、かつその駆動信号
の低減により主スイッチング素子に流れる過電流が抑制
されても駆動信号の低減を維持するものにおいて、放電
用スイッチング素子のオンにより駆動信号が低減したの
ちに駆動端子に入力される信号が零ないし逆極性になっ
たときに放電用スイッチング素子をオフにするようにさ
れたことを特徴とする短絡保護回路。 - 【請求項２】駆動信号が電圧である請求項１記載の短絡
保護回路。 - 【請求項３】駆動信号が電流である請求項１記載の短絡
保護回路。 - 【請求項４】放電用スイッチング素子がＭＯＳＦＥＴで
あり、過電流が抑制されたときに駆動信号の低減を維持
するために放電用ＭＯＳＦＥＴのゲート電極と電流検出
用スイッチング素子の第二の主電極および主スイッチン
グ素子の第二の主電極の接続回路との間に放電用ＭＯＳ
ＦＥＴのゲート電荷の充電時間を短くし放電時間を長く
する手段が挿入された請求項１、２あるいは３記載の短
絡保護回路。 - 【請求項５】放電用ＭＯＳＦＥＴのゲート電荷の充電時
間を短くし放電時間を長くする手段が電流検出用抵抗の
電流検出用スイッチング素子側に接続されるダイオード
および主スイッチング素子の第二の主電極側に接続され
る放電用抵抗である請求項４記載の短絡保護回路。 - 【請求項６】放電用ＭＯＳＦＥＴのゲートと主スイッチ
ング素子の制御電極の間にダイオードを接続することに
よって駆動信号が低減したのち駆動端子に入力される信
号が零ないし逆極性になったときに放電用ＭＯＳＦＥＴ
をオフにするようにされた請求項４あるいは５記載の短
絡保護回路。 - 【請求項７】放電用ＭＯＳＦＥＴを含む分岐回路、電流
検出用抵抗および放電用抵抗がそれぞれ逆阻止用ダイオ
ードを介して主スイッチング素子の第二の主電極に接続
された請求項４、５あるいは６記載の短絡保護回路。 - 【請求項８】放電用ＭＯＳＦＥＴ、電流検出用抵抗およ
び放電用抵抗が共通の逆阻止用ダイオードを介して主ス
イッチング素子の第二の主電極に接続された請求項４な
いし７のいずれかに記載の短絡保護回路。 - 【請求項９】主スイッチング素子および電流検出用スイ
ッチング素子が同一半導体基体に形成された請求項１な
いし８のいずれかに記載の短絡保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005252A JP3039092B2 (ja) | 1992-01-16 | 1992-01-16 | 短絡保護回路 |
| US08/001,199 US5844760A (en) | 1991-03-22 | 1993-01-07 | Insulated-gate controlled semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005252A JP3039092B2 (ja) | 1992-01-16 | 1992-01-16 | 短絡保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191240A true JPH05191240A (ja) | 1993-07-30 |
| JP3039092B2 JP3039092B2 (ja) | 2000-05-08 |
Family
ID=11606028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005252A Expired - Lifetime JP3039092B2 (ja) | 1991-03-22 | 1992-01-16 | 短絡保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039092B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109888739A (zh) * | 2019-01-30 | 2019-06-14 | 上海拓为汽车技术有限公司 | 一种用于驱动桥mosfet短路保护电路 |
| CN114257225A (zh) * | 2020-09-23 | 2022-03-29 | 圣邦微电子（北京）股份有限公司 | 功率开关管的保护电路和负载开关电路 |
-
1992
- 1992-01-16 JP JP4005252A patent/JP3039092B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109888739A (zh) * | 2019-01-30 | 2019-06-14 | 上海拓为汽车技术有限公司 | 一种用于驱动桥mosfet短路保护电路 |
| CN109888739B (zh) * | 2019-01-30 | 2023-12-15 | 上海拓为汽车技术有限公司 | 一种用于驱动桥mosfet短路保护电路 |
| CN114257225A (zh) * | 2020-09-23 | 2022-03-29 | 圣邦微电子（北京）股份有限公司 | 功率开关管的保护电路和负载开关电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3039092B2 (ja) | 2000-05-08 |
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