JPS61261920A - 導電変調型ｍｏｓｆｅｔの過電流保護回路 - Google Patents
導電変調型ｍｏｓｆｅｔの過電流保護回路Info
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- JPS61261920A JPS61261920A JP60103311A JP10331185A JPS61261920A JP S61261920 A JPS61261920 A JP S61261920A JP 60103311 A JP60103311 A JP 60103311A JP 10331185 A JP10331185 A JP 10331185A JP S61261920 A JPS61261920 A JP S61261920A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は導電変調型ＭＯＳＦＥＴの過電流保護回路に関
する。
する。
導電変調型ＭＯＳＦＥＴはＭＯＳゲニト入力を有し、バ
イポーラ・モードで動作するＦＥＴであり、スイッチン
グ速度が速く、しかもオン電圧が低いという長所をもっ
ている。このため、従来のバイポーラトランジスタやＭ
ＯＳＦＥＴでは不可能であった大電力の高周波コントロ
ールが可能となり、各種装置の小型化、低コスト化が図
られる。
イポーラ・モードで動作するＦＥＴであり、スイッチン
グ速度が速く、しかもオン電圧が低いという長所をもっ
ている。このため、従来のバイポーラトランジスタやＭ
ＯＳＦＥＴでは不可能であった大電力の高周波コントロ
ールが可能となり、各種装置の小型化、低コスト化が図
られる。
以下本明細書では、この導電変調型ＭＯＳＦＥＴをＢ
Ｉ ＦＥＴ （Ｂｉｐｏｌａｒ ｍｏｄｅ ＦＥＴ
） トＮ称する。
Ｉ ＦＥＴ （Ｂｉｐｏｌａｒ ｍｏｄｅ ＦＥＴ
） トＮ称する。
第４図はＢ Ｉ ＦＥＴの基本的なチョッパ回路である
。図において１が８１ＦＥＴであり、このＢＴＦＥＴｌ
のオン、オフにより直流電源２から負荷３に電力を供給
するようになっている。
。図において１が８１ＦＥＴであり、このＢＴＦＥＴｌ
のオン、オフにより直流電源２から負荷３に電力を供給
するようになっている。
Ｂ Ｉ ＦＥＴＩをオン、オフ制御するゲート信号発生
回路は、Ｂ Ｉ ＦＥＴＩのゲートに正の電圧を供給す
るゲート電源４、負の電圧を供給するゲート電源５、制
御信号入力端子１０に入る制御信号を増幅するバイポー
ラトランジスタ６〜９により構成される。このゲート信
号発生回路の制御信号入力端子１０に正の信号を与える
と、トランジスタ６及び７がオンしてゲート電ｒＡ４か
ら正の電圧が出力端子１１を介してＢ Ｉ ＦＥＴ１の
ゲートに供給され、ＢＩＦＥＴＩはターンオンする。制
御信号入力端子１０に負の信号を入力すると、トランジ
スタ８及び９がオンしてゲート電［５から負の電圧が出
力端子１１を介してＢ Ｉ ＦＥＴ１のゲートに供給さ
れ、ＢＩＦＥＴｌはターンオフする。
回路は、Ｂ Ｉ ＦＥＴＩのゲートに正の電圧を供給す
るゲート電源４、負の電圧を供給するゲート電源５、制
御信号入力端子１０に入る制御信号を増幅するバイポー
ラトランジスタ６〜９により構成される。このゲート信
号発生回路の制御信号入力端子１０に正の信号を与える
と、トランジスタ６及び７がオンしてゲート電ｒＡ４か
ら正の電圧が出力端子１１を介してＢ Ｉ ＦＥＴ１の
ゲートに供給され、ＢＩＦＥＴＩはターンオンする。制
御信号入力端子１０に負の信号を入力すると、トランジ
スタ８及び９がオンしてゲート電［５から負の電圧が出
力端子１１を介してＢ Ｉ ＦＥＴ１のゲートに供給さ
れ、ＢＩＦＥＴｌはターンオフする。
第５図は８１ ＦＥＴのドレイン電圧ＶＤ−トレイン電
流ＩＤ特性の一例を示す。図示のようゲート電圧Ｖａを
高くして駆動すると、オン電圧は低くなり、Ｂ Ｉ Ｆ
ＥＴでの電力損失を少なくできる。
流ＩＤ特性の一例を示す。図示のようゲート電圧Ｖａを
高くして駆動すると、オン電圧は低くなり、Ｂ Ｉ Ｆ
ＥＴでの電力損失を少なくできる。
ところが第４図の回路で負荷３に短絡事故が発生した場
合、ＢＩＦＥＴｌのドレイン・ソース間の電圧は直流電
源２の電圧まで上昇する。この結果ＢＩＦＥＴ１での電
力損失が過大となり、ＢＩＦＥＴＩは破壊に至る。この
様な負荷の事故を考慮してゲート電圧を低くして駆動す
ると、第５図から判るようにＢＩＦＥＴｌのオン電圧が
高くなり、ＢＩＦＥＴ１０オン状態での電力損失が大き
くなるという問題がある。
合、ＢＩＦＥＴｌのドレイン・ソース間の電圧は直流電
源２の電圧まで上昇する。この結果ＢＩＦＥＴ１での電
力損失が過大となり、ＢＩＦＥＴＩは破壊に至る。この
様な負荷の事故を考慮してゲート電圧を低くして駆動す
ると、第５図から判るようにＢＩＦＥＴｌのオン電圧が
高くなり、ＢＩＦＥＴ１０オン状態での電力損失が大き
くなるという問題がある。
このような問題を解決するため、第６図に示すような過
電流保護回路を設けることが行われる。
電流保護回路を設けることが行われる。
図のようにＢＩＦＥＴＩのドレイン・ソース間には抵抗
１２．１３が直列接続されていて、抵抗１３の両端でド
レイン・ソース間電圧を検知している。またＢＩＦＥＴ
ｌのゲート・ソース間には抵抗４１とトランジスタ４２
が直列に接続され、このトランジスタ４２のゲートはツ
ェナーダイオード４３を介して抵抗１３の高電位側に接
続されている。Ｂ Ｉ ＦＥＴ１のゲートは抵抗４４を
介してゲート信号発生回路の出力端子１１に接続されて
いる。
１２．１３が直列接続されていて、抵抗１３の両端でド
レイン・ソース間電圧を検知している。またＢＩＦＥＴ
ｌのゲート・ソース間には抵抗４１とトランジスタ４２
が直列に接続され、このトランジスタ４２のゲートはツ
ェナーダイオード４３を介して抵抗１３の高電位側に接
続されている。Ｂ Ｉ ＦＥＴ１のゲートは抵抗４４を
介してゲート信号発生回路の出力端子１１に接続されて
いる。
この様な保護回路を備えた場合の動作は次の通りである
。負荷３に事故が発生して８１ＦＥＴ１に過電流が流れ
ると、ＢＩＦＥＴｌのオン電圧が上昇する。この電圧は
抵抗１２．１３により分圧され、抵抗１３の両端電圧が
ツェナーダイオード４３のツェナー電圧値を超えるとト
ランジスタ４２のベースに電流が流れる。これによりト
ランジスタ４２がオンとなり、ゲート電源４の電圧は抵
抗４１と４４により分圧されて低下する。例えばゲート
電源４の電圧を１５Ｖ、抵抗４１及び４４を共に５００
とした場合、正常動作している時はＢＩＦＥＴｌのゲー
ト電圧は１５Ｖであり、負荷３に短絡事故が発生した場
合はゲート電圧が７．５Ｖまで低下して、ＢＩＦＥＴｌ
に流れる電流を低下させることができる。一方、負荷３
が正常でＢ Ｉ ＦＥＴ１がターンオンする時、その初
期に数十ナノセカンドの遅延時間がある。このためＢ
Ｉ ＦＥＴ１に正のゲート電圧が印加された時点から数
十ナノセカンドの間はＢ Ｉ ＦＥＴ１に直流Ｎ源２の
電圧が印加されている。この期間にはトランジスタ４２
のベースに電流が流れ、従ってＢＩＦＥＴｌのゲート電
圧は低い値となる。しかし時間の経過と共にＢ Ｉ Ｆ
ＥＴ１のオン電圧は降下していき、最終的に数■まで低
下する。この時抵抗１３に発生している電圧がツェナー
電圧値より低くなると、トランジスタ４２はオフとなり
、ＢＩＦＥＴ−１のゲート電圧はゲート電源４の電圧ま
で上昇し、ＢＩ ＦＥＴ１のオン電圧が十分に低くなる
まで駆動することができる。
。負荷３に事故が発生して８１ＦＥＴ１に過電流が流れ
ると、ＢＩＦＥＴｌのオン電圧が上昇する。この電圧は
抵抗１２．１３により分圧され、抵抗１３の両端電圧が
ツェナーダイオード４３のツェナー電圧値を超えるとト
ランジスタ４２のベースに電流が流れる。これによりト
ランジスタ４２がオンとなり、ゲート電源４の電圧は抵
抗４１と４４により分圧されて低下する。例えばゲート
電源４の電圧を１５Ｖ、抵抗４１及び４４を共に５００
とした場合、正常動作している時はＢＩＦＥＴｌのゲー
ト電圧は１５Ｖであり、負荷３に短絡事故が発生した場
合はゲート電圧が７．５Ｖまで低下して、ＢＩＦＥＴｌ
に流れる電流を低下させることができる。一方、負荷３
が正常でＢ Ｉ ＦＥＴ１がターンオンする時、その初
期に数十ナノセカンドの遅延時間がある。このためＢ
Ｉ ＦＥＴ１に正のゲート電圧が印加された時点から数
十ナノセカンドの間はＢ Ｉ ＦＥＴ１に直流Ｎ源２の
電圧が印加されている。この期間にはトランジスタ４２
のベースに電流が流れ、従ってＢＩＦＥＴｌのゲート電
圧は低い値となる。しかし時間の経過と共にＢ Ｉ Ｆ
ＥＴ１のオン電圧は降下していき、最終的に数■まで低
下する。この時抵抗１３に発生している電圧がツェナー
電圧値より低くなると、トランジスタ４２はオフとなり
、ＢＩＦＥＴ−１のゲート電圧はゲート電源４の電圧ま
で上昇し、ＢＩ ＦＥＴ１のオン電圧が十分に低くなる
まで駆動することができる。
ここでＢＩＦＥＴに過１！流が流れてＢ Ｉ ＦＥＴが
破壊する時のＢＩＦＥＴの電流１ｏ（ＩＩｌａｘ）とド
レイン・ソース間電圧Ｖｏの関係を第７図に示す。図に
おいて斜線部がＢ Ｉ ＦＥＴが破壊する領域である。
破壊する時のＢＩＦＥＴの電流１ｏ（ＩＩｌａｘ）とド
レイン・ソース間電圧Ｖｏの関係を第７図に示す。図に
おいて斜線部がＢ Ｉ ＦＥＴが破壊する領域である。
図から明らかなように、Ｉｎ（ＩＩｌａＸ）はＶＤと反
比例関係にあり、特にＢＩＦＥＴを高電圧回路で使用す
る場合には過電流をできるだけ小さくすることが重要と
なる。そのためには、ゲート電圧をｖｔｈ（ＢＩＦＥＴ
をオン状態にするための最小ゲート電圧）以下として電
流を切るか、またはＶ ｔｈ＋ ３ Ｖ程度以下として
実質的に流れる電流を十分小さくすることが必要である
。
比例関係にあり、特にＢＩＦＥＴを高電圧回路で使用す
る場合には過電流をできるだけ小さくすることが重要と
なる。そのためには、ゲート電圧をｖｔｈ（ＢＩＦＥＴ
をオン状態にするための最小ゲート電圧）以下として電
流を切るか、またはＶ ｔｈ＋ ３ Ｖ程度以下として
実質的に流れる電流を十分小さくすることが必要である
。
しかし第６図に示す従来の保護回路では、ＢＩＦＥＴｌ
に過電流が流れた場合にゲート電圧がｖｔｈまたはそれ
以下になるように抵抗４１゜４４を設定した時、次のよ
うな問題が生じる。第１に、前）五したようにＢ Ｉ
ＦＥＴ１がターンオンする初期においてＢＩＦＥＴｌの
ドレイン・ソース間には直流電源２の電圧が印加されて
トランジスタ４２はオン状態となっており、この時ＢＩ
ＦＥＴ１のゲート電圧はｖｔｈ程度またはそれ以下とな
ってしまう。この結果ＢＩＦＥＴ１はターンオンしなく
なるか、またはターンオン時間が極端に長くなる。第２
に、負荷３が事故を起こして保護回路が作動した場合、
ＢＩＦＥＴＩに流れていた過電流が急激に減少するため
、回路の浮遊インダクタンス成分のためにＢ Ｉ ＦＥ
Ｔ１にかかる電圧が振動し、一時的に抵抗１３に発生し
ている電圧がツェナーダイオード４３のツェナー電圧値
より低くなる。このときトランジスタ４２はオフ状態と
なり、再びＢＩＦＥＴｌに高いゲート電圧がかかり過電
流が流れ出す。この繰返しによってこの回路では発振現
象を引き起こす。
に過電流が流れた場合にゲート電圧がｖｔｈまたはそれ
以下になるように抵抗４１゜４４を設定した時、次のよ
うな問題が生じる。第１に、前）五したようにＢ Ｉ
ＦＥＴ１がターンオンする初期においてＢＩＦＥＴｌの
ドレイン・ソース間には直流電源２の電圧が印加されて
トランジスタ４２はオン状態となっており、この時ＢＩ
ＦＥＴ１のゲート電圧はｖｔｈ程度またはそれ以下とな
ってしまう。この結果ＢＩＦＥＴ１はターンオンしなく
なるか、またはターンオン時間が極端に長くなる。第２
に、負荷３が事故を起こして保護回路が作動した場合、
ＢＩＦＥＴＩに流れていた過電流が急激に減少するため
、回路の浮遊インダクタンス成分のためにＢ Ｉ ＦＥ
Ｔ１にかかる電圧が振動し、一時的に抵抗１３に発生し
ている電圧がツェナーダイオード４３のツェナー電圧値
より低くなる。このときトランジスタ４２はオフ状態と
なり、再びＢＩＦＥＴｌに高いゲート電圧がかかり過電
流が流れ出す。この繰返しによってこの回路では発振現
象を引き起こす。
本発明は上記した問題を解決した信頼性の高いＢ Ｉ
ＦＥＴの過電流保護回路を提供することを目的とする。
ＦＥＴの過電流保護回路を提供することを目的とする。
本発明にがかるＢ Ｉ ＦＥＴの過電流保護回路は、Ｂ
ＩＦＥＴのドレイン・ソース間電圧を検知する電圧検知
回路と、この電圧検知回路の出力により制御されてＢＩ
ＦＥＴのゲート・ソース電圧を選択的に低下させる回路
とからなり、前記ゲート・ソース電圧を低下させる回路
は、装置が正常に動作している間は作動せず、ＢＩＦＥ
Ｔに過電流が流れた場合にのみ作動するように構成され
る。このようなゲート・ソース間電圧を低下させる回路
は、アノードがＢ Ｉ ＦＥＴのゲートに接続され、ゲ
ートがトリガ・ダイオードを介して前記電圧検知回路の
出力端子に接続されたサイリスタと、このサイリスタの
カソードとＢ Ｉ ＦＥＴのソースとの間に介挿され、
ゲートが遅延回路を介してＢＩＦＥＴのゲート信号発生
回路の出力端子に接続されたＭＯＳＦＥＴとから構成さ
れる。
ＩＦＥＴのドレイン・ソース間電圧を検知する電圧検知
回路と、この電圧検知回路の出力により制御されてＢＩ
ＦＥＴのゲート・ソース電圧を選択的に低下させる回路
とからなり、前記ゲート・ソース電圧を低下させる回路
は、装置が正常に動作している間は作動せず、ＢＩＦＥ
Ｔに過電流が流れた場合にのみ作動するように構成され
る。このようなゲート・ソース間電圧を低下させる回路
は、アノードがＢ Ｉ ＦＥＴのゲートに接続され、ゲ
ートがトリガ・ダイオードを介して前記電圧検知回路の
出力端子に接続されたサイリスタと、このサイリスタの
カソードとＢ Ｉ ＦＥＴのソースとの間に介挿され、
ゲートが遅延回路を介してＢＩＦＥＴのゲート信号発生
回路の出力端子に接続されたＭＯＳＦＥＴとから構成さ
れる。
本発明による保護回路では、ＢＩＦＥＴに過電流が流れ
た時にそのゲート・ソース間を短絡する主スィッチ素子
としてサイリスタを用いている。
た時にそのゲート・ソース間を短絡する主スィッチ素子
としてサイリスタを用いている。
サイリスタは−Ｈオンとなった模はアノード・カソード
間に逆電圧がかからない限りオン状態に保たれるから、
一旦オフとなったＢ Ｉ ＦＥＴが浮遊インダクタンス
の影響で再びオンになるというＢ Ｉ ＦＥＴ回路の発
振現象は防止される。またサイリスタには直列にＭＯＳ
ＦＥＴが挿入されており、そのゲートの浮遊キャパシタ
と、そのゲートとＢ Ｉ ＦＥＴのゲート信号発生口□
路の出力端子の間に設けられた抵抗により遅延回路が構
成されている。このため、オンゲート信号が入ったＢＩ
ＦＥＴのターンオン初期においてこのＭＯＳＦＥＴがオ
ンになるまでには一定の遅れ時間がある。このため、Ｂ
ＩＦＥＴのターンオン初期に過電流保護回路が働いてＢ
ＴＦＥＴがターンオンしないかまたはターンオンが遅れ
るという事態も防止される。従って本発明によれば、信
頼性の高いＢ Ｉ ＦＥＴの過電流保護回路が実現でき
る。
間に逆電圧がかからない限りオン状態に保たれるから、
一旦オフとなったＢ Ｉ ＦＥＴが浮遊インダクタンス
の影響で再びオンになるというＢ Ｉ ＦＥＴ回路の発
振現象は防止される。またサイリスタには直列にＭＯＳ
ＦＥＴが挿入されており、そのゲートの浮遊キャパシタ
と、そのゲートとＢ Ｉ ＦＥＴのゲート信号発生口□
路の出力端子の間に設けられた抵抗により遅延回路が構
成されている。このため、オンゲート信号が入ったＢＩ
ＦＥＴのターンオン初期においてこのＭＯＳＦＥＴがオ
ンになるまでには一定の遅れ時間がある。このため、Ｂ
ＩＦＥＴのターンオン初期に過電流保護回路が働いてＢ
ＴＦＥＴがターンオンしないかまたはターンオンが遅れ
るという事態も防止される。従って本発明によれば、信
頼性の高いＢ Ｉ ＦＥＴの過電流保護回路が実現でき
る。
以下本発明の詳細な説明する。
第１図は一実施例の回路構成を示す。第４図に示す基本
回路と対応する部分は第４図と”同一符号を付して詳細
な説明は省略する。ＢＩＦＥＴｌのドレイン・ソース間
電圧を検知する電圧検知回路として、ＢＩＦＥＴＩのド
レイン・ソース間に抵抗１２．１３が直列接続されてい
る。これは従来の第６図と同じである。ＢＩＦＥＴｌに
過電流が流れた時にそのゲート・ソース間電圧を低下さ
せる回路として、そのゲート・ソース間にサイリスタ１
４とＭＯＳＦＥＴ１５の直列回路を設けている。サイリ
スタ１４のゲートはトリガ・ダイオードとしてのツェナ
ーダイオード１６を介して電圧検知回路の出力端子であ
る抵抗１３の高電位側端子に接続されている。８１ＦＥ
Ｔ１のゲートとゲート信号発生回路の出力端子１１との
間には抵抗１８が設けられ、またＭＯＳＦＥＴ１５のゲ
ートとゲート信号発生回路の出力端子１１の間を二も抵
抗１９が設けられている。抵抗１９とＭＯＳＦＥＴ１５
のゲートの浮遊キャパシタとは遅延回路を構成している
。ＭＯＳＦＥＴ１５のトレイン・ソース間には過電圧防
止用のツェナーダイオード１７が接続されている。
回路と対応する部分は第４図と”同一符号を付して詳細
な説明は省略する。ＢＩＦＥＴｌのドレイン・ソース間
電圧を検知する電圧検知回路として、ＢＩＦＥＴＩのド
レイン・ソース間に抵抗１２．１３が直列接続されてい
る。これは従来の第６図と同じである。ＢＩＦＥＴｌに
過電流が流れた時にそのゲート・ソース間電圧を低下さ
せる回路として、そのゲート・ソース間にサイリスタ１
４とＭＯＳＦＥＴ１５の直列回路を設けている。サイリ
スタ１４のゲートはトリガ・ダイオードとしてのツェナ
ーダイオード１６を介して電圧検知回路の出力端子であ
る抵抗１３の高電位側端子に接続されている。８１ＦＥ
Ｔ１のゲートとゲート信号発生回路の出力端子１１との
間には抵抗１８が設けられ、またＭＯＳＦＥＴ１５のゲ
ートとゲート信号発生回路の出力端子１１の間を二も抵
抗１９が設けられている。抵抗１９とＭＯＳＦＥＴ１５
のゲートの浮遊キャパシタとは遅延回路を構成している
。ＭＯＳＦＥＴ１５のトレイン・ソース間には過電圧防
止用のツェナーダイオード１７が接続されている。
抵抗１９とＭＯＳＦＥＴ１５のゲートの浮遊キャパシタ
による遅延回路の時定数は、Ｂ Ｉ ＦＥＴ１がターン
オンするまえにＭＯＳＦＥＴ１５がオンにならないよう
に設定される。具体的には例えば、オンゲート信号が入
力されてＢＩＦＥＴｌのドレイン・ソース間電圧が１０
％低下する迄はＭＯＳＦＥＴ１５がオンすることがない
ように、その時定数が設定される。
による遅延回路の時定数は、Ｂ Ｉ ＦＥＴ１がターン
オンするまえにＭＯＳＦＥＴ１５がオンにならないよう
に設定される。具体的には例えば、オンゲート信号が入
力されてＢＩＦＥＴｌのドレイン・ソース間電圧が１０
％低下する迄はＭＯＳＦＥＴ１５がオンすることがない
ように、その時定数が設定される。
このように構成された保護回路において、ゲート信号発
生回路の制御信号入力端子１０に正の信号が与えられて
ＢＩＦＥＴｌがオン状態にあり、負荷３が短絡事故を起
こした場合を考える。このときＢＩＦＥＴｌに過電流が
流れ、Ｂ Ｉ ＦＥＴ１のオン電圧が上昇して、この電
圧は抵抗１２゜１３により分圧されて検知される。ＭＯ
３ＦＥＴ１５はこのときゲート信号発生回路からのオン
ゲート信号によりオン状態にある。抵抗１３に発生する
電圧がツェナーダイオード１６のツェナー電圧以上にな
るとサイリスタ１４にゲート電流が流れてサイリスタ１
４がターンオンする。サイリスタ１４がオン状態になる
と、ＢＩＦＥＴｌのゲート・ソース間電圧はサイリスタ
１４のオン電圧とＭＯＳＦＥＴ１５のオン電圧の和とな
る。この値は２ＶｉＸ下とすることが容易である。ＢＩ
ＦＥＴｌ（７）ＶｔＭｔ５Ｖ程ｉ Ｔ−（ＩＦ）ルカら
、Ｂ Ｉ ＦＥＴＩに過電流が流れた時そのゲート・ソ
ース間電圧をｖｔｈ以下として、過電流を完全に遮断す
ることができる。そしてサイリスタ１４は−Ｈオンにな
ると、アノードが正電位である限りオン状態に保たれる
から、ＢＩＦＥＴＩの過電流が急激に減少して電圧が振
動し、サイリスタ１４のゲート電圧が低下しても、Ｂｒ
ＦＥＴ１のゲート・ソース間電圧ハＶｔｈ以下ニ保りｎ
、ＢＩＦＥＴｌに再びｉ電流が流れ出すことはない。
生回路の制御信号入力端子１０に正の信号が与えられて
ＢＩＦＥＴｌがオン状態にあり、負荷３が短絡事故を起
こした場合を考える。このときＢＩＦＥＴｌに過電流が
流れ、Ｂ Ｉ ＦＥＴ１のオン電圧が上昇して、この電
圧は抵抗１２゜１３により分圧されて検知される。ＭＯ
３ＦＥＴ１５はこのときゲート信号発生回路からのオン
ゲート信号によりオン状態にある。抵抗１３に発生する
電圧がツェナーダイオード１６のツェナー電圧以上にな
るとサイリスタ１４にゲート電流が流れてサイリスタ１
４がターンオンする。サイリスタ１４がオン状態になる
と、ＢＩＦＥＴｌのゲート・ソース間電圧はサイリスタ
１４のオン電圧とＭＯＳＦＥＴ１５のオン電圧の和とな
る。この値は２ＶｉＸ下とすることが容易である。ＢＩ
ＦＥＴｌ（７）ＶｔＭｔ５Ｖ程ｉ Ｔ−（ＩＦ）ルカら
、Ｂ Ｉ ＦＥＴＩに過電流が流れた時そのゲート・ソ
ース間電圧をｖｔｈ以下として、過電流を完全に遮断す
ることができる。そしてサイリスタ１４は−Ｈオンにな
ると、アノードが正電位である限りオン状態に保たれる
から、ＢＩＦＥＴＩの過電流が急激に減少して電圧が振
動し、サイリスタ１４のゲート電圧が低下しても、Ｂｒ
ＦＥＴ１のゲート・ソース間電圧ハＶｔｈ以下ニ保りｎ
、ＢＩＦＥＴｌに再びｉ電流が流れ出すことはない。
次にＢＩＦＥＴｌのターンオン初期の動作を説明する。
ゲート信号発生回路の制御入力端子１０に正の制御信号
が与えられると、出力端子１１から正のオンゲート信号
が抵抗１８を介してＢＩＦＥＴＩのゲートに印加される
。これと同時にオンゲート信号は抵抗１９を介してＭＯ
ＳＦＥＴ１５のゲートにも印加される。このときＭＯＳ
ＦＥＴ１５のゲート電圧は抵抗１９とゲート浮遊キャパ
シタの充電時定数によって上昇し、これがそのｙｔｈに
達した時にＭＯＳＦＥＴ１５がオンする。ここで本実施
例ではこのＭＯＳ Ｆ Ｅ Ｔ１５がオンするまでの時
間がＢ ｆ ＦＥＴＩのターンオン遅れ時間より長くな
るように設定されており、ＢＩＦＥＴｌのターンオン初
期のオン電圧が高い間はサイリスタ１４がオフ状態に保
たれる。
が与えられると、出力端子１１から正のオンゲート信号
が抵抗１８を介してＢＩＦＥＴＩのゲートに印加される
。これと同時にオンゲート信号は抵抗１９を介してＭＯ
ＳＦＥＴ１５のゲートにも印加される。このときＭＯＳ
ＦＥＴ１５のゲート電圧は抵抗１９とゲート浮遊キャパ
シタの充電時定数によって上昇し、これがそのｙｔｈに
達した時にＭＯＳＦＥＴ１５がオンする。ここで本実施
例ではこのＭＯＳ Ｆ Ｅ Ｔ１５がオンするまでの時
間がＢ ｆ ＦＥＴＩのターンオン遅れ時間より長くな
るように設定されており、ＢＩＦＥＴｌのターンオン初
期のオン電圧が高い間はサイリスタ１４がオフ状態に保
たれる。
従ってＢ Ｉ ＦＥＴＩのゲートに高いオンゲート信号
が供給される。時間の経過と共にＭＯＳＦＥＴ１５はオ
ン状態になるが、このときＢＩＦＥＴＩのオン電圧は十
分低くなっており、サイリスタ１４がオンすることはな
い。従って本実施例の過電流保護回路では、ＢＩＦＥＴ
ｌに過電流が流れる時以外はＢＩＦＥＴｌに高いゲート
電圧を供給することかでき、Ｂ Ｉ ＦＥＴＩのターン
オンの失敗やターンオンの遅れを防止することができる
。
が供給される。時間の経過と共にＭＯＳＦＥＴ１５はオ
ン状態になるが、このときＢＩＦＥＴＩのオン電圧は十
分低くなっており、サイリスタ１４がオンすることはな
い。従って本実施例の過電流保護回路では、ＢＩＦＥＴ
ｌに過電流が流れる時以外はＢＩＦＥＴｌに高いゲート
電圧を供給することかでき、Ｂ Ｉ ＦＥＴＩのターン
オンの失敗やターンオンの遅れを防止することができる
。
第２図は第１図の実施例の回路を改良した実施例の回路
構成を示す。先の実施例では５ｒＦＥｒ１に過電流が流
れてから過電流を遮断するまで多少時間を要する。この
時間はサイリスタ１４がターンオンするまでの時間で決
定され、通常２〜３μｓである。この期間に８１ ＦＥ
Ｔ１には過電流が流れ、これによりＢｒＦＥＴ１が破壊
する虞れがある。本実施例ではこの点が改善されている
。即ち第１図の保護回路に加えて、ＢＩＦＥＴＩのゲ−
ト・ソース間にバイポーラトランジスタ２０とＭＯＳＦ
ＥＴ２１の直列回路が設けられている。
構成を示す。先の実施例では５ｒＦＥｒ１に過電流が流
れてから過電流を遮断するまで多少時間を要する。この
時間はサイリスタ１４がターンオンするまでの時間で決
定され、通常２〜３μｓである。この期間に８１ ＦＥ
Ｔ１には過電流が流れ、これによりＢｒＦＥＴ１が破壊
する虞れがある。本実施例ではこの点が改善されている
。即ち第１図の保護回路に加えて、ＢＩＦＥＴＩのゲ−
ト・ソース間にバイポーラトランジスタ２０とＭＯＳＦ
ＥＴ２１の直列回路が設けられている。
ＢＩＦＥＴＩのドレイン・ソース間には新たに電圧検知
回路としての抵抗２４．２５の直列回路が設けられてい
る。トランジスタ２０のペースはツェナーダイオード２
２を介して抵抗２５の高電位側端子に接続されている。
回路としての抵抗２４．２５の直列回路が設けられてい
る。トランジスタ２０のペースはツェナーダイオード２
２を介して抵抗２５の高電位側端子に接続されている。
ＭＯＳＦＥＴ２１のゲートはＭＯＳＦＥＴ１５のゲート
と共通に抵抗１９を介して出力端子１１に接続されてい
る。またＭＯ３ＦＥＴ２１のドレイン・ソース間には過
電圧防止用のツェナーダイオード２３が接続されている
。
と共通に抵抗１９を介して出力端子１１に接続されてい
る。またＭＯ３ＦＥＴ２１のドレイン・ソース間には過
電圧防止用のツェナーダイオード２３が接続されている
。
このように構成された回路で負荷３に短絡事故が発生し
た場合、前述のようにＢ Ｉ ＦＥＴ１に過電流が流れ
そのオン電圧が上昇する。そうすると、電圧検知回路の
抵抗１３および２５の端子電圧が上昇し、これらの電圧
がそれぞれツェナーダイオード１６及び２２のツェナー
電圧値を超えると、サイリスタ１４のゲート及びトラン
ジスタ２０のベースに電流が流れる。このときサイリス
タ１４は前述のように２〜３μｓのターンオン時間があ
るが、この間にトランジスタ２ｏの方がオン状態となる
。即ちＢＩＦＥＴＩのゲート・ソース間電圧はトランジ
スタ２Ｑのオン電圧とＭＯＳＦＥＴ２１のオン電圧の和
まで低下し、これによりＢ Ｉ ＦＥＴＩの過電流が遮
断される。過電流が遮断された時前述のようにＢＩＦＥ
Ｔｌのドレイン・ソース間電圧が振動を起こす可能性が
あるが、過電流が流れ始めてから２〜３μｓ後にはサイ
リスタ１４が完全にオン状態となるため、ＢＩＦＥＴｌ
のゲート電圧はｖｔｈ以下に保たれて過電流の再流出は
防止される。
た場合、前述のようにＢ Ｉ ＦＥＴ１に過電流が流れ
そのオン電圧が上昇する。そうすると、電圧検知回路の
抵抗１３および２５の端子電圧が上昇し、これらの電圧
がそれぞれツェナーダイオード１６及び２２のツェナー
電圧値を超えると、サイリスタ１４のゲート及びトラン
ジスタ２０のベースに電流が流れる。このときサイリス
タ１４は前述のように２〜３μｓのターンオン時間があ
るが、この間にトランジスタ２ｏの方がオン状態となる
。即ちＢＩＦＥＴＩのゲート・ソース間電圧はトランジ
スタ２Ｑのオン電圧とＭＯＳＦＥＴ２１のオン電圧の和
まで低下し、これによりＢ Ｉ ＦＥＴＩの過電流が遮
断される。過電流が遮断された時前述のようにＢＩＦＥ
Ｔｌのドレイン・ソース間電圧が振動を起こす可能性が
あるが、過電流が流れ始めてから２〜３μｓ後にはサイ
リスタ１４が完全にオン状態となるため、ＢＩＦＥＴｌ
のゲート電圧はｖｔｈ以下に保たれて過電流の再流出は
防止される。
このように本実施例の回路では、先の実施例の回路に比
べて更に効果的にＢＩＦＥＴｌを過’ｍ流から保護する
ことができる。
べて更に効果的にＢＩＦＥＴｌを過’ｍ流から保護する
ことができる。
第３図は、第１図の回路においてＢＩＦＥＴＩに過電流
が流れてそのゲート電圧が低下した時、これを検出して
ゲート信号発生回路の動作を制御するようにした実施例
である。図において３１はホトカブラであり、その発光
素子をサイリスタ１４と直列に挿入し、受光素子側に抵
抗３２を接続して、サイリスタ１４及びＭＯＳＦＥＴＩ
５がオンしたことを検出するように構成されている。
が流れてそのゲート電圧が低下した時、これを検出して
ゲート信号発生回路の動作を制御するようにした実施例
である。図において３１はホトカブラであり、その発光
素子をサイリスタ１４と直列に挿入し、受光素子側に抵
抗３２を接続して、サイリスタ１４及びＭＯＳＦＥＴＩ
５がオンしたことを検出するように構成されている。
この抵抗３２の端子電圧は波形整形回路３３、フリップ
フロップ３４を介してＡＮＤゲート３６の一つの入力端
子に入力される。ＡＮＤゲートの他の入力端子３７には
１゛″、°゛０”の制御信号゛が入力されるようになっ
ている。３８はＡＮＤゲート３６の出力を正、負の信号
に変換するレベル変換回路であり、その出力端子がゲー
ト信号発生回路の制御入力端子１０に接続されている。
フロップ３４を介してＡＮＤゲート３６の一つの入力端
子に入力される。ＡＮＤゲートの他の入力端子３７には
１゛″、°゛０”の制御信号゛が入力されるようになっ
ている。３８はＡＮＤゲート３６の出力を正、負の信号
に変換するレベル変換回路であり、その出力端子がゲー
ト信号発生回路の制御入力端子１０に接続されている。
このように構成された回路の正常動作について説明する
。フリップ７０ツブ３４のリセット端子３５には、フリ
ップフロップ３４の出力が常に１″になるように信号が
与えられる。一方、ＡＮＤゲート３６の制御入力端子３
７にはＢＩＦＥＴｌをオンまたはオフするために“１″
または゛Ｏ″信号が入力される。このときＡＮＤゲート
３６の出力は制御入力端子３７に与えた信号と同じにな
り、これがレベル変換回路３８で正または負の信号に変
換されてゲート信号発生回路の制御信号入力端子１０に
供給される。この結果８１ＦＥＴ１のゲートには出力端
子１１から正のオンゲート信号または負のオフゲート信
号が供給される。
。フリップ７０ツブ３４のリセット端子３５には、フリ
ップフロップ３４の出力が常に１″になるように信号が
与えられる。一方、ＡＮＤゲート３６の制御入力端子３
７にはＢＩＦＥＴｌをオンまたはオフするために“１″
または゛Ｏ″信号が入力される。このときＡＮＤゲート
３６の出力は制御入力端子３７に与えた信号と同じにな
り、これがレベル変換回路３８で正または負の信号に変
換されてゲート信号発生回路の制御信号入力端子１０に
供給される。この結果８１ＦＥＴ１のゲートには出力端
子１１から正のオンゲート信号または負のオフゲート信
号が供給される。
次にＢ Ｉ ＦＥＴＩに過電流が流れた場合の動作を説
明する。Ｂ Ｉ ＦＥＴＩに過電流が流れるとサイリス
タ１４がオンとなり、ＢＩＦＥＴＩのゲート電圧が低下
する。このときサイスフ１４と直列に接続されたホトカ
ブラ３１の発光素子側に電流が流れて抵抗３２の端子電
圧が上昇する。この電圧は波形整形回路３３で所定の論
理レベル信号に変換され、フリップフロップ３４に入力
される。
明する。Ｂ Ｉ ＦＥＴＩに過電流が流れるとサイリス
タ１４がオンとなり、ＢＩＦＥＴＩのゲート電圧が低下
する。このときサイスフ１４と直列に接続されたホトカ
ブラ３１の発光素子側に電流が流れて抵抗３２の端子電
圧が上昇する。この電圧は波形整形回路３３で所定の論
理レベル信号に変換され、フリップフロップ３４に入力
される。
これによりフリップフロップ３４の出力は反転してパ０
”となり、この結果ＡＮＤゲート３６の出力も“ＯＩｌ
ｌとなり、ゲート信号発生回路の制御入力端子１０には
負電圧が与えられて、Ｂ Ｉ ＦＥＴ１へのゲート信号
の供給は停止する。
”となり、この結果ＡＮＤゲート３６の出力も“ＯＩｌ
ｌとなり、ゲート信号発生回路の制御入力端子１０には
負電圧が与えられて、Ｂ Ｉ ＦＥＴ１へのゲート信号
の供給は停止する。
こうして本実施例の回路では、ＢＩＦＥＴの過電流保護
だけでなく、過電流が流れた時にゲート信号発生回路を
停止させる自動制御も行われる。
だけでなく、過電流が流れた時にゲート信号発生回路を
停止させる自動制御も行われる。
この第３図に示したゲート信号発生回路を自動制御する
回路は、第２図の実施例の回路にも同様に適用すること
が可能である。
回路は、第２図の実施例の回路にも同様に適用すること
が可能である。
第１図は本発明の一実施例のＢＩＦＥＴ回路構成を示す
図、第２図は他の実施例のＢ Ｉ ＦＥＴ回路構成を示
す図、第３図は更に他の実施例のＢＩＦＥＴ回路構成を
示す図、 第４図はＢ Ｉ ＦＥＴ回路基本構成を示す図、第５図
はＢ ｒ ＦＥＴの電圧−電流特性例を示す図、第６図
は従来の過電流保護回路を備えた回路構成を示す図、第
７図はＢＩＦＥＴの危険動作領域を示す図である。 １・・・Ｂ Ｉ ＦＥＴ、２・・・直流電源、３・・・
負荷、４．５・・・ゲート電源、６〜９・・・トランジ
スタ、１０・・・制御信号入力端子、１１・・・ゲート
信号出力端子、１２．１３・・・抵抗（電圧検知回路）
、１４・・・サイリスタ、１５・ＭＯＳＦＥＴ。 １６．１７・・・ツェナーダイオード、１８．１９・・
・抵抗。
図、第２図は他の実施例のＢ Ｉ ＦＥＴ回路構成を示
す図、第３図は更に他の実施例のＢＩＦＥＴ回路構成を
示す図、 第４図はＢ Ｉ ＦＥＴ回路基本構成を示す図、第５図
はＢ ｒ ＦＥＴの電圧−電流特性例を示す図、第６図
は従来の過電流保護回路を備えた回路構成を示す図、第
７図はＢＩＦＥＴの危険動作領域を示す図である。 １・・・Ｂ Ｉ ＦＥＴ、２・・・直流電源、３・・・
負荷、４．５・・・ゲート電源、６〜９・・・トランジ
スタ、１０・・・制御信号入力端子、１１・・・ゲート
信号出力端子、１２．１３・・・抵抗（電圧検知回路）
、１４・・・サイリスタ、１５・ＭＯＳＦＥＴ。 １６．１７・・・ツェナーダイオード、１８．１９・・
・抵抗。
Claims (2)
- （１）導電変調型ＭＯＳＦＥＴのドレイン・ソース間電
圧を検知する電圧検知回路と、この電圧検知回路の出力
により制御されて前記導電変調型ＭＯＳＦＥＴのゲート
・ソース間電圧を低下させる回路とを備え、前記ゲート
・ソース間電圧を低下させる回路は、アノードが前記導
電変調型ＭＯＳＦＥＴのゲートに接続され、ゲートがト
リガ・ダイオードを介して前記電圧検知回路の出力端子
に接続されたサイリスタと、このサイリスタのカソード
と前記導電変調型ＭＯＳＦＥＴのソースとの間に介挿さ
れ、ゲートが遅延回路を介して前記導電変調型ＭＯＳＦ
ＥＴのゲート信号発生回路の出力端子に接続されたＭＯ
ＳＦＥＴとから構成したことを特徴とする導電変調型Ｍ
ＯＳＦＥＴの過電流保護回路。 - （２）前記ＭＯＳＦＥＴは、前記導電変調型ＭＯＳＦＥ
Ｔのゲートにオンゲート信号が印加されていない期間及
びオンゲート信号が印加されて導電変調型ＭＯＳＦＥＴ
のドレイン・ソース間電圧がターンオンする以前の電圧
から少なくとも１０％低下するまでの期間オフ状態に保
たれる特許請求の範囲第１項記載の導電変調型ＭＯＳＦ
ＥＴの過電流保護回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103311A JPS61261920A (ja) | 1985-05-15 | 1985-05-15 | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
| CN86103419.8A CN1004184B (zh) | 1985-05-15 | 1986-05-14 | 导电率调制型mos场效应管的过电流保护电路 |
| US06/863,515 US4719531A (en) | 1985-05-15 | 1986-05-15 | Overcurrent protective circuit for modulated-conductivity type MOSFET |
| EP86303716A EP0206505B1 (en) | 1985-05-15 | 1986-05-15 | An overcurrent protective circuit for modulated-conductivity type mosfet |
| DE8686303716T DE3672910D1 (de) | 1985-05-15 | 1986-05-15 | Ueberstromschutzschaltung fuer mosfet mit leitfaehigkeitsmodulation. |
| KR1019860003830A KR900006046B1 (ko) | 1985-05-15 | 1986-05-15 | 도전변조형 mosfet의 과전류보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103311A JPS61261920A (ja) | 1985-05-15 | 1985-05-15 | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61261920A true JPS61261920A (ja) | 1986-11-20 |
| JPH051652B2 JPH051652B2 (ja) | 1993-01-08 |
Family
ID=14350664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103311A Granted JPS61261920A (ja) | 1985-05-15 | 1985-05-15 | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61261920A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131232U (ja) * | 1988-02-29 | 1989-09-06 | ||
| JPH01295520A (ja) * | 1988-01-18 | 1989-11-29 | Fuji Electric Co Ltd | 絶縁ゲート素子の駆動回路 |
| JPH04122120A (ja) * | 1990-04-30 | 1992-04-22 | Teledyne Ind Inc | 温度補償された過負荷トリップレベル半導体リレー |
| JPH05218836A (ja) * | 1992-09-24 | 1993-08-27 | Fuji Electric Co Ltd | 絶縁ゲート素子の駆動回路 |
| EP0968871A2 (en) * | 1998-07-03 | 2000-01-05 | Hitachi, Ltd. | Power-feed control apparatus provided in a vehicle |
| US6205010B1 (en) | 1996-11-14 | 2001-03-20 | Hitachi, Ltd. | Switch circuit having protection function to interrupt input of control signal |
| US6373671B1 (en) | 1998-10-16 | 2002-04-16 | Hitachi, Ltd. | Apparatus with an over-current shutdown means and an over-temperature shutdown means |
| JP2010200411A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
-
1985
- 1985-05-15 JP JP60103311A patent/JPS61261920A/ja active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01295520A (ja) * | 1988-01-18 | 1989-11-29 | Fuji Electric Co Ltd | 絶縁ゲート素子の駆動回路 |
| JPH01131232U (ja) * | 1988-02-29 | 1989-09-06 | ||
| JPH04122120A (ja) * | 1990-04-30 | 1992-04-22 | Teledyne Ind Inc | 温度補償された過負荷トリップレベル半導体リレー |
| JPH05218836A (ja) * | 1992-09-24 | 1993-08-27 | Fuji Electric Co Ltd | 絶縁ゲート素子の駆動回路 |
| US6205010B1 (en) | 1996-11-14 | 2001-03-20 | Hitachi, Ltd. | Switch circuit having protection function to interrupt input of control signal |
| EP0968871A2 (en) * | 1998-07-03 | 2000-01-05 | Hitachi, Ltd. | Power-feed control apparatus provided in a vehicle |
| US6320275B1 (en) | 1998-07-03 | 2001-11-20 | Hitachi, Ltd. | Power-feed control apparatus provided in a vehicle |
| US6373671B1 (en) | 1998-10-16 | 2002-04-16 | Hitachi, Ltd. | Apparatus with an over-current shutdown means and an over-temperature shutdown means |
| DE19949783B4 (de) * | 1998-10-16 | 2004-02-26 | Hitachi, Ltd. | Vorrichtung mit Überstrom-Abschalteinrichtung und Übertemperatur-Abschalteinrichtung |
| JP2010200411A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012070093A (ja) * | 2010-09-21 | 2012-04-05 | Lapis Semiconductor Co Ltd | 保護装置、相補型保護装置、信号出力装置、ラッチアップ阻止方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051652B2 (ja) | 1993-01-08 |
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