JP3067448B2 - 半導体装置 - Google Patents
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Description
の構成に関するものであり、特に、IGBTなどの絶縁
ゲート型半導体スイッチング素子を用いた半導体装置に
おいて、スイッチング素子を過電流から保護する過電流
保護回路に関するものである。
る半導体装置の回路構成を示してある。この半導体装置
は、スイッチング素子として、絶縁ゲート型トランジス
タ素子(Insulated Gate Bipolar Transistor,以下IG
BT)10と電流制限回路20とからなり、IGBT1
0は高耐電圧下で大電流の制御が可能なパワー半導体装
置である。この半導体装置においては、IGBT10の
コレクタ11に高電位となる外部端子P1が接続され、
IGBT10のエミッタ12に低電位となる外部端子P
2が接続されており、IGBT10のゲート電極13に
印加されるゲート電位Vgを制御することにより、外部
端子P1とP2に接続される負荷回路の電流を制御する
ことが可能な装置である。また、IGBT10は、外部
端子P2に接続されるエミッタ12に加え、電流検出用
のセンス用エミッタ14を備えている。即ち、このIG
BT10は、等価回路的には図13に示すように、主絶
縁ゲート型スイッチング素子(主IGBT)T1 及びこ
れに並列に接続された電流検出用絶縁ゲート型スイッチ
ング素子(副IGBT)T2 とからなり、この電流検出
用絶縁ゲート型スイッチング素子T2 のエミッタがセン
ス用エミッタ14である。なお、ゲート電極13は主絶
縁ゲート型スイッチング素子T1 のゲート電極13aと
電流検出用絶縁ゲート型スイッチング素子T2 のゲート
電極13bとからなる。センス用エミッタ14は、電流
センス抵抗21を介して外部端子P2に接続されてい
る。従って、このセンス用エミッタ14からは、主絶縁
ゲート型スイッチング素子T1 のコレクタ11、エミッ
タ12間を流れる電流に比例した電流が流れるようにな
っている。電流制限回路20は、電流センス抵抗21
と、逆電流阻止用ダイオード35と、図示しないゲート
駆動回路によりゲート制御信号が供給されるゲート線1
5に逆電流阻止用ダイオード35を介して接続されたn
チャネルMOSFET30とから構成されている。この
nチャネルMOSFET30は、ソース31が低電位と
なる外部端子P2に接続され、ドレイン32が逆電流阻
止用ダイオード35を介してゲート線15に接続されて
おり、ゲート33には電流センス抵抗21における降下
電圧Vsが印加されるようになっている。
IGBT10に短絡等により過電流が流れ、センス用エ
ミッタ14から電流センス抵抗21に所定の電流が流れ
ると、電流センス抵抗21における降下電圧がMOSF
ET30の閾値電圧を越えることとなる。その結果、M
OSFET30がオンとなり、ゲート線15を介してI
GBT10のゲート13に印加される電流がMOSFE
T30を通ってバイパスされることになる。従って、ゲ
ート13に印加されるゲート電位Vgは減少し、IGB
T10を通過するコレクタ電流が制限される。
回路20を備えた半導体装置は、過電流から主スイッチ
ング素子を保護できるものであるが、従来の回路におい
ては、主スイッチング素子において電流制限制御を行う
際に、主スイッチング素子を速やかに保護するために電
流を急激に低下させている。
用いた装置に負荷回路の短絡等により大電流が流れた場
合の外部端子P1を流れるコレクタ電流、および電流セ
ンス用抵抗21に発生する降下電圧Vsを示してある。
先ず、IGBT10に大電流が流れると、センス用エミ
ッタ14からそれに比例した電流が流れ、電流センス抵
抗21における降下電圧Vsも上昇する。そして、時刻
t10に、降下電圧VsがMOSFET30の閾値電圧V
thを越えると、MOSFET30は導通する。
れにより若干過電流が流れた時刻t11 からコレクタ電
流が減少する。この時、特に大電流を制御する素子にお
いては、急激に低下する電流の時間微分(di/dt)
と、回路上の配線インダクタンスL等により、電流セン
ス抵抗21に、インダクタンス負荷電圧であるL×di
/dtの誘導電圧が発生する。その結果、時刻t12に
おいても、この誘導電圧によりMOSFET30が順バ
イアスされ続け、ドレイン32とソース31間の電圧が
低下し続けてしまう。従って、IGBT10に印加され
るゲート電位Vgは更に低下し、IGBT10の閾値電
圧以下となり、時刻t13においてはIGBT10はオ
フになってしまう。このように、IGBT10は一旦オ
フ状態になると、過電流は流れないものの、その結果、
電流センス抵抗21における降下電圧Vsもゼロに低下
し、MOSFET30もオフ状態となる。従って、ゲー
ト電位Vgはゲート駆動回路の供給する所定の電位に復
帰するため、IGBT10は再度オンとなり、また過電
流が流れる状態となってしまう。このように、従来の電
流制限回路においては、大電流を取り扱う場合は特に、
電流制限時に主スイッチング素子の開閉が繰り返され電
流値の振動が発生することがある。
鑑みて、大電流のスイッチング動作において過電流のイ
ンダクタンス成分による影響から主スイッチング素子を
有効的に保護できる半導体装置を実現することにある。
めに、本発明においては、大電流が流れた際に制御動作
に入る主スイッチチング素子の応答性を緩和させること
により、主スイッチング素子を流れる主電流の急激な変
動を防止するようにしている。すなわち、本発明は、ゲ
ート電極に印加されるゲート電圧により制御可能な主絶
縁ゲート型スイッチング素子及びこれに並列に接続され
た電流検出用絶縁ゲート型スイッチング素子と、この電
流検出用絶縁ゲート型スイッチング素子を流れる電流を
検出する検出抵抗手段と、この検出抵抗手段における降
下電圧により上記ゲート電圧を制御可能なゲート制御用
素子とを有する半導体装置において、上記ゲート制御用
素子の動作に基づく上記ゲート電圧の変化速度を緩和す
るゲート制御緩和手段を有することを特徴とする。この
ゲート制御緩和手段としては、上記ゲート電極の直前に
挿入された電流制限手段であっても良いし、またゲート
制御用素子を絶縁ゲートを備えた絶縁ゲート型制御素子
とし、このゲート電極の直前に電流制限手段を挿入して
も良い。また、ゲート制御用素子を絶縁ゲートを備えた
絶縁ゲート型制御素子とし、このゲート電極の直前に電
流吸収手段を挿入しても良い。
グ素子のゲート電極の直前に電流制限手段を挿入しても
良いし、あるいは電流吸収手段を挿入しても良い。
ト型スイッチング素子の端子と検出抵抗手段の端子を接
続すべき共通の外部引出し用端子とを有し、主絶縁ゲー
ト型スイッチング素子の端子と外部引出し用端子とを第
1の配線で接続すると共に、検出抵抗手段の端子とその
外部引出し用端子とを第2の配線で接続してなることを
特徴とする。
て、絶縁ゲート型スイッチング素子の電流制限動作にお
ける主電流の急激な変動を防止することにより、検出抵
抗手段において電流の急激な変動により発生するインダ
クタンス負荷電圧を抑制することができる。従って、ゲ
ート制御用素子が急激に導通状態となることはなく、こ
のゲート制御用素子を通じて所定の電流制限値に対応し
たゲート電圧に制御することが可能となる。
ング素子、あるいは絶縁ゲート型制御素子においては、
その動作速度をゲート電圧の上昇率により制御すること
ができる。従って、電流制限手段を用いることにより、
絶縁ゲート型スイッチング素子のゲート電圧の上昇率を
減少させ、絶縁ゲート型スイッチング素子自体の応答速
度を緩和することが可能となる。
御素子である場合は、電流制限手段、あるいは電流吸収
手段を用いることにより、絶縁ゲート型制御素子の応答
速度を緩和することが可能となる。従って、ゲート制御
用素子により制御される絶縁ゲート型スイッチング素子
のゲート電圧の変動を抑制し、絶縁ゲート型スイッチン
グ素子の応答速度を緩和することができる。
段を併設することも可能である。さらに、このような手
段を設けることより、瞬間的な電流変動などにより半導
体装置がオフになる誤動作を防止することも可能とな
る。
グ素子のゲート電極の直前に電流制限手段又は電流吸収
手段を挿入することにより、主絶縁ゲート型スイッチン
グ素子と電流検出用絶縁ゲート型スイッチング素子の応
答速度を平等化できるので、急峻な電流制限が起こら
ず、また電流検出用絶縁ゲート型スイッチング素子自体
の破壊も防止できる。
子の端子と検出抵抗手段の端子を接続すべき共通の外部
引出し用端子とを有し、主絶縁ゲート型スイッチング素
子の端子と外部引出し用端子とを第1の配線で接続する
と共に、検出抵抗手段の端子とその外部引出し用端子と
を第2の配線で接続してなる場合においては、主絶縁ゲ
ート型スイッチング素子側の第1の配線による配線イン
ダクタンスが電流検出用絶縁ゲート型スイッチング素子
側の負荷回路に含まれないので、検出抵抗手段の過渡電
圧が急峻にならず、主絶縁ゲート型スイッチング素子の
電流制限を緩やかに行うことができる。
説明する。
体装置の構成を示してある。本例の装置も先に説明した
従来の半導体装置と同様に、電流センス用エミッタを備
えるIGBT10を主スイッチング素子として用いたパ
ワー半導体装置である。そして、本例の装置のIGBT
10も、図13に示す等価回路であり、エミッタ12に
加え電流検出のセンス用エミッタ14を備えている。こ
のセンス用エミッタ14は、低電位となる外部端子P2
と電流センス抵抗21を介して接続されており、この電
流センス抵抗21における電圧降下から電流制限回路2
0が駆動され、IGBT10に流れる過電流を制限する
ようにしている点も、先に説明した従来の半導体装置と
同様である。従って、共通部分においては、同じ符号を
付して説明を省略する。
は、IGBT10のゲート電極13にゲート電圧の変動
を緩和するための抵抗である緩和抵抗41が挿入されて
いることである。この緩和抵抗41は、ゲート電極13
の直前に挿入され、ゲート電極13に印加されるゲート
電圧の変動速度を抑制することができる。すなわち、I
GBTは、絶縁されたゲート電極13に印加される電圧
によって駆動される電圧駆動型素子であり、その応答速
度は、ゲート電極13におけるゲート電圧Vgの変化率
(dVg/dt)により制御することができる。従っ
て、緩和抵抗41を挿入しゲート電極13に伝達される
電流値を制限することにより、ゲート電極13のゲート
容量を充放電する速度が緩和され、IGBT10に印加
されるゲート電極Vgの変化率を低くすることができる
ので、IGBT10の応答速度を緩和することが可能と
なるのである。
の外部端子P1を流れるコレクタ電流、および電流セン
ス用抵抗21に発生する降下電圧Vsを示してある。先
に説明した従来の半導体装置のように、IGBT10に
負荷回路の短絡等により大電流が流れると、センス用エ
ミッタ14からそれに比例した電流が流れ、電流センス
抵抗21における降下電圧Vsが上昇し、時刻t1 に、
降下電圧VsがMOSFET30の閾値電圧Vthを越え
ると、MOSFET30は導通する。そしてMOSFE
T30によりIGBT10のゲート容量の電荷の引き抜
きが続けられるが、電流制限用の抵抗41が介在してい
るので、その引き抜き量も小さくIGBT10の応答速
度は緩和される。このタイムラグによってコレクタ電流
の急速な減少も起こらない。このため、時刻t2 からI
GBT10により制御されるコレクタ電流は除々に減少
し、それに連れて降下電圧Vsも減少する。そして、時
刻t3 において、降下電圧Vsに基づき駆動されるMO
SFET30のバイパス量と、そのバイパスされたゲー
ト電圧Vgにより制御されるIGBT10の通過電流量
がバランスし、IGBT10にはその制限された電流値
の電流を流れることとなる。このように、本例の電流制
限回路を持つ半導体装置においては、ゲート電極13の
直前に挿入された緩和抵抗41により、IGBT10の
応答を遅くすることができる。そのため、IGBT10
における電流制限動作が緩やかになり、コレクタ電流が
変化する時間微分(di/dt)により発生するインダ
クタンス負荷電圧(L×di/dt)を抑制することが
できるので、IGBTが電流制限時にオフすることはな
い。従来の装置のような急激な電流の低下、または振動
を防止することができる。また、急激な電流の低下、振
動が防止されているので、従来、ゲート線15とMOS
FET30との間に挿入されていた逆流阻止ダイオード
35を省くことも可能である。
施例に係る電流制限回路20を備えた半導体装置の構成
を示してある。本例の装置も先に説明した半導体装置と
同様に、電流検出のセンス用エミッタ14を備えたIG
BT10をスイッチング素子として用いたパワー半導体
装置である。そして、このセンス用エミッタ14から電
流センス抵抗21を介してIGBT10の通過電流を制
限する電流制限回路20が構成されている点も同様であ
る。このため、実施例1と共通する部分においては同じ
符号を付して説明を省略する。
は、電流センス抵抗21に発生した降下電圧VsをMO
SFET30のゲート電極33に印加する回路上に、抵
抗42が挿入されていることである。この抵抗42は、
MOSFET30の動作を緩和する抵抗であり、IGB
Tと同様に電圧駆動型素子であるMOSFET30のゲ
ート電極33のゲート容量が充放電される速度を低下さ
せることにより、MOSFET30の応答速度を緩和す
ることができる。このため、このMOSFET30によ
りバイパス制御されるゲート電位Vgの変化速度も緩和
され、IGBT10の応答速度も遅くなる。従って、実
施例1と同様に、IGBT10における電流制限動作が
遅くなり、インダクタンス負荷電圧の発生が抑制され
る。このため、実施例1と同じくMOSFET30が順
バイアス状態になることはないので、IGBT10にお
いて電流が急激に低下したり振動が発生することはな
い。
体装置の構成を示してある。本例の半導体装置も上記に
て説明した半導体装置と同様に電流制限回路20と、電
流検出のセンス用エミッタ14を備えたIGBT10と
を有する半導体装置である。このため、主な構成、およ
び動作は上記の実施例と同様であり、共通する部分にお
いては同じ符号を付して説明を省略する。
は、電流センス抵抗21と並列に容量(コンデンサ)4
3が接続されていることである。これはゲート容量に並
列に付加されているので見かけ上のゲート容量を大きく
したことに相当する。この容量43は、MOSFET3
0の動作を緩和するための容量であり、電流センス抵抗
21に発生した降下電圧によりMOSFET30のゲー
ト電極33に至る回路を充電する時間を延長することで
MOSFET30の応答速度を遅くしている。すなわ
ち、この容量43により、実施例2と同様に、MOSF
ET30のゲート電極33が充放電される速度を低下さ
せるため、MOSFET30の応答速度を緩和すること
ができるのである。従って、このMOSFET30によ
りゲート電圧Vgを制御されるIGBT10の応答速度
も遅くなり、急激な電流の低下、電流値の振動の発生を
防止して、安定した電流制限動作を確保することができ
る。
回路図である。本例における電流センス用エミッタ付き
IGBT10においては、電流検出用絶縁ゲート型スイ
ッチング素子T2 のゲート電極13bの直前に抵抗4
0が挿入されている。電流検出用絶縁ゲート型スイッチ
ング素子T2 のゲート電極13bは主絶縁ゲート型ス
イッチング素子T1 のゲート電極に比して非常に小さ
いので、ゲート容量も非常に小さい。この結果、ゲート
電圧を両ゲート電極13a,13bに印加すると、時定
数の小さな電流検出用絶縁ゲート型スイッチング素子T
2の方が主絶縁ゲート型スイッチング素子T1 よりも
速くオン/オフし、速い応答性を有している。この速い
応答性は、過渡的に電流検出用絶縁ゲート型スイッチン
グ素子T2 に電流が集中し、素子破壊を招く場合があ
る。そこで、本例においては、電流検出用絶縁ゲート型
スイッチング素子T2 のオン/オフ速度を主絶縁ゲー
ト型スイッチング素子T1 のそれに合わせ込むため、
電流検出用絶縁ゲート型スイッチング素子T2 のゲー
ト電極13bの直前に抵抗40が挿入されている。
る半導体装置の構成を示す回路図である。本例における
電流センス用エミッタ付きIGBT10においては、電
流検出用絶縁ゲート型スイッチング素子T2 のゲート電
極13bとそのエミッタ14との間にコンデンサ(容
量)48が挿入されている。このコンデンサ48のゲー
ト電極13b直前への挿入によって、見かけ上、そのゲ
ート容量が増加している。このため、電流検出用絶縁ゲ
ート型スイッチング素子T2 のオン/オフ速度を主絶縁
ゲート型スイッチング素子T1 のそれに合わせ込むこと
ができ、実施例4と同様に、過渡的に電流検出用絶縁ゲ
ート型スイッチング素子T2 に電流が集中せず、素子破
壊を防止することができる。
回路図である。この半導体装置50は、従来と略同様な
構成を有しており、ゲート抵抗51と、電流センス用エ
ミッタ付きのIGBT10と、電流制限回路20とから
構成されている。本例において着目すべき点は、MOS
FET30の閾値電圧VthはIGBT10の主絶縁ゲ
ート型スイッチング素子T1 の飽和電圧Vst以下に
設定されてなる点である。このような素子特性を持たせ
ることにより以下に示すように負荷回路の短絡時のイン
ダクタンス成分による影響からIGBT10を保護する
ことが可能である。
回路を示す。3相モータ51の各相に対してはプッシュ
プル型の半導体装置50,50が接続されている。イン
バータ回路の負荷短絡の事故が発生した場合は、図8
(b)に示す等価回路で表される。即ち、複数の半導体
装置50が配線インダクタンスLを介して電源に対し短
絡状態となり、大電流が流れる。この配線インダクタン
スLに流れる電流が飽和(一定)となるまで、配線イン
ダクタンスLの両端に誘導電圧が発生するので、半導体
装置50にかかる電圧はその飽和電圧Vstレベルよりも
小さな値となっている。一般に、MOSFET30の閾
値電圧Vthは3〜6Vと高いので、半導体装置50に過
電流が流れてもその印加電圧が低いと、電流制限回路2
0が作動しない。そこで、本例においては、MOSFE
T30の閾値電圧VthをIGBT10の飽和電圧Vst以
下に設定することにより、負荷短絡時の初期においてI
GBT10にかかる電圧が低くても、MOSFET30
を導通させるようにしている。これによって、短絡初期
の不感期間を無くすことができ、IGBT10を有効に
保護することができる。
る半導体装置の実装態様を示す平面図である。本例にお
いては、半導体チップ49には主絶縁ゲート型スイッチ
ング素子T1 のエミッタパッド43aと電流検出用絶縁
ゲート型スイッチング素子T2 のエミッタパッド44a
がそれぞれ独立に設けられている。そして、エミッタパ
ッド43aは配線45を介して外部引出し用端子46に
接続され、またエミッタパッド44aは別の配線47を
介して外部引出し用端子46に接続されている。この外
部引出し用端子46の電流方向は図示矢印の向きであ
り、幅広の面積を有している。
は大電流が流れ、また高速スイッチングになればなるほ
ど、配線45のインダクタンスLが問題となる。図9の
ように、エミッタパッド43aと44aを共用せず、そ
れぞれ独立に形成し、共通の外部引出し電極46に対し
別々の配線45,47で以て接続することにより、図1
0(a)に示す等価回路を得ることができる。この図か
ら明らかなように、電流検出用絶縁ゲート型スイッチン
グ素子T2 のエミッタパッド44aを含む負荷回路に
は配線45のインダクタンスLが含まれていない。一
方、エミッタパッド43aと44aを共用させた場合
や、エミッタパッド43aと44aの間を配線で直接接
続した場合には、図10(b)に示すように、主絶縁ゲ
ート型スイッチング素子T1 を流れる電流の時間微分
(di/dt)と配線インダクタンスLによる誘導電圧
が電流検出用絶縁ゲート型スイッチング素子T2 の負
荷回路に入り込む形となる。図11に示すように、配線
インダクタンスLが電流検出用絶縁ゲート型スイッチン
グ素子T2 に含まれる場合は、電流検出抵抗21の降
下電圧(抵抗端電圧)VS の過渡特性は図示破線のよ
うに急峻になるが、本例のように、配線インダクタンス
Lが電流検出用絶縁ゲート型スイッチング素子T2 に
含まれない場合は、降下電圧VS の過渡特性は緩和さ
れている。従って、このMOSFET30によりゲート
電圧Vgを制御されるIGBT10の応答速度も遅くな
り、急激な電流の低下、電流値の振動の発生を防止し
て、安定した電流制限動作を確保することができる。
ング素子としてIGBTを用いた装置に基づき説明して
いるが、スイッチング素子としては、パワーMOSFE
Tなど種々の絶縁ゲート型のスイッチング素子を用いる
ことができる。また、これらのスイッチング素子を駆動
するゲート電位をバイパス制御する制御素子として、M
OSFETに変わり、IGBTなどの絶縁ゲート型の素
子を用いることも勿論可能である。さらに、実施例1の
ように、スイッチング素子の直前に緩和抵抗を挿入する
場合は、制御素子として、バイポーラトランジスタ、サ
イリスタなどの素子を用いることも勿論可能である。
導体装置では、電流制限動作を行うことができるスイッ
チング素子において、そのゲート電圧の変化速度を緩和
することにより、制限動作の応答速度を遅くし、検出抵
抗手段にて発生するインダクタンス負荷に起因する電圧
の発生を抑制している。従って、ゲート電圧を制御する
制御素子が急激に導通状態とはならず、スイッチング素
子における急激な電流の低下、または振動を防止するこ
とができる。このため、本発明に係る半導体装置におい
ては、大電流を扱うものにおいても、安定した電流制限
動作を確保することができ、過電流による素子破壊等を
確実に防止することができる。
この半導体装置において取り扱う主電流の変化時間より
大きく設定することにより、主電流の振動が誤って増幅
されたり、瞬時の過電流により主電流が遮断されるよう
な誤動作を防止できる。従って、本発明に係る半導体装
置を用いることにより、安定した保護機能と信頼性の高
いスイッチング機能とを備えた半導体装置を実現するこ
とが可能となる。
グ素子のゲート電極の直前に電流制限手段又は電流吸収
手段を挿入することにより、主絶縁ゲート型スイッチン
グ素子と電流検出用絶縁ゲート型スイッチング素子の応
答速度を平等化できるので、急峻な電流制限が起こら
ず、また電流検出用絶縁ゲート型スイッチング素子自体
の破壊も防止できる。
子の端子と検出抵抗手段の端子を接続すべき共通の外部
引出し用端子とを有し、主絶縁ゲート型スイッチング素
子の端子と外部引出し用端子とを第1の配線で接続する
と共に、検出抵抗手段の端子とその外部引出し用端子と
を第2の配線で接続してなる場合においては、主絶縁ゲ
ート型スイッチング素子側の第1の配線による配線イン
ダクタンスが電流検出用絶縁ゲート型スイッチング素子
側の負荷回路に含まれないので、検出抵抗手段の過渡電
圧が急峻にならず、主絶縁ゲート型スイッチング素子の
電流制限を緩やかに行うことができる。
す回路図である。
図である。
す回路図である。
す回路図である。
す回路図である。
す回路図である。
す回路図である。
ータのインバータ回路を示す回路図で、(b)は同イン
バータ回路の短絡状態を示す等価回路図である。
を示す平面図である。
あり、(b)は従来の実装態様の等価回路図である。
図である。
る。
BTの等価回路図である。
ラフ図である。
Claims (8)
- 【請求項1】 ゲート電極に印加されるゲート電圧によ
り制御可能な主絶縁ゲート型スイッチング素子及びこれ
に並列に接続された電流検出用絶縁ゲート型スイッチン
グ素子と、この電流検出用絶縁ゲート型スイッチング素
子を流れる電流を検出する検出抵抗手段と、この検出抵
抗手段における降下電圧により前記ゲート電圧を制御可
能なゲート制御用素子とを有する半導体装置において、
前記ゲート制御用素子の動作に基づく前記ゲート電圧の
変化速度を緩和するゲート制御緩和手段を有することを
特徴とする半導体装置。 - 【請求項2】 請求項1において、前記ゲート制御緩和
手段は、前記ゲート電極の直前に挿入された電流制限手
段であることを特徴とする半導体装置。 - 【請求項3】 請求項1において、前記ゲート制御用素
子は、絶縁ゲートを備えた絶縁ゲート型制御素子であ
り、前記ゲート制御緩和手段は、そのゲート電極の直前
に挿入された電流制限手段であることを特徴とする半導
体装置。 - 【請求項4】 請求項1において、前記ゲート制御用素
子は、絶縁ゲートを備えた絶縁ゲート型制御素子であ
り、前記ゲート制御緩和手段は、そのゲート電極の直前
に挿入された電流吸収手段であることを特徴とする半導
体装置。 - 【請求項5】 請求項1乃至請求項4のいずれか一項に
おいて、前記電流検出用絶縁ゲート型スイッチング素子
のゲート電極の直前に挿入された電流制限手段を有する
ことを特徴とする半導体装置。 - 【請求項6】 請求項1乃至請求項4のいずれか一項に
おいて、前記電流検出用絶縁ゲート型スイッチング素子
のゲート電極の直前に挿入された電流吸収手段を有する
ことを特徴とする半導体装置。 - 【請求項7】 請求項1乃至請求項6項のいずれか一項
において、前記主絶縁ゲート型スイッチング素子及び前
記電流検出用絶縁ゲート型スイッチング素子は、IGB
Tであることを特徴とする半導体装置。 - 【請求項8】 ゲート電極に印加されるゲート電圧によ
り制御可能な主絶縁ゲート型スイッチング素子及びこれ
に並列に接続された電流検出用絶縁ゲート型スイッチン
グ素子と、この電流検出用絶縁ゲート型スイッチング素
子を流れる電流を検出する検出抵抗手段と、この検出抵
抗手段における降下電圧により前記ゲート電圧を制御可
能なゲート制御用素子と、前記主絶縁ゲート型スイッチ
ング素子の端子と前記検出抵抗手段の端子を接続すべき
共通の外部引出し用端子とを有する半導体装置におい
て、前記主絶縁ゲート型スイッチング素子の端子と前記
外部引出し用端子とを第1の配線で接続すると共に、前
記検出抵抗手段の端子と前記外部引出し用端子とを第2
の配線で接続してなることを特徴とする半導体装置。
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