JP3164065B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 56
- 230000002265 prevention Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 6
- 230000002457 bidirectional effect Effects 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔ、ＩＧＢＴ等の電力用半導体素子に、保護回路を付加
した半導体装置に関する。
Ｔ、ＩＧＢＴ等の電力用半導体素子に、保護回路を付加
した半導体装置に関する。
【０００２】
【従来の技術】従来、例えば特開平３−２３８８６９号
公報に開示されている保護回路が知られており、図１１
に回路図を示す。この回路で、ドレイン端子Ｄと図示し
ていない電源端子との間に接続される負荷が短絡して、
ＭＯＳＦＥＴＱ１及びＱ２のドレインの電位が上昇した
ときには、Ｑ２に接続されている分圧抵抗Ｒ２０及びＲ
３０に、通常発生する以上の電圧が発生する。この電圧
がＭＯＳＦＥＴＱ３のしきい値電圧に達すると、Ｑ３が
オンしてＱ１及びＱ２のゲート電圧を下げ、Ｑ１の電流
を制御することができる。
公報に開示されている保護回路が知られており、図１１
に回路図を示す。この回路で、ドレイン端子Ｄと図示し
ていない電源端子との間に接続される負荷が短絡して、
ＭＯＳＦＥＴＱ１及びＱ２のドレインの電位が上昇した
ときには、Ｑ２に接続されている分圧抵抗Ｒ２０及びＲ
３０に、通常発生する以上の電圧が発生する。この電圧
がＭＯＳＦＥＴＱ３のしきい値電圧に達すると、Ｑ３が
オンしてＱ１及びＱ２のゲート電圧を下げ、Ｑ１の電流
を制御することができる。
【０００３】
【発明が解決しようとする課題】しかし、この半導体装
置では、Ｑ１とＱ２のゲートが共通なため、負荷が短絡
した場合、分圧抵抗に発生する電圧が上がると、Ｑ１と
Ｑ２の両方のゲート電圧が下がる。すると、Ｑ２のドレ
イン電流も小さくなり、分圧抵抗に発生する電圧が下が
って、Ｑ１とＱ２のゲート電圧を再び上昇させ、ドレイ
ン電流を再び大きくする。この動作は、ドレイン電流が
ある一定値に収束するまで繰り返される。この半導体装
置の動作条件や負荷の短絡条件によっては、ドレイン電
流が収束するまでに流れる大電流によって、半導体装置
が破壊に至るという問題があった。
置では、Ｑ１とＱ２のゲートが共通なため、負荷が短絡
した場合、分圧抵抗に発生する電圧が上がると、Ｑ１と
Ｑ２の両方のゲート電圧が下がる。すると、Ｑ２のドレ
イン電流も小さくなり、分圧抵抗に発生する電圧が下が
って、Ｑ１とＱ２のゲート電圧を再び上昇させ、ドレイ
ン電流を再び大きくする。この動作は、ドレイン電流が
ある一定値に収束するまで繰り返される。この半導体装
置の動作条件や負荷の短絡条件によっては、ドレイン電
流が収束するまでに流れる大電流によって、半導体装置
が破壊に至るという問題があった。
【０００４】また、負荷短絡時は、負荷による電圧降下
がほとんどない為、Ｑ１のドレイン・ソース間に電源電
圧がそのまま印加されるので、ドレイン電流を制限して
も、そのときの半導体装置が消費する電力は大きく、チ
ップサイズの増大や大型パッケージへの搭載等を行って
熱抵抗を小さくしなければ、半導体装置が熱破壊してし
まうという問題があった。
がほとんどない為、Ｑ１のドレイン・ソース間に電源電
圧がそのまま印加されるので、ドレイン電流を制限して
も、そのときの半導体装置が消費する電力は大きく、チ
ップサイズの増大や大型パッケージへの搭載等を行って
熱抵抗を小さくしなければ、半導体装置が熱破壊してし
まうという問題があった。
【０００５】このような欠点を解決する方法としては、
負荷の状態と入力電圧の状態を検出し、第１のＭＯＳＦ
ＥＴＱ１と第２のＭＯＳＦＥＴＱ２のゲート電圧をリセ
ットさせる帰還回路を追加した方法がＮＩＫＫＥＩ Ｅ
ＬＥＣＴＲＯＮＩＣＳ（１９８６，７，２８ Ｐ．１４
４，１４５）に開示されているが、ラッチ回路、オペア
ンプ、基準電圧などで構成される帰還回路を新たに形成
するためには、半導体の製造プロセスの見直しが必要と
なり、かつレイアウトのためのスペースが増大し、コス
トもアップするという問題があった。
負荷の状態と入力電圧の状態を検出し、第１のＭＯＳＦ
ＥＴＱ１と第２のＭＯＳＦＥＴＱ２のゲート電圧をリセ
ットさせる帰還回路を追加した方法がＮＩＫＫＥＩ Ｅ
ＬＥＣＴＲＯＮＩＣＳ（１９８６，７，２８ Ｐ．１４
４，１４５）に開示されているが、ラッチ回路、オペア
ンプ、基準電圧などで構成される帰還回路を新たに形成
するためには、半導体の製造プロセスの見直しが必要と
なり、かつレイアウトのためのスペースが増大し、コス
トもアップするという問題があった。
【０００６】本発明は、上記の問題を解決するためにな
されたもので、製造プロセスの見直しが不要で、レイア
ウトのためのスペースが増大することもなく、コストア
ップもない、負荷短絡時に半導体素子をオフさせ、負荷
短絡から半導体素子を保護する半導体装置を提供するも
のである。
されたもので、製造プロセスの見直しが不要で、レイア
ウトのためのスペースが増大することもなく、コストア
ップもない、負荷短絡時に半導体素子をオフさせ、負荷
短絡から半導体素子を保護する半導体装置を提供するも
のである。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、負荷に流す電流をオン、オフする第一のスイッチン
グ手段と、前記負荷に流れる電流を検出する電流検出手
段と、この電流検出手段と負荷との接続をオン、オフす
る第二のスイッチング手段と、この第二のスイッチング
手段と前記第一のスイッチング手段とを制御する制御手
段とをもつ半導体装置において、前記制御手段は、負荷
の駆動開始時には前記第一のスイッチング手段をオンし
た後に前記第二のスイッチング手段をオンし、前記電流
検出手段は、過電流を検出したとき、前記第一のスイッ
チング手段のみをオフすることを特徴とする半導体装置
である。
は、負荷に流す電流をオン、オフする第一のスイッチン
グ手段と、前記負荷に流れる電流を検出する電流検出手
段と、この電流検出手段と負荷との接続をオン、オフす
る第二のスイッチング手段と、この第二のスイッチング
手段と前記第一のスイッチング手段とを制御する制御手
段とをもつ半導体装置において、前記制御手段は、負荷
の駆動開始時には前記第一のスイッチング手段をオンし
た後に前記第二のスイッチング手段をオンし、前記電流
検出手段は、過電流を検出したとき、前記第一のスイッ
チング手段のみをオフすることを特徴とする半導体装置
である。
【０００８】請求項２に記載の発明は、前記第一のスイ
ッチング手段および第二のスイッチング手段がトランジ
スタであり、前記電流検出手段が前記第二のスイッチン
グ手段と接地点との間に設けられた抵抗であり、前記制
御手段が、前記第一のスイッチング手段の入力に設けら
れた制御端子と、この制御端子に接続された分圧抵抗
と、この分圧抵抗の中間点からの信号を入力し、前記第
二のスイッチング手段の入力へ制御信号を出力するラッ
チ回路とで構成されていることを特徴とする請求項１に
記載の半導体装置である。
ッチング手段および第二のスイッチング手段がトランジ
スタであり、前記電流検出手段が前記第二のスイッチン
グ手段と接地点との間に設けられた抵抗であり、前記制
御手段が、前記第一のスイッチング手段の入力に設けら
れた制御端子と、この制御端子に接続された分圧抵抗
と、この分圧抵抗の中間点からの信号を入力し、前記第
二のスイッチング手段の入力へ制御信号を出力するラッ
チ回路とで構成されていることを特徴とする請求項１に
記載の半導体装置である。
【０００９】請求項３に記載の発明は、前記第一のスイ
ッチング手段および第二のスイッチング手段がＭＯＳＦ
ＥＴであることを特徴とする請求項２に記載の半導体装
置である。
ッチング手段および第二のスイッチング手段がＭＯＳＦ
ＥＴであることを特徴とする請求項２に記載の半導体装
置である。
【００１０】請求項４に記載の発明は、前記第一のスイ
ッチング手段および第二のスイッチング手段がＩＧＢＴ
であることを特徴とする請求項２に記載の半導体装置で
ある。
ッチング手段および第二のスイッチング手段がＩＧＢＴ
であることを特徴とする請求項２に記載の半導体装置で
ある。
【００１１】請求項５に記載の発明は、前記電流検出手
段がゲートとソースを短絡したディプレッション型ＭＯ
ＳＦＥＴであることを特徴とする請求項３に記載の半導
体装置である。
段がゲートとソースを短絡したディプレッション型ＭＯ
ＳＦＥＴであることを特徴とする請求項３に記載の半導
体装置である。
【００１２】請求項６に記載の発明は、前記半導体装置
が、同一半導体内に形成されていることを特徴とする請
求項１ないし５のいずれかに記載の半導体装置である。
が、同一半導体内に形成されていることを特徴とする請
求項１ないし５のいずれかに記載の半導体装置である。
【００１３】請求項７に記載の発明は、前記第一のスイ
ッチング手段の入力端子と出力端子との間に、前記第一
のスイッチング手段の出力端子の電位をクランプするク
ランプダイオードと、前記第一のスイッチング手段の入
力端子から出力端子への電流を阻止する逆流防止ダイオ
ードとが、直列に接続されていることを特徴とする請求
項１ないし６のいずれかに記載の半導体装置である。
ッチング手段の入力端子と出力端子との間に、前記第一
のスイッチング手段の出力端子の電位をクランプするク
ランプダイオードと、前記第一のスイッチング手段の入
力端子から出力端子への電流を阻止する逆流防止ダイオ
ードとが、直列に接続されていることを特徴とする請求
項１ないし６のいずれかに記載の半導体装置である。
【００１４】請求項８に記載の発明は、前記クランプダ
イオードが、ガードリング構造の定電圧ダイオードであ
ることを特徴とする請求項７に記載の半導体装置であ
る。
イオードが、ガードリング構造の定電圧ダイオードであ
ることを特徴とする請求項７に記載の半導体装置であ
る。
【００１５】請求項９に記載の発明は、前記逆流防止ダ
イオードが、絶縁膜上の多結晶半導体で形成されている
ことを特徴とする請求項７ないし８に記載の半導体装置
である。
イオードが、絶縁膜上の多結晶半導体で形成されている
ことを特徴とする請求項７ないし８に記載の半導体装置
である。
【００１６】請求項１０に記載の発明は、前記第一のス
イッチング手段の入力端子と出力端子との間に、双方向
定電圧ダイオードが接続されていることを特徴とする請
求項１ないし６のいずれかに記載の半導体装置である。
イッチング手段の入力端子と出力端子との間に、双方向
定電圧ダイオードが接続されていることを特徴とする請
求項１ないし６のいずれかに記載の半導体装置である。
【００１７】請求項１１に記載の発明は、前記双方向定
電圧ダイオードが、絶縁膜上の多結晶半導体で形成され
ていることを特徴とする請求項１０に記載の半導体装置
である。
電圧ダイオードが、絶縁膜上の多結晶半導体で形成され
ていることを特徴とする請求項１０に記載の半導体装置
である。
【００１８】
【発明の実施の形態】本発明の第１実施形態を図１、図
２、図３を参照して説明する。図１は本発明の第１実施
形態のブロック図、図２は回路図、図３は半導体チップ
の断面図である。なお、以下の説明において、各図の同
一部分には同一参照符号を付して重複説明は省略する。
２、図３を参照して説明する。図１は本発明の第１実施
形態のブロック図、図２は回路図、図３は半導体チップ
の断面図である。なお、以下の説明において、各図の同
一部分には同一参照符号を付して重複説明は省略する。
【００１９】本実施形態は、図３に示すように、Ｎ＋型
シリコン基板１上に成長させたＮ型エピタキシャル層２
に、共通に設けられたパワーＭＯＳＦＥＴＱ１及びＭＯ
ＳＦＥＴＱ２を有する。前記パワーＭＯＳＦＥＴＱ１
は、前記Ｎ型エピタキシャル層２をドレイン領域とし、
ドレイン電極３、Ｐ型ベース領域４、Ｎ＋型ソース領域
５、ゲート酸化膜６、ゲート電極７、及びソース電極９
を有している。また、前記ＭＯＳＦＥＴＱ２は、やはり
前記Ｎ型エピタキシャル層２をドレイン領域とし、ドレ
イン電極３、Ｐ型ベース領域１０、Ｎ＋型ソース領域１
１、ゲート酸化膜１２、ゲート電極１３、及びソース電
極１４を有している。前記Ｎ型エピタキシャル層２に形
成されたＰ型ウェル領域１５の内部には、ＭＯＳＦＥＴ
Ｑ３が設けられている。このＭＯＳＦＥＴＱ３は、ドレ
イン電極１６、Ｎ＋型ソース領域１７、ゲート酸化膜１
８、ゲート電極１９、Ｎ＋型ドレイン領域２０、及びソ
ース電極２１を有している。なお、図２に示したＭＯＳ
ＦＥＴＱ４、Ｑ５、Ｑ６も同様の構成となっている。抵
抗素子Ｒ１〜Ｒ６は、多結晶シリコン膜で形成されたポ
リシリ抵抗８である。
シリコン基板１上に成長させたＮ型エピタキシャル層２
に、共通に設けられたパワーＭＯＳＦＥＴＱ１及びＭＯ
ＳＦＥＴＱ２を有する。前記パワーＭＯＳＦＥＴＱ１
は、前記Ｎ型エピタキシャル層２をドレイン領域とし、
ドレイン電極３、Ｐ型ベース領域４、Ｎ＋型ソース領域
５、ゲート酸化膜６、ゲート電極７、及びソース電極９
を有している。また、前記ＭＯＳＦＥＴＱ２は、やはり
前記Ｎ型エピタキシャル層２をドレイン領域とし、ドレ
イン電極３、Ｐ型ベース領域１０、Ｎ＋型ソース領域１
１、ゲート酸化膜１２、ゲート電極１３、及びソース電
極１４を有している。前記Ｎ型エピタキシャル層２に形
成されたＰ型ウェル領域１５の内部には、ＭＯＳＦＥＴ
Ｑ３が設けられている。このＭＯＳＦＥＴＱ３は、ドレ
イン電極１６、Ｎ＋型ソース領域１７、ゲート酸化膜１
８、ゲート電極１９、Ｎ＋型ドレイン領域２０、及びソ
ース電極２１を有している。なお、図２に示したＭＯＳ
ＦＥＴＱ４、Ｑ５、Ｑ６も同様の構成となっている。抵
抗素子Ｒ１〜Ｒ６は、多結晶シリコン膜で形成されたポ
リシリ抵抗８である。
【００２０】上記の素子の接続を図１を参照して説明す
る。Ｑ１のゲート電極７は、抵抗素子Ｒ１の一端、Ｑ３
のドレイン電極１６、および抵抗素子Ｒ３の一端と接続
されている。Ｑ１のソース電極９は、ソース端子Ｓと接
続されている。また、Ｑ１のドレイン電極３は、ドレイ
ン端子Ｄと接続されている。Ｑ２のゲート電極１３は、
ラッチ回路２２の出力と接続されている。Ｑ２のソース
電極１４は、抵抗素子Ｒ４の一端およびＱ３のゲート電
極１９と接続されている。Ｒ４の他端およびＱ３のソー
ス電極２１は、ソース端子Ｓに接続されている。Ｑ２の
ドレイン電極３は、ドレイン端子Ｄに接続されている。
Ｑ１のゲート電極７とソース端子Ｓとの間には、抵抗素
子Ｒ１とＲ２とが直列に挿入されている。Ｑ１のゲート
電極７と制御端子Ｇとの間には、抵抗素子Ｒ３が挿入さ
れている。Ｒ１とＲ２の中間点は、ラッチ回路２２の入
力と接続されている。Ｑ１のゲート電極７と制御端子Ｇ
との間にはＲ３が挿入されている。制御端子Ｇには、ま
た、ラッチ回路２２の電源が接続されている。ラッチ回
路２２のＧＮＤは、ソース端子Ｓに接続されている。
る。Ｑ１のゲート電極７は、抵抗素子Ｒ１の一端、Ｑ３
のドレイン電極１６、および抵抗素子Ｒ３の一端と接続
されている。Ｑ１のソース電極９は、ソース端子Ｓと接
続されている。また、Ｑ１のドレイン電極３は、ドレイ
ン端子Ｄと接続されている。Ｑ２のゲート電極１３は、
ラッチ回路２２の出力と接続されている。Ｑ２のソース
電極１４は、抵抗素子Ｒ４の一端およびＱ３のゲート電
極１９と接続されている。Ｒ４の他端およびＱ３のソー
ス電極２１は、ソース端子Ｓに接続されている。Ｑ２の
ドレイン電極３は、ドレイン端子Ｄに接続されている。
Ｑ１のゲート電極７とソース端子Ｓとの間には、抵抗素
子Ｒ１とＲ２とが直列に挿入されている。Ｑ１のゲート
電極７と制御端子Ｇとの間には、抵抗素子Ｒ３が挿入さ
れている。Ｒ１とＲ２の中間点は、ラッチ回路２２の入
力と接続されている。Ｑ１のゲート電極７と制御端子Ｇ
との間にはＲ３が挿入されている。制御端子Ｇには、ま
た、ラッチ回路２２の電源が接続されている。ラッチ回
路２２のＧＮＤは、ソース端子Ｓに接続されている。
【００２１】ラッチ回路２２の詳細な内部構成を図２を
参照して説明する。ラッチ回路２２の入力は、Ｑ５のゲ
ート電極と接続されている。Ｑ５のドレイン電極は、Ｑ
６のゲート電極、Ｑ４のドレイン電極、およびＲ５の一
端と接続されている。Ｒ５の他端は、ラッチ回路２２の
電源に接続されている。Ｑ５のソース電極は、ラッチ回
路２２のＧＮＤに接続されている。Ｑ４のゲート電極
は、ラッチ回路２２の出力、Ｑ６のドレイン電極、およ
びＲ６の一端に接続されている。Ｒ６の他端は、ラッチ
回路２２の電源に接続されている。Ｑ４およびＱ６のソ
ース電極は、ラッチ回路２２のＧＮＤに接続されてい
る。Ｒ５とＲ６の抵抗値は、１：３程度の比となってい
る。このとき、Ｑ４とＱ６の電流駆動能力を等しくする
ために、Ｑ４とＱ６のゲート電極は、その長さと幅が等
しく形成されている。
参照して説明する。ラッチ回路２２の入力は、Ｑ５のゲ
ート電極と接続されている。Ｑ５のドレイン電極は、Ｑ
６のゲート電極、Ｑ４のドレイン電極、およびＲ５の一
端と接続されている。Ｒ５の他端は、ラッチ回路２２の
電源に接続されている。Ｑ５のソース電極は、ラッチ回
路２２のＧＮＤに接続されている。Ｑ４のゲート電極
は、ラッチ回路２２の出力、Ｑ６のドレイン電極、およ
びＲ６の一端に接続されている。Ｒ６の他端は、ラッチ
回路２２の電源に接続されている。Ｑ４およびＱ６のソ
ース電極は、ラッチ回路２２のＧＮＤに接続されてい
る。Ｒ５とＲ６の抵抗値は、１：３程度の比となってい
る。このとき、Ｑ４とＱ６の電流駆動能力を等しくする
ために、Ｑ４とＱ６のゲート電極は、その長さと幅が等
しく形成されている。
【００２２】あるいは、別の構成として、Ｒ５とＲ６の
抵抗値を等しくし、Ｑ４の電流駆動能力がＱ６の３倍程
度になるようにゲート電極の大きさを３倍程度に形成し
てもよい。また、Ｑ３のオン抵抗はＲ３の抵抗値より十
分小さく、Ｑ４及びＱ５のオン抵抗はＲ５の抵抗値より
十分小さく、Ｑ６のオン抵抗はＲ６の抵抗値より十分小
さく設定されている。なお、図３において、Ｎ＋型シリ
コン基板１を逆導電型のＰ＋型シリコン基板にすれば、
ＭＯＳＦＥＴであるＱ１とＱ２をＩＧＢＴに変更するこ
とが可能である。
抵抗値を等しくし、Ｑ４の電流駆動能力がＱ６の３倍程
度になるようにゲート電極の大きさを３倍程度に形成し
てもよい。また、Ｑ３のオン抵抗はＲ３の抵抗値より十
分小さく、Ｑ４及びＱ５のオン抵抗はＲ５の抵抗値より
十分小さく、Ｑ６のオン抵抗はＲ６の抵抗値より十分小
さく設定されている。なお、図３において、Ｎ＋型シリ
コン基板１を逆導電型のＰ＋型シリコン基板にすれば、
ＭＯＳＦＥＴであるＱ１とＱ２をＩＧＢＴに変更するこ
とが可能である。
【００２３】次に、第１実施形態の動作を図４の波形図
を参照して説明する。まず、制御端子Ｇに正の電圧が印
加されると、パワーＭＯＳＦＥＴＱ１がオンする。この
とき、ラッチ回路２２の電源にも前記正の電圧が印可さ
れるが、この電圧がＱ４とＱ６のしきい値電圧以上であ
れば、Ｒ５とＲ６の抵抗比、あるいはＱ４とＱ６の電流
駆動能力比により、Ｑ６がオンとなり、ラッチ回路２２
の出力はＬＯＷ電圧となる。制御端子Ｇに正の電圧が印
可されると、Ｒ１およびＲ２に電流が流れ、Ｒ２の両端
に発生する電圧がＱ５のしきい値電圧以上になると、Ｑ
５がオンし、その結果Ｑ６がオフされ、Ｑ６のドレイン
電極が制御端子Ｇと同電位になり、Ｑ２がオンする。す
なわち、制御端子Ｇに正の電圧を印加すると、ラッチ回
路２２の働きによって、Ｑ１がオンした後にＱ２がオン
する。これは、入力容量の小さいＱ２がＱ１よりも先に
オンしてＱ２のドレイン・ソース間に大電流が流れ、誤
って負荷短絡と判断してしまうのを防ぐ為である。
を参照して説明する。まず、制御端子Ｇに正の電圧が印
加されると、パワーＭＯＳＦＥＴＱ１がオンする。この
とき、ラッチ回路２２の電源にも前記正の電圧が印可さ
れるが、この電圧がＱ４とＱ６のしきい値電圧以上であ
れば、Ｒ５とＲ６の抵抗比、あるいはＱ４とＱ６の電流
駆動能力比により、Ｑ６がオンとなり、ラッチ回路２２
の出力はＬＯＷ電圧となる。制御端子Ｇに正の電圧が印
可されると、Ｒ１およびＲ２に電流が流れ、Ｒ２の両端
に発生する電圧がＱ５のしきい値電圧以上になると、Ｑ
５がオンし、その結果Ｑ６がオフされ、Ｑ６のドレイン
電極が制御端子Ｇと同電位になり、Ｑ２がオンする。す
なわち、制御端子Ｇに正の電圧を印加すると、ラッチ回
路２２の働きによって、Ｑ１がオンした後にＱ２がオン
する。これは、入力容量の小さいＱ２がＱ１よりも先に
オンしてＱ２のドレイン・ソース間に大電流が流れ、誤
って負荷短絡と判断してしまうのを防ぐ為である。
【００２４】次に、ドレイン端子Ｄと、図示していない
この回路全体の電源端子との間に接続された負荷が短絡
した場合には、ドレイン端子Ｄの電位が上昇し、Ｑ２お
よびＲ４に大電流が流れ、Ｒ４の両端に通常は発生しな
い大きな電圧が発生し、この電圧がＱ３のしきい値電圧
に達してＱ３がオンし、Ｑ１のゲート電極７の電位が下
げられ、Ｑ１がオフされる。このとき、Ｑ２のゲート電
極１３の電位は変化しないので、Ｑ２はオン状態を保持
する。制御端子Ｇに印加していた正の電圧をゼロにする
と、Ｑ２がオフし、Ｑ３もオフする。負荷の短絡を修理
して正常に戻し、再び制御端子Ｇに正の電圧を印加する
と、Ｑ１がオンし、正常動作に戻る。
この回路全体の電源端子との間に接続された負荷が短絡
した場合には、ドレイン端子Ｄの電位が上昇し、Ｑ２お
よびＲ４に大電流が流れ、Ｒ４の両端に通常は発生しな
い大きな電圧が発生し、この電圧がＱ３のしきい値電圧
に達してＱ３がオンし、Ｑ１のゲート電極７の電位が下
げられ、Ｑ１がオフされる。このとき、Ｑ２のゲート電
極１３の電位は変化しないので、Ｑ２はオン状態を保持
する。制御端子Ｇに印加していた正の電圧をゼロにする
と、Ｑ２がオフし、Ｑ３もオフする。負荷の短絡を修理
して正常に戻し、再び制御端子Ｇに正の電圧を印加する
と、Ｑ１がオンし、正常動作に戻る。
【００２５】図５及び図６は、本発明の第２実施形態の
回路図及び半導体チップの断面図である。この実施形態
では、ドレイン端子Ｄの電位をクランプするためのクラ
ンプダイオードＤ１と、制御端子Ｇからドレイン端子Ｄ
へ流れる電流を阻止する逆流防止ダイオードＤ２が直列
接続された双方向ダイオードが、複数個直列に接続され
て、ドレイン端子ＤとパワーＭＯＳＦＥＴＱ１のゲート
電極７との間に挿入されている。また、Ｑ１のゲート電
極７とＲ３の間には、抵抗素子Ｒ７が挿入されている。
回路図及び半導体チップの断面図である。この実施形態
では、ドレイン端子Ｄの電位をクランプするためのクラ
ンプダイオードＤ１と、制御端子Ｇからドレイン端子Ｄ
へ流れる電流を阻止する逆流防止ダイオードＤ２が直列
接続された双方向ダイオードが、複数個直列に接続され
て、ドレイン端子ＤとパワーＭＯＳＦＥＴＱ１のゲート
電極７との間に挿入されている。また、Ｑ１のゲート電
極７とＲ３の間には、抵抗素子Ｒ７が挿入されている。
【００２６】なお、Ｄ１及びＤ２は、図６に示すよう
に、多結晶シリコン膜で形成されている。Ｐ型アノード
２６を形成するＰ型ポリシリコンは、パワーＭＯＳＦＥ
ＴＱ１のＰ型ベース領域４と同様に形成される。また、
Ｎ＋型カソード２７を形成するＮ＋型ポリシリコンは、
パワーＭＯＳＦＥＴＱ１のＮ＋型ソース領域５と同様に
形成される。また、Ｒ７も、Ｒ１〜Ｒ６と同様に多結晶
シリコン膜で形成されている。
に、多結晶シリコン膜で形成されている。Ｐ型アノード
２６を形成するＰ型ポリシリコンは、パワーＭＯＳＦＥ
ＴＱ１のＰ型ベース領域４と同様に形成される。また、
Ｎ＋型カソード２７を形成するＮ＋型ポリシリコンは、
パワーＭＯＳＦＥＴＱ１のＮ＋型ソース領域５と同様に
形成される。また、Ｒ７も、Ｒ１〜Ｒ６と同様に多結晶
シリコン膜で形成されている。
【００２７】負荷がインダクターの場合、制御端子Ｇの
印加電圧をゼロに下げてＱ１をオフさせると、ドレイン
端子Ｄに逆起電力が発生する。この場合、クランプダイ
オードＤ１がブレークダウンし、このブレークダウン電
流がＲ７とＲ３を経由して制御端子Ｇに流れ、Ｑ１がオ
ンし、Ｑ１で逆起電力を吸収するというダイナミックク
ランプ動作が起こる。
印加電圧をゼロに下げてＱ１をオフさせると、ドレイン
端子Ｄに逆起電力が発生する。この場合、クランプダイ
オードＤ１がブレークダウンし、このブレークダウン電
流がＲ７とＲ３を経由して制御端子Ｇに流れ、Ｑ１がオ
ンし、Ｑ１で逆起電力を吸収するというダイナミックク
ランプ動作が起こる。
【００２８】負荷短絡でＱ３がオンして、Ｑ１をオフし
た瞬間に、配線等に含まれる寄生インダクターによって
ドレイン端子Ｄに逆起電力が発生する。この場合、クラ
ンプダイオードＤ１がブレークダウンし、このブレーク
ダウン電流が、Ｒ７とオンしているＱ３を経由してソー
ス端子Ｓに流れ、Ｑ１がオンし、Ｑ１で逆起電力を吸収
する。以上のように、Ｒ７の働きによって、負荷短絡時
の逆起電力をダイナミッククランプ動作で吸収すること
が出来る。また、Ｒ７は、ドレイン端子Ｄに逆起電力が
発生した場合に発生するｄＶ／ｄｔを低く抑え、Ｑ３の
Ｐ型ウェル領域１５に発生する寄生ＮＰＮバイポーラト
ランジスタの動作を阻止する役割も果たす。
た瞬間に、配線等に含まれる寄生インダクターによって
ドレイン端子Ｄに逆起電力が発生する。この場合、クラ
ンプダイオードＤ１がブレークダウンし、このブレーク
ダウン電流が、Ｒ７とオンしているＱ３を経由してソー
ス端子Ｓに流れ、Ｑ１がオンし、Ｑ１で逆起電力を吸収
する。以上のように、Ｒ７の働きによって、負荷短絡時
の逆起電力をダイナミッククランプ動作で吸収すること
が出来る。また、Ｒ７は、ドレイン端子Ｄに逆起電力が
発生した場合に発生するｄＶ／ｄｔを低く抑え、Ｑ３の
Ｐ型ウェル領域１５に発生する寄生ＮＰＮバイポーラト
ランジスタの動作を阻止する役割も果たす。
【００２９】次に、本発明の第３実施形態を図７の回路
図を参照して説明する。この実施形態には、第２実施形
態の回路に、第２のラッチ回路であるラッチ回路（２）
２３が追加されている。このラッチ回路（２）２３の入
力はＱ２のソース電極１４と接続され、出力はＱ３のゲ
ート電極１９と接続されている。ラッチ回路（２）２３
の内部構成は、第２実施形態におけるラッチ回路２２と
全く同様である。負荷短絡等が発生してＲ４の両端に大
きな電圧が発生した場合、この電圧がＱ８のしきい値電
圧に達するとラッチ回路（２）２３が動作し、Ｑ３のゲ
ート電極１９の電圧をゲート端子Ｇと等しい電圧まで上
昇させる。従って、Ｑ３を充分高いゲート電圧で駆動す
ることが出来るので、Ｑ３のチャネル幅を小さく設計す
ることが出来る。
図を参照して説明する。この実施形態には、第２実施形
態の回路に、第２のラッチ回路であるラッチ回路（２）
２３が追加されている。このラッチ回路（２）２３の入
力はＱ２のソース電極１４と接続され、出力はＱ３のゲ
ート電極１９と接続されている。ラッチ回路（２）２３
の内部構成は、第２実施形態におけるラッチ回路２２と
全く同様である。負荷短絡等が発生してＲ４の両端に大
きな電圧が発生した場合、この電圧がＱ８のしきい値電
圧に達するとラッチ回路（２）２３が動作し、Ｑ３のゲ
ート電極１９の電圧をゲート端子Ｇと等しい電圧まで上
昇させる。従って、Ｑ３を充分高いゲート電圧で駆動す
ることが出来るので、Ｑ３のチャネル幅を小さく設計す
ることが出来る。
【００３０】図８は、本発明の第４実施形態の回路図で
ある。この実施形態では、第３実施形態の回路中の、ラ
ッチ回路２２およびラッチ回路（２）２３のポリシリ抵
抗Ｒ５、Ｒ６、Ｒ８、Ｒ９が、ゲート・ソース間を短絡
したディプレッション型ＭＯＳＦＥＴＱ１０〜Ｑ１３に
置き換えられている。これらのＭＯＳＦＥＴＱ１０〜Ｑ
１３は、ポリシリ抵抗Ｒ５、Ｒ６、Ｒ８、Ｒ９と同様の
動作をする。
ある。この実施形態では、第３実施形態の回路中の、ラ
ッチ回路２２およびラッチ回路（２）２３のポリシリ抵
抗Ｒ５、Ｒ６、Ｒ８、Ｒ９が、ゲート・ソース間を短絡
したディプレッション型ＭＯＳＦＥＴＱ１０〜Ｑ１３に
置き換えられている。これらのＭＯＳＦＥＴＱ１０〜Ｑ
１３は、ポリシリ抵抗Ｒ５、Ｒ６、Ｒ８、Ｒ９と同様の
動作をする。
【００３１】図９及び図１０は、本発明の第５実施形態
の回路図及び半導体チップの断面図である。この実施形
態は、第２実施形態において、複数設けられているクラ
ンプダイオードＤ１および逆流防止ダイオードＤ２が、
各１段のみのダイオードＤ３およびＤ４で構成されてい
る。また、半導体チップの断面構造が、図１０に示すよ
うな構造となっており、前記ダイオードＤ３はＮ型エピ
タキシャル層２上に形成されている。Ｄ３のアノード電
極２４は、外周をＰ型ウェル領域１５で取り囲まれたＰ
＋アノード領域２５と接続され、アノード層を形成して
いる。カソード層は、前記Ｎ型エピタキシャル層２であ
る。すなわち、Ｄ３は、Ｐ型ウェル領域１５をガードリ
ングとする定電圧ダイオードとなっている。
の回路図及び半導体チップの断面図である。この実施形
態は、第２実施形態において、複数設けられているクラ
ンプダイオードＤ１および逆流防止ダイオードＤ２が、
各１段のみのダイオードＤ３およびＤ４で構成されてい
る。また、半導体チップの断面構造が、図１０に示すよ
うな構造となっており、前記ダイオードＤ３はＮ型エピ
タキシャル層２上に形成されている。Ｄ３のアノード電
極２４は、外周をＰ型ウェル領域１５で取り囲まれたＰ
＋アノード領域２５と接続され、アノード層を形成して
いる。カソード層は、前記Ｎ型エピタキシャル層２であ
る。すなわち、Ｄ３は、Ｐ型ウェル領域１５をガードリ
ングとする定電圧ダイオードとなっている。
【００３２】
【発明の効果】本発明は、負荷に流す電流をオン、オフ
する第一のスイッチング手段と、前記負荷に流れる電流
を検出する電流検出手段と、この電流検出手段と負荷と
の接続をオン、オフする第二のスイッチング手段と、こ
の第二のスイッチング手段と前記第一のスイッチング手
段とを制御する制御手段とをもつ半導体装置において、
前記制御手段は、負荷の駆動開始時には前記第一のスイ
ッチング手段をオンした後に前記第二のスイッチング手
段をオンし、前記電流検出手段は、過電流を検出したと
き、前記第一のスイッチング手段のみをオフすることを
特徴とする半導体装置なので、過電流が検出されたと
き、負荷を駆動していた第一のスイッチング手段のみが
オフされ、このとき第二のスイッチング手段はオフされ
ない。従って、電流検出手段と負荷との接続がオフされ
ることがなく、過電流の検出が続行される。従って、第
一のスイッチング手段が確実かつ迅速にオフされ、負荷
に流れる過電流が確実かつ迅速にオフされるので、負荷
が短絡した場合の過電流から半導体装置を確実に保護す
ることができる。
する第一のスイッチング手段と、前記負荷に流れる電流
を検出する電流検出手段と、この電流検出手段と負荷と
の接続をオン、オフする第二のスイッチング手段と、こ
の第二のスイッチング手段と前記第一のスイッチング手
段とを制御する制御手段とをもつ半導体装置において、
前記制御手段は、負荷の駆動開始時には前記第一のスイ
ッチング手段をオンした後に前記第二のスイッチング手
段をオンし、前記電流検出手段は、過電流を検出したと
き、前記第一のスイッチング手段のみをオフすることを
特徴とする半導体装置なので、過電流が検出されたと
き、負荷を駆動していた第一のスイッチング手段のみが
オフされ、このとき第二のスイッチング手段はオフされ
ない。従って、電流検出手段と負荷との接続がオフされ
ることがなく、過電流の検出が続行される。従って、第
一のスイッチング手段が確実かつ迅速にオフされ、負荷
に流れる過電流が確実かつ迅速にオフされるので、負荷
が短絡した場合の過電流から半導体装置を確実に保護す
ることができる。
【００３３】また、負荷の駆動開始時には第一のスイッ
チング手段がオンされた後に第二のスイッチング手段が
オンされるので、第二のスイッチング手段および電流検
出手段のみに大電流が流れ、誤って負荷短絡と判断し、
不必要に第一のスイッチング手段をオフし、負荷電流を
オフしてしまうことがない。
チング手段がオンされた後に第二のスイッチング手段が
オンされるので、第二のスイッチング手段および電流検
出手段のみに大電流が流れ、誤って負荷短絡と判断し、
不必要に第一のスイッチング手段をオフし、負荷電流を
オフしてしまうことがない。
【００３４】また、前記第一のスイッチング手段の入力
端子と出力端子との間に、前記第一のスイッチング手段
の出力端子の電位をクランプするクランプダイオード
と、前記第一のスイッチング手段の入力端子から出力端
子への電流を阻止する逆流防止ダイオードとが、直列に
接続されれば、負荷がインダクターであった場合あるい
は配線等に寄生インダクターが含まれていた場合に、第
一のスイッチング手段がオフされたときに発生する逆起
電力が、クランプダイオードがブレークダウンすること
によって吸収されるので、半導体装置が確実に保護され
る。
端子と出力端子との間に、前記第一のスイッチング手段
の出力端子の電位をクランプするクランプダイオード
と、前記第一のスイッチング手段の入力端子から出力端
子への電流を阻止する逆流防止ダイオードとが、直列に
接続されれば、負荷がインダクターであった場合あるい
は配線等に寄生インダクターが含まれていた場合に、第
一のスイッチング手段がオフされたときに発生する逆起
電力が、クランプダイオードがブレークダウンすること
によって吸収されるので、半導体装置が確実に保護され
る。
【図１】 本発明の第１実施形態のブロック図。
【図２】 本発明の第１実施形態の回路図。
【図３】 本発明の第１実施形態の半導体チップ断面
図。
図。
【図４】 本発明の第１実施形態の波形図。
【図５】 本発明の第２実施形態の回路図。
【図６】 本発明の第２実施形態の半導体チップ断面
図。
図。
【図７】 本発明の第３実施形態の回路図。
【図８】 本発明の第４実施形態の回路図。
【図９】 本発明の第５実施形態の回路図。
【図１０】 本発明の第５実施形態の半導体チップ断面
図。
図。
【図１１】 従来例の回路図。
１ Ｎ＋型シリコン基板 ２ Ｎ型エピタキシ
ャル層 ３ ドレイン電極 ４ Ｐ型ベース領域 ５ Ｎ＋型ソース領域 ６ ゲート酸化膜 ７ ゲート電極 ８ ポリシリ抵抗 ９ ソース電極 １０ Ｐ型ベース領
域 １１ Ｎ＋型ソース領域 １２ ゲート酸化膜 １３ ゲート電極 １４ ソース電極 １５ Ｐ型ウェル領域 １６ ドレイン電極 １７ Ｎ＋型ドレイン領域 １８ ゲート酸化膜 １９ ゲート電極 ２０ Ｎ＋型ドレイ
ン領域 ２１ ソース電極 ２２ ラッチ回路 ２３ ラッチ回路（２） ２４ アノード電極 ２５ Ｐ＋アノード領域 ２６ Ｐ型アノード ２７ Ｎ＋型カソード
ャル層 ３ ドレイン電極 ４ Ｐ型ベース領域 ５ Ｎ＋型ソース領域 ６ ゲート酸化膜 ７ ゲート電極 ８ ポリシリ抵抗 ９ ソース電極 １０ Ｐ型ベース領
域 １１ Ｎ＋型ソース領域 １２ ゲート酸化膜 １３ ゲート電極 １４ ソース電極 １５ Ｐ型ウェル領域 １６ ドレイン電極 １７ Ｎ＋型ドレイン領域 １８ ゲート酸化膜 １９ ゲート電極 ２０ Ｎ＋型ドレイ
ン領域 ２１ ソース電極 ２２ ラッチ回路 ２３ ラッチ回路（２） ２４ アノード電極 ２５ Ｐ＋アノード領域 ２６ Ｐ型アノード ２７ Ｎ＋型カソード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−146722（ＪＰ，Ａ) 特開 平９−139633（ＪＰ，Ａ) 特開 平７−58293（ＪＰ，Ａ) 特開 平８−172190（ＪＰ，Ａ) 特開 平２−208977（ＪＰ，Ａ) 特開 昭62−239857（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8236 H01L 27/088 H03K 17/08
Claims (11)
- 【請求項１】 負荷に流す電流をオン、オフする第一の
スイッチング手段と、 前記負荷に流れる電流を検出する電流検出手段と、 この電流検出手段と負荷との接続をオン、オフする第二
のスイッチング手段と、 この第二のスイッチング手段と前記第一のスイッチング
手段とを制御する制御手段とをもつ半導体装置におい
て、 前記制御手段は、負荷の駆動開始時には前記第一のスイ
ッチング手段をオンした後に前記第二のスイッチング手
段をオンし、 前記電流検出手段は、過電流を検出したとき、前記第一
のスイッチング手段のみをオフすることを特徴とする半
導体装置。 - 【請求項２】 前記第一のスイッチング手段および第二
のスイッチング手段はトランジスタであり、 前記電流検出手段は前記第二のスイッチング手段と接地
点との間に設けられた抵抗であり、 前記制御手段は、 前記第一のスイッチング手段の入力に設けられた制御端
子と、 この制御端子に接続された分圧抵抗と、 この分圧抵抗の中間点からの信号を入力し、前記第二の
スイッチング手段の入力へ制御信号を出力するラッチ回
路とで構成されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 前記第一のスイッチング手段および第二
のスイッチング手段はＭＯＳＦＥＴであることを特徴と
する請求項２に記載の半導体装置。 - 【請求項４】 前記第一のスイッチング手段および第二
のスイッチング手段はＩＧＢＴであることを特徴とする
請求項２に記載の半導体装置。 - 【請求項５】 前記電流検出手段はゲートとソースを短
絡したディプレッション型ＭＯＳＦＥＴであることを特
徴とする請求項３に記載の半導体装置。 - 【請求項６】 前記半導体装置は、同一半導体内に形成
されていることを特徴とする請求項１ないし５のいずれ
かに記載の半導体装置。 - 【請求項７】 前記第一のスイッチング手段の入力端子
と出力端子との間には、 前記第一のスイッチング手段の出力端子の電位をクラン
プするクランプダイオードと、 前記第一のスイッチング手段の入力端子から出力端子へ
の電流を阻止する逆流防止ダイオードとが、直列に接続
されていることを特徴とする請求項１ないし６のいずれ
かに記載の半導体装置。 - 【請求項８】 前記クランプダイオードは、ガードリン
グ構造の定電圧ダイオードであることを特徴とする請求
項７に記載の半導体装置。 - 【請求項９】 前記逆流防止ダイオードは、絶縁膜上の
多結晶半導体で形成されていることを特徴とする請求項
７ないし８に記載の半導体装置。 - 【請求項１０】 前記第一のスイッチング手段の入力端
子と出力端子との間には、双方向定電圧ダイオードが接
続されていることを特徴とする請求項１ないし６のいず
れかに記載の半導体装置。 - 【請求項１１】 前記双方向定電圧ダイオードは、絶縁
膜上の多結晶半導体で形成されていることを特徴とする
請求項１０に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17783398A JP3164065B2 (ja) | 1998-06-24 | 1998-06-24 | 半導体装置 |
| US09/337,678 US6181186B1 (en) | 1998-06-24 | 1999-06-22 | Power transistor with over-current protection controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17783398A JP3164065B2 (ja) | 1998-06-24 | 1998-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012853A JP2000012853A (ja) | 2000-01-14 |
| JP3164065B2 true JP3164065B2 (ja) | 2001-05-08 |
Family
ID=16037920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17783398A Expired - Fee Related JP3164065B2 (ja) | 1998-06-24 | 1998-06-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6181186B1 (ja) |
| JP (1) | JP3164065B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3736227B2 (ja) * | 1999-09-20 | 2006-01-18 | 富士電機デバイステクノロジー株式会社 | ドライブ回路 |
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| US6717787B2 (en) * | 2001-02-22 | 2004-04-06 | Koninklijke Philips Electronics N.V. | Current sensing IC with resistive sensing |
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| JP2007228447A (ja) * | 2006-02-27 | 2007-09-06 | Hitachi Ltd | スイッチング素子のゲート駆動回路 |
| US7567119B2 (en) * | 2007-01-10 | 2009-07-28 | Standard Microsystems Corporation | Current limiting protection circuit |
| US8903577B2 (en) * | 2009-10-30 | 2014-12-02 | Lsi Industries, Inc. | Traction system for electrically powered vehicles |
| DE102007046705B3 (de) * | 2007-09-28 | 2009-04-30 | Infineon Technologies Austria Ag | Schaltung für eine aktive Diode und Verfahren zum Betrieb einer aktiven Diode |
| TWI369049B (en) * | 2008-04-30 | 2012-07-21 | Advanced Analog Technology Inc | Power switch circuit exhibiting over current protection and short circuit protection mechanism |
| KR101537534B1 (ko) * | 2008-12-31 | 2015-07-17 | 주식회사 동부하이텍 | 전류 감지 회로 |
| JP5453903B2 (ja) | 2009-04-28 | 2014-03-26 | 富士電機株式会社 | ワイドバンドギャップ半導体装置 |
| JP5486396B2 (ja) | 2010-05-11 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 負荷駆動回路 |
| US8624637B2 (en) * | 2012-02-08 | 2014-01-07 | Infineon Technologies Ag | Switching control circuit for thermal protection of transistors |
| CN104641557A (zh) * | 2012-12-17 | 2015-05-20 | 富士电机株式会社 | 半导体装置以及使用该半导体装置的电流检测电路 |
| JP6237011B2 (ja) | 2013-09-05 | 2017-11-29 | 富士電機株式会社 | 半導体装置 |
| DE102016001742A1 (de) * | 2015-08-06 | 2017-02-09 | DEHN + SÖHNE GmbH + Co. KG. | Schaltungsanordnung zum Schutz einer aus einem Versorgungsnetz zu betreibenden Einheit gegen Überspannungen |
| JP6825223B2 (ja) * | 2016-04-15 | 2021-02-03 | 富士電機株式会社 | 駆動装置および誘導性負荷駆動装置 |
| JP2018067621A (ja) * | 2016-10-19 | 2018-04-26 | トヨタ自動車株式会社 | 半導体装置およびその製造方法 |
| EP3557764A1 (en) | 2018-04-19 | 2019-10-23 | Infineon Technologies Austria AG | Electronic circuit with a transistor device and a clamping circuit |
| CN108418572B (zh) * | 2018-05-07 | 2023-11-07 | 雅安小航电器股份有限公司 | 一种具有短路保护功能改进型驱动电路 |
| JP2021176163A (ja) * | 2020-05-01 | 2021-11-04 | ローム株式会社 | 半導体装置 |
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| JP2893792B2 (ja) | 1990-02-15 | 1999-05-24 | 日本電気株式会社 | 過電流防止機能付のパワーｍｏｓトランジスタ |
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| JPH07146722A (ja) * | 1993-10-01 | 1995-06-06 | Fuji Electric Co Ltd | トランジスタ用過電流保護装置 |
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1998
- 1998-06-24 JP JP17783398A patent/JP3164065B2/ja not_active Expired - Fee Related
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1999
- 1999-06-22 US US09/337,678 patent/US6181186B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| US6181186B1 (en) | 2001-01-30 |
| JP2000012853A (ja) | 2000-01-14 |
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