JPH07113861B2 - 半導体素子の状態検出及び保護回路とそれを用いたインバータ回路 - Google Patents
半導体素子の状態検出及び保護回路とそれを用いたインバータ回路Info
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- JPH07113861B2 JPH07113861B2 JP63016971A JP1697188A JPH07113861B2 JP H07113861 B2 JPH07113861 B2 JP H07113861B2 JP 63016971 A JP63016971 A JP 63016971A JP 1697188 A JP1697188 A JP 1697188A JP H07113861 B2 JPH07113861 B2 JP H07113861B2
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- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
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- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パワー半導体装置に係り、特に制御回路と高
耐電圧、大電流の出力段素子を集積化したパワーICに好
適な状態検出回路及びその保護回路に関する。
耐電圧、大電流の出力段素子を集積化したパワーICに好
適な状態検出回路及びその保護回路に関する。
従来、パワー半導体を用いた回路においては、過電流や
短絡によつてパワー半導体が破壊するのを防止するため
に、シヤント抵抗を用いてその電圧降下によつてパワー
半導体の電流を検出する方法があつた。しかしながら、
高耐電圧、大電流のパワー半導体とこれを制御する制御
回路をワンチツプに集積化したパワーICでは、上述のシ
ヤント抵抗を用いる方法は電力損失から生じる熱が問題
となり、適用することができない。
短絡によつてパワー半導体が破壊するのを防止するため
に、シヤント抵抗を用いてその電圧降下によつてパワー
半導体の電流を検出する方法があつた。しかしながら、
高耐電圧、大電流のパワー半導体とこれを制御する制御
回路をワンチツプに集積化したパワーICでは、上述のシ
ヤント抵抗を用いる方法は電力損失から生じる熱が問題
となり、適用することができない。
一方、パワーICの出力段素子としては、電流駆動型のバ
イポーラトランジスタと、電圧駆動型のMOSFET、及び、
MOS構造とバイポーラ構造を複合化した複合素子があ
る。バイポーラトランジスタを並列に接続した場合、各
トランジスタを流れる電流が不均等となるいわゆる電流
ばらつきが起こることは一般的に知られている。この電
流ばらつきを利用した電流検出回路として、米国特許第
4319181号に記載される構成がある。この構成を第９図
に示す。第９図の回路において、出力段素子には、マル
チコレクタPNPトランジスタ52と53が用いられており、
トランジスタ52のエミツタは電圧源13の正極と接続さ
れ、一方、トランジスタ53のエミツタは抵抗54を介して
電圧源の正極と接続される。トランジスタ52と53のベー
ス端子は、制御回路59から同じ駆動信号を印加される。
62,63はいずれもサブスレートコレクタであり、負荷14
に電流を供給する。また、60,61はいずれもラテラルコ
レクタであり、それぞれはカレントミラー回路を構成す
るMOSFET55,56と接続される。MOSFET55と56の面積比は
1:nである。
イポーラトランジスタと、電圧駆動型のMOSFET、及び、
MOS構造とバイポーラ構造を複合化した複合素子があ
る。バイポーラトランジスタを並列に接続した場合、各
トランジスタを流れる電流が不均等となるいわゆる電流
ばらつきが起こることは一般的に知られている。この電
流ばらつきを利用した電流検出回路として、米国特許第
4319181号に記載される構成がある。この構成を第９図
に示す。第９図の回路において、出力段素子には、マル
チコレクタPNPトランジスタ52と53が用いられており、
トランジスタ52のエミツタは電圧源13の正極と接続さ
れ、一方、トランジスタ53のエミツタは抵抗54を介して
電圧源の正極と接続される。トランジスタ52と53のベー
ス端子は、制御回路59から同じ駆動信号を印加される。
62,63はいずれもサブスレートコレクタであり、負荷14
に電流を供給する。また、60,61はいずれもラテラルコ
レクタであり、それぞれはカレントミラー回路を構成す
るMOSFET55,56と接続される。MOSFET55と56の面積比は
1:nである。
次に、上記回路の動作を簡単に説明する。ラテラルコレ
クタ61を流れる電流をI7とすれば、MOSFET56は前記カレ
ントミラー回路の働きで、nI7の電流を流しうる機能を
持つ。ラテラルコレクタ60を流れる電流をI8とすれば、
抵抗54での電圧降下が小さい場合には、nI7＞I8の関係
が成立ち、64から取り出す出力電圧はローレベルとな
る。次に、負荷を流れる電流が増加し、抵抗54での電圧
降下が大きくなると、前記電流はトランジスタ52に集中
し、I8＞nI7となる。この結果、64から取り出す出力電
圧はハイレベルに変わる。
クタ61を流れる電流をI7とすれば、MOSFET56は前記カレ
ントミラー回路の働きで、nI7の電流を流しうる機能を
持つ。ラテラルコレクタ60を流れる電流をI8とすれば、
抵抗54での電圧降下が小さい場合には、nI7＞I8の関係
が成立ち、64から取り出す出力電圧はローレベルとな
る。次に、負荷を流れる電流が増加し、抵抗54での電圧
降下が大きくなると、前記電流はトランジスタ52に集中
し、I8＞nI7となる。この結果、64から取り出す出力電
圧はハイレベルに変わる。
以上の動作によりラテラルコレクタ電流が設定値を越え
ることを検知して、間接的にサブスレートコレクタから
負荷に流れる電流も過電流レベルを越えるものとして扱
うことができる。
ることを検知して、間接的にサブスレートコレクタから
負荷に流れる電流も過電流レベルを越えるものとして扱
うことができる。
前述の方法に対して、出力段素子に並列接続時の電流バ
ランスに優れたMOSFETを用いる方法として、米国特許第
4553084号がある。
ランスに優れたMOSFETを用いる方法として、米国特許第
4553084号がある。
この方法では、出力段素子のパワーMOSFETがセルと呼ば
れる小容量MOSFETの多数個並列に接続し、集積化された
構造であることを利用して、数個のセルを検出用トラン
ジスタとして用い、この検出用トランジスタに抵抗を接
続した構成となつている。
れる小容量MOSFETの多数個並列に接続し、集積化された
構造であることを利用して、数個のセルを検出用トラン
ジスタとして用い、この検出用トランジスタに抵抗を接
続した構成となつている。
上記検出用トランジスタに接続する抵抗での電圧降下が
小さければ、検出用トランジスタには出力段のパワーMO
SFETに流れる主電流に対して、セル比率で決まる検出電
流が流れる。この検出電流と上述の抵抗で決まる電圧値
を基準電圧と比較することで、主電流を間接的に検出す
ることができる。
小さければ、検出用トランジスタには出力段のパワーMO
SFETに流れる主電流に対して、セル比率で決まる検出電
流が流れる。この検出電流と上述の抵抗で決まる電圧値
を基準電圧と比較することで、主電流を間接的に検出す
ることができる。
マルチコレクタPNPトランジスタを用いた前者の従来技
術では、抵抗54の精度ばらつき、温度上昇による抵抗値
の変化から基準とする電流I7を精度良く設定することは
困難となる。
術では、抵抗54の精度ばらつき、温度上昇による抵抗値
の変化から基準とする電流I7を精度良く設定することは
困難となる。
また、ラテラルコレクタとサブスレートコレクタを流れ
る電流が比例関係にあることが必要であるが、バイポー
ラトランジスタでは電流集中の発生も予想され、間接的
な電流検出の精度が問題となる。さらに、負荷に対し
て、並列に接続されるMOSFET55及び56はいずれも高耐電
圧の特性が必要であり、高価となる。
る電流が比例関係にあることが必要であるが、バイポー
ラトランジスタでは電流集中の発生も予想され、間接的
な電流検出の精度が問題となる。さらに、負荷に対し
て、並列に接続されるMOSFET55及び56はいずれも高耐電
圧の特性が必要であり、高価となる。
次に、出力段素子にMOSFETを用いた後者の従来技術で
は、構成が簡単であり、室温においては検出精度が良い
が、高温では、抵抗値が変化し、検出精度に影響を与え
る他、抵抗を半導体基板内に集積化する場合には、製造
上の抵抗値のばらつき等の問題点もある。
は、構成が簡単であり、室温においては検出精度が良い
が、高温では、抵抗値が変化し、検出精度に影響を与え
る他、抵抗を半導体基板内に集積化する場合には、製造
上の抵抗値のばらつき等の問題点もある。
パワーICでは、過電流保護の他、出力段端子のASO（安
全動作領域）内での動作保証、温度及び過電圧からの保
護、また、出力段素子がインバータ構成と成る場合のア
ーム短絡からの保護等、複数の保護機能が要求される。
上記従来技術は、いずれも、過電流保護機能のみを対象
としたものであり、他の保護機能に関しては、別の回路
手段を設ける必要が或る。
全動作領域）内での動作保証、温度及び過電圧からの保
護、また、出力段素子がインバータ構成と成る場合のア
ーム短絡からの保護等、複数の保護機能が要求される。
上記従来技術は、いずれも、過電流保護機能のみを対象
としたものであり、他の保護機能に関しては、別の回路
手段を設ける必要が或る。
本発明の目的は、上記の問題点を解決し、温度変化や製
造上の特性ばらつきの影響を受けにくい半導体素子の状
態検出回路を提供することにある。
造上の特性ばらつきの影響を受けにくい半導体素子の状
態検出回路を提供することにある。
更に、本発明の他の目的は、電流以外の各種素子状態を
多機能に検出することのできる状態検出回路及び、素子
状態に応じて当該半導体素子を有効に保護することので
きる半導体素子の保護回路を提供するにある。更に本発
明の他の目的は、パワー半導体素子の特性に関係なく上
下アーム間の短絡を防止することを可能にするインバー
タ回路を提供することにある。
多機能に検出することのできる状態検出回路及び、素子
状態に応じて当該半導体素子を有効に保護することので
きる半導体素子の保護回路を提供するにある。更に本発
明の他の目的は、パワー半導体素子の特性に関係なく上
下アーム間の短絡を防止することを可能にするインバー
タ回路を提供することにある。
本発明は、パワー用電源から負荷に供与する主電流の通
流・遮断を制御するパワー半導体素子の状態を検出する
半導体素子の状態検出回路において、パワー半導体素子
と同一制御によりパワー半導体素子に入力される電流の
１部を分流して第２の電流を通流する半導体素子と、パ
ワー用電源に比べて電圧値が小さい制御用電源と、制御
用電源の一方の端子及びパワー半導体素子の出力端子
に、第１の主端子が接続された第１のトランジスタと、
制御用電源の他方の端子に、第１の主端子が接続された
第２のトランジスタと、第１のトランジスタの第２の主
端子と第２のトランジスタの第２の主端子とを接続して
制御用電源，第１のトランジスタ及び第２のトランジス
タとから閉回路を構成し、第1,第２のトランジスタの接
続部に設けたパワー半導体素子の状態を取り出す手段
と、第１のトランジスタへ第２の電流に応じた電流を流
すカレントミラー回路と、第２のトランジスタの制御端
子に所望の電圧を印加して第２のトランジスタに第３の
電流（基準電流）を流す手段とを備えたことを特徴とす
る。また、本発明の他の特徴は、素子電流を電流で取り
出し素子温度を電圧で取り出すと共に、基準電流及び基
準電圧を設定し、これらの素子電流及び電圧と基準電流
及び電圧とを比較することで、多機能な状態検出回路を
実現し、素子状態に応じて変化する上記電流，電圧が基
準電流，基準電圧を越えたとき、半導体素子の通電を遮
断する手段を設けることにより、温度依存性の少ない半
導体素子の保護回路を実現したところにある。
流・遮断を制御するパワー半導体素子の状態を検出する
半導体素子の状態検出回路において、パワー半導体素子
と同一制御によりパワー半導体素子に入力される電流の
１部を分流して第２の電流を通流する半導体素子と、パ
ワー用電源に比べて電圧値が小さい制御用電源と、制御
用電源の一方の端子及びパワー半導体素子の出力端子
に、第１の主端子が接続された第１のトランジスタと、
制御用電源の他方の端子に、第１の主端子が接続された
第２のトランジスタと、第１のトランジスタの第２の主
端子と第２のトランジスタの第２の主端子とを接続して
制御用電源，第１のトランジスタ及び第２のトランジス
タとから閉回路を構成し、第1,第２のトランジスタの接
続部に設けたパワー半導体素子の状態を取り出す手段
と、第１のトランジスタへ第２の電流に応じた電流を流
すカレントミラー回路と、第２のトランジスタの制御端
子に所望の電圧を印加して第２のトランジスタに第３の
電流（基準電流）を流す手段とを備えたことを特徴とす
る。また、本発明の他の特徴は、素子電流を電流で取り
出し素子温度を電圧で取り出すと共に、基準電流及び基
準電圧を設定し、これらの素子電流及び電圧と基準電流
及び電圧とを比較することで、多機能な状態検出回路を
実現し、素子状態に応じて変化する上記電流，電圧が基
準電流，基準電圧を越えたとき、半導体素子の通電を遮
断する手段を設けることにより、温度依存性の少ない半
導体素子の保護回路を実現したところにある。
その他、本発明の実施例では、素子電流の測定、状態検
出回路と保護回路の設置場所、インバータ回路への適
用、及び回路の簡略化等に関して多数の工夫を施してい
るが、この点については以下述べる実施例で詳述する。
出回路と保護回路の設置場所、インバータ回路への適
用、及び回路の簡略化等に関して多数の工夫を施してい
るが、この点については以下述べる実施例で詳述する。
本発明による状態検出回路において、第1,第２のトラン
ジスタの接続間からパワー半導体素子の状態を取り出す
出力は、基準電流が検出電流に比べて大きい状態ではハ
イレベルの電圧となり、また、負荷電流が所望する動作
範囲を超え、検出電流が基準電流に比べて大きくなれ
ば、ローレベルの電圧となる。このようにして、電流比
較により検出電流を判定する方法は、検出すべき電流を
抵抗を用いて電圧に変換し、この電圧と基準電圧を比較
する従来の電圧比較方式に比べて、温度に応じて値が変
化する性質を持つ抵抗を用いないため、検出精度の温度
依存性を改善することができる。また、上記負荷電流に
依存して変化する検出電流を、温度上昇に依存して変化
する電流に変えることで、同様の電流比較機能を用いた
温度の検出が可能である。
ジスタの接続間からパワー半導体素子の状態を取り出す
出力は、基準電流が検出電流に比べて大きい状態ではハ
イレベルの電圧となり、また、負荷電流が所望する動作
範囲を超え、検出電流が基準電流に比べて大きくなれ
ば、ローレベルの電圧となる。このようにして、電流比
較により検出電流を判定する方法は、検出すべき電流を
抵抗を用いて電圧に変換し、この電圧と基準電圧を比較
する従来の電圧比較方式に比べて、温度に応じて値が変
化する性質を持つ抵抗を用いないため、検出精度の温度
依存性を改善することができる。また、上記負荷電流に
依存して変化する検出電流を、温度上昇に依存して変化
する電流に変えることで、同様の電流比較機能を用いた
温度の検出が可能である。
次に、半導体素子の電流に応じて変化する検出電流及び
素子の温度に応じて変化する検出電圧を基準電流及び電
圧と比較することで多機能の状態検出を可能にする。特
に、第1,第２のトランジスタの接続からなる差動増幅回
路を用い、上記検出電流をそのバイアス電流とする場
合、室温に近い状態では入力電圧の差から作動増幅回路
の片側だけを導通させる。ここで、差動増幅回路のバイ
アス電流設定手段とアクテイブ負荷との関係を、上述の
電流比較手段の構成とすることで、上記室温の状態では
電流検出機能が働く。温度が著しく上昇すると、差動増
幅回路手段の入力電圧の差が変化し、室温状態で導通し
ていた差動増幅回路の片側をカツトオフし、他方の側を
導通させる。このとき導通した側の出力電圧の変化を検
出すれば、温度の過度な上昇を検出することができる。
このようにして、単一の差動増幅回路でもつて多機能な
状態検出手段を実現することができる。
素子の温度に応じて変化する検出電圧を基準電流及び電
圧と比較することで多機能の状態検出を可能にする。特
に、第1,第２のトランジスタの接続からなる差動増幅回
路を用い、上記検出電流をそのバイアス電流とする場
合、室温に近い状態では入力電圧の差から作動増幅回路
の片側だけを導通させる。ここで、差動増幅回路のバイ
アス電流設定手段とアクテイブ負荷との関係を、上述の
電流比較手段の構成とすることで、上記室温の状態では
電流検出機能が働く。温度が著しく上昇すると、差動増
幅回路手段の入力電圧の差が変化し、室温状態で導通し
ていた差動増幅回路の片側をカツトオフし、他方の側を
導通させる。このとき導通した側の出力電圧の変化を検
出すれば、温度の過度な上昇を検出することができる。
このようにして、単一の差動増幅回路でもつて多機能な
状態検出手段を実現することができる。
更には、温度依存性の少ない電流を用いて素子状態を判
断し、当該素子の通流を遮断するので、保護回路の信頼
性を高くすることができる。
断し、当該素子の通流を遮断するので、保護回路の信頼
性を高くすることができる。
以下、本実施例では、素子状態として電流及び温度を例
に挙げて説明するが、その他、素子の劣化検出等にも発
展させることができる。
に挙げて説明するが、その他、素子の劣化検出等にも発
展させることができる。
以下、本発明の一実施例を第１図を用いて説明する。第
１図において、１は、パワー半導体素子であり、同図で
は、MOSFETを用いているが、他の、電圧駆動型素子でも
よい。11,12、及び10はそれぞれ、パワー半導体素子１
の入力端子、出力端子、及び、制御端子である。パワー
半導体素子１には、同じ特性を有し、入力端子11及び制
御端子10を共有する小容量の半導体素子２が接続されて
おり、図示されていない負荷に流れる電流Ｉは、パワー
半導体素子を流れる主電流I1と、半導体素子２を流れる
電流I2に分流する。尚、半導体素子２はパワー半導体素
子１に比べて耐電圧が等しく、電流容量は小さいものと
する。
１図において、１は、パワー半導体素子であり、同図で
は、MOSFETを用いているが、他の、電圧駆動型素子でも
よい。11,12、及び10はそれぞれ、パワー半導体素子１
の入力端子、出力端子、及び、制御端子である。パワー
半導体素子１には、同じ特性を有し、入力端子11及び制
御端子10を共有する小容量の半導体素子２が接続されて
おり、図示されていない負荷に流れる電流Ｉは、パワー
半導体素子を流れる主電流I1と、半導体素子２を流れる
電流I2に分流する。尚、半導体素子２はパワー半導体素
子１に比べて耐電圧が等しく、電流容量は小さいものと
する。
以上の構成は、公知の技術である。マルチ電極トランジ
スタと同様であり、本実施例の電流検出回路は、上述の
構成に適している。
スタと同様であり、本実施例の電流検出回路は、上述の
構成に適している。
以下には、本実施例の特徴となる構成をしめす。半導体
素子２の出力端子は、NPNトランジスタ３のコレクタ、
及びベース端子と接続され、また、トランジスタ３のベ
ース端子は、トランジスタ４のベース端子と接続されて
おり、トランジスタ３と４は、いわゆるカレントミラー
回路を構成している。この結果、トランジスタ４は、ト
ランジスタ３を流れる電流I2に比例した電流I3を流しう
る機能を有する。ここで、トランジスタ３と４は、単位
面積当たりの特性が等しいことが必要である。また、同
図では、バイポーラトランジスタを用いているが、MOSF
ETでも良い。
素子２の出力端子は、NPNトランジスタ３のコレクタ、
及びベース端子と接続され、また、トランジスタ３のベ
ース端子は、トランジスタ４のベース端子と接続されて
おり、トランジスタ３と４は、いわゆるカレントミラー
回路を構成している。この結果、トランジスタ４は、ト
ランジスタ３を流れる電流I2に比例した電流I3を流しう
る機能を有する。ここで、トランジスタ３と４は、単位
面積当たりの特性が等しいことが必要である。また、同
図では、バイポーラトランジスタを用いているが、MOSF
ETでも良い。
次に、トランジスタ４のコレクタ端子には、PNPトラン
ジスタ５のコレクタ端子が接続され、その接続箇所から
出力９を取り出している。PNPトランジスタ５と６は、
カレントミラー回路を構成している。トランジスタ６
は、定電流源手段７が設定する電流を流し、トランジス
タ５は、該電流に比例した基準電流I4を流しうる機能を
有する。また、トランジスタ３と４、及び電圧源８は閉
回路を構成する。
ジスタ５のコレクタ端子が接続され、その接続箇所から
出力９を取り出している。PNPトランジスタ５と６は、
カレントミラー回路を構成している。トランジスタ６
は、定電流源手段７が設定する電流を流し、トランジス
タ５は、該電流に比例した基準電流I4を流しうる機能を
有する。また、トランジスタ３と４、及び電圧源８は閉
回路を構成する。
次に、上記回路の動作を説明する。まず、負荷電流Ｉか
ら分流する電流I2は、次式で求められる。
ら分流する電流I2は、次式で求められる。
I2＝R1／（R1＋R2＋R3）・Ｉ ……（１） ここで、R1，R2、及びR3はそれぞれ、半導体素子1,2及
びトランジスタ３のオン抵抗である。
びトランジスタ３のオン抵抗である。
次に、トランジスタ３および４で構成されるカレントミ
ラー回路の働きにより、トランジスタ３が流しうる電流
I3は次式で求められる。
ラー回路の働きにより、トランジスタ３が流しうる電流
I3は次式で求められる。
I3＝nI2 ……（２） ここで、定数ｎは、トランジスタ３に対するトランジス
タ４の面積比である。
タ４の面積比である。
電流I2及びI3が流れるためには、トランジスタ３の制御
端子の電圧がしきい値を超える必要がある。このしきい
値は、使用するトランジスタにより異なり、バイポーラ
トランジスタの場合には、ダイオード特性を持つ接合が
導通するための順方向電圧降下（約0.7V）であり、MOSF
ETの場合には、一般的に用いられるしきい値電圧Vthで
ある。
端子の電圧がしきい値を超える必要がある。このしきい
値は、使用するトランジスタにより異なり、バイポーラ
トランジスタの場合には、ダイオード特性を持つ接合が
導通するための順方向電圧降下（約0.7V）であり、MOSF
ETの場合には、一般的に用いられるしきい値電圧Vthで
ある。
上述の電流I3が、トランジスタ５を流れる基準電流I4に
比べて小さい場合には、出力９の電圧は電圧源８の電圧
に近いハイレベルの電圧、逆に、大きい場合には、トラ
ンジスタ４のオン電圧に近いローレベルの電圧となる。
比べて小さい場合には、出力９の電圧は電圧源８の電圧
に近いハイレベルの電圧、逆に、大きい場合には、トラ
ンジスタ４のオン電圧に近いローレベルの電圧となる。
負荷電流Ｉに制限を加えたい場合、上述の（１），
（２）式からこの制限値に対する電流I3を求め、基準電
流I4の設定値を上記I3に等しく置けば、上述の回路動作
から出力９の変化を検知して、負荷電流に制限を加える
ことができる。
（２）式からこの制限値に対する電流I3を求め、基準電
流I4の設定値を上記I3に等しく置けば、上述の回路動作
から出力９の変化を検知して、負荷電流に制限を加える
ことができる。
以上のように、本実施例ではトランジスタ４と５で構成
され、検出した電流と基準電流を比較する電流比較手段
を備えることを特徴とする。この電流比較手段は、差動
増幅器等を含む電圧比較手段に比べて構成が簡単になる
長所を持つ。また、前述の従来技術で述べた電圧比較手
段を用いる場合、検出すべき電流を抵抗手段を用いて、
電圧の形に変換する必要があるが、抵抗手段は温度依存
性が強いため、検出精度は温度変化の影響で悪くなる欠
点がある。しかしながら、本発明による電流比較手段で
は、抵抗手段を用いず、温度依存性の少ないカレントミ
ラー回路により電流の検出を行うことから、検出精度が
上記従来技術に比べて改善される効果がある。
され、検出した電流と基準電流を比較する電流比較手段
を備えることを特徴とする。この電流比較手段は、差動
増幅器等を含む電圧比較手段に比べて構成が簡単になる
長所を持つ。また、前述の従来技術で述べた電圧比較手
段を用いる場合、検出すべき電流を抵抗手段を用いて、
電圧の形に変換する必要があるが、抵抗手段は温度依存
性が強いため、検出精度は温度変化の影響で悪くなる欠
点がある。しかしながら、本発明による電流比較手段で
は、抵抗手段を用いず、温度依存性の少ないカレントミ
ラー回路により電流の検出を行うことから、検出精度が
上記従来技術に比べて改善される効果がある。
第２図は、本発明による過電流保護機能を備えたパワー
半導体装置の一駆動回路を示す。第２図において、制御
端子10には、駆動回路15が設けられており、駆動回路15
はＮチヤンネルMOSトランジスタ23及び26のゲート端子
にしきい値電圧Vthを超えるハイレベルの電圧を印加す
ることで、半導体素子１及び２をオン状態とし、上記Vt
hより低いローレベルの電圧を印加することで、半導体
素子１及び２をオフ状態とする機能を有する。トランジ
スタ23および26は、AND回路18から電圧を印加される。A
ND回路18の入力としては、制御回路20から半導体素子１
及び２をオンさせるための駆動信号が端子19−２より与
えられるとともに、出力端子９からインバータ16および
17を介した信号が入力される。また、インバータ16の出
力は制御回路の端子19−１に入力される。
半導体装置の一駆動回路を示す。第２図において、制御
端子10には、駆動回路15が設けられており、駆動回路15
はＮチヤンネルMOSトランジスタ23及び26のゲート端子
にしきい値電圧Vthを超えるハイレベルの電圧を印加す
ることで、半導体素子１及び２をオン状態とし、上記Vt
hより低いローレベルの電圧を印加することで、半導体
素子１及び２をオフ状態とする機能を有する。トランジ
スタ23および26は、AND回路18から電圧を印加される。A
ND回路18の入力としては、制御回路20から半導体素子１
及び２をオンさせるための駆動信号が端子19−２より与
えられるとともに、出力端子９からインバータ16および
17を介した信号が入力される。また、インバータ16の出
力は制御回路の端子19−１に入力される。
その他の回路構成に関しては、第１図に示した実施例と
同様である。
同様である。
本実施例では、第１図の実施例と同様に、トランジスタ
４を流れる電流が所望する電流値に設定されたトランジ
スタ５を流れる電流を超えると、トランジスタ４のオン
電圧に近い電圧、即ち、前述のVthに対してローレベル
の電圧が出力９からインバータ16に入力される。この結
果、AND回路18からの出力電圧はローレベルとなり、半
導体素子１及び２は遮断される。上述の機能により、過
電流保護を行うことができる。
４を流れる電流が所望する電流値に設定されたトランジ
スタ５を流れる電流を超えると、トランジスタ４のオン
電圧に近い電圧、即ち、前述のVthに対してローレベル
の電圧が出力９からインバータ16に入力される。この結
果、AND回路18からの出力電圧はローレベルとなり、半
導体素子１及び２は遮断される。上述の機能により、過
電流保護を行うことができる。
第３図には、本発明の他の実施例を示す。第３図は、第
２図に示した過電流保護機能に加えて、温度保護機能を
備えた半導体装置の駆動回路である。
２図に示した過電流保護機能に加えて、温度保護機能を
備えた半導体装置の駆動回路である。
電圧源13,負荷14,半導体素子１及び２、トランジスタ３
及び４、駆動回路15の構成は、第２図に示した実施例と
同様であり、説明は省略する。トランジスタ４のコレク
タ端子には差動増幅回路を構成するトランジスタ31及び
32のエミツタ端子が接続され、トランジスタ31と32のそ
れぞれのコレクタ端子と、電圧源８の間にはアクテイブ
負荷となるトランジスタ５及び30が接続されている。ト
ランジスタ５及び30はそれぞれトランジスタ６とカレン
トミラーを構成し、電流源７で設定される電流にたいし
て、それぞれ比例した電流を流しうる機能を有する。
及び４、駆動回路15の構成は、第２図に示した実施例と
同様であり、説明は省略する。トランジスタ４のコレク
タ端子には差動増幅回路を構成するトランジスタ31及び
32のエミツタ端子が接続され、トランジスタ31と32のそ
れぞれのコレクタ端子と、電圧源８の間にはアクテイブ
負荷となるトランジスタ５及び30が接続されている。ト
ランジスタ５及び30はそれぞれトランジスタ６とカレン
トミラーを構成し、電流源７で設定される電流にたいし
て、それぞれ比例した電流を流しうる機能を有する。
トランジスタ31のベース端子には抵抗33と34から作られ
るバイアス電圧が印加される。このバイアス電圧を以
下、バイアス電圧１と呼ぶ。バイアス電圧１は、温度に
依存しない一定の電圧である。一方のトランジスタ32の
ベース端子には、ダイオード35,36と、抵抗37から作ら
れるバイアス電圧が印加される。このバイアス電圧を以
下、バイアス電圧２と呼ぶ。バイアス電圧２は、室温の
状態においては、バイアス電圧１より十分小さく、半導
体素子１及び２が温度上昇により破壊にいたる状態にお
いては、バイアス電圧１に比べて大きくなる変化を示す
ものとする。
るバイアス電圧が印加される。このバイアス電圧を以
下、バイアス電圧１と呼ぶ。バイアス電圧１は、温度に
依存しない一定の電圧である。一方のトランジスタ32の
ベース端子には、ダイオード35,36と、抵抗37から作ら
れるバイアス電圧が印加される。このバイアス電圧を以
下、バイアス電圧２と呼ぶ。バイアス電圧２は、室温の
状態においては、バイアス電圧１より十分小さく、半導
体素子１及び２が温度上昇により破壊にいたる状態にお
いては、バイアス電圧１に比べて大きくなる変化を示す
ものとする。
差動増幅回路手段の２つの出力のうち、トランジスタ31
側の出力は９から、また、トランジスタ32側からの出力
は39から、それぞれ取り出され、両出力電圧はNAND回路
38に入力される。
側の出力は９から、また、トランジスタ32側からの出力
は39から、それぞれ取り出され、両出力電圧はNAND回路
38に入力される。
次に、本実施例の動作を説明する。まず、バイアス電圧
１がバイアス電圧２に比べて十分大きい場合において
は、トランジスタ31はオン、トランジスタ32はオフの状
態となる。このときには、第２図の実施例と同様に、前
述の（２）式で表されるトランジスタ４が流しうる電流
と、電流源７によつて設定され、トランジスタ５が流し
うる所望の電流値の比較が行われる。即ち、トランジス
タ４の流しうる電流がトランジスタ５の流しうる電流を
超えることから、間接的に負荷が流れる電流が過電流と
判定されれば、出力９から、ローレベルの電圧が出力さ
れる。このとき、トランジスタ32はカツトオフ状態に有
ることから出力39は電圧源８の電圧にほぼ等しく、出力
39はハイレベルの電圧である。
１がバイアス電圧２に比べて十分大きい場合において
は、トランジスタ31はオン、トランジスタ32はオフの状
態となる。このときには、第２図の実施例と同様に、前
述の（２）式で表されるトランジスタ４が流しうる電流
と、電流源７によつて設定され、トランジスタ５が流し
うる所望の電流値の比較が行われる。即ち、トランジス
タ４の流しうる電流がトランジスタ５の流しうる電流を
超えることから、間接的に負荷が流れる電流が過電流と
判定されれば、出力９から、ローレベルの電圧が出力さ
れる。このとき、トランジスタ32はカツトオフ状態に有
ることから出力39は電圧源８の電圧にほぼ等しく、出力
39はハイレベルの電圧である。
次に、温度が上昇し、バイアス電圧２がバイアス電圧１
より大きくなり、差動増幅機能の働きで、トランジスタ
31がカツトオフ、トランジスタ32がオン状態において
は、出力９はハイレベルの電圧である。一方、トランジ
スタ30が流しうる電流を十分小さく設定しておけば、ト
ランジスタ４の流しうる電流が上記電流をわずかに上回
るだけで、出力39はローレベルの電圧となる。
より大きくなり、差動増幅機能の働きで、トランジスタ
31がカツトオフ、トランジスタ32がオン状態において
は、出力９はハイレベルの電圧である。一方、トランジ
スタ30が流しうる電流を十分小さく設定しておけば、ト
ランジスタ４の流しうる電流が上記電流をわずかに上回
るだけで、出力39はローレベルの電圧となる。
制御回路20はNAND回路38の出力がハイレベルとなる場
合、過電流或いは温度上昇のいずれかの状態が発生した
と判断して、半導体素子１及び２を遮断する。以上のよ
うに、本発明による構成では、電流検出と温度検出の機
能を兼ねることが可能である。
合、過電流或いは温度上昇のいずれかの状態が発生した
と判断して、半導体素子１及び２を遮断する。以上のよ
うに、本発明による構成では、電流検出と温度検出の機
能を兼ねることが可能である。
第４図には、他の実施例として、半導体素子を制御する
目的から、電流を検出する手段の一実施例を示す。
目的から、電流を検出する手段の一実施例を示す。
第４図に示す実施例は、第２図における定電流源７を除
く構成と同一の構成を有しており、これらに関しては説
明を省略する。第４図と第２図のことなる点として、タ
イミング回路44,三角波発生回路43,抵抗42,及びカレン
トミラー回路を構成するトランジスタ40,41を用いて、
直線上昇特性をもつ三角波電圧を所定のサンプル周期に
合わせて発生させ、上記三角波電圧と抵抗42により決ま
る三角波電流をトランジスタ５に流す機能を有すること
である。
く構成と同一の構成を有しており、これらに関しては説
明を省略する。第４図と第２図のことなる点として、タ
イミング回路44,三角波発生回路43,抵抗42,及びカレン
トミラー回路を構成するトランジスタ40,41を用いて、
直線上昇特性をもつ三角波電圧を所定のサンプル周期に
合わせて発生させ、上記三角波電圧と抵抗42により決ま
る三角波電流をトランジスタ５に流す機能を有すること
である。
電流検出の方法については、第２図の実施例と同様であ
り、トランジスタ４の流しうる電流がトランジスタ５の
流しうる電流を超える場合に、出力９の電圧がハイレベ
ルからローレベルに変化することを用いる。ただし、本
実施例では、トランジスタ５が流しうる電流は、直線上
昇特性を持つ三角波電流であることから、制御回路20で
は、１つのサンプル周期の開始から、トランジスタ４の
流しうる電流がトランジスタ５の流しうる電流に比べて
小さくなり、出力９の電圧がローレベルからハイレベル
に変化するまでの時間を検出し、この時間に対応する電
流値を測定することができる。
り、トランジスタ４の流しうる電流がトランジスタ５の
流しうる電流を超える場合に、出力９の電圧がハイレベ
ルからローレベルに変化することを用いる。ただし、本
実施例では、トランジスタ５が流しうる電流は、直線上
昇特性を持つ三角波電流であることから、制御回路20で
は、１つのサンプル周期の開始から、トランジスタ４の
流しうる電流がトランジスタ５の流しうる電流に比べて
小さくなり、出力９の電圧がローレベルからハイレベル
に変化するまでの時間を検出し、この時間に対応する電
流値を測定することができる。
第５図に示す実施例は、パワー半導体素子１−１から１
−４がフルブリツジのインバータを構成する場合に、正
側及び負側のパワー半導体素子の過電流検出をそれぞれ
行うと同時に、パワー半導体素子１−１と１−２及び、
１−３と１−４がそれぞれ同時にオン状態となり、短絡
することを防止する機能を有する。
−４がフルブリツジのインバータを構成する場合に、正
側及び負側のパワー半導体素子の過電流検出をそれぞれ
行うと同時に、パワー半導体素子１−１と１−２及び、
１−３と１−４がそれぞれ同時にオン状態となり、短絡
することを防止する機能を有する。
第５図の実施例において、トランジスタ３−1,4−1,5−
1,6−１はそれぞれ第２図の実施例におけるトランジス
タ3,4,5,6と対応し、これらの構成から過電流検出の機
能を持つ。第５図における上記トランジスタにはMOSFET
を用いているが、その働きについては、第２図における
バイポーラトランジスタと同じである。トランジスタ３
−１および４−１に、デプレツシヨン型MOSFETを用いる
ことは本実施例の特徴であるが、この点については後で
述べる。
1,6−１はそれぞれ第２図の実施例におけるトランジス
タ3,4,5,6と対応し、これらの構成から過電流検出の機
能を持つ。第５図における上記トランジスタにはMOSFET
を用いているが、その働きについては、第２図における
バイポーラトランジスタと同じである。トランジスタ３
−１および４−１に、デプレツシヨン型MOSFETを用いる
ことは本実施例の特徴であるが、この点については後で
述べる。
上述のように、過電流検出の機能に関しては第２図と同
様であることから、説明は省略する。
様であることから、説明は省略する。
次に、短絡防止の機能について述べる。トランジスタ４
−２および５−２は、それぞれ４−１と５−１からなる
電流検出手段と同じ働きをするが、トランジスタ５−２
は５−１に比べて面積が小さく、流しうる電流も十分小
さいとする。即ち、トランジスタ４−２と５−２からな
る電流検出手段ではパワー半導体素子１−１がオフした
とみなしうる十分小さい電流を検出する。第１図の実施
例において、トランジスタ３の制御端子の電圧が所定の
しきい値を超えないとトランジスタ３及び４には電流が
流れないことは述べたが、第５図の実施例ではこのしき
い値を零以下とし、十分小さい電流も検出可能とするた
め上述のデプレツシヨン型MOSFETを用いている。
−２および５−２は、それぞれ４−１と５−１からなる
電流検出手段と同じ働きをするが、トランジスタ５−２
は５−１に比べて面積が小さく、流しうる電流も十分小
さいとする。即ち、トランジスタ４−２と５−２からな
る電流検出手段ではパワー半導体素子１−１がオフした
とみなしうる十分小さい電流を検出する。第１図の実施
例において、トランジスタ３の制御端子の電圧が所定の
しきい値を超えないとトランジスタ３及び４には電流が
流れないことは述べたが、第５図の実施例ではこのしき
い値を零以下とし、十分小さい電流も検出可能とするた
め上述のデプレツシヨン型MOSFETを用いている。
トランジスタ４−２の流しうる電流が、トランジスタ５
−２の流しうる電流に比べて小さくなると、インバータ
16−２にはハイレベルの電圧が入力される。この信号
は、インバータ17−２及びレベルシフト手段46を介して
AND回路18−２に入力される。AND回路18−２のもう一つ
の入力は、パワー半導体素子１−２をオンさせるため、
制御回路20から送られるハイレベルの駆動信号である。
即ち、たとえパワー半導体素子１−２をオンさせるため
の駆動信号が制御回路から送られても、トランジスタ４
−２と５−２からなる電流検出手段でパワー半導体素子
１−１がオフしたことを確認しなければ、短絡を防ぐた
め上記パワー半導体素子１−２をオンさせる命令は実行
されない。
−２の流しうる電流に比べて小さくなると、インバータ
16−２にはハイレベルの電圧が入力される。この信号
は、インバータ17−２及びレベルシフト手段46を介して
AND回路18−２に入力される。AND回路18−２のもう一つ
の入力は、パワー半導体素子１−２をオンさせるため、
制御回路20から送られるハイレベルの駆動信号である。
即ち、たとえパワー半導体素子１−２をオンさせるため
の駆動信号が制御回路から送られても、トランジスタ４
−２と５−２からなる電流検出手段でパワー半導体素子
１−１がオフしたことを確認しなければ、短絡を防ぐた
め上記パワー半導体素子１−２をオンさせる命令は実行
されない。
パワー半導体素子１−２を駆動する下段の回路における
トランジスタ４−４と５−４の働きについても、上記動
作と同様であり、説明は省略する。
トランジスタ４−４と５−４の働きについても、上記動
作と同様であり、説明は省略する。
以上のようにして、パワー半導体素子の過電流検出と同
時に、インバータの短絡を保護する機能を持たせること
ができる。
時に、インバータの短絡を保護する機能を持たせること
ができる。
第６図には、本発明の他の実施例を示す。第６図の構成
は、第１図の構成と比較して、トランジスタ３がダイオ
ード47に置き替わつた以外は同一の構成であり、説明は
省略する。第１図に示した、トランジスタ３と４からな
るカレントミラー回路において、トランジスタ３はコレ
クタとベースが短絡されていることから、実質的にはダ
イオードの特性を示す。そこで、トランジスタ４のベー
ス、エミツタ間の特性とほぼ等しい特性を有するダイオ
ード47を、上述のトランジスタ３の替わりに用いること
で、第１図と同じ電流検出機能を持たせることができ
る。
は、第１図の構成と比較して、トランジスタ３がダイオ
ード47に置き替わつた以外は同一の構成であり、説明は
省略する。第１図に示した、トランジスタ３と４からな
るカレントミラー回路において、トランジスタ３はコレ
クタとベースが短絡されていることから、実質的にはダ
イオードの特性を示す。そこで、トランジスタ４のベー
ス、エミツタ間の特性とほぼ等しい特性を有するダイオ
ード47を、上述のトランジスタ３の替わりに用いること
で、第１図と同じ電流検出機能を持たせることができ
る。
第７図に示す実施例は、本発明による電流検出回路を他
の駆動回路15、制御回路20とともに、同一の半導体基板
上に形成し、IC化を図つたものである。電流検出、及び
電流比較手段となるトランジスタ３〜６は、カレントミ
ラー回路を基本構成とすることから、トランジスタ３と
４、及び、５と６については、同じ製造工程で作られた
同じ特性を持つトランジスタでことが望ましい。このこ
とは、これらのトランジスタをIC化することで実現さ
れ、同時に、駆動回路15や制御回路20も同じICに内蔵さ
せることで、部品数を低減できる。こうした理由から、
破線で囲む領域ｂを１つのICとする。領域ｂのICには、
端子10,12,48、及び49を設けている。一方、半導体素子
１及び２は、12′及び48′を出力端子とするマルチ出力
のパワー半導体素子として、同一の半導体基板上に形成
することが可能であり、これを破線で囲む領域ａで表
す。IC化された領域ｂと、パワー半導体素子の領域ａ
は、端子10と10′,48と48′、及び、12と12′がそれぞ
れ配線50により接続される。
の駆動回路15、制御回路20とともに、同一の半導体基板
上に形成し、IC化を図つたものである。電流検出、及び
電流比較手段となるトランジスタ３〜６は、カレントミ
ラー回路を基本構成とすることから、トランジスタ３と
４、及び、５と６については、同じ製造工程で作られた
同じ特性を持つトランジスタでことが望ましい。このこ
とは、これらのトランジスタをIC化することで実現さ
れ、同時に、駆動回路15や制御回路20も同じICに内蔵さ
せることで、部品数を低減できる。こうした理由から、
破線で囲む領域ｂを１つのICとする。領域ｂのICには、
端子10,12,48、及び49を設けている。一方、半導体素子
１及び２は、12′及び48′を出力端子とするマルチ出力
のパワー半導体素子として、同一の半導体基板上に形成
することが可能であり、これを破線で囲む領域ａで表
す。IC化された領域ｂと、パワー半導体素子の領域ａ
は、端子10と10′,48と48′、及び、12と12′がそれぞ
れ配線50により接続される。
本実施例の回路動作は、第２図に示した実施例と同様で
あり、説明は省略するが、本実施例のように電流検出、
及び電流比較手段をIC化することは、電流検出の精度を
改善するうえで、有効な方法である。
あり、説明は省略するが、本実施例のように電流検出、
及び電流比較手段をIC化することは、電流検出の精度を
改善するうえで、有効な方法である。
本実施例では、IC領域ｂと、パワー半導体素子の領域ａ
をそれぞれ別の半導体基板に形成されたチツプとし、両
者を配線で接続するものとしたが、領域ａと領域ｂを同
一の半導体基板に分離して形成する、いわゆるパワーIC
の構成とした場合においても、電流検出の精度は第７図
の実施例と同様に良好であり、さらに部品数を低減でき
る利点がある。
をそれぞれ別の半導体基板に形成されたチツプとし、両
者を配線で接続するものとしたが、領域ａと領域ｂを同
一の半導体基板に分離して形成する、いわゆるパワーIC
の構成とした場合においても、電流検出の精度は第７図
の実施例と同様に良好であり、さらに部品数を低減でき
る利点がある。
第８図に示す実施例は、本発明の特徴である電流比較手
段を応用した温度検出の例である。第８図において、ト
ランジスタ３と４、及び５と６がそれぞれカレントミラ
ー回路を構成し、同時に、トランジスタ４と５で電流比
較手段を構成することは、第１図に示した実施例と同様
である。また、定電流源手段７によりトランジスタ５に
基準電流I4を流しうることも、第１図の実施例と同じで
ある。ここで、トランジスタ３には抵抗手段51が接続さ
れ、トランジスタ３に次式で決まる電流I5を流す機能を
持つ。
段を応用した温度検出の例である。第８図において、ト
ランジスタ３と４、及び５と６がそれぞれカレントミラ
ー回路を構成し、同時に、トランジスタ４と５で電流比
較手段を構成することは、第１図に示した実施例と同様
である。また、定電流源手段７によりトランジスタ５に
基準電流I4を流しうることも、第１図の実施例と同じで
ある。ここで、トランジスタ３には抵抗手段51が接続さ
れ、トランジスタ３に次式で決まる電流I5を流す機能を
持つ。
I5＝（Vcc-Von）/R（Ｔ） ……（３） 上式で、Vccは電圧源８の電圧、Vonはトランジスタ３の
オン電圧を、また、Ｒ（Ｔ）は抵抗手段の抵抗値を表
し、Ｒ（Ｔ）は温度上昇に依存して増加する。
オン電圧を、また、Ｒ（Ｔ）は抵抗手段の抵抗値を表
し、Ｒ（Ｔ）は温度上昇に依存して増加する。
また、トランジスタ４が流しうる電流I6は上記電流I5に
比例する。
比例する。
室温の状態では、I4＜I6となるよう基準電流を設定する
と、出力９からはローレベルの電圧が得られる。次に、
温度が上昇すると、（３）式の関係から電流I5は減少
し、同様に、I6も減少する。温度上昇により、半導体素
子１の正常な動作が困難となる状態に到るとき、I4＞I6
となるようにＲ（Ｔ）を設定しておけば、このときの出
力９からはハイレベルの電圧が得られる。そこで、制御
回路20では、出力９がハイレベルとなることを検知し
て、駆動回路を制御し、半導体素子１をオフさせる機能
を持たせることで、温度上昇からの保護が可能となる。
尚、本実施例では、温度上昇に依存して変化する電流I5
を抵抗手段Ｒ（Ｔ）により作つたが、この方法に限定し
たものではなく、他の手段を用いても実現できる。
と、出力９からはローレベルの電圧が得られる。次に、
温度が上昇すると、（３）式の関係から電流I5は減少
し、同様に、I6も減少する。温度上昇により、半導体素
子１の正常な動作が困難となる状態に到るとき、I4＞I6
となるようにＲ（Ｔ）を設定しておけば、このときの出
力９からはハイレベルの電圧が得られる。そこで、制御
回路20では、出力９がハイレベルとなることを検知し
て、駆動回路を制御し、半導体素子１をオフさせる機能
を持たせることで、温度上昇からの保護が可能となる。
尚、本実施例では、温度上昇に依存して変化する電流I5
を抵抗手段Ｒ（Ｔ）により作つたが、この方法に限定し
たものではなく、他の手段を用いても実現できる。
本発明によれば、製造上の特性ばらつきや、温度の影響
を受けにくい半導体素子の電流検出回路が実現できる。
を受けにくい半導体素子の電流検出回路が実現できる。
また、本発明によれば、汎用性が高く多目的な状態検出
が可能となるとともに、上記性質を利用して、半導体素
子の効果的な保護をも実現することができる。
が可能となるとともに、上記性質を利用して、半導体素
子の効果的な保護をも実現することができる。
さらに、本願発明の電流検出回路をインバータ回路に適
用することにより、パワー半導体素子の特性に関係なく
上下アーム間の短絡を防止することができるという効果
が得られる。
用することにより、パワー半導体素子の特性に関係なく
上下アーム間の短絡を防止することができるという効果
が得られる。
第１図は本発明による半導体素子の状態検出回路の第１
の実施例、第２図は本発明の第２の実施例、第３図は本
発明の第３の実施例、第４図は本発明の第４の実施例、
第５図は本発明をインバータ回路へ応用した場合の実施
例、第６図は本発明の電流検出回路の第５の実施例、第
７図は本発明の第６の実施例、第８図は本発明の第７の
実施例、第９図は従来の電流検出回路である。 １……電圧制御型パワー半導体素子、２……電流容量が
小さい半導体素子、３及び４……カレントミラー回路を
構成するトランジスタ、５及び６……カレントミラー回
路を構成するトランジスタ、７……定電流源、８……定
電圧源、９……出力端子、15……駆動回路、31及び32…
…差動増幅回路を構成するトランジスタ。
の実施例、第２図は本発明の第２の実施例、第３図は本
発明の第３の実施例、第４図は本発明の第４の実施例、
第５図は本発明をインバータ回路へ応用した場合の実施
例、第６図は本発明の電流検出回路の第５の実施例、第
７図は本発明の第６の実施例、第８図は本発明の第７の
実施例、第９図は従来の電流検出回路である。 １……電圧制御型パワー半導体素子、２……電流容量が
小さい半導体素子、３及び４……カレントミラー回路を
構成するトランジスタ、５及び６……カレントミラー回
路を構成するトランジスタ、７……定電流源、８……定
電圧源、９……出力端子、15……駆動回路、31及び32…
…差動増幅回路を構成するトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松田 靖夫 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭57−8818（ＪＰ，Ａ) 特開 平１−295621（ＪＰ，Ａ) 実開 昭55−7092（ＪＰ，Ｕ) 実開 昭59−138912（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】パワー用電源から負荷に供与する主電流の
通流・遮断を制御するパワー半導体素子の状態を検出す
る半導体素子の状態検出回路において、 前記パワー半導体素子と同一制御により前記パワー半導
体素子に入力される電流の１部を分流して第２の電流を
通流する半導体素子と、 前記パワー用電源に比べて電圧値が小さい制御用電源
と、 前記制御用電源の一方の端子及び前記パワー半導体素子
の出力端子に、第１の主端子が接続された第１のトラン
ジスタと、 前記制御用電源の他方の端子に、第１の主端子が制御さ
れた第２のトランジスタと、 前記第１のトランジスタの第２の主端子と前記第２のト
ランジスタの第２の主端子とを接続して前記制御用電
源，第１のトランジスタ及び第２のトランジスタとから
閉回路を構成し、前記第1,第２のトランジスタの接続部
に設けた前記パワー半導体素子の状態を取り出す手段
と、 前記第１のトランジスタへ前記第２の電流に応じた電流
を流すカレントミラー回路と、 前記第２のトランジスタの制御端子に所望の電圧を印加
して前記第２のトランジスタに第３の電流（基準電流）
を流す手段と を備えたことを特徴とする半導体素子の状態検出回路。 - 【請求項２】負荷電流を制御するところのパワー半導体
素子を保護する半導体素子の保護回路において、 前記パワー半導体素子と同一制御により前記パワー半導
体素子に入力される電流の１部を分流して第２の電流を
通流する半導体素子と、 前記パワー用電源に比べて電圧値が小さい制御用電源
と、 前記制御用電源の一方の端子及び前記パワー半導体素子
の出力端子に、第１の主端子が接続された第１のトラン
ジスタと、 前記制御用電源の他方の端子に、第１の主端子が接続さ
れた第２のトランジスタと、 前記第１のトランジスタの第２の主端子と前記第２のト
ランジスタの第２の主端子とを接続して前記制御用電
源，第１のトランジスタ及び第２のトランジスタとから
閉回路を構成し、前記第1,第２のトランジスタの接続部
に設けた前記パワー半導体素子の状態を取り出す手段
と、 前記第１のトランジスタへ前記第２の電流に応じた電流
を流すカレントミラー回路と、 前記第２のトランジスタの制御端子に所望の電圧を印加
して前記第２のトランジスタに第３の電流（基準電流）
を流す手段と、 前記パワー半導体素子の状態を取り出す手段からの状態
信号に基づいて前記パワー半導体素子を遮断する手段と を備えたことを特徴とする半導体素子の保護回路。 - 【請求項３】請求項２において、 前記パワー半導体素子の温度の状態に応じて変化する第
１の電流を取り出す手段と、前記基準電流を設定する手
段と、前記第１の電流と前記基準電流との比較結果に応
じて、前記パワー半導体素子を遮断する手段を備えたこ
とを特徴とする半導体素子の保護回路。 - 【請求項４】パワー用電源（13）から負荷に供与する電
流の通流と遮断が接続されるパワー半導体素子（１）を
ブリッジ接続したインバータ回路において、 前記パワー半導体素子と同一制御により前記パワー半導
体素子に流れる電流の１部を分流して第２の電流を通流
する半導体素子（２）と、 前記パワー用電源（13）に比べて電圧値が小さい制御用
電源（８）と、 前記制御用電源の正負極端子間に直列接続された第1,第
２の電流源手段（4,5）と、 前記第２の電流に依存した電流値を前記第１の電流源手
段（４）に通流可能な電流値として設定する電流設定手
段（3,4）と、 基準電流発生源（７）からの基準電流値を前記第２の電
流源手段（５）に通流可能な電流値として設定する基準
電流設定手段（6,7）と、 前記第1,2の電流源手段（4,5）の接続間に各電流源にお
ける電流値の差に応じた信号を出力する出力端子（９）
からなる検出回路を各パワー半導体素子毎に備え、 上アームを構成する前記パワー半導体素子は同相の下ア
ームにおける前記検出回路からの信号に基づき制御さ
れ、また、下アームを構成する前記パワー半導体素子は
同相の上アームにおける前記検出回路からの信号に基づ
き制御されるようにしたことを特徴とするインバータ回
路。
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