JP3665367B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体装置、特に絶縁ゲート電界効果トランジスタとこのトランジスタを制御又は保護する素子が同一の半導体本体内に集積された半導体装置に関するものである。絶縁ゲート電界効果トランジスタは所謂ＤＭＯＳ型のバーチカルパワーＭＯＳＦＥＴとすることができる。ここで、”バーチカル”とはＭＯＳＦＥＴの常規動作中に主電流が対向する第１及び第２主表面間を流れることを意味する。
【０００２】
【従来の技術】
所謂プロテクテッドスイッチ又はスマートパワー装置の種々の例が提案されており、これらの例では絶縁ゲート電界効果トランジスタを制御する又は保護する一以上の追加の素子を絶縁ゲート電界効果トランジスタと同一の半導体本体内に集積している。例えば、ＵＳ−Ａ−４７６０４３４号には、オンチップ熱保護手段及びその他の保護手段を具えたバーチカルＭＯＳＦＥＴが開示されており、この装置では追加の素子の幾つかを絶縁ゲート電界効果トランジスタ又はＭＯＳＦＥＴ上に絶縁して設けられた薄膜デバイスとして形成するとともに、他の幾つかの追加の素子を一般にエピタキシャル層であって少なくとも半導体本体のドレインドリフト領域を形成する第１領域内に設けられた反対導電型の分離ウエル領域内に集積している。
【０００３】
このような追加の集積素子を設ける場合、特に絶縁ゲート電界効果トランジスタの絶縁ゲートの電圧がソース電圧に対し、ｎチャネル装置の場合には負になるとき、これらの追加の素子と分離ウエル領域と第１領域との間に寄生バイポーラトランジスタ作用が生ずる可能性がある。一般に、このような寄生バイポーラ作用の問題は、ＭＯＳＦＥＴの特性の悪化を招くような第１領域の厚さ及び／又はドーピング濃度の変更によらずに減少させることはできない。従って、このような場合には、寄生バイポーラ作用を禁止するのに好適な構造とＭＯＳＦＥＴに対し最適な構造との間で適当に兼ね合いをとる必要がある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、上述した問題を減少もしくは少なくとも緩和した半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、第１及び第２主表面を有するとともに第１主表面に隣接する一導電型の第１領域を有する半導体本体と、第１領域内に形成された、ソース及びドレイン電極及び絶縁ゲート電極を有する絶縁ゲート電界効果トランジスタと、絶縁ゲート電界効果トランジスタの絶縁ゲートとゲート入力端子との間に結合された少なくとも一つの追加の素子とを具え、前記追加の素子が第１領域内に設けられた反対導電型の第２領域を必要とするために前記追加の素子の領域と第２領域と第１領域が寄生バイポーラトランジスタを形成する半導体装置において、第１主表面上の絶縁層上に、寄生バイポーラトランジスタのベース領域とゲート入力端子との間に結合された第１整流素子及び寄生バイポーラトランジスタのエミッタ領域とゲート入力端子との間に結合された第２整流素子を設け、絶縁ゲート電界効果トランジスタのソース及び絶縁ゲート電極間の電圧が符号を逆転するとき、寄生バイポーラトランジスタのベース及びエミッタ領域とそれぞれ直列の第１及び第２整流素子が順方向バイアスされて寄生バイポーラトランジスタのベース及びエミッタ間の電圧を減少させ、寄生バイポーラトランジスタのターンオンを禁止するよう構成したことを特徴とする。
【０００６】
【作用】
従って、本発明半導体装置においては、第１及び第２整流素子が寄生バイポーラトランジスタのベース−エミッタ電圧を減少するよう作用し、不所望なバイポーラ作用の発生を抑える。
【０００７】
第３整流素子を第２整流素子と逆並列に結合して常規動作状態における絶縁ゲート電界効果トランジスタへのゲート駆動を促進させることができる。第４整流素子を第２整流素子と直列に結合して、寄生バイポーラトランジスタに印加されるベース−エミッタ電圧を更に減少させることができる。これらの整流素子は薄膜ダイオード、例えば多結晶シリコンダイオードとすることができる。
【０００８】
絶縁ゲート電界効果トランジスタは、第１主表面にソース電極を有し第２主表面にドレイン電極を有するバーチカル絶縁ゲート電界効果トランジスタとすることができる。この場合には、この絶縁ゲート電界効果トランジスタは、第１主表面に隣接する第１領域内に形成された反対導電型の複数の第２領域を具え、各第２領域がソース電極に結合された一導電型のソース領域を含み、絶縁ゲート電極が各第２領域の導通チャネル領域上を延在して、ソース領域とドレイン電極に結合されたドレイン領域の少なくとも一部を形成する第１領域との間にゲート可能導通路を形成する構造のものとすることができる。
【０００９】
第２領域は少なくとも一つの追加の素子が形成されるウエル又は分離領域を形成するものとすることができる。この場合には、前記少なくとも一つの追加の素子はウエル内に形成された一導電型の絶縁ゲート電界効果トランジスタ又は一導電型の拡散抵抗とすることができる。前記少なくとも一つの追加の素子は静電保護ダイオードとすることができ、第２領域がこのダイオードの一方の領域を形成するものとすることができる。また、これらの種々のタイプの任意の２以上の素子を半導体本体内に設けることができる。
【００１０】
【実施例】
図面を参照して本発明の実施例を説明する。
図面を参照して説明すると、本発明は、第１及び第２主表面２ｃ及び２ｄを有するとともに第１主表面２ｃに隣接する一導電型の第１領域２ｂを有する半導体本体２と、第１領域２ｂ内に形成された、ソース及びドレイン電極Ｓ及びＤ及び絶縁ゲート電極Ｇを有する絶縁ゲート電界効果トランジスタ６と、絶縁ゲート電界効果トランジスタ６の絶縁ゲート電極Ｇとゲート入力端子ＧＴとの間に結合された少なくとも一つの追加の素子Ｒ４，ＺＤ，１５とを具え、前記追加の素子が第１領域２ｂ内に設けられた反対導電型の第２領域２１又は２９を必要とするために前記追加の素子（Ｒ４）の領域（例えば２６）と第２領域２１と第１領域２ｂが寄生バイポーラトランジスタＢを形成する半導体装置において、第１主表面２ｃ上の絶縁層３０上に、寄生バイポーラトランジスタＢのベース領域２１とゲート入力端子ＧＴとの間に結合された第１整流素子Ｄ１及び寄生バイポーラトランジスタＢのエミッタ領域２６とゲート入力端子ＧＴとの間に結合された第２整流素子Ｄ２を設け、絶縁ゲート電界効果トランジスタ６のソース及び絶縁ゲート電極Ｓ及びＧ間の電圧差が符号を逆転するとき、寄生バイポーラトランジスタＢのベース及びエミッタ領域とそれぞれ直列の第１及び第２整流素子Ｄ１及びＤ２が順方向バイアスされて寄生バイポーラトランジスタＢのベース及びエミッタ間の電圧を減少させ、寄生バイポーラトランジスタのターンオンを禁止するよう構成したものである。
【００１１】
従って、本発明半導体装置においては、第１及び第２整流素子が寄生バイポーラトランジスタＢのベース−エミッタ電圧を減少させるように作用し、不所望なバイポーラ作用の発生を抑える。
【００１２】
図１に付き説明すると、この図にはフィリップスセミコンダクタ社からプロテクテッドスイッチ”ＴＯＰＦＥＴ”（商品名）として市販されている既知のプロテクテッドスイッチ１’の簡略回路図が示されている。このプロテクテッドスイッチ１’はバーチカルＤＭＯＳ型のｎチャネルエンハンスメントモードパワーＭＯＳＦＥＴ６を具えている。このＭＯＳＦＥＴ６は自動車ライト又はモータコイル等のような適当な負荷に対する下側スイッチとして接続するよう予定されている。従って、このＭＯＳＦＥＴ１’はドレイン電極Ｄが負荷Ｌの一端を接続する端子Ｔに結合されるとともにソース電極Ｓが使用時に基準電位点（一般に大地）に結合される電源ライン１０に結合され、負荷Ｌの他端が正電源ライン１１に結合される。
【００１３】
ＭＯＳＥＴ６の絶縁ゲート電極Ｇはゲート端子ＧＴに結合され、この端子には使用時にゲート入力抵抗を経て適当なゲート駆動回路が結合され、図１にはこれらゲート入力抵抗のうちの３つの抵抗Ｒ３，Ｒ４及びＲ５が示されている。ＭＯＳＦＥＴ６のドレイン及びゲート電極Ｄ及びＧ間に、ＭＯＳＦＥＴを誘導性負荷のスイッチング時に保護し、特にドレイン電極Ｄに過電圧を生ずる誘導性負荷の場合にＭＯＳＦＥＴをターンオンに戻す電圧クランプ回路１３が結合される。任意の適当な形態の電圧クランプ回路を用いることができる。例えば、本出願人に係わるＥＰ−Ａ−５２３８００号に開示されているような回路を用いることができる。
一以上の保護ツェナーダイオードをゲート入力端子に設けることができる。２つのツェナーダイオードＺＤ１及びＺＤ２が図示されている。
【００１４】
図１に示すプロテクテッドスイッチは他の保護回路１４も含み、この保護回路はＭＯＳＦＥＴ６のゲート電極Ｇ及びソース電極Ｓ（電源ライン１０）間に結合された主ソース−ドレイン電流通路を有するＮチャネルエンハンスメントモードＩＧＦＥＴ１５のゲートに結合され、不所望な状態を検出したときにこのゲートを本例では大地にプルダウンする。不所望な状態は、例えば短絡又は過温度状態とすることができ、この保護回路１４は任意の適当な形態のものとすることができる。例えば、ＥＰ−Ａ−３６０３３３，ＥＰ−Ａ−３６９５３０又はＰ−Ａ−４７９３６２に開示されているような過温度検出回路を状況に応じて適宜使用することができる。
このプロテクテッドスイッチに固有の寄生バイポーラトランジスタＢを図１に仮想線で示してある。
【００１５】
図２は、半導体本体２の種々の部部分の断面図であって、図１に示すようなプロテクテッドスイッチに使用しうる種々の素子をどのように形成しうるかを示すものである。
半導体本体２は、本例では、比較的高ドープのｎ導電型単結晶シリコン基板２ａを具え、その上に比較的低ドープのｎ導電型シリコンエピタキシャル層２ｂが設けられ、このエピタキシャル層が第１領域、一般にＭＯＳＦＥＴ６のドレインドリフト領域を形成する。
【００１６】
ＭＯＳＦＥＴ６は慣例のＤＭＯＳ製造技術を用いて形成され、ＭＯＳＦＥＴ６の一つのセル６ａを図２ａに示す。セル６ａは半導体本体２の一主表面２ｃに隣接するｐ導電型の本体領域１６を具え、この本体領域１６はｎ導電型のソース領域１７を含むとともにこの領域と相まってＭＯＳＦＥＴの絶縁ゲート１８の下に導通チャネル領域１６ｂを形成する。図に示すように、ｐ型本体領域１６には比較的高ドープの中心補助領域１６ａを設け、この領域を（図に示すようにソース領域１７を貫通する溝をエッチングすることにより又はソースインプラントをマスクすることにより）ソース電極Ｓに短絡させて寄生バイポーラ作用を禁止するようにすることができる。ソース電極Ｓ及びゲート電極Ｇ（図示せず）は絶縁層３０の上にメタライズ層を設け、適当な接点孔を経てソース領域１７及び絶縁ゲート１８に接触されることにより形成する。ドレイン電極Ｄは半導体本体２の他方の主表面２ｄ上に設ける。
【００１７】
図２ｂはラテラルＮＭＯＳトランジスタ、例えば図１に示すトランジスタ１５を示し、このトランジスタは本例では分離領域又はウエル領域２１を形成するｐ導電型の第２領域内に拡散されたソース及びドレイン領域１９及び２０と、絶縁ゲート２２と、絶縁層３０上に形成されたソース、ドレイン及びゲート電極２３、２４及び２５を有する。この場合には、ソース領域１９とウエル領域２１と第１領域２ｂとの間に寄生バイポーラトランジスタが存在する。
【００１８】
図２ｃは拡散抵抗、例えば抵抗Ｒ４を示し、この抵抗は領域２１と同一の領域としうるｐ導電型ウエル領域又は分離領域内のｎ導電型領域２６からなる。電極２７がウエル領域２１を基準電位点（一般に大地）に結合し、領域２６の各端に抵抗電極２８ａ及び２８ｂが設けられる。この場合には、領域２６とウエル領域２１と第１領域２ｂとの間に寄生バイポーラトランジスタが存在する。
【００１９】
図２ｄは拡散ダイオード、例えばツェナーダイオードＺＤ１を示し、このダイオードは比較的高ドープのｐ導電型領域２９内にｎ導電型領域３１を設け、これらの領域に適切な電極２９ａ及び３１ａを絶縁層３０の接点孔を経て接触させてなる。この場合には、第１領域２ｂとツェナーダイオードＺＤ１の領域２９及び３１との間に寄生バイポーラトランジスタが存在する。
【００２０】
図２ｅは絶縁層３０の上、通常はウエル領域２１の上方に形成された薄膜ダイオードＤ１を、図２ｆは薄膜抵抗、例えばＲ３を示す。図に示すように、ダイオードＤ１は互いに反対導電型の多結晶シリコンドープ領域３２及び３３からなるｐｎ接合ダイオードであり、これらの領域に絶縁層３４の孔を経て接触する電極３２ａ及び３３ａを有する。抵抗Ｒ３はｎ導電型のドープ多結晶シリコン領域３５からなり、絶縁層３４の孔を経てこの領域の両端に接触する電極３５ａ及び３５ｂを有する。
上述した各素子の一つ以上を設け、メタライズ層により所要の如く接続することができること勿論である。
【００２１】
図３は本発明半導体装置の第１の実施例の一部分を断面図及び回路図で示すものである。図を簡単にするために、ＭＯＳＦＥＴ６の一つのセル６ａのみを示すとともに、ＭＯＳＦＥＴ６の絶縁ゲートＧにライン４０を経て結合され且つゲート入力端子ＧＴにダイオードＤ１，Ｄ２及びＤ３（後述する）を経て結合された一つの追加の素子のみを示す。この追加の素子は拡散抵抗Ｒ４として示すが、図２に示すような拡散ラテラルＮチャネルＭＯＳＦＥＴ又は拡散ダイオードとすることができる。
【００２２】
簡単のために図２ｃの参照番号を使用して説明すると、電極２７がソース電極Ｓ、即ち接地電源ライン１０に結合されるとともに、抵抗電極２８ａがノード４２を経て薄膜ダイオードＤ２のアノード及び薄膜ダイオードＤ３のカソードに結合される。両ダイオード２及びＤ３の他方の電極がノード４１を経て薄膜ダイオードＤ１のカソードに結合され、このダイオードのアノードがソース電極Ｓ又は電源ライン１０に結合される。ダイオードＤ２とノード４１との間に薄膜抵抗Ｒ６を必要に応じ設けることができる。図３には示してないが、全ての薄膜ダイオードＤ１，Ｄ２及びＤ３は図２ｅに示すように半導体本体２上の絶縁層３０上に形成される。ダイオードＤ３のアノードとダイオードＤ１のカソードとの間のノード４１が図２ｆに示す抵抗Ｒ３に類似の薄膜入力抵抗Ｒ１を経てゲート入力端子ＧＴに結合される。図４は上述した回路全体の簡略回路図であり、ボックスＰは図３に示す抵抗のような論理素子を表す。
この回路は、ＭＯＳＦＥＴ６のゲート電圧がソース電圧に対し負になるときにＭＯＳＦＥＴ６を損傷から保護する。
【００２３】
図３及び図４に示す回路の常規動作状態では、ノード４１の電圧は入力電圧（即ちノード４２の電圧）より代表的に０．５ボルト高く、ＭＯＳＦＥＴ６がターンオフするとき、入力電圧が急速に０．５ボルトに低下し、次いで内部入力−ソース抵抗（代表的には６５キロオーム）により決まる低速度で零ボルトに低下する。入力電圧が０．５ボルトのとき、ＭＯＳＦＥＴ６はしきい値以下であり、何の電流も負荷を流れない。
【００２４】
図５は一以上の追加の素子により形成される寄生バイポーラトランジスタＢの作用を説明する回路図である。図３に示す例では、第１領域２ｂが寄生バイポーラトランジスタＢのコレクタ領域（ドレイン電極Ｄに結合されている）を形成し、ウエル領域２１がベース領域（ダイオードＤ１を経てノード４１及びゲート入力端子ＧＴに結合されている）を形成し、ｎ導電型領域（本例では領域２６）がノード４２に結合されたエミッタ領域を形成する。従って、入力電圧がソース電圧（本例では大地電位）に対し負になると、ダイオードＤ２が寄生バイポーラトランジスタＢのベース−エミッタ電圧ＶｂｅをダイオードＤ１の準方向電圧Ｖｆの一部分（その割合はダイオードＤ１及びＤ２により決まる）に低減する。一般に、ダイオードＤ１及びＤ２は同一であり、ＶｂｅはＶｆの半分になる。これによりバイポーラトランジスタＢのベース電流が無視しうる値に制限されるため、フルＢＶces(コレクタ−エミッタ飽和電圧)を達成しうる。ダイオードＤ１は寄生バイポーラトランジスタＢの熱漏れベース電流を低減する作用も有する。ダイオードＤ３はＭＯＳＦＥＴ６の常規動作を促進する作用をする。
【００２５】
負電圧が入力端子に２ミリ秒より著しく長い時間に亘って生じやすい場合には抵抗Ｒ６を随意に設けることができる。この抵抗Ｒ６は、負入力電圧状態中に入力端子を流れる電流を小さくするために十分に大きくする必要がある。
【００２６】
図６及び図７はダイオードＤ２と直列に更に薄膜ダイオードＤ４を設けた本発明の変形例を示す。これらのダイオードが同一であるものとすると、この構成によれば寄生バイポーラトランジスタＢのＶbeがダイオードＤ１のＶf の３分の１（図４及び図５では２分の１）に低減するとともに、ＭＯＳＦＥＴ６のターンオフ時間もかなり低減する。更にダイオードを付加することにより寄生バイポーラトランジスタＢのＶbeを更に減少させることができること勿論である。
【００２７】
このように、本発明半導体装置は半導体本体２内に集積された前述の追加の素子による寄生バイポーラ作用の可能性を除去もしくは少なくとも軽減し、また集積ＥＳＤ保護ダイオードの必要性を除去し、寄生バイポーラ作用が生ずる状態を回避する。その理由は、ＥＳＤ保護ダイオードの一部である寄生バイポーラトランジスタがクランプ回路１３が動作する電圧より低いＢＶceo を有するためである。
【００２８】
ＭＯＳＦＥＴ６が図１に示すように下側スイッチとして動作する場合には、ＭＯＳＦＥＴ６を流れる高電流とソース電極及び大地間の配線抵抗とにより、またＭＯＳＦＥＴ及びゲート駆動回路に対し別個の接地を使用する場合に、負入力電圧が生起しうる。ＭＯＳＦＥＴ６が高電流を流しているときにターンオフすると、クランプ回路１３が動作状態になり、ソース−大地配線に電圧が発生し、この電圧が、本発明の手段のない場合には、寄生バイポーラトランジスタＢのＶbeより大きい電圧になる。本発明はこのような状況の下でのＭＯＳＦＥＴの損傷を除去或いは少なくとも阻止する。
【００２９】
本発明は、適切な変更を加えることにより、上側スイッチ、即ちＭＯＳＦＥＴ６を正電源ライン１１と負荷Ｌとの間に接続する場合に適用して、寄生バイポーラトランジスタのターンオンを阻止することもできる。この場合には、電源ライン１１の過電圧トランジェントによりクランプ回路１３が動作し、その結果ＭＯＳＦＥＴが導通して、ソース電位が大地電位より高くなるため、ゲートが大地電位に保持されている場合に、ゲートがソースに対し負になり、このとき寄生バイポーラトランジスタのターンオンが起こりうる。
【００３０】
本発明は適切な変更を加えることによりＰチャネル装置に適用することもできる。この場合には、ソース及びゲート間の電圧差の符号逆転はこの電圧差がＭＯＳＦＥＴ６を導通するのに必要な電圧差に対し反対符号である状態を意味する。ダイオードＤ１，Ｄ２及びＤ３の回路は、個々の追加の素子が寄生バイポーラ作用を生ずる可能性に応じて、ＭＯＳＦＥＴと一緒に集積された一以上の任意の追加の素子に対し設けることができる。更に、本発明はシリコン以外の他の半導体材料にも適用しうること勿論である。
【００３１】
以上の説明を読めば、当業者であれば、他の種々の変更や変形が可能である。例えば、上述した構成要素の代わりに、当該技術分野において既知の構成要素を使用したり、上述した構成要素に既知の構成要素を加えることができる。特許請求の範囲は構成要素の組み合わせとして記載しているが、本発明で解決すべき技術的な問題の一部又は全部を解決する、しないにかかわらず、本明細書に開示された新規な構成又は構成要素の組み合わせも本発明の範囲に含まれるものである。
【図面の簡単な説明】
【図１】既知の半導体装置又はプロテクテッドスイッチの簡略回路図である。
【図２】ａ，ｂ，ｃ，ｄ，ｅ及びｆは図１に示すタイプのプロテクテッドスイッチに使用される代表的な種々の素子を示す、半導体本体の種々の部分の断面図である。
【図３】本発明半導体装置の一部分を断面図及び回路図で示した図である。
【図４】本発明半導体装置の簡略回路図である。
【図５】図４に示す絶縁ゲート電界効果トランジスタ又はＭＯＳＦＥＴの絶縁ゲートの電圧がソース電圧に対し負になったときの状態を示す回路図である。
【図６】図４に示す半導体装置の変形例の簡略回路図である。
【図７】図６に示す変形例において絶縁ゲート電界効果トランジスタ又はＭＯＳＦＥＴの絶縁ゲートの電圧がソース電圧に対し負になったときの状態を示す回路図である。
【符号の説明】
２ 半導体本体
２ｂ 第１領域
６ バーチカル絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）
６ａ ＭＯＳＦＥＴセル
Ｓ，Ｄ，Ｇ ソース、ドレイン、ゲート電極
ＧＴ ゲート入力端子
Ｒ４，ＺＤ１，１５ 追加の素子
２１ ウエル又は分離領域
２３、２４、２６ 追加の素子領域
Ｂ 寄生バイポーラトランジスタ
Ｄ１，Ｄ２，Ｄ３，Ｄ４ 第１、第２、第３、第４薄膜ダイオード
【産業上の利用分野】
本発明は半導体装置、特に絶縁ゲート電界効果トランジスタとこのトランジスタを制御又は保護する素子が同一の半導体本体内に集積された半導体装置に関するものである。絶縁ゲート電界効果トランジスタは所謂ＤＭＯＳ型のバーチカルパワーＭＯＳＦＥＴとすることができる。ここで、”バーチカル”とはＭＯＳＦＥＴの常規動作中に主電流が対向する第１及び第２主表面間を流れることを意味する。
【０００２】
【従来の技術】
所謂プロテクテッドスイッチ又はスマートパワー装置の種々の例が提案されており、これらの例では絶縁ゲート電界効果トランジスタを制御する又は保護する一以上の追加の素子を絶縁ゲート電界効果トランジスタと同一の半導体本体内に集積している。例えば、ＵＳ−Ａ−４７６０４３４号には、オンチップ熱保護手段及びその他の保護手段を具えたバーチカルＭＯＳＦＥＴが開示されており、この装置では追加の素子の幾つかを絶縁ゲート電界効果トランジスタ又はＭＯＳＦＥＴ上に絶縁して設けられた薄膜デバイスとして形成するとともに、他の幾つかの追加の素子を一般にエピタキシャル層であって少なくとも半導体本体のドレインドリフト領域を形成する第１領域内に設けられた反対導電型の分離ウエル領域内に集積している。
【０００３】
このような追加の集積素子を設ける場合、特に絶縁ゲート電界効果トランジスタの絶縁ゲートの電圧がソース電圧に対し、ｎチャネル装置の場合には負になるとき、これらの追加の素子と分離ウエル領域と第１領域との間に寄生バイポーラトランジスタ作用が生ずる可能性がある。一般に、このような寄生バイポーラ作用の問題は、ＭＯＳＦＥＴの特性の悪化を招くような第１領域の厚さ及び／又はドーピング濃度の変更によらずに減少させることはできない。従って、このような場合には、寄生バイポーラ作用を禁止するのに好適な構造とＭＯＳＦＥＴに対し最適な構造との間で適当に兼ね合いをとる必要がある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、上述した問題を減少もしくは少なくとも緩和した半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、第１及び第２主表面を有するとともに第１主表面に隣接する一導電型の第１領域を有する半導体本体と、第１領域内に形成された、ソース及びドレイン電極及び絶縁ゲート電極を有する絶縁ゲート電界効果トランジスタと、絶縁ゲート電界効果トランジスタの絶縁ゲートとゲート入力端子との間に結合された少なくとも一つの追加の素子とを具え、前記追加の素子が第１領域内に設けられた反対導電型の第２領域を必要とするために前記追加の素子の領域と第２領域と第１領域が寄生バイポーラトランジスタを形成する半導体装置において、第１主表面上の絶縁層上に、寄生バイポーラトランジスタのベース領域とゲート入力端子との間に結合された第１整流素子及び寄生バイポーラトランジスタのエミッタ領域とゲート入力端子との間に結合された第２整流素子を設け、絶縁ゲート電界効果トランジスタのソース及び絶縁ゲート電極間の電圧が符号を逆転するとき、寄生バイポーラトランジスタのベース及びエミッタ領域とそれぞれ直列の第１及び第２整流素子が順方向バイアスされて寄生バイポーラトランジスタのベース及びエミッタ間の電圧を減少させ、寄生バイポーラトランジスタのターンオンを禁止するよう構成したことを特徴とする。
【０００６】
【作用】
従って、本発明半導体装置においては、第１及び第２整流素子が寄生バイポーラトランジスタのベース−エミッタ電圧を減少するよう作用し、不所望なバイポーラ作用の発生を抑える。
【０００７】
第３整流素子を第２整流素子と逆並列に結合して常規動作状態における絶縁ゲート電界効果トランジスタへのゲート駆動を促進させることができる。第４整流素子を第２整流素子と直列に結合して、寄生バイポーラトランジスタに印加されるベース−エミッタ電圧を更に減少させることができる。これらの整流素子は薄膜ダイオード、例えば多結晶シリコンダイオードとすることができる。
【０００８】
絶縁ゲート電界効果トランジスタは、第１主表面にソース電極を有し第２主表面にドレイン電極を有するバーチカル絶縁ゲート電界効果トランジスタとすることができる。この場合には、この絶縁ゲート電界効果トランジスタは、第１主表面に隣接する第１領域内に形成された反対導電型の複数の第２領域を具え、各第２領域がソース電極に結合された一導電型のソース領域を含み、絶縁ゲート電極が各第２領域の導通チャネル領域上を延在して、ソース領域とドレイン電極に結合されたドレイン領域の少なくとも一部を形成する第１領域との間にゲート可能導通路を形成する構造のものとすることができる。
【０００９】
第２領域は少なくとも一つの追加の素子が形成されるウエル又は分離領域を形成するものとすることができる。この場合には、前記少なくとも一つの追加の素子はウエル内に形成された一導電型の絶縁ゲート電界効果トランジスタ又は一導電型の拡散抵抗とすることができる。前記少なくとも一つの追加の素子は静電保護ダイオードとすることができ、第２領域がこのダイオードの一方の領域を形成するものとすることができる。また、これらの種々のタイプの任意の２以上の素子を半導体本体内に設けることができる。
【００１０】
【実施例】
図面を参照して本発明の実施例を説明する。
図面を参照して説明すると、本発明は、第１及び第２主表面２ｃ及び２ｄを有するとともに第１主表面２ｃに隣接する一導電型の第１領域２ｂを有する半導体本体２と、第１領域２ｂ内に形成された、ソース及びドレイン電極Ｓ及びＤ及び絶縁ゲート電極Ｇを有する絶縁ゲート電界効果トランジスタ６と、絶縁ゲート電界効果トランジスタ６の絶縁ゲート電極Ｇとゲート入力端子ＧＴとの間に結合された少なくとも一つの追加の素子Ｒ４，ＺＤ，１５とを具え、前記追加の素子が第１領域２ｂ内に設けられた反対導電型の第２領域２１又は２９を必要とするために前記追加の素子（Ｒ４）の領域（例えば２６）と第２領域２１と第１領域２ｂが寄生バイポーラトランジスタＢを形成する半導体装置において、第１主表面２ｃ上の絶縁層３０上に、寄生バイポーラトランジスタＢのベース領域２１とゲート入力端子ＧＴとの間に結合された第１整流素子Ｄ１及び寄生バイポーラトランジスタＢのエミッタ領域２６とゲート入力端子ＧＴとの間に結合された第２整流素子Ｄ２を設け、絶縁ゲート電界効果トランジスタ６のソース及び絶縁ゲート電極Ｓ及びＧ間の電圧差が符号を逆転するとき、寄生バイポーラトランジスタＢのベース及びエミッタ領域とそれぞれ直列の第１及び第２整流素子Ｄ１及びＤ２が順方向バイアスされて寄生バイポーラトランジスタＢのベース及びエミッタ間の電圧を減少させ、寄生バイポーラトランジスタのターンオンを禁止するよう構成したものである。
【００１１】
従って、本発明半導体装置においては、第１及び第２整流素子が寄生バイポーラトランジスタＢのベース−エミッタ電圧を減少させるように作用し、不所望なバイポーラ作用の発生を抑える。
【００１２】
図１に付き説明すると、この図にはフィリップスセミコンダクタ社からプロテクテッドスイッチ”ＴＯＰＦＥＴ”（商品名）として市販されている既知のプロテクテッドスイッチ１’の簡略回路図が示されている。このプロテクテッドスイッチ１’はバーチカルＤＭＯＳ型のｎチャネルエンハンスメントモードパワーＭＯＳＦＥＴ６を具えている。このＭＯＳＦＥＴ６は自動車ライト又はモータコイル等のような適当な負荷に対する下側スイッチとして接続するよう予定されている。従って、このＭＯＳＦＥＴ１’はドレイン電極Ｄが負荷Ｌの一端を接続する端子Ｔに結合されるとともにソース電極Ｓが使用時に基準電位点（一般に大地）に結合される電源ライン１０に結合され、負荷Ｌの他端が正電源ライン１１に結合される。
【００１３】
ＭＯＳＥＴ６の絶縁ゲート電極Ｇはゲート端子ＧＴに結合され、この端子には使用時にゲート入力抵抗を経て適当なゲート駆動回路が結合され、図１にはこれらゲート入力抵抗のうちの３つの抵抗Ｒ３，Ｒ４及びＲ５が示されている。ＭＯＳＦＥＴ６のドレイン及びゲート電極Ｄ及びＧ間に、ＭＯＳＦＥＴを誘導性負荷のスイッチング時に保護し、特にドレイン電極Ｄに過電圧を生ずる誘導性負荷の場合にＭＯＳＦＥＴをターンオンに戻す電圧クランプ回路１３が結合される。任意の適当な形態の電圧クランプ回路を用いることができる。例えば、本出願人に係わるＥＰ−Ａ−５２３８００号に開示されているような回路を用いることができる。
一以上の保護ツェナーダイオードをゲート入力端子に設けることができる。２つのツェナーダイオードＺＤ１及びＺＤ２が図示されている。
【００１４】
図１に示すプロテクテッドスイッチは他の保護回路１４も含み、この保護回路はＭＯＳＦＥＴ６のゲート電極Ｇ及びソース電極Ｓ（電源ライン１０）間に結合された主ソース−ドレイン電流通路を有するＮチャネルエンハンスメントモードＩＧＦＥＴ１５のゲートに結合され、不所望な状態を検出したときにこのゲートを本例では大地にプルダウンする。不所望な状態は、例えば短絡又は過温度状態とすることができ、この保護回路１４は任意の適当な形態のものとすることができる。例えば、ＥＰ−Ａ−３６０３３３，ＥＰ−Ａ−３６９５３０又はＰ−Ａ−４７９３６２に開示されているような過温度検出回路を状況に応じて適宜使用することができる。
このプロテクテッドスイッチに固有の寄生バイポーラトランジスタＢを図１に仮想線で示してある。
【００１５】
図２は、半導体本体２の種々の部部分の断面図であって、図１に示すようなプロテクテッドスイッチに使用しうる種々の素子をどのように形成しうるかを示すものである。
半導体本体２は、本例では、比較的高ドープのｎ導電型単結晶シリコン基板２ａを具え、その上に比較的低ドープのｎ導電型シリコンエピタキシャル層２ｂが設けられ、このエピタキシャル層が第１領域、一般にＭＯＳＦＥＴ６のドレインドリフト領域を形成する。
【００１６】
ＭＯＳＦＥＴ６は慣例のＤＭＯＳ製造技術を用いて形成され、ＭＯＳＦＥＴ６の一つのセル６ａを図２ａに示す。セル６ａは半導体本体２の一主表面２ｃに隣接するｐ導電型の本体領域１６を具え、この本体領域１６はｎ導電型のソース領域１７を含むとともにこの領域と相まってＭＯＳＦＥＴの絶縁ゲート１８の下に導通チャネル領域１６ｂを形成する。図に示すように、ｐ型本体領域１６には比較的高ドープの中心補助領域１６ａを設け、この領域を（図に示すようにソース領域１７を貫通する溝をエッチングすることにより又はソースインプラントをマスクすることにより）ソース電極Ｓに短絡させて寄生バイポーラ作用を禁止するようにすることができる。ソース電極Ｓ及びゲート電極Ｇ（図示せず）は絶縁層３０の上にメタライズ層を設け、適当な接点孔を経てソース領域１７及び絶縁ゲート１８に接触されることにより形成する。ドレイン電極Ｄは半導体本体２の他方の主表面２ｄ上に設ける。
【００１７】
図２ｂはラテラルＮＭＯＳトランジスタ、例えば図１に示すトランジスタ１５を示し、このトランジスタは本例では分離領域又はウエル領域２１を形成するｐ導電型の第２領域内に拡散されたソース及びドレイン領域１９及び２０と、絶縁ゲート２２と、絶縁層３０上に形成されたソース、ドレイン及びゲート電極２３、２４及び２５を有する。この場合には、ソース領域１９とウエル領域２１と第１領域２ｂとの間に寄生バイポーラトランジスタが存在する。
【００１８】
図２ｃは拡散抵抗、例えば抵抗Ｒ４を示し、この抵抗は領域２１と同一の領域としうるｐ導電型ウエル領域又は分離領域内のｎ導電型領域２６からなる。電極２７がウエル領域２１を基準電位点（一般に大地）に結合し、領域２６の各端に抵抗電極２８ａ及び２８ｂが設けられる。この場合には、領域２６とウエル領域２１と第１領域２ｂとの間に寄生バイポーラトランジスタが存在する。
【００１９】
図２ｄは拡散ダイオード、例えばツェナーダイオードＺＤ１を示し、このダイオードは比較的高ドープのｐ導電型領域２９内にｎ導電型領域３１を設け、これらの領域に適切な電極２９ａ及び３１ａを絶縁層３０の接点孔を経て接触させてなる。この場合には、第１領域２ｂとツェナーダイオードＺＤ１の領域２９及び３１との間に寄生バイポーラトランジスタが存在する。
【００２０】
図２ｅは絶縁層３０の上、通常はウエル領域２１の上方に形成された薄膜ダイオードＤ１を、図２ｆは薄膜抵抗、例えばＲ３を示す。図に示すように、ダイオードＤ１は互いに反対導電型の多結晶シリコンドープ領域３２及び３３からなるｐｎ接合ダイオードであり、これらの領域に絶縁層３４の孔を経て接触する電極３２ａ及び３３ａを有する。抵抗Ｒ３はｎ導電型のドープ多結晶シリコン領域３５からなり、絶縁層３４の孔を経てこの領域の両端に接触する電極３５ａ及び３５ｂを有する。
上述した各素子の一つ以上を設け、メタライズ層により所要の如く接続することができること勿論である。
【００２１】
図３は本発明半導体装置の第１の実施例の一部分を断面図及び回路図で示すものである。図を簡単にするために、ＭＯＳＦＥＴ６の一つのセル６ａのみを示すとともに、ＭＯＳＦＥＴ６の絶縁ゲートＧにライン４０を経て結合され且つゲート入力端子ＧＴにダイオードＤ１，Ｄ２及びＤ３（後述する）を経て結合された一つの追加の素子のみを示す。この追加の素子は拡散抵抗Ｒ４として示すが、図２に示すような拡散ラテラルＮチャネルＭＯＳＦＥＴ又は拡散ダイオードとすることができる。
【００２２】
簡単のために図２ｃの参照番号を使用して説明すると、電極２７がソース電極Ｓ、即ち接地電源ライン１０に結合されるとともに、抵抗電極２８ａがノード４２を経て薄膜ダイオードＤ２のアノード及び薄膜ダイオードＤ３のカソードに結合される。両ダイオード２及びＤ３の他方の電極がノード４１を経て薄膜ダイオードＤ１のカソードに結合され、このダイオードのアノードがソース電極Ｓ又は電源ライン１０に結合される。ダイオードＤ２とノード４１との間に薄膜抵抗Ｒ６を必要に応じ設けることができる。図３には示してないが、全ての薄膜ダイオードＤ１，Ｄ２及びＤ３は図２ｅに示すように半導体本体２上の絶縁層３０上に形成される。ダイオードＤ３のアノードとダイオードＤ１のカソードとの間のノード４１が図２ｆに示す抵抗Ｒ３に類似の薄膜入力抵抗Ｒ１を経てゲート入力端子ＧＴに結合される。図４は上述した回路全体の簡略回路図であり、ボックスＰは図３に示す抵抗のような論理素子を表す。
この回路は、ＭＯＳＦＥＴ６のゲート電圧がソース電圧に対し負になるときにＭＯＳＦＥＴ６を損傷から保護する。
【００２３】
図３及び図４に示す回路の常規動作状態では、ノード４１の電圧は入力電圧（即ちノード４２の電圧）より代表的に０．５ボルト高く、ＭＯＳＦＥＴ６がターンオフするとき、入力電圧が急速に０．５ボルトに低下し、次いで内部入力−ソース抵抗（代表的には６５キロオーム）により決まる低速度で零ボルトに低下する。入力電圧が０．５ボルトのとき、ＭＯＳＦＥＴ６はしきい値以下であり、何の電流も負荷を流れない。
【００２４】
図５は一以上の追加の素子により形成される寄生バイポーラトランジスタＢの作用を説明する回路図である。図３に示す例では、第１領域２ｂが寄生バイポーラトランジスタＢのコレクタ領域（ドレイン電極Ｄに結合されている）を形成し、ウエル領域２１がベース領域（ダイオードＤ１を経てノード４１及びゲート入力端子ＧＴに結合されている）を形成し、ｎ導電型領域（本例では領域２６）がノード４２に結合されたエミッタ領域を形成する。従って、入力電圧がソース電圧（本例では大地電位）に対し負になると、ダイオードＤ２が寄生バイポーラトランジスタＢのベース−エミッタ電圧ＶｂｅをダイオードＤ１の準方向電圧Ｖｆの一部分（その割合はダイオードＤ１及びＤ２により決まる）に低減する。一般に、ダイオードＤ１及びＤ２は同一であり、ＶｂｅはＶｆの半分になる。これによりバイポーラトランジスタＢのベース電流が無視しうる値に制限されるため、フルＢＶces(コレクタ−エミッタ飽和電圧)を達成しうる。ダイオードＤ１は寄生バイポーラトランジスタＢの熱漏れベース電流を低減する作用も有する。ダイオードＤ３はＭＯＳＦＥＴ６の常規動作を促進する作用をする。
【００２５】
負電圧が入力端子に２ミリ秒より著しく長い時間に亘って生じやすい場合には抵抗Ｒ６を随意に設けることができる。この抵抗Ｒ６は、負入力電圧状態中に入力端子を流れる電流を小さくするために十分に大きくする必要がある。
【００２６】
図６及び図７はダイオードＤ２と直列に更に薄膜ダイオードＤ４を設けた本発明の変形例を示す。これらのダイオードが同一であるものとすると、この構成によれば寄生バイポーラトランジスタＢのＶbeがダイオードＤ１のＶf の３分の１（図４及び図５では２分の１）に低減するとともに、ＭＯＳＦＥＴ６のターンオフ時間もかなり低減する。更にダイオードを付加することにより寄生バイポーラトランジスタＢのＶbeを更に減少させることができること勿論である。
【００２７】
このように、本発明半導体装置は半導体本体２内に集積された前述の追加の素子による寄生バイポーラ作用の可能性を除去もしくは少なくとも軽減し、また集積ＥＳＤ保護ダイオードの必要性を除去し、寄生バイポーラ作用が生ずる状態を回避する。その理由は、ＥＳＤ保護ダイオードの一部である寄生バイポーラトランジスタがクランプ回路１３が動作する電圧より低いＢＶceo を有するためである。
【００２８】
ＭＯＳＦＥＴ６が図１に示すように下側スイッチとして動作する場合には、ＭＯＳＦＥＴ６を流れる高電流とソース電極及び大地間の配線抵抗とにより、またＭＯＳＦＥＴ及びゲート駆動回路に対し別個の接地を使用する場合に、負入力電圧が生起しうる。ＭＯＳＦＥＴ６が高電流を流しているときにターンオフすると、クランプ回路１３が動作状態になり、ソース−大地配線に電圧が発生し、この電圧が、本発明の手段のない場合には、寄生バイポーラトランジスタＢのＶbeより大きい電圧になる。本発明はこのような状況の下でのＭＯＳＦＥＴの損傷を除去或いは少なくとも阻止する。
【００２９】
本発明は、適切な変更を加えることにより、上側スイッチ、即ちＭＯＳＦＥＴ６を正電源ライン１１と負荷Ｌとの間に接続する場合に適用して、寄生バイポーラトランジスタのターンオンを阻止することもできる。この場合には、電源ライン１１の過電圧トランジェントによりクランプ回路１３が動作し、その結果ＭＯＳＦＥＴが導通して、ソース電位が大地電位より高くなるため、ゲートが大地電位に保持されている場合に、ゲートがソースに対し負になり、このとき寄生バイポーラトランジスタのターンオンが起こりうる。
【００３０】
本発明は適切な変更を加えることによりＰチャネル装置に適用することもできる。この場合には、ソース及びゲート間の電圧差の符号逆転はこの電圧差がＭＯＳＦＥＴ６を導通するのに必要な電圧差に対し反対符号である状態を意味する。ダイオードＤ１，Ｄ２及びＤ３の回路は、個々の追加の素子が寄生バイポーラ作用を生ずる可能性に応じて、ＭＯＳＦＥＴと一緒に集積された一以上の任意の追加の素子に対し設けることができる。更に、本発明はシリコン以外の他の半導体材料にも適用しうること勿論である。
【００３１】
以上の説明を読めば、当業者であれば、他の種々の変更や変形が可能である。例えば、上述した構成要素の代わりに、当該技術分野において既知の構成要素を使用したり、上述した構成要素に既知の構成要素を加えることができる。特許請求の範囲は構成要素の組み合わせとして記載しているが、本発明で解決すべき技術的な問題の一部又は全部を解決する、しないにかかわらず、本明細書に開示された新規な構成又は構成要素の組み合わせも本発明の範囲に含まれるものである。
【図面の簡単な説明】
【図１】既知の半導体装置又はプロテクテッドスイッチの簡略回路図である。
【図２】ａ，ｂ，ｃ，ｄ，ｅ及びｆは図１に示すタイプのプロテクテッドスイッチに使用される代表的な種々の素子を示す、半導体本体の種々の部分の断面図である。
【図３】本発明半導体装置の一部分を断面図及び回路図で示した図である。
【図４】本発明半導体装置の簡略回路図である。
【図５】図４に示す絶縁ゲート電界効果トランジスタ又はＭＯＳＦＥＴの絶縁ゲートの電圧がソース電圧に対し負になったときの状態を示す回路図である。
【図６】図４に示す半導体装置の変形例の簡略回路図である。
【図７】図６に示す変形例において絶縁ゲート電界効果トランジスタ又はＭＯＳＦＥＴの絶縁ゲートの電圧がソース電圧に対し負になったときの状態を示す回路図である。
【符号の説明】
２ 半導体本体
２ｂ 第１領域
６ バーチカル絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）
６ａ ＭＯＳＦＥＴセル
Ｓ，Ｄ，Ｇ ソース、ドレイン、ゲート電極
ＧＴ ゲート入力端子
Ｒ４，ＺＤ１，１５ 追加の素子
２１ ウエル又は分離領域
２３、２４、２６ 追加の素子領域
Ｂ 寄生バイポーラトランジスタ
Ｄ１，Ｄ２，Ｄ３，Ｄ４ 第１、第２、第３、第４薄膜ダイオード
Claims (10)
- 第１及び第２主表面を有するとともに第１主表面に隣接する一導電型の第１領域を有する半導体本体と、前記第１領域内に形成された、ソース及びドレイン電極及び絶縁ゲート電極を有する絶縁ゲート電界効果トランジスタと、該絶縁ゲート電界効果トランジスタの絶縁ゲート電極とゲート入力端子との間に結合された少なくとも一つの追加の素子とを具え、前記追加の素子が前記第１領域内に設けられた反対導電型の第２領域及び該第２領域内に設けられた他の領域を具え、前記他の領域と前記第２領域と前記第１領域が寄生バイポーラトランジスタのエミッタ領域、ベース領域及びコレクタ領域をそれぞれ形成し、前記ベース領域が前記ソース電極に結合されている半導体装置において、第１主表面上の絶縁層上に、前記寄生バイポーラトランジスタのベース領域と前記ゲート入力端子との間に結合された第１整流素子及び前記寄生バイポーラトランジスタのエミッタ領域と前記ゲート入力端子との間に結合された第２整流素子を設け、前記ゲート入力端子の入力電圧がソース電圧に対して符号を逆転するとき、前記寄生バイポーラトランジスタのベース及びエミッタ領域とそれぞれ直列の前記第１及び第２整流素子が順方向バイアスされて前記寄生バイポーラトランジスタのベース及びエミッタ間の電圧を減少させるように構成したことを特徴とする半導体装置。
- 第３整流素子が前記第２整流素子と逆並列に結合されていることを特徴とする請求項１記載の半導体装置。
- 第４整流素子が前記第２整流素子と直列に結合されていることを特徴とする請求項１又は２記載の半導体装置。
- 前記整流素子は薄膜ダイオードであることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
- 前記薄膜ダイオードは多結晶シリコンダイオードであることを特徴とする請求項４記載の半導体装置。
- 前記絶縁ゲート電界効果トランジスタは、第１主表面にソース電極を有し第２主表面にドレイン電極を有するバーチカル絶縁ゲート電界効果トランジスタであることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
- 前記絶縁ゲート電界効果トランジスタは、第１主表面に隣接する第１領域内に形成された反対導電型の複数の第２領域を具え、各第２領域がソース電極に結合された一導電型のソース領域を含み、絶縁ゲート電極が各第２領域の導通チャネル領域上を延在し、ソース領域と、ドレイン電極に結合されたドレイン領域の少なくとも一部を形成する第１領域との間にゲート可能な導電通路を形成する構造であることを特徴とする請求項６記載の半導体装置。
- 前記第２領域がウエルを形成し、前記少なくとも一つの追加の素子が前記ウエル内に形成された一導電型の拡散抵抗であることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
- 前記第２領域がウエルを形成し、前記少なくとも一つの追加の素子が前記ウエル内に形成された少なくとも一つの一導電型の絶縁ゲート電界効果トランジスタであることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
- 前記少なくとも一つの追加の素子が静電保護ダイオードであることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB939313651A GB9313651D0 (en) | 1993-07-01 | 1993-07-01 | A semiconductor device |
| GB9313651:3 | 1993-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758331A JPH0758331A (ja) | 1995-03-03 |
| JP3665367B2 true JP3665367B2 (ja) | 2005-06-29 |
Family
ID=10738147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14638794A Expired - Fee Related JP3665367B2 (ja) | 1993-07-01 | 1994-06-28 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5466952A (ja) |
| EP (1) | EP0632501B1 (ja) |
| JP (1) | JP3665367B2 (ja) |
| DE (1) | DE69421758T2 (ja) |
| GB (1) | GB9313651D0 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69432016T2 (de) * | 1994-09-13 | 2004-01-08 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zur Herstellung integrierter Schaltungen und erzeugte Halbleiterscheibe |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
| US5808947A (en) * | 1995-08-21 | 1998-09-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit that supports and method for wafer-level testing |
| DE19606100C2 (de) * | 1996-02-19 | 2002-02-14 | Infineon Technologies Ag | Integrierte Schaltungsanordnung zum Ansteuern eines Leistungs-MOSFET mit sourceseitiger Last, insbesondere geeignet für die Verwendung im Kraftfahrzeugbereich |
| US5723916A (en) * | 1996-05-17 | 1998-03-03 | Delco Electronics Corporation | Electrical load driving device including load current limiting circuitry |
| EP0809295B1 (de) * | 1996-05-21 | 2003-04-02 | Infineon Technologies AG | MOSFET mit Temperaturschutz |
| US6172383B1 (en) * | 1997-12-31 | 2001-01-09 | Siliconix Incorporated | Power MOSFET having voltage-clamped gate |
| JP3414645B2 (ja) * | 1998-06-26 | 2003-06-09 | 沖電気工業株式会社 | 半導体装置 |
| US6833590B2 (en) * | 2001-01-11 | 2004-12-21 | Renesas Technology Corp. | Semiconductor device |
| JP4052923B2 (ja) * | 2002-10-25 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232452A (ja) * | 1983-06-16 | 1984-12-27 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS6091675A (ja) * | 1983-10-25 | 1985-05-23 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
| GB2222884A (en) * | 1988-09-19 | 1990-03-21 | Philips Electronic Associated | Temperature sensing circuit |
| GB2224846A (en) * | 1988-11-14 | 1990-05-16 | Philips Electronic Associated | Temperature sensing circuit |
| GB2248151A (en) * | 1990-09-24 | 1992-03-25 | Philips Electronic Associated | Temperature sensing and protection circuit. |
| EP0523800B1 (en) * | 1991-07-19 | 1998-04-08 | Philips Electronics Uk Limited | An overvoltage protected semiconductor switch |
| GB9216953D0 (en) * | 1992-08-11 | 1992-09-23 | Philips Electronics Uk Ltd | A semiconductor component |
-
1993
- 1993-07-01 GB GB939313651A patent/GB9313651D0/en active Pending
-
1994
- 1994-06-28 JP JP14638794A patent/JP3665367B2/ja not_active Expired - Fee Related
- 1994-06-29 EP EP94201869A patent/EP0632501B1/en not_active Expired - Lifetime
- 1994-06-29 DE DE69421758T patent/DE69421758T2/de not_active Expired - Lifetime
- 1994-06-30 US US08/269,810 patent/US5466952A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5466952A (en) | 1995-11-14 |
| EP0632501B1 (en) | 1999-11-24 |
| DE69421758D1 (de) | 1999-12-30 |
| JPH0758331A (ja) | 1995-03-03 |
| GB9313651D0 (en) | 1993-08-18 |
| EP0632501A1 (en) | 1995-01-04 |
| DE69421758T2 (de) | 2000-06-08 |
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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