JP3414645B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 52
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000010410 layer Substances 0.000 claims 3
- 239000002356 single layer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Description
し、特に、ゲートアレイやエンデベッドアレイ等のAS
IC(Application Specific Integrated Circuit)
における入出力セルのレイアウトに関する。
の使用用途に応じた様々な要求を、開発にかかる時間や
製造工程を削減し、短期間で実現することができる。A
SICは、ユーザーの使用用途に対応して作られるた
め、多品種となる傾向がある。
であっても、外部装置との電気的接続に用いられるボン
ディングパッド(以下、単にパッドと称す)の数が異な
る製品の場合、別製品として作られることになる。
て半導体装置を別製品として作る場合、次のようにな
る。パッドの数に応じてそれぞれ所定の間隔でパッドを
配置する。このパッドに合わせて、入出力回路を形成す
るための素子を有する入出力セルに対して、パッドの数
及びパッドの配置間隔に合わせて各入出力セル形成領域
の幅(パッドの配置される方向における長さ)がそれぞ
れ決められる。このため、パッドの数に対応して、同じ
回路構成で、入出力セル形成領域のサイズが異なるもの
を準備することとなる。
異なるものを準備するため、その分の製造や開発を行う
ことになり、また、このためのコストもかかることにな
る。このため、容易かつ短時間でユーザーの要求に対応
することやコストの低減において、必ずしも満足される
ものではなかった。
れたパッド配置領域に複数のパッドを一列に整列配置す
ることが困難になりつつある。この対策として、入出力
セル側に近づけたパッドとこのパッドより入出力セル側
から離間させたパッドとを交互に配置していく、いわゆ
る千鳥パッド配列が知られている。
たパッドと入出力セルとの間を接続する配線の幅が狭く
なり、許容される電流量が小さくなってしまう。このた
め、入出力セル側に近づけたパッドとの許容される電流
量より小さくなるので、より入出力セル側から離間させ
たパッドを使用する対象の信号を限定することになる。
求に対応する半導体装置を提供することを目的とする。
して実現することである。
入出力セルを可能な限り有効に使用して実現することで
ある。
ドと入出力セルとの間の配線で許容される電流量を増や
して、配線の自由度を向上した半導体装置を提供するこ
とを目的とする。
の間隔をもって配置された複数のパッドと、それぞれ入
出力回路形成用の素子を有し、複数のパッドのいずれか
の前記素子と接続される、複数の入出力セルとを有する
半導体装置において、複数のパッドの配置方向における
入出力セル形成領域の幅は複数のパッドの配置間隔より
狭く、(入出力セル形成領域の幅とパッドの配置間隔と
の最小公倍数)÷(パッドの配置間隔)に相当する数の
パッドのそれぞれを、(入出力セル形成領域の幅とパッ
ドの配置間隔との最小公倍数)÷(入出力セル形成領域
の幅)に相当する数の入出力セルのいずれかの素子と接
続しているものである。
それぞれ半導体装置の所定の辺に沿って配置され、この
辺における複数の入出力セルの数を(入出力セル形成領
域の幅とパッドの配置間隔との最小公倍数)÷(入出力
セル形成領域の幅)に相当する数で割った際の余りに相
当する入出力パッドに対してもパッドを設けるようにし
てもよい。
入出力セルを高駆動ドライバや電源配線等に対する保護
回路として用いるようにしてもよい。
は、所定の間隔をもって配置された複数のパッドと、そ
れぞれ入出力回路形成用の素子を有し、複数のパッドの
いずれかの素子と接続される、複数の入出力セルとを有
する半導体装置において、複数のパッドは、入出力セル
の近傍に配置される第1の群と、第1の群より入出力セ
ルから離間して配置される第2の群とからなり、第2の
群における入出力セルとパッドとの間を接続する配線は
多層配線構造を有するものである。
セルとパッドとの間を接続する配線の幅は第1の群にお
ける入出力セルとパッドとの間を接続する配線の幅より
狭いものとしてもよい。
図面を用いて以下に説明する。図1は、本発明の第1の
実施の形態である半導体装置における半導体チップの上
面図である。図1は、特にASICとしてゲートアレイ
の場合のものを示している。
角形状をしている。半導体チップ10の表面は、その略
中央領域に形成された主要回路領域7と、この主要回路
領域7の周囲に形成された入出力セル5が複数配置され
た領域と、半導体チップ10の辺の近傍に位置するパッ
ド3が複数形成された領域9とに分けられている。
わせた機能を実現する回路(演算回路、カウンタ、中央
処理装置等)が形成されている。図1においては、パッ
ド3が各辺に沿って複数個、整列配置されている。入出
力セル5は、パッド3の整列方向の同じ方向に複数個、
整列配置されている。
に形成されている素子の例を示す。図2に示すように、
入出力セル5ーkには素子としてpチャネル型MOSト
ランジスタ11とnチャネル型MOSトランジスタ13
とが形成されている。この2つのトランジスタ11及び
13とで例えば、インバータを構成するように配線して
入力回路や出力回路として用いることができる。図1の
半導体チップ10における他の入出力セルも同様の素子
を有する。この入出力セル5にて構成された入出力回路
と所定のパッド3を配線にて接続し、この入出力回路と
パッド3とを介して、主要回路領域7の回路と外部装置
とでの信号の授受が可能となる。
ぞれに形成されている素子をpチャネル型MOSトラン
ジスタとnチャネル型MOSトランジスタとが1つずつ
としているが、これに限定されるものではない。例え
ば、複数のインバータを構成できるように、pチャネル
型MOSトランジスタとnチャネル型MOSトランジス
タとをそれぞれ複数個、設けてもよい。図2では、pチ
ャネル型MOSトランジスタとnチャネル型MOSトラ
ンジスタとが1つずつ設けることで、入出力回路を構成
でき、かつ各入出力セルの領域における面積を最小限と
することができるものを示したものである。
示す部分の拡大図を図3に示す。図3に示されるよう
に、5つの入出力セル5ー1〜5ー5に対して3つのパ
ッド3ー1〜3ー3が配置されている。各入出力セル5
ー1〜5ー5の幅(パッドの配置方向の長さ)Lは、例
えば、60μmである。また、パッドの配置間隔(隣り
合うパッドの中心間の距離)P1は100μmとしてい
る。
複数のパッドとの関係は、5つの入出力セルに対して3
つのパッドを配置して構成している。これは、入出力セ
ルの幅Lが60μmであり、パッドの配置間隔P1を1
00μmとしているため、この2つの数値の最小公倍数
は300μmとなる。この最小公倍数に基づいて、(最
小公倍数)÷(入出力セルの幅L)個の入出力セルに対
して、(最小公倍数)÷(パッドの配置間隔P1)個の
パッドを配置している。言い換えると、予めユーザーの
要求として望まれる可能性のある入出力セルの最小の幅
L(パッドを整列配置できる最小の配置間隔に対応)で
複数の入出力セルを配置しておけば、所望のパッドの配
置間隔P1が決められると、入出力セルの幅Lとパッド
の配置間隔P1との最小公倍数を求めて、この(最小公
倍数)÷(入出力セルの幅L)個の入出力セルに対し
て、(最小公倍数)÷(パッドの配置間隔P1)個のパ
ッドを配置するようにするものである。
Lは60μmのものを用いて、パッドの配置間隔P1を
180μmとしたい場合、最小公倍数は180μmとな
るので、3つの入出力セルに対して1個のパッドを配置
することとなる。この説明からわかるように、入出力セ
ルの幅Lとパッドの配置間隔P1とは最小公倍数を得ら
れ易い数値にすることが望ましい。
〜5ー5に対して3つのパッド3ー1〜3ー3を配置し
ているので、パッド3ー1〜3ー3のそれぞれは入出力
セル5ー1〜5ー5のいずれかにおける素子と配線にて
接続されるようにする。このため、2つの入出力セルは
パッド3ー1〜3ー3のいずれとも接続されないことに
なるが、この未接続の入出力セルの利用については後述
する。
たままで、パッドの配置間隔P1を60μmとした場合
の半導体チップ20の上面図を示す。なお、図4におい
て、図1と同様な構成については同じ符号を付けてい
る。
のパッド3より多く配置されている。つまり、入出力セ
ルの幅とパッドの配置間隔との最小公倍数が60μmと
なるので、1つの入出力セルに対して1つのパッドが対
応することとなる。
示す部分の拡大図を図5に示す。図5に示されるよう
に、5つの入出力セル5ー1〜5ー5に対して5つのパ
ッド3’ー1〜3’ー5が配置されている。入出力セル
の幅Lは60μmであり、パッドの配置間隔P2は60
μmである。このため、5つの入出力セル5ー1〜5ー
5それぞれに形成された素子は、5つのパッド3’ー1
〜3’ー5の対応する1つと配線にて接続される。この
場合、パッドと未接続の入出力セルはないこととなる。
して、半導体チップに配置しておくことで、複数のパッ
ドの配置間隔に対応させることができる。このため、入
出力セルは、パッドの配置間隔毎に開発したり、製造し
たりする必要がない。この結果、容易かつ短時間でユー
ザーの要求に対応する半導体装置を提供できる。
は60μmであり、パッドの配置間隔P1は100μm
である。入出力セル5個に対して3つのパッドを配置さ
せていくと、例えば、半導体チップの所定の辺に沿って
配列されている入出力セルの数が31個〜34個の場
合、それぞれ1個〜4個の入出力セルが余ることとな
る。
示す。図6は、1つの入出力セルが余った場合の例であ
る。図6に示されるように、余った入出力セル5’ー1
に形成された素子に接続すべきパッド3ー1’を配置す
ればよい。入出力セル5’ー1は配線15ー1’によっ
てパッド3ー1’との間を接続することができる。この
パッド3ー1’と隣り合うパッド3ー1との配置間隔は
他のパッドの配置間隔と同様にP1(=100μm)と
している。このようにすることで、余った入出力セルを
無駄にすることなく使用することができる。
例である。図7に示されるように、余った入出力セル
5’ー1及び5’ー2に形成された素子にそれぞれ接続
すべきパッド3ー1’及び3ー2’を配置すればよい。
入出力セル5’ー1は配線15ー1’によってパッド3
ー1’との間を接続することができる。入出力セル5’
ー2は配線15ー2’によってパッド3ー2’との間を
接続することができる。このパッド3ー1’と隣り合う
パッド3ー1との配置間隔及びパッド3ー1’と隣り合
うパッド3ー2’との配置間隔はそれぞれ他のパッドの
配置間隔と同様にP1(=100μm)としている。こ
のようにすることで、余った入出力セルを無駄にするこ
となく使用することができる。
例である。図8に示されるように、余った入出力セル
5’ー1〜5’ー3に形成された素子に接続すべきパッ
ド3ー1’及び3ー2’を配置すればよい。入出力セル
5’ー1は配線15ー1’によってパッド3ー1’との
間を接続することができる。入出力セル5’ー3は配線
15ー2’によってパッド3ー2’との間を接続するこ
とができる。このパッド3ー1’と隣り合うパッド3ー
1との配置間隔及びパッド3ー1’と隣り合うパッド3
ー2’との配置間隔はそれぞれ他のパッドの配置間隔と
同様にP1(=100μm)としている。このようにす
ることで、余った入出力セルを無駄にすることなく使用
することができる。
の2つを設けることとしたのは、3つ目のパッドが、パ
ッド3ー2’から更に配置間隔P1離れるため、この3
つ目のパッドに最も近い最外端に位置する入出力セル5
ー3’との距離が大きく離れてしまい、他の入出力セル
に形成された素子とパッドとの配線より確実に長くなる
ため、配線がしずらくなることを避けたものである。
例である。図9に示されるように、余った入出力セル
5’ー1〜5’ー4に形成された素子に接続すべきパッ
ド3ー1’〜3ー3’を配置すればよい。入出力セル
5’ー1は配線15ー1’によってパッド3ー1’との
間を接続することができる。入出力セル5’ー3は配線
15ー2’によってパッド3ー2’との間を接続するこ
とができる。入出力セル5’ー4は配線15ー3’によ
ってパッド3ー3’との間を接続することができる。こ
のパッド3ー1’と隣り合うパッド3ー1との配置間
隔、パッド3ー1’と隣り合うパッド3ー2’との配置
間隔、パッド3ー2’と隣り合うパッド3ー3’との配
置間隔はそれぞれ他のパッドの配置間隔と同様にP1
(=100μm)としている。このようにすることで、
余った入出力セルを無駄にすることなく使用することが
できる。
も、同様な配置間隔で配置したパッドを設けることで、
入出力セルを無駄なく利用することができる。また、多
ピン化にもより対応し易くなる。
個に対して3つのパッドを配置させているため、2つの
入出力セルが未接続(入出力セルに形成された素子とパ
ッドとが接続されない)となる。
を用いて説明する。図10において、入出力セル5ー2
及び5ー4が未接続の入出力セルとなる。他の入出力セ
ルは配線15によりパッドと接続されている。このよう
な場合、入出力セルに形成された素子を多く利用する高
駆動ドライバとして用いるようにすればよい。
それぞれダイオード接続して、2つのダイオードとし、
静電気等の過大電圧に対する保護回路として各配線に接
続してもよい。例えば、図11のように、未接続の入出
力セル5ー2及び5ー4を含む入出力セル5ー1〜5ー
5の上方に複数の電源配線21〜26が配置されている
場合、未接続の入出力セルを利用して保護回路を構成
し、この電源配線に対して、保護回路を用いるようにす
ればよい。ここで、配線21には電源電圧Vdd1が伝
達され、配線22には電源電圧Vdd2が伝達され、配
線23には、電源電圧Vdd3が伝達され、配線24に
は接地電圧Vss1が伝達され、配線25には接地電圧
Vss2が伝達され、配線26には、接地電圧Vss3
が伝達されているとする。
と配線24との間、配線22と配線25との間、配線2
3と配線26との間にそれぞれダイオード27、28、
29を接続するようにすればよい。このダイオード2
7、28、29はそれぞれ図11における未接続の入出
力セル5ー2あるいは5ー4に形成された素子で構成し
たものである。
も他の回路として構成することで、無駄なく使用するこ
とができる。また、多ピン化にもより対応し易くなる。
装置についてを、図面を用いて以下に説明する。図2
は、第2の実施の形態における半導体装置の一部拡大図
である。各大部分は、図1の符号Aあるいは図4の符号
Bと同様の位置である。
ー1〜5ー5の近傍に整列配置されるパッド33ー1、
33ー3、33ー5等からなる第1の群と、第1の群よ
り入出力セル5ー1〜5ー5から離れて整列配置される
パッド33ー2、33ー4等からなる第2の群から構成
されている。入出力セルの近傍に配置されるパッドとこ
のパッドより入出力セルから離れて配置したパッドとが
交互に配置された、いわゆる千鳥パッド配置となってい
る。図13においては、一部であるが、第1の群も第2
の群も、半導体チップとしては、図13に示す以上の数
のパッドが設けられている。このようなパッドは、多ピ
ン化に伴い、パッドを一列に整列配置することが困難な
場合に用いられるものである。
で示す部分の拡大図を図14に示す。図14に示すよう
に、入出力セルの近傍に配置されるパッド33ー1や3
3ー3と入出力セル5ー1や5ー3との間を接続する配
線35ー1や35ー3の配線幅に比べ、パッド33ー1
や33ー3より入出力セルから離れて配置したパッド3
3ー2と入出力セル5ー2との間を接続する配線35ー
2の配線幅は狭くなっている。
様)の配線構造を図15に配線35ー2の配線構造を図
16に模式的に示す。図15に示すように、配線35ー
1は多層配線(例えば、3層)構造のうちの1つの層の
メタル配線層(例えば、最下メタル配線層)39ー1を
用いており、図16に示すように、配線35ー2は多層
配線構造のうちの3つの層のメタル配線層39ー1〜3
9ー3を用いている。
図17に示す。図17において、半導体基板40上に形
成された絶縁層41上に最下層のメタル配線層39ー1
が配置されている。中間層のメタル配線層39ー2は、
絶縁層42上に形成されている。メタル配線層39ー1
と中間層のメタル配線層39ー2とは、絶縁層42に形
成されたコンタクトホール内に設けられた導電材46に
より電気的に接続されている。
43上に形成されている。メタル配線層39ー2とメタ
ル配線層39ー3とは、絶縁層43に形成されたコンタ
クトホール内に設けられた導電材47により電気的に接
続されている。メタル配線層39ー3上には保護用の絶
縁層44が形成されている。
2に対しては、多層配線構造の複数配線層で構成するこ
とで、配線35ー2より配線幅が太い廃線における許容
電流量と同様な許容電流量にすることができる。例え
ば、上記のような1つの配線層から構成される配線35
ー1の許容電流量を10mAとすれば、3つの配線層か
ら構成される配線35ー2の許容電流量は、3倍の30
mAが見込めることとなる。なお、この場合、各配線層
それぞれの構成については同様なものであるとする。
は、配線幅の狭い配線を多層配線構造の複数の配線層に
て構成しているので、多ピン化に対応し、パッドと入出
力セルとの間の配線で許容される電流量を増やすことが
できる。このため、許容電流量がパッドの第1の群と第
2の群とでバランスがとれ、外部装置との接続におい
て、許容電流量によるパッドでの制約が無くなる。よっ
て、配線の自由度を向上することができる。
が、本発明は上記実施の形態のものに限られるものでは
ない。
アウトを第2の実施の形態の千鳥パッドに対して適用し
てもよい。また、第1の実施の形態では、5つの入出力
セルに3つのパッドを設けるものを例に説明したが、こ
れに限らず、入出力セルの幅とパッドの配置間隔との最
小公倍数に基づいて、他の数での組み合わせも当然あり
得るものである。
力セルが余った場合を説明したが、5個以上の入出力セ
ルが余る場合においても、同様に追加のパッドを設けて
対応することが可能である。
として3つの配線層を用いて説明したが、2つの配線層
でも、また、3つ以上の配線層でもよい。また、配線幅
の太い配線側も1つの配線層で構成することに限らな
い。つまり、配線幅の太い配線よりも、多くの配線層に
て配線幅の狭い配線を構成すれば、第2の実施の形態の
発明の効果を得ることができる。
アレイを例に説明したが、他のASICや、複数の入出
力回路素子領域と複数のパッドとが整列配置されるよう
な半導体装置であれば、本発明は適用可能である。
は、容易かつ短時間でユーザーの要求に対応する半導体
装置を提供することができる。
して実現することができる。
を可能な限り有効に使用して実現することができる。
ドと入出力セルとの間の配線で許容される電流量を増や
して、配線の自由度を向上した半導体装置を提供するこ
とがでる。
上面図である。
装置の上面図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
ある。
示す図である。
路として活用した状態を示す回路図である。
置の一部拡大図である。
である。
である。
す図である。
Claims (10)
- 【請求項1】 所定の間隔をもって配置された複数のパ
ッドと、それぞれ入出力回路形成用の素子を有し、前記
複数のパッドのいずれかと前記素子とが接続される、複
数の入出力セルとを有する半導体装置において、 前記複数のパッドの配置方向における入出力セル形成領
域の幅は前記複数のパッドの配置間隔より狭く、(前記
入出力セル形成領域の幅と前記パッドの配置間隔との最
小公倍数)÷(前記パッドの配置間隔)に相当する数の
パッドのそれぞれを、(前記入出力セル形成領域の幅と
前記パッドの配置間隔との最小公倍数)÷(前記入出力
セル形成領域の幅)に相当する数の入出力セルのいずれ
かの素子と接続していることを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、前
記パッド及び前記入出力セルはそれぞれ前記半導体装置
の所定の辺に沿って配置され、この辺における複数の入
出力セルの数を、(前記入出力セル形成領域の幅と前記
パッドの配置間隔との最小公倍数)÷(前記入出力セル
形成領域の幅)に相当する数で割った際の余りに相当す
る入出力パッドに対してもパッドを設けることを特徴と
する半導体装置。 - 【請求項3】 請求項1または請求項2記載の半導体装
置において、前記複数のパッドと未接続の入出力セルを
高駆動ドライバとして用いることを特徴とする半導体装
置。 - 【請求項4】 請求項1または請求項2記載の半導体装
置において、前記複数のパッドと未接続の入出力セルを
保護回路として用いることを特徴とする半導体装置。 - 【請求項5】 請求項4記載の半導体装置において、前
記複数の入出力セル領域上に複数の電源配線を配置し、
該複数の電源配線に対して前記保護回路を用いることを
特徴とする半導体装置。 - 【請求項6】 所定の間隔をもって配置された複数のパ
ッドと、それぞれ入出力回路形成用の素子を有し、前記
複数のパッドのいずれかと前記素子とが接続される、複
数の入出力セルとを有する半導体装置において、 前記複数のパッドは、前記入出力セルの近傍に配置され
る第1の群と、該第1の群より入出力セルから離間して
配置される第2の群とからなり、前記第2の群における
入出力セルとパッドとの間を接続する配線が多層配線構
造を有し、該多層配線構造における各層の配線の先端部
分は他の部分より幅が広いことを特徴とする半導体装
置。 - 【請求項7】 請求項6記載の半導体装置において、前
記第2の群における入出力セルとパッドとの間を接続す
る配線の幅は前記第1の群における入出力セルとパッド
との間を接続する配線の幅より狭いことを特徴とする半
導体装置。 - 【請求項8】 請求項6または請求項7記載の半導体装
置において、前記第1の群における入出力セルとパッド
との間を接続する配線は単層構造を有することを特徴と
する半導体装置。 - 【請求項9】 請求項6〜請求項8のいずれか1つに記
載の半導体装置において、前記パッド及び前記入出力セ
ルはそれぞれ前記半導体装置の所定の辺に沿って配置さ
れ、前記第1の群における複数のパッドと前記第2の群
における複数のパッドはそれぞれ前記辺に沿って整列配
置されていることを特徴とする半導体装置。 - 【請求項10】 請求項6〜請求項9のいずれか1つに
記載の半導体装置において、前記第2の群における入出
力セルとパッドとの間を接続する、多層構造の配線は、
該配線を構成する複数の金属層が金属層間に位置する絶
縁膜に設けられたコンタクトホールを介して電気的に接
続されていることを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18062698A JP3414645B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
US09/344,494 US6310402B1 (en) | 1998-06-26 | 1999-06-25 | Semiconductor die having input/output cells and contact pads in the periphery of a substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18062698A JP3414645B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000012698A JP2000012698A (ja) | 2000-01-14 |
JP3414645B2 true JP3414645B2 (ja) | 2003-06-09 |
Family
ID=16086497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18062698A Expired - Fee Related JP3414645B2 (ja) | 1998-06-26 | 1998-06-26 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6310402B1 (ja) |
JP (1) | JP3414645B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001339047A (ja) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US6836026B1 (en) * | 2003-01-14 | 2004-12-28 | Lsi Logic Corporation | Integrated circuit design for both input output limited and core limited integrated circuits |
JP3986989B2 (ja) | 2003-03-27 | 2007-10-03 | 松下電器産業株式会社 | 半導体装置 |
JP2005294406A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体集積回路装置および半導体集積回路装置の配線方法 |
JP2007096216A (ja) * | 2005-09-30 | 2007-04-12 | Fujitsu Ltd | 半導体集積回路装置 |
JP4918069B2 (ja) * | 2008-06-30 | 2012-04-18 | パナソニック株式会社 | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5334872A (en) * | 1990-01-29 | 1994-08-02 | Mitsubishi Denki Kabushiki Kaisha | Encapsulated semiconductor device having a hanging heat spreading plate electrically insulated from the die pad |
US5506444A (en) * | 1990-12-11 | 1996-04-09 | Sharp Kabushiki Kaisha | Tape carrier semiconductor device |
JP2872825B2 (ja) * | 1991-05-13 | 1999-03-24 | 三菱電機株式会社 | 半導体装置用パッケージ |
JP3226628B2 (ja) * | 1992-10-15 | 2001-11-05 | 三菱電機株式会社 | テープキャリア、それを用いた半導体装置及びその製造方法 |
GB9313651D0 (en) * | 1993-07-01 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device |
US5719445A (en) * | 1996-12-23 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Input delay control |
-
1998
- 1998-06-26 JP JP18062698A patent/JP3414645B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-25 US US09/344,494 patent/US6310402B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000012698A (ja) | 2000-01-14 |
US6310402B1 (en) | 2001-10-30 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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