JP2520225B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP2520225B2
JP2520225B2 JP6006908A JP690894A JP2520225B2 JP 2520225 B2 JP2520225 B2 JP 2520225B2 JP 6006908 A JP6006908 A JP 6006908A JP 690894 A JP690894 A JP 690894A JP 2520225 B2 JP2520225 B2 JP 2520225B2
Authority
JP
Japan
Prior art keywords
power supply
integrated circuit
pad
chip
circuit chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP6006908A
Other languages
English (en)
Other versions
JPH0774196A (ja
Inventor
英治 杉山
光章 夏目
寿治 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP6006908A priority Critical patent/JP2520225B2/ja
Publication of JPH0774196A publication Critical patent/JPH0774196A/ja
Application granted granted Critical
Publication of JP2520225B2 publication Critical patent/JP2520225B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、チップ内の電源電圧を
均一化する電源端子を内蔵した半導体集積回路装置に関
する。
【０００２】
【従来の技術】ＥＣＬゲートアレイは一般に２電源方式
を採用し、高電圧側をＶCC、低電圧側をＶEEと呼ぶこと
が多い。図１はかかるＬＳＩ（大規模集積回路）の電源
系統に関するレイアウトで、１０はＩＣチップ、２０は
ＶCC側の配線パターン、３０，３１，３２はＶEE側の配
線パターンである。配線パターン２０，３０，３１は第
１層のアルミニウム（Ａｌ）配線層により形成される。
尚、ＩＣチップ１０内には図２の如き基本ゲートを有す
る複数の基本セルが形成されている。（図示せず）これ
に対し、横方向の配線パターン３２はこれらと交叉する
ように第２層のＡｌ配線層により形成され、そして第１
層の配線パターンのうちＶEE側の３０，３１と・印個所
３３でコンタクトする。ＶCC側の配線パターン２０は第
１層で全て連結しており、且つ周辺に全体で６個のボン
ディングパッド２１が設けてある。これに対しＶEE側に
ついては両側の配線パターン３０に２個所ボンディング
パッド３４があるに過ぎない。
【０００３】縦方向に走るＶEE側の配線パターン３０，
３１はそれぞれ独立していて前述したように横方向の配
線パターン３２で各所が接続されるが、パッド３４が左
右に２個所しかないので電源電圧ＶEEにチップ内でばら
つきが生ずる。特に回路規模が大きくなるにつれて消費
電力が増加すると、低電圧側電源といえどもその供給電
圧のずれが平面的に生じ、回路形式によってはこれを無
視できなくなる。
【０００４】例えば図２に示すＥＣＬゲートはＶEE側を
基準にして定電流源用のトランジスタＱ1 のベース電圧
ＶCSを設定するが、ＶEEに差があると定電流に差が生
じ、ひいては出力電圧等に差が出る。この差を吸収する
にはエミッタ抵抗ＲE の値を変える等の手段をとり得る
が、各エミッタ抵抗の値をゲート位置に応じて変えるの
は甚だ厄介で、実用性に乏しい。尚、同図において
Ｑ2 ，Ｑ3 は基準電圧ＶBBと入力ＩＮに対する差動対を
構成するトランジスタ、Ｑ4 ，Ｑ5 は出力ＯＵＴ，反転
ＯＵＴを得る出力段のトランジスタである。
【０００５】
【発明が解決しようとする課題】本発明は、電源端子の
配置等を工夫してチップ内の電源電圧を均一化しようと
するものである。また集積回路では端子ピンの個数に制
約を受けるから、上記電源電圧の均一化は端子ピン数の
増加をもたらさずに行おうとするものである。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、集積回路チップと、該集積回路チップが搭載さ
れる導電層と、一端が外部端子に接続され他端が該集積
回路チップ上のパッドと接続されている導電パターンを
有するパッケージ基体からなる半導体装置であって、該
集積回路チップ上には、対向する辺の中央付近にそれぞ
れ配置され、前記導電パターンと接続される一対の第１
の電源パッドと、該第１の電源パッドと該チップ上の電
源配線を介して接続され、該チップのコーナー部近傍に
設けられた第２の電源パッドを有し、該パッケージ基体
上には、該導電層及び該導電層を介して前記導電パター
ンと接続され、さらに前記第２の電源パッドと接続さ
れ、且つパッケージ外部には導出されない，選択的に配
設された複数のワイヤ接続用パッドを有し，前記第２の
電源パッドと該ワイヤ接続用パッドとはワイヤを介して
接続されてなることを特徴とする。
【０００７】
【作用】本発明により、集積回路チップ上には、パッケ
ージ基体上の導電パターンを介して外部端子の電源に接
続される第１の電源パッドのほか、この第１の電源パッ
ドに集積回路チップ上の電源配線を介して接続される第
２の電源パッドが設けられる。この第２の電源パッド
は、さらに集積回路チップが搭載されるパッケージ基体
上の導電層を介して、上記パッケージ基体上の導電パタ
ーンに接続される。
【０００８】したがって、集積回路チップ上の電源配線
には、外部端子の電源が、第１の電源パッドを介して接
続されるほか、第２の電源パッドを介しても並列に接続
される。しかも第１の電源パッドと第２の電源パッド
は、集積回路チップ上の電源配線の異なる部位に接続さ
れるから、電源配線上に分布する電源電圧に生じるずれ
を小さく抑制することができ、集積回路チップ内の各Ｅ
ＣＬゲート等の動作特性にずれが出るのを防止できる。
【０００９】
【実施例】以下図示の実施例を参照しながらこれを詳細
に説明する。図３は本発明の一実施例を示すチップ側の
レイアウトで、図１と同一部分には同一符号が付してあ
る。本例が図１と異なる点は、４隅にＶEE用のパッド３
５を追加し、且つここまで上下の第２層配線パターン３
２の端部を延長した点である。このようにするとＶEE側
もＶCCと同様に周囲に６個所ボンディングパッドができ
るので、内部の電源電圧はＶCC並みに均一化される。但
し、このことによってパッケージの外部端子数が増加す
ることは好ましくない。
【００１０】そこで本発明では図４に示すように、パッ
ド３５に対しボンディングワイヤ４０で接続されるパッ
ケージ４１側のパッド４２は、パッド３４に対応するパ
ッド４３とは異なり外部端子（リード）には接続しない
ようにする。代わりに、パッケージ４１底部の導電層
（通常Ａｕ）４４にパッド４２および４３を接続する。
あるいは、パッケージ４１は通常多層セラミックなどで
構成され、各層に配線があってこれらはスルーホールで
連結されるが、この場合はそのスルーホールでパッド４
２，４３を導電層４４へ接続する。このようにすれば、
導電層４４が通常Ａｌより抵抗率の低い金（Ａｕ）であ
ることから、また仮にＡｕでなくとも面積が低抵抗であ
るから電位的にはパッド４２をパッケージ外に導出した
とほぼ等価になる。尚、４５はＶCC用のパッド２１を外
部リードにつなげるパッドである。
【００１１】
【発明の効果】以上述べたように本発明によれば、パッ
ケージの外部端子を増加させることなくチップ内部の電
源電圧を均一化できる利点がある。
【図面の簡単な説明】
【図１】従来のＬＳＩにおける電源系統のレイアウトを
示す平面図である。
【図２】ＥＣＬゲートの等価回路図である。
【図３】本発明実施例のＬＳＩにおける電源系統のレイ
アウトを示す説明図である。
【図４】本発明実施例のＬＳＩにおける電源系統のパッ
ド結線を示す説明図である。
【符号の説明】
１０ チップ ２０ 電源高電圧の配線パターン ３０，３１，３２ 電源低電圧側配線パターン ２１，３４ 電源パッド ３５ 付加電源パッド ４０ ボンディングワイヤ ４１ パッケージ ４２ 付加パッド ４３ 低電位側配線パターン周辺の左右の辺の電源パッ
ドに接続されるスタッド ４４ 導電層
フロントページの続き (56)参考文献 特開 昭56−62352（ＪＰ，Ａ) 実開 昭54−132273（ＪＰ，Ｕ) 特公 平３−55981（ＪＰ，Ｂ２)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路チップ（１０）と、 該集積回路チップ（１０）が搭載される導電層（４４）
    と、一端が外部端子に接続され他端が該集積回路チップ
    上のパッドと接続されている導電パターン（４３）を有
    するパッケージ基体からなる半導体装置であって、 該集積回路チップ（１０）上には、対向する辺の中央付
    近にそれぞれ配設され、前記導電パターン（４３）と接
    続される一対の第１の電源パッド（３４）と、該第１の
    電源パッド（３４）と該チップ上の電源配線を介して接
    続され、該チップのコーナー部近傍に設けられた第２の
    電源パッド（３５）を有し、 該パッケージ基体上には、該導電層（４４）及び該導電
    層（４４）を介して前記導電パターン（４３）と接続さ
    れ、且つパッケージ外部には導出されない，選択的に配
    設された複数のワイヤ接続用パッド（４２）を有し， 前記第２の電源パッド（３５）と該ワイヤ接続用パッド
    （４２）とはワイヤを介して接続されてなる ことを特徴
    とする半導体集積回路装置。
JP6006908A 1994-01-26 1994-01-26 半導体集積回路装置 Expired - Lifetime JP2520225B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6006908A JP2520225B2 (ja) 1994-01-26 1994-01-26 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6006908A JP2520225B2 (ja) 1994-01-26 1994-01-26 半導体集積回路装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP57230288A Division JPS59124151A (ja) 1982-06-30 1982-12-29 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH0774196A JPH0774196A (ja) 1995-03-17
JP2520225B2 true JP2520225B2 (ja) 1996-07-31

Family

ID=11651344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6006908A Expired - Lifetime JP2520225B2 (ja) 1994-01-26 1994-01-26 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JP2520225B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4013308B2 (ja) * 1998-01-21 2007-11-28 ヤマハ株式会社 配線形成方法
KR100681398B1 (ko) * 2005-12-29 2007-02-15 삼성전자주식회사 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54132273U (ja) * 1978-03-03 1979-09-13
JPS5662352A (en) * 1979-10-26 1981-05-28 Hitachi Ltd Semiconductor integrated circuit device for acoustic amplification circuit

Also Published As

Publication number Publication date
JPH0774196A (ja) 1995-03-17

Similar Documents

Publication Publication Date Title
CA2313611C (en) Semiconductor device
US5834832A (en) Packing structure of semiconductor packages
US5686764A (en) Flip chip package with reduced number of package layers
US6198635B1 (en) Interconnect layout pattern for integrated circuit packages and the like
US6538336B1 (en) Wirebond assembly for high-speed integrated circuits
US5164817A (en) Distributed clock tree scheme in semiconductor packages
JPH0477469B2 (ja)
JP3825252B2 (ja) フリップチップ型半導体装置
US6340839B1 (en) Hybrid integrated circuit
US5304737A (en) Semiconductor package
JPH0870090A (ja) 半導体集積回路
JP2520225B2 (ja) 半導体集積回路装置
US5554881A (en) Constitution of an electrode arrangement in a semiconductor element
JPH08274127A (ja) 半導体装置
US20030080418A1 (en) Semiconductor device having power supply pads arranged between signal pads and substrate edge
JPH0519983B2 (ja)
JPH0355981B2 (ja)
JPH09223758A (ja) 半導体装置
JPH05160333A (ja) 半導体集積回路装置
JPS60154644A (ja) 半導体装置
JP2896197B2 (ja) 半導体装置
JPH0770666B2 (ja) 集積回路装置実装パツケ−ジ
JP3094953B2 (ja) 半導体装置
JPS641052B2 (ja)
JPH05190674A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960402