JPH09223758A - 半導体装置 - Google Patents

半導体装置

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JPH09223758A
JPH09223758A JP8030704A JP3070496A JPH09223758A JP H09223758 A JPH09223758 A JP H09223758A JP 8030704 A JP8030704 A JP 8030704A JP 3070496 A JP3070496 A JP 3070496A JP H09223758 A JPH09223758 A JP H09223758A
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wiring
power supply
layer
plates
ground
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JP8030704A
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Hiroshi Kuroda
宏 黒田
Minoru Kubosono
実 窪薗
Masayuki Shirai
優之 白井
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Hitachi Ltd
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Hitachi Ltd
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Abstract

(57)【要約】 【課題】 プレート間の隙間７を通して下層の信号配線
と上層の信号配線との間でクロストークが生じ、多層配
線構造を有する半導体装置の電気的信頼性が低下する。 【解決手段】 下層の配線層に信号配線９が形成され、
上層の配線層に信号配線３が形成され、前記下層の配線
層と上層の配線層との間の配線層に電源プレート６又は
グランドプレートが形成された多層配線構造を有する半
導体装置であって、前記下層の配線層と上層の配線層と
の間の配線層に、互いに分離された複数の電源プレート
６又は複数のグランドプレート若しくは電源プレート及
びグランドプレートを形成し、これらのプレート間の隙
間７の下部に電源配線１１又はグランド配線を配置する
と共に、前記隙間７の上部に電源配線１１又はグランド
配線を配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、下層の配線層に信号配線が形成され、上層の
配線層に信号配線が形成され、前記下層の配線層と上層
の配線層との間の配線層に電源プレート又はグランドプ
レートが形成された多層配線構造を有する半導体装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置として、例えば、ＰＧＡ(Ｐi
n Ｇrid Ａrray）型の半導体装置がある。このＰＧＡ型
の半導体装置は、配線基板と封止用キャップとで形成さ
れるキャビティ内に半導体チップを塔載している。
【０００３】前記ＰＧＡ型の半導体装置の配線基板は、
所定の配線層の全面に電源プレート又はグランドプレー
トを形成した多層配線構造で構成され、インダクタンス
の低減化を図っている。また、ＰＧＡ型の半導体装置の
配線基板は、下層の配線層と上層の配線層との間の配線
層の全面に電源プレート又はグランドプレートを形成し
た多層配線構造で構成され、下層の配線層に形成された
信号配線と上層の配線層に形成された信号配線との間で
生じるクロストークの低減化を図っている。
【０００４】なお、半導体装置の配線基板については、
例えば、日経ＰＢ社、ＶＬＳＩパッケージング技術
(下)、１９９５年３月３１日発行、第１９３頁乃至第１
９９頁に記載されている。
【０００５】
【発明が解決しようとする課題】前記ＰＧＡ構造の半導
体装置は、半導体チップに塔載される回路システムの低
消費電力化を図る目的として、例えば２電源方式を採用
する傾向にある。この２電源方式の場合、２つの電源プ
レートが必要になるので、配線基板の層数が増加する。
そこで、１つの配線層に互いに分離された２つの電源プ
レートを形成すれば、配線基板の層数の増加を抑えるこ
とができる。しかしながら、１つの配線層に互いに分離
された２つの電源プレートを形成した場合、一方の電源
プレートと他方の電源プレートとの間に隙間が生じてし
まうので、一方の電源プレートの下部に配置された下層
の信号配線と他方の電源プレートの上部に配置された上
層の信号配線との間及び一方の電源プレートの上部に配
置された上層の信号配線と他方の電源プレートの下部に
配置された上層の信号配線との間でクロストークが生
じ、多層配線構造を有する半導体装置の電気的信頼性が
低下する。
【０００６】本発明の目的は、プレート間の隙間を通し
て下層の信号配線と上層の信号配線との間で生じるクロ
ストークを低減し、多層配線構造を有する半導体装置の
電気的信頼性を高めることが可能な技術を提供すること
にある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００９】下層の配線層に信号配線が形成され、上層
の配線層に信号配線が形成され、前記下層の配線層と上
層の配線層との間の配線層に電源プレート又はグランド
プレートが形成された多層配線構造を有する半導体装置
であって、前記下層の配線層と上層の配線層との間の配
線層に、互いに分離された複数の電源プレート又は複数
のグランドプレート若しくは電源プレート及びグランド
プレートを形成し、これらのプレート間の隙間の下部及
び上部に電源配線又はグランド配線を配置する。前記下
部の電源配線又はグランド配線は前記下層の配線層に形
成され、前記上部の電源配線又はグランド配線は前記上
層の配線層に形成されている。
【００１０】上述した手段によれば、同一の配線層に複
数の電源プレートを形成する場合、一方の電源プレート
と他方の電源プレートとの間の隙間はその下部に配置さ
れた電源配線又はグランド配線とその上部に配置された
電源配線又はグランド配線とでシールドされるので、一
方の電源プレートの下部に配置された下層の信号配線と
他方の電源プレートの上部に配置された上層の信号配線
との間及び一方の電源プレートの上部に配置された上層
の信号配線と他方の電源プレートの下部に配置された上
層の信号配線との間で生じるクロストークを低減するこ
とができる。この結果、電源プレート間の隙間を通して
下層の信号配線と上層の信号配線との間で生じるクロス
トークを低減することができるので、多層配線構造を有
する半導体装置の電気的信頼性を高めることができる。
【００１１】なお、同一の配線層に複数のグランドプレ
ートを形成する場合においても、同様の効果が得られ
る。また、同一の配線層に電源プレート及びグランドプ
レートを形成する場合においても、同様の効果が得られ
る。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１３】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００１４】図１は本発明の一実施形態である半導体装
置の要部断面図であり、図２は多層配線構造を有する配
線基板の第４層目の配線パターン図であり、図３は前記
配線基板の第３層目の配線パターン図であり、図４は前
記配線基板の第２層目の配線パターン図であり、図５は
前記配線基板の要部断面図である。
【００１５】図１に示すように、半導体装置は、配線基
板１と封止用キャップ１４とで形成されるキャビティ内
に半導体チップ１２を塔載している。この半導体装置
は、配線基板１の裏面側に複数のリードピン１５を配置
したＰＧＡ型のパッケージ構造で構成されている。
【００１６】前記半導体チップ１２は例えば単結晶珪素
基板を主体に構成されている。この半導体チップ１２は
例えば論理回路システムを塔載している。論理回路シス
テムは、消費電力の低減化や電源ノイズの低減化を図る
目的として、例えば入出力回路が電源電圧の異なる２電
源方式で構成されている。
【００１７】前記配線基板１は、例えば、５層配線構造
のセラミックス基板で構成されている。つまり、半導体
装置は多層配線構造を有している。第１層目の配線層及
び第５層目の配線層にはグランドプレートが形成されて
いる。この第１層目のグランドプレート、第５層目のグ
ランドプレートの夫々には、半導体装置の外部からリー
ドピン１５を通してグランド電位が印加される。第４層
目の配線層には、図２に示すように、複数の電極パッド
２、複数の信号配線３及び４つの電源プレート５が形成
されている。第３層目の配線層には、図３に示すよう
に、互いに分離された４つの電源プレート６が形成され
ている。この４つの電源プレート６の夫々は互いに分離
されているので、４つの電源プレート６の夫々の間に隙
間７が生じている。第２層目の配線層には、図４に示す
ように、複数の電極パッド８、複数の信号配線９及び４
つの電源配線１１が形成されている。
【００１８】前記第４層目の配線層において、複数の電
極パッド２の夫々は、ボンディングワイヤ１３を通して
半導体チップ１２の主面に配置された複数の外部端子
（ボンディングパッド）の夫々に電気的に接続されてい
る。複数の信号配線３の夫々は、複数の電極パッド２の
夫々に電気的に接続されている。また、複数の信号配線
３の夫々は、スルーホール配線４を通して配線基板１の
裏面に配置された複数のリードピン１５の夫々に電気的
に接続されている。４つの電源配線５の夫々には、半導
体装置の外部からリードピン１５を介して例えば３．３
［Ｖ］の電源電位が印加される。
【００１９】前記第３層目の配線層において、４つの電
源プレート６のうち、２つの電源プレート６Ａの夫々に
は半導体装置の外部からリードピン１５を通して例えば
３．３［Ｖ］の電源電位が印加され、他の２つの電源プ
レート６Ｂの夫々には半導体装置の外部からリードピン
１５を通して例えば１．２［Ｖ］の電源電位が印加され
る。つまり、４つの電源プレート６の夫々は各電源電位
に電位固定される。
【００２０】前記第２層目の配線層において、複数の電
極パッド８の夫々は、ボンディングワイヤ１３を通して
半導体チップ１２の主面に配置された複数の外部端子の
夫々に電気的に接続されている。複数の信号配線９の夫
々は、複数の電極パッド８の夫々に電気的に接続されて
いる。また、複数の信号配線９の夫々は、スルーホール
配線１０を通して配線基板１の裏面に配置された複数の
リードピン１５の夫々に電気的に接続されている。４つ
の電源プレート１１の夫々には半導体装置の外部からリ
ードピン１５を通して例えば１．２［Ｖ］の電源電位が
印加される。
【００２１】前記一方の電源プレート６(６Ａ)と他方の
電源プレート６(６Ｂ)との間の隙間７の上部には、図５
に示すように、第４層目の配線層に形成された電源配線
５が配置されている。また、一方の電源プレート６（６
Ａ）と他方の電源プレート６(６Ｂ)との間の隙間７の下
部には、第２層目の配線層に形成された電源配線１１が
配置されている。電源配線５、電源配線１１の夫々は、
隙間７の延在方向に沿って延在している。つまり、一方
の電源プレート６(６Ａ)と他方の電源プレート６(６Ｂ)
との間の隙間７は、電源配線５、電源配線１１の夫々で
挾み込まれている。
【００２２】前記電源配線５の配線幅は、第４層目の配
線層に形成された信号配線３の配線幅に比べて広く構成
されている。また、電源配線５の配線幅は、一方の電源
プレート６(６Ａ)と他方の電源プレート６(６Ｂ)との間
の隙間７の幅に比べて広く構成されている。
【００２３】前記電源配線１１の配線幅は、第２層目の
配線層に形成された信号配線９の配線幅に比べて広く構
成されている。また、電源配線１１の配線幅は、一方の
電源プレート６(６Ａ)と他方の電源プレート６(６Ｂ)と
の間の隙間７の幅に比べて広く構成されている。
【００２４】前記電源プレート６の下部に配置された下
層の信号配線９と電源プレート６の上部に配置された上
層の信号配線３との間は電源プレート６でシールドされ
ている。また、一方の電源プレート６(６Ａ)と他方の電
源プレート６(６Ｂ)との間の隙間７はその下部に配置さ
れた電源配線１１とその上部に配置された電源配線５と
でシールドされている。また、一方の電源プレート６
(６Ａ)の下部に配置された下層の信号配線９(９Ａ)と他
方の電源プレート６(６Ｂ)の下部に配置された下層の信
号配線９(９Ｂ)との間は、それらと同一の配線層に形成
された電源配線１１でシールドされている。また、一方
の電源プレート６(６Ａ)の上部に配置された上層の信号
配線３(３Ａ)と他方の電源プレート６(６Ｂ)の上部に配
置された上層の信号配線３(３Ｂ)との間は、それらと同
一の配線層に形成された電源配線５でシールドされてい
る。
【００２５】このように、第２層目(下層)の配線層に信
号配線９を形成し、第４層目(上層）の配線層に信号配
線３を形成し、前記第２層目の配線層と第４層目の配線
層との間の配線層に複数の電源プレート６を形成する場
合、これらのプレート間の隙間７の下部に電源配線１１
を配置すると共に、その隙間７の上部に電源配線５を配
置することにより、一方の電源プレート６(６Ａ)と他方
の電源プレート６(６Ｂ)との間の隙間７はその下部に配
置された電源配線１１とその上部に配置された電源配線
５でシールドされるので、一方の電源プレート６(６Ａ)
の下部に配置された第２層目の信号配線９(９Ａ)と他方
の電源プレート６(６Ｂ)の上部に配置された第４層目の
信号配線３(３Ｂ)との間及び一方の電源プレート６(６
Ａ)の上部に配置された第４層目の信号配線３(３Ａ)と
他方の電源プレート６(６Ｂ)の下部に配置された第２層
目の信号配線９(９Ｂ)との間で生じるクロストークを低
減することができる。この結果、一方の電源プレート６
(６Ａ)と他方の電源プレート６(６Ｂ)との間(プレート
間)の隙間７を通して下層の信号配線９と上層の信号配
線３との間で生じるクロストークを低減することができ
るので、多層配線構造を有する半導体装置の電気的信頼
性を高めることができる。
【００２６】また、第２層目(下層)の配線層に電源プレ
ート１１を形成することにより、一方の電源プレート６
(６Ａ)の下部に配置された信号配線９(９Ａ)と他方の電
源プレート６(６Ｂ)の下部に配置された信号配線９(９
Ｂ)との間は電源プレート１１でシールドされるので、
信号配線９(９Ａ)と信号配線９(９Ｂ)との間で生じるク
ロストークを低減することができる。この結果、多層配
線構造を有する半導体装置の電気的信頼性を高めること
ができる。
【００２７】また、第４層目(上層)の配線層に電源プレ
ート５を形成することにより、一方の電源プレート６
(６Ａ)の上部に配置された信号配線３(３Ａ)と他方の電
源プレート６(６Ｂ)の上部に配置された信号配線３(３
Ｂ)との間は電源プレート５でシールドされるので、信
号配線３(３Ａ)と信号配線３(３Ｂ)との間で生じるクロ
ストークを低減することができる。この結果、半導体装
置の電気的信頼性を高めることができる。
【００２８】また、電源配線１１、電源配線５の夫々の
配線幅を隙間７の幅に比べて広くすることにより、隙間
７は電源配線１１と電源配線５とで完全にシールドされ
るので、信号配線９(９Ａ)と信号配線３(３Ｂ)との間及
び信号配線３(３Ａ)と信号配線９(９Ｂ)との間で生じる
クロストークを更に低減することができる。
【００２９】なお、第２層目(下層)の配線層と第４層目
(上層)の配線層との間の配線層に複数のグランドプレー
トを形成する場合においても、同様の効果が得られる。
【００３０】また、第２層目(下層)の配線層と第４層目
(上層)の配線層との間の配線層に電源プレート及びグラ
ンドプレートを形成する場合においても、同様の効果が
得られる。
【００３１】また、隙間７の下部及び上部にグランド配
線を配置してもよい。この場合においても、同様の効果
が得られる。
【００３２】また、隙間７の下部に電源配線又はグラン
ド配線を配置し、隙間７の上部にグランド配線又は電源
配線を配置してもよい。この場合においても、同様の効
果が得られる。
【００３３】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３５】プレート間の隙間を通して下層の信号配線
と上層の信号配線との間で生じるクロストークを低減す
ることができるので、多層配線構造を有する半導体装置
の電気的信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の要部断
面図である。
【図２】多層配線構造を有する配線基板の第４層目の配
線パターン図である。
【図３】多層配線構造を有する配線基板の第３層目の配
線パターン図である。
【図４】多層配線構造を有する配線基板の第２層目の配
線パターン図である。
【図５】前記配線基板の要部断面図である。
【符号の説明】 １…配線基板、２…電極パッド、３…信号配線、４…ス
ルーホール配線、５…電源配線、６…電源プレート、７
…隙間、８…電極パッド、９…信号配線、１０…スルー
ホール配線、１１…電源配線、１２…半導体チップ、１
３…ボンディングワイヤ、１４…封止用キャップ、１５
…リードピン。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 下層の配線層に信号配線が形成され、上
    層の配線層に信号配線が形成され、前記下層の配線層と
    上層の配線層との間の配線層に電源プレート又はグラン
    ドプレートが形成された多層配線構造を有する半導体装
    置であって、前記下層の配線層と上層の配線層との間の
    配線層に、互いに分離された複数の電源プレート又は複
    数のグランドプレート若しくは電源プレート及びグラン
    ドプレートが形成され、これらのプレート間の隙間の下
    部及び上部に電源配線又はグランド配線が配置されてい
    ることを特徴とする半導体装置。
  2. 【請求項２】 前記下部の電源配線又はグランド配線は
    前記下層の配線層に形成され、前記上部の電源配線又は
    グランド配線は前記上層の配線層に形成されていること
    を特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記下部の電源配線又はグランド配線の
    配線幅は前記プレート間の隙間の幅に比べて広く構成さ
    れ、前記上部の電源配線又はグランド配線の配線幅は前
    記プレート間の隙間の幅に比べて広く構成されているこ
    とを特徴とする請求項１又は請求項２に記載の半導体装
    置。
  4. 【請求項４】 下層の配線層に信号配線が形成され、上
    層の配線層に信号配線が形成され、前記下層の配線層と
    上層の配線層との間の配線層に電源プレート又はグラン
    ドプレートが形成された多層配線構造を有する配線基板
    であって、前記下層の配線層と上層の配線層との間の配
    線層に、互いに分離された複数の電源プレート又は複数
    のグランドプレート若しくは電源プレート及びグランド
    プレートが形成され、これらのプレート間の隙間の下部
    及び上部に、電源配線又はグランド配線が配置されてい
    ることを特徴とする配線基板。
JP8030704A 1996-02-19 1996-02-19 半導体装置 Pending JPH09223758A (ja)

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