JP4828270B2

JP4828270B2 - 半導体装置

Info

Publication number: JP4828270B2
Application number: JP2006074265A
Authority: JP
Inventors: 康雄清水; 成典大竹; 達也梅田; 和雄加藤; 剛一横溝
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-03-17
Filing date: 2006-03-17
Publication date: 2011-11-30
Anticipated expiration: 2026-03-17
Also published as: JP2007250960A

Description

本発明は、半導体装置に関し、特に、配線基板に複数の半導体チップが実装された半導体装置に適用して有効な技術に関するものである。

半導体装置として、例えばＳｉＰ（Ｓystem in Ｐackage：システム・イン・パッケージ）型と呼称される半導体装置が知られている。ＳｉＰ型半導体装置は、機能が異なる複数の半導体チップを配線基板に実装し、１つの回路システムを構築している。ＳｉＰ型半導体装置においても、様々な構造のものが提案され、製品化されている。例えば、特開２００３−２０４０３０号公報には、論理演算回路が搭載された半導体チップと、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory：ダイナミック・ランダム・アクセス・メモリ）が搭載された半導体チップとを配線基板に平面的に並列して実装したＳｉＰ型半導体装置が開示されている。また、特開２００４−２２８３２３号公報には、論理演算回路が搭載された半導体チップと、ＤＲＡＭが搭載された半導体チップとを配線基板に立体的に積層して実装したＳｉＰ型半導体装置が開示されている。

特開２００３−２０４０３０号公報特開２００４−２２８３２３号公報

本発明者は、ＳｉＰ型半導体装置について検討した結果、以下の問題点を見出した。
図８乃至図１０は、従来のＳｉＰ型半導体装置に係る図であり、
図８は、各半導体チップ間の結線状態を示す模式的平面図、
図９は、配線基板の内部構造を示す図（（ａ）は模式的斜視図，（ｂ）は模式的断面図）、
図１０は、リターン電流を説明するための模式的斜視図である。

図８乃至図１０において、
符号４１は、論理演算回路が搭載された半導体チップ（ロジック用チップ）、
符号４１ａは、第１の辺、
符号４２は、ロジック用チップ４１の主面に配置された信号用電極パッド、
符号４３は、ＤＲＡＭ回路が搭載された半導体チップ（ＤＲＡＭ用チップ）、
符号４３ａは、第１の辺、
符号４４は、ＤＲＡＭ用チップ４３の主面に配置された信号用電極パッド、
符号５０は、配線基板、
符号５１は、配線基板５０の第１層目の導電層（配線層）に形成された信号用配線、
符号５１ａ，５１ｂは、配線基板５０の第１層目の導電層に形成されたＧＮＤ用配線、
符号５２は、配線基板５０の第２層目の導電層（配線層）に形成されたＧＮＤ用プレーン、
符号５２ａは、ＧＮＤ用プレーン５２に形成された貫通孔、
符号５３は、配線基板５０の第３層目の導電層（配線層）に形成された信号用配線、
符号５４は、貫通孔５２ａを通して信号用配線５１と信号用配線５３とを電気的に接続するスルーホール配線（ビア）、
符号５５ａは、ＧＮＤ用配線５１ａとＧＮＤ用プレーン５２とを電気的に接続するスルーホール配線（ビア）、
符号５５ｂは、ＧＮＤ用配線５１ｂとＧＮＤ用プレーン５２とを電気的に接続するスルーホール配線（ビア）である。

なお、図８では、各半導体チップの電極パッドを透視して示している。
（１）図８に示すように、ロジック用チップ４１及びＤＲＡＭ用チップ４３は、各々の第１の辺（４１ａ，４３ａ）が互いに向かい合い、かつ各々の主面が配線基板５０の主面と向かい合う状態で、配線基板５０の主面に実装されている。

ＤＲＡＭ用チップ４３の主面には、第１の辺４３ａに沿って複数の信号用電極パッド４４が互いに隣り合って配置されている。ロジック用チップ４１の主面には、ＤＲＡＭ用チップ４３の複数の信号用電極パッド４４と夫々電気的に接続される複数の信号用電極パッド４２が第１の辺４１ａに沿って互いに隣り合って配置されている。ＤＲＡＭ用チップ４３の複数の信号用電極パッド４４とロジック用チップ４１の複数の信号用電極パッド４２との電気的な接続は、配線基板５０の第１層目の導電層（配線層）に形成された複数の信号用配線５１を介して行われている。

ＳｉＰ型半導体装置においては、低コスト化を図るため既存のＤＲＡＭ用チップ４３を使用し、用途に合わせてロジック用チップ４１を新設計している。ロジック用チップ４１の設計では、配線基板５０での信号伝達経路を短くするため、ＤＲＡＭ用チップ４３の第１の辺４３ａに沿って配置された複数の信号用電極パッド４４と電気的に接続される複数の信号用電極パッド４２をロジック用チップ４１の第１の辺４１ａに沿って配置している。

しかしながら、ロジック用チップ４１のパッド配列ピッチは、ＤＲＡＭ用チップ４３のパッド配列ピッチよりも狭くなっており、しかも、ロジック用チップ４１の複数の信号用電極パッド４２は、互いに隣り合って配置されている。これは、ロジック用チップ４１の場合、実装基板とＤＲＡＭ用チップ４３とのインタフェースとして信号処理を制御するため、ＤＲＡＭ用チップと電気的に接続される複数の信号用電極パッド４２以外に、実装基板と電気的に接続される複数の電極パッドを有している。これにより、ロジック用チップ４１の電極パッドの数はＤＲＡＭ用チップ４３に比べ多いため、パッド配列ピッチもＤＲＡＭ用チップより狭く配置されている。このため、ＤＲＡＭ用チップ４３の複数の信号用電極パッド４２と、ロジック用チップ４１の複数の信号用電極パッド４２とを夫々電気的に接続する複数の信号用配線５１がロジック用チップ４１側からＤＲＡＭ用チップ４３側に向かって扇状（放射状）に広がり、ＤＲＡＭ用チップ４３の複数の信号用電極パッド４２と、ロジック用チップ４１の複数の信号用電極パッド４２とを夫々電気的に接続する複数の信号用配線５１の等長性確保が困難である。これらの信号用配線５１の等長性は、半導体装置の動作速度に影響するため、出来るだけ信号用配線５１の等長性を確保する必要がある。

（２）２つのＤＲＡＭ用チップ４３を搭載する場合、ロジック用チップ４１の複数の信号用電極パッド４２は、他のＤＲＡＭ用チップの複数の信号用電極パッドにも夫々電気的に接続される。他のＤＲＡＭ用チップとの電気的な接続は、図９（ｂ）に示すように、配線基板５０の第３層目の信号用配線５３と、この信号用配線５３と第１層目の信号用配線５１とを電気的に接続するためのスルーホール配線５４とを使って行われる。配線基板５０の第２層目の導電層（配線層）には、第１層目の信号用配線５１を流れる信号と第３層目の信号用配線５３を流れる信号との干渉を抑制するため、ＧＮＤ用プレーン５２が形成されている。このＧＮＤ用プレーン５２には、図９（（ａ），（ｂ））に示すように、スルーホール配線５４を通すための貫通孔５２ａが形成されており、この貫通孔５２ａを通るスルーホール配線５４によって上層の信号用配線５１と下層の信号用配線５３とが電気的に接続される。

スルーホール配線５４は、ＤＲＡＭ用チップ４３及び他のＤＲＡＭ用チップへの信号用配線の等長性を確保するために、ロジック用チップ４１側に寄せて配置されている。ロジック用チップ４１の信号用電極パッド４２は、ＤＲＡＭ用チップ４３の信号用電極パッド４４よりも狭い配列ピッチで配置されているため、複数の信号用配線５１の配列ピッチがロジック用チップ側で狭くなっている。このため、本来ならスルーホール配線５４毎に独立して貫通孔５２ａが形成されるが、図９（（ａ），（ｂ））に示すように、複数の貫通孔５２ａが繋がってしまい、貫通孔５２ａの間にＧＮＤ用プレーン５２が存在しなくなる。

一方、ロジック用チップ４１の信号用電極パッド４２から出力された電気信号は、図１０に示すように、信号用配線５１を通ってＤＲＡＭ用チップ４３の信号用電極パッド４４に伝達される。この時、電気信号が一方向にのみ流れると、その電気信号経路においてノイズが発生し易い。そこでこのようなノイズを抑えるために、同じタイミングで逆方向に電気信号を帰還させるリターン電流を流すことで、電気信号経路において発生し易いノイズ源を相殺させることが可能である。リターン電流は、ＤＲＡＭ用チップ４３のＧＮＤ用電極パッドから、ＧＮＤ用配線５１ａ、スルーホール配線５５ａ、ＧＮＤ用プレーン５２、スルーホール配線５５ｂ、及びＧＮＤ用配線５１ｂを通ってロジック用チップ４１のＧＮＤ用電極パッドに流れる。

リターン電流が流れる電流経路に、互いに繋がった複数の貫通孔５２ａがリターン電流の流れる方向に対して横切るように配置されていた場合、これらの貫通孔を迂回してリターン電流が流れるため、同じタイミングでリターン電流が戻って来られなくなり、ノイズ発生の要因となる。このことは、半導体装置の信頼性を低下させる要因となるため、高機能や多機能化に伴い配線の本数が増加しても、複数の貫通孔５２ａが繋がらないようにする工夫が必要である。

本発明の目的は、半導体装置の動作速度の高速化を図ることが可能な技術を提供することにある。
本発明の他の目的は、半導体装置の信頼性向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

（１）；
配線基板と、
前記配線基板の主面に、各々の一辺同士が所定の間隔をおいて向かい合い、かつ各々の主面が前記配線基板の主面と向かい合う状態で搭載された第１及び第２の半導体チップと、
前記第１の半導体チップの主面に前記第１の半導体チップの一辺に沿って配置された複数の第１の電極パッドと、
前記第２の半導体チップの主面に前記第２の半導体チップの一辺に沿って前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドとを有し、
前記複数の第２の電極パッドは、互いに隣り合って配置された複数の第２の信号用電極パッドを含み、
前記複数の第１の電極パッドは、前記配線基板の主面に形成された複数の配線を介して前記複数の第２の信号用電極パッドと夫々電気的に接続された複数の第１の信号用電極パッドを含み、
前記複数の第１の信号用電極パッドは、互いに隣り合わないように他の機能の電極パッドを間に挟んで配置されていることを特徴とする半導体装置。

（２）;
配線基板と、
平面が第１の辺及び前記第１の辺と交わる第２の辺を有する方形状で形成された第１の半導体チップであって、主面が前記配線基板の主面と向かい合う状態で前記配線基板の主面に搭載された第１の半導体チップと、
第１の辺が前記第１の半導体チップの第１の辺と向かい合い、かつ主面が前記配線基板の主面と向かい合う状態で前記配線基板の主面に搭載された第２の半導体チップと、
第１の辺が前記第１の半導体チップの第２の辺と向かい合い、かつ主面が前記配線基板の主面と向かい合う状態で前記配線基板の主面に搭載された第３の半導体チップと、
複数の第１の信号用電極パッドを含む複数の第１の電極パッドであって、前記第１の半導体チップの主面に、前記第１の半導体チップの第１の辺に沿って配置された複数の第１の電極パッドと、
複数の第２の信号用電極パッドを含む複数の第２の電極パッドであって、前記第２の半導体チップの主面に、前記第２の半導体チップの第１の辺に沿って前記第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドと、
複数の第３の信号用電極パッドを含む複数の第３の電極パッドであって、前記第３の半導体チップの主面に、前記第３の半導体チップの第１の辺に沿って前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第３の電極パッドと、
前記配線基板の主面に形成され、かつＸ方向に沿って延在する複数の第１の配線であって、各々の一端側が前記複数の第１の信号用電極パッドと電気的に接続され、各々の一端側と反対側の他端側が前記複数の第２の信号用電極パッドと電気的に接続された複数の第１の配線と、
前記配線基板の主面に形成され、かつ各々の一端側が前記第３の信号用電極パッドと電気的に接続された複数の第２の配線と、
前記配線基板の前記第１の配線よりも下層に形成された導電プレートと、
前記導電プレートに形成された複数の第１の貫通孔と、
前記導電プレートに形成された複数の第２の貫通孔と、
前記配線基板の前記導電プレートよりも下層に形成され、かつＹ方向に沿って延在する複数の第３の配線と、
各々が前記複数の第１の貫通孔を通って前記複数の第１の配線と前記複数の第３の配線の一端側とを夫々電気的に接続する複数の第１のスルーホール配線と、
各々が前記複数の第２の貫通孔を通って前記複数の第２の配線の他端側と前記複数の第３の配線の他端側とを夫々電気的に接続する複数の第２のスルーホール配線とを有し、
前記複数の第２及び第３の信号用電極パッドは、各々が互いに隣り合って配置され、
前記複数の第１の信号用電極パッドは、互いに隣り合わないように他の機能の電極パッドを間に挟んで配置されていることを特徴とする半導体装置。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、配線基板の配線密度向上を図ることができる。
本発明によれば、半導体装置の信頼性向上を図ることができる。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

本実施例１では、配線基板に複数の半導体チップを平面的に並列して実装したＳｉＰ型半導体装置に本発明を適用した例について説明する。

図１乃至図６は、本発明の実施例１であるＳｉＰ型半導体装置に係る図であり、
図１は、半導体装置の概略構成を示す図（（ａ）は樹脂封止体の一部を省略した模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）、
図２は、半導体チップ間の結線状態を示す模式的平面図、
図３は、半導体チップ間の結線状態を示す模式的断面図、
図４は、配線基板の第１層目の導電層に形成された配線パターンの一部を示す模式的平面図、
図５は、配線基板の第２層目の導電層（配線層）に形成されたＧＮＤ用プレーン（導電プレート）を示す模式的平面図、
図６は、配線基板の第３層の導電層（配線層）に形成された配線パターンの一部を示す模式的平面図である。

なお、図２では、各半導体チップの電極パッドを透視して示している。また、図４では、各半導体チップの電極パッドも図示している。

本実施例１のＳｉＰ型半導体装置は、図１（（ａ），（ｂ））に示すように、インターポーザとも呼ばれる配線基板１０の主面１０ｘに３つの半導体チップ（１，３，５）が実装され、配線基板１０の主面１０ｘと反対側の裏面１０ｙに外部接続用端子としてボール形状の半田バンプ２２が複数配置された構造になっている。３つの半導体チップ（１，３，５）は、配線基板１０の主面１０ｘ上に形成された樹脂封止体２１によって樹脂封止されている。

配線基板１０は、厚さ方向と交差する平面形状が方形状になっている。半導体チップ１は、厚さ方向と交差する平面形状が、互いに反対側に位置する２つの辺（第１の辺１ａ，第２の辺１ｂ）と、この２つの辺と交わり、かつ互いに反対側に位置する２つの辺（第３の辺１ｃ，第４の辺１ｄ）とを有する方形状になっている。半導体チップ３は、厚さ方向と交差する平面形状が、互いに反対側に位置する２つの辺（第１の辺３ａ，第２の辺３ｂ）と、この２つの辺と交わり、かつ互いに反対側に位置する２つの辺（第３及び第４の辺）とを有する方形状になっている。半導体チップ５は、厚さ方向と交差する平面形状が、互いに反対側に位置する２つの辺（５ａ，５ｂ）と、この２つの辺と交わり、かつ互いに反対側に位置する２つの辺（第３及び第４の辺）とを有する方形状になっている。

半導体チップ１の主面側には、集積回路として例えば論理演算回路が搭載されており、半導体チップ３及び５には、集積回路として例えば同一機能のＤＲＡＭ回路が搭載されている。

半導体チップ１の主面には、図２に示すように、４つの辺（１ａ〜１ｄ）に沿って複数の電極パッド２が配置されている。半導体チップ（３，５）の主面には、２つの辺（３ａ及び３ｂ，５ａ及び５ｂ）に沿って複数の電極パッド４が配置されている。半導体チップ１の複数の電極パッド４は、半導体チップ（３，５）の複数の電極パッド４よりも狭い配列ピッチで配置されている。

半導体チップ１は、その主面が配線基板１０の主面１０ｘと向かい合う状態で配線基板１０の主面１０ｘに実装されている。半導体チップ３は、その第１の辺３ａが半導体チップ１の第１の辺１ａと向かい合い、かつその主面が配線基板１０の主面１０ｘと向かい合い状態で配線基板１０の主面１０ｘに実装されている。半導体チップ５は、その第１の辺５ａが半導体チップ１の第３の辺１ｃと向かい合い、かつその主面が配線基板１０の主面１０ｘと向かい合う状態で配線基板１０の主面１０ｘに実装されている。半導体チップ３及び５は、半導体チップ１から離れた位置に配置されている。

半導体チップ３及び５において、第１の辺（３ａ，５ａ）に沿って配置された複数の電極パッド４には、互いに隣り合って配置された複数の信号用電極パッド４ａが含まれている。半導体チップ１において、第１の辺１ａに沿って配置された複数の電極パッド２には、半導体チップ３及び５の複数の信号用電極パッド４ａと夫々電気的に接続される複数の信号用電極パッド２ａが含まれている。

半導体チップ１において、第１の辺１ａに沿って配置された複数の電極パッド２に含まれる複数の信号用電極パッド２ａは、互いに隣り合わないように他の機能の電極パッド２ｂを間に挟んで配置されている。即ち、複数の信号用電極パッド２ａは、これらを含む複数の電極パッド２よりも広い配列ピッチで配置されている。電極パッド２ｂとしては、例えば電源用電極パッドを用いる。

配線基板１０は、これに限定されないが、例えば、図３に示すように、主面１０ｘ及び裏面１０ｙ、並びに内部に配線層を有する多層配線構造になっており、本実施例１では例えば６層配線構造になっている。

配線基板１０の主面１０ｘから数えて第１層目の配線層には、図３及び図４に示すように、半導体チップ１の第１の辺１ａに沿って配置された複数の信号用電極パッド２ａと、半導体チップ３の第１の辺４ａに沿って配置された複数の信号用電極パッド４ａとを夫々電気的に接続する複数の信号用配線１１ａが形成されている。この複数の信号用配線１１ａは、半導体チップ１と半導体チップ３との間において、Ｘ方向に沿って延在している。
なお、第１層目の配線層には、複数の信号用配線１１ａの他に、信号用配線１１ｂ、１１ｃ、１１ｄ等も形成されている。

配線基板１０の主面１０ｘから数えて第２の層目の配線層には、図３及び図５に示すように、平面的に広がるプレーン（プレート）１２が形成されている。このプレーン１２は、第１層目の信号用配線を流れる電気信号と、第３層目の信号配線を流れる電気信号との干渉を抑制する目的で設けられており、電源電位として例えば基準電位（例えば０Ｖ）に電位固定される。

配線基板１０の主面１０ｘから数えて第３層目の配線層には、図３及び図６に示すように、複数の信号用配線１３が形成されている。この複数の信号用配線１３は、同一平面内において、Ｘ方向と直行するＹ方向に沿って延在している。

配線基板１０の主面１０ｘから数えて第４層目の配線層には、図示していないが複数の信号用配線が形成されており、配線基板１０の主面１０ｘから数えて第５層目の配線層には、図３に示すように、第２層目のプレーン１２と同様に、平面的に広がるプレーン１５が形成されている。このプレーン１５は、電源電位として、例えば基準電位若しくは基準電位よりも高い動作電位（例えば３．３Ｖ）に電位固定される。

配線基板１０の主面１０ｘから数えて第６層目の配線層には、図３に示すように、複数の電極パッド１６が形成されている。この複数の電極パッド１６には、複数の半田バンプ２２が夫々電気的にかつ機械的に接続されている。

半導体チップ１の第１の辺１ａに沿って配置された複数の信号用電極パッド２ａは、図３及び図４に示すように、夫々導電性バンプ（突起状電極）２０を介在して、対応する複数の信号用配線１１ａの一端側に夫々電気的に接続されている。半導体チップ３の第１の辺３ａに沿って配置された複数の信号用電極パッド４ａは、夫々導電性バンプ２０を介在して、対応する複数の信号用配線１１ａの他端側（一端側とは反対側）に夫々電気的に接続されている。即ち、半導体チップ１の第１の辺１ａに沿って配置された複数の信号用電極パッド２ａは、配線基板１０の第１の配線層に形成された複数の信号用配線１１ａを介して、半導体チップ３の第１の辺３ａに沿って配置された複数の信号用電極パッド４ａと夫々電気的に接続されている。

図２に示すように、半導体チップ１の第３の辺１ｃに沿って配置された複数の電極パッド２にも半導体チップ３の第１の辺３ａに配置された信号用電極パッド４ａと電気的に接続される信号用電極パッド２ａが含まれている。この電極パッドは、図４に示すように、配線基板１０の第１層目の配線層に形成された信号用配線１１ｄを介して、半導体チップ３の第１の辺３ａに配置された信号用電極パッド４ａと電気的に接続されている。

配線基板１０において、第３層目の複数の信号用配線１３は、図３、図４及び図６に示すように、各々の一端側が夫々スルーホール配線１７ａを介して第１層目の複数の信号用配線１１ａの中間部に夫々電気的に接続されている。また、第３層目の複数の信号用配線１３は、各々の他端側が夫々スルーホール配線１７ｂを介して、第１層目の複数の信号用配線１１ｂの一端側に夫々電気的に接続されている。第１層目の複数の信号用配線１１ｂの他端側は、図３及び図４に示すように、夫々導電性バンプ２０を介在して、半導体チップ５の第１の辺５ａに沿って配置され複数の信号用電極パッド４ａと夫々電気的に接続されている。

即ち、半導体チップ１の第１の辺１ａに沿って配置された複数の信号用電極パッド２ａは、配線基板１０の配線を介して、半導体チップ３の第１の辺３ａに沿って配置された複数の信号用電極パッド４ａと夫々電気的に接続され、更に半導体チップ５の第１の辺５ａに沿って配置された複数の信号用電極パッド４ａと夫々電気的に接続されている。

図３及び５に示すように、第２層目のプレーン１２には、スルーホール配線１７ａを通すための貫通孔１２ａがスルーホール配線１７ａの数に対応して複数形成されており、この貫通孔１２ａを通るスルーホール配線１７ａによって上層の信号用配線１１ａと下層の信号用配線１３との電気的な接続が成されている。また、第２層目のプレーン１２には、スルーホール配線１７ｂを通すための貫通孔１２ｂがスルーホール配線１７ｂの数に応じて複数形成されており、この貫通孔１２ｂを通るスルーホール配線１７ｂによって上層の信号用配線１７ｂと下層の信号用配線１３との電気的な接続が成されている。

各半導体チップ（１，３，５）の複数の電極パッド（２，４）には、電源電位のうち基準電位に電位固定されるグランド用電極パッドが含まれている。これらのグランド用電極パッドは、配線基板１０において、第１層目の配線層に形成されたグランド用配線、このグランド配線と第２層目のプレーン１２とを電気的に接続するスルーホール配線を介してプレーン１２と電気的に接続されている。

半導体チップ１の信号用電極パッド２ａから出力された電気信号は、配線基板１０の第１層目の信号用配線１１ａを通って半導体チップ３の信号用電極パッド４ａに伝達される。この時の電気信号に伴ってリターン電流が流れる。リターン電流は、半導体チップ３のグランド用電極パッドから、グランド用電極パッド、スルーホール配線、プレーン１２、スルーホール配線、及びグランド用電極パッドを通して半導体チップ１のグランド用電極パッドに流れる。

本実施例１において、半導体チップ１の第１の辺１ａに沿って配置された複数の信号用電極パッド２ａは、互いに隣り合わないように他の機能の電極パッド４ｂを間に挟んで配置されている。このような構成にすることにより、半導体チップ１の第１の辺１ａに沿って配置された複数の信号用電極パッド２ａと、半導体チップ３の第１の辺３ａに沿って配置された複数の信号用電極パッド４ａとを夫々電気的に接続する複数の信号用配線１１ａが半導体チップ１側から半導体チップ３側に向かって扇状（放射状）に広がる広がり度を緩やか若しくは無くすことができるため、複数の信号用配線１１ａの等長性を容易に確保でき、ＳｉＰ型半導体装置の動作速度の高速化を図ることができる。

また、複数の信号用配線１１ａの半導体チップ１側における配列ピッチが広がり、２つの半導体チップ（３，５）への信号用配線の等長性を確保するために、第１層目の信号用配線１１ａと第３層目の信号用配線１３との電気的な接続を行うスルーホール配線１７ａを半導体チップ１側に寄せて配置しても、スルーホール配線を通すための貫通孔が繋がってしまうといった不具合を抑制することができる。従って、半導体チップ１の信号用電極パッド２ａから信号用配線１１ａを通って半導体チップ３の信号用電極パッド４ａに伝達された電気信号に伴ってプレーンを流れるリターン電流が複数の貫通孔１２ａの繋がりによって迂回するといった不具合の発生を回避することができ、リターン電流が同じタイミングで戻って来れないことに起因するノイズの発生を抑制できるため、ＳｉＰ型半導体装置の信頼性向上を図ることができる。

なお、複数の信号用電極パッド（２ａ，４ａ）には、複数のデータ信号用電極パッドや複数のアドレス信号用電極パッドが含まれている。データ信号は、アドレス信号よりも高速に伝達する必要がある。従って、半導体チップ１の第１の辺１ａに沿って配置された複数の信号用電極パッド４ａのうち、複数のデータ信号用電極パッドが互いに隣り合うことなく、他の機能の電極パッドを間に挟んで配置することが望ましい。この場合、アドレス信号用電極パッドを間に挟んでもよい。間に挟む他の機能の電極パッドは、１つ若しくは複数であってよい。

本実施例２では、配線基板に複数の半導体チップを立体的に積み重ねて実装したＳｉＰ型半導体装置に本発明を適用した例について説明する。

図７は、本発明の実施例２であるＳｉＰ型半導体装置の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。

本実施例２のＳｉＰ型半導体装置は、図７（（ａ），（ｂ））に示すように、配線基板１０の主面に２つの半導体チップ（１，３）が立体的に積み重ねて実装（スタック実装）されている。下段の半導体チップ１は、実施例１と同様に、その主面が配線基板１０の主面と向かい合う状態で配線基板１０の主面に実装されている。上段の半導体チップ３は、実施例１とは異なり、その主面と反対側の裏面が半導体チップ１の裏面と向かい合う状態で半導体チップ１の裏面に接着固定されている。半導体チップ３の複数の電極パッド４は、複数のボンディングワイヤ３０を介して、配線基板１０の第１層目の配線層に形成された複数の電極パッド３１と夫々電気的に接続されている。

このようなスタック実装の場合、上段の半導体チップ３の複数の信号用電極パッド４ａの間隔に合わせて、下段の半導体チップ１の複数の信号用電極パッド２ａが互いに隣り合わないように他の電極パッドを間に挟むことで、複数の信号用電極パッド２ａと複数の電極パッド３１とを夫々電気的に接続する複数の信号用配線の等長性を容易に確保することができるため、本実施例２のＳｉＰ型半導体装置においても動作速度の高速化を図ることができる。

なお、前述の実施例１及び２では、論理演算回路が搭載された半導体チップと、ＤＲＡＭ回路が搭載された半導体チップとの電気的な接続について説明したが、本発明は、これに限定されるものではなく、例えば論理演算回路が搭載された２つの半導体チップ間の電気的な接続においても適用することができる。

以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例１であるＳｉＰ型半導体装置の概略構成を示す図（（ａ）は樹脂封止体の一部を省略した模式的平面図，（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。図１のＳｉＰ型半導体装置において、半導体チップ間の結線状態を示す模式的平面図である。図１のＳｉＰ型半導体装置において、半導体チップ間の結線状態を示す模式的断面図である。図１のＳｉＰ型半導体装置において、配線基板の第１層目の導電層に形成された配線パターンの一部を示す模式的平面図である。図１のＳｉＰ型半導体装置において、配線基板の第２層目の導電層に形成されたＧＮＤ用プレーン（導電プレート）を示す模式的平面図である。図１のＳｉＰ型半導体装置において、配線基板の第３層の導電層に形成された配線パターンの一部を示す模式的平面図である。本発明の実施例２であるＳｉＰ型半導体装置の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。従来のＳｉＰ型半導体装置において、各半導体チップ間の結線状態を示す模式的平面図である。図８のＳｉＰ型半導体装置において、配線基板の内部構造を示す図（（ａ）は模式的斜視図，（ｂ）は模式的断面図）である。図８のＳｉＰ型半導体装置において、リターン電流を説明するための模式的斜視図である。

符号の説明

１，３，５…半導体チップ、２，４…電極パッド、２ａ，４ａ…信号用電極パッド、１０…配線基板、１１ａ，１１ｂ，１３…配線、１２，１５…プレーン（プレート）、１２ａ…貫通孔、１６…電極パッド、１７ａ，１７ｂ…スルーホール配線、２０…バンプ、２１…樹脂封止体、２２…半田バンプ、３０…ボンディングワイヤ、３１…電極パッド。

Claims

配線基板と、
前記配線基板の主面に、各々の一辺同士が所定の間隔をおいて向かい合い、かつ各々の主面が前記配線基板の主面と向かい合う状態で搭載された第１及び第２の半導体チップと、
前記第１の半導体チップの主面に前記第１の半導体チップの一辺に沿って配置された複数の第１の電極パッドと、
前記第２の半導体チップの主面に前記第２の半導体チップの一辺に沿って前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドとを有し、
前記複数の第２の電極パッドは、互いに隣り合って配置された複数の第２の信号用電極パッドを含み、
前記複数の第１の電極パッドは、前記配線基板の主面に形成された複数の配線を介して前記複数の第２の信号用電極パッドと夫々電気的に接続された複数の第１の信号用電極パッドを含み、
前記複数の第１の信号用電極パッドは、互いに隣り合わないように他の機能の電極パッドを間に挟んで配置されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記複数の第１の信号用電極パッドは、前記複数の第１の電極パッドよりも広い配列ピッチで配置されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記複数の配線は、前記第１の半導体チップと前記第２の半導体チップとの間に配置されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記複数の第１の信号用電極パッドは、前記複数の配線の一端側に夫々バンプを介在して接続され、
前記複数の第２の信号用電極パッドは、前記複数の配線の一端側とは反対側の他端側に夫々バンプを介在して接続されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記複数の第１及び第２の信号用電極パッドは、データ信号用電極パッドであることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記複数の第１及び第２の信号用電極パッドは、データ信号用電極パッドであり、
前記他の機能の電極パッドは、アドレス信号用電極パッドであることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１の半導体チップは、論理演算回路が搭載されたチップであり、
前記第２の半導体チップは、ＤＲＡＭが搭載されたチップであることを特徴とする半導体装置。
配線基板と、
平面が第１の辺及び前記第１の辺と交わる第２の辺を有する方形状で形成された第１の半導体チップであって、主面が前記配線基板の主面と向かい合う状態で前記配線基板の主面に搭載された第１の半導体チップと、
第１の辺が前記第１の半導体チップの第１の辺と向かい合い、かつ主面が前記配線基板の主面と向かい合う状態で前記配線基板の主面に搭載された第２の半導体チップと、
第１の辺が前記第１の半導体チップの第２の辺と向かい合い、かつ主面が前記配線基板の主面と向かい合う状態で前記配線基板の主面に搭載された第３の半導体チップと、
複数の第１の信号用電極パッドを含む複数の第１の電極パッドであって、前記第１の半導体チップの主面に、前記第１の半導体チップの第１の辺に沿って配置された複数の第１の電極パッドと、
複数の第２の信号用電極パッドを含む複数の第２の電極パッドであって、前記第２の半導体チップの主面に、前記第２の半導体チップの第１の辺に沿って前記第１の電極パッドよりも広い配列ピッチで配置された複数の第２の電極パッドと、
複数の第３の信号用電極パッドを含む複数の第３の電極パッドであって、前記第３の半導体チップの主面に、前記第３の半導体チップの第１の辺に沿って前記複数の第１の電極パッドよりも広い配列ピッチで配置された複数の第３の電極パッドと、
前記配線基板の主面に形成され、かつＸ方向に沿って延在する複数の第１の配線であって、各々の一端側が前記複数の第１の信号用電極パッドと電気的に接続され、各々の一端側と反対側の他端側が前記複数の第２の信号用電極パッドと電気的に接続された複数の第１の配線と、
前記配線基板の主面に形成され、かつ各々の一端側が前記第３の信号用電極パッドと電気的に接続された複数の第２の配線と、
前記配線基板の前記第１の配線よりも下層に形成された導電プレートと、
前記導電プレートに形成された複数の第１の貫通孔と、
前記導電プレートに形成された複数の第２の貫通孔と、
前記配線基板の前記導電プレートよりも下層に形成され、かつＹ方向に沿って延在する複数の第３の配線と、
各々が前記複数の第１の貫通孔を通って前記複数の第１の配線と前記複数の第３の配線の一端側とを夫々電気的に接続する複数の第１のスルーホール配線と、
各々が前記複数の第２の貫通孔を通って前記複数の第２の配線の他端側と前記複数の第３の配線の他端側とを夫々電気的に接続する複数の第２のスルーホール配線とを有し、
前記複数の第２及び第３の信号用電極パッドは、各々が互いに隣り合って配置され、
前記複数の第１の信号用電極パッドは、互いに隣り合わないように他の機能の電極パッドを間に挟んで配置されていることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記複数の第１の信号用電極パッドは、前記複数の第１の電極パッドよりも広い配列ピッチで配置されていることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記複数の第１の配線は、前記第１の半導体チップと前記第２の半導体チップとの間に配置されていることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記複数の第２の配線は、前記複数の第１の配線の外側に配置されていることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記複数の第１のスルーホール配線は、前記第１の半導体チップと第２の半導体チップとの間に配置されていることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記複数の第１の信号用電極パッドは、前記複数の第１の配線の一端側に夫々バンプを介在して接続され、
前記複数の第２の信号用電極パッドは、前記複数の第１の配線の他端側に夫々バンプを介在して接続され、
前記複数の第３の信号用電極パッドは、前記複数の第２の配線の一端側に夫々バンプを介在して接続されていることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記複数の第１、第２、及び第３の信号用電極パッドは、データ信号用電極パッドであることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記複数の第１、第２、及び第３の信号用電極パッドは、データ信号用電極パッドであり、
前記他の機能の電極パッドは、アドレス信号用電極パッドであることを特徴とする半導体装置。
請求項８に記載の半導体装置において、
前記第１の半導体チップは、論理演算回路が搭載されたチップであり、
前記第２及び第３の半導体チップは、ＤＲＡＭが搭載されたチップであることを特徴とする半導体装置。