JP5096730B2 - 半導体装置 - Google Patents
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Description
図1は本発明の実施の形態の半導体装置の構造の一例を樹脂体を透過して示す平面図、図2は図1に示すA−A線に沿って切断した構造の一例を示す断面図、図3は図1に示すB−B線に沿って切断した構造の一例を示す断面図である。また、図4は本発明の実施の形態の変形例の半導体装置の構造を樹脂体を透過して示す平面図、図5は図4に示すA−A線に沿って切断した構造を示す断面図、図6は図4に示すB−B線に沿って切断した構造を示す断面図、図7は本発明の実施の形態の他の変形例の半導体装置の構造を樹脂体を透過して示す平面図である。さらに、図8は比較例の半導体装置の構造を樹脂体を透過して示す平面図、図9は図8に示すA−A線に沿って切断した構造を示す断面図、図10は図8に示すB−B線に沿って切断した構造を示す断面図、図11は他の比較例の半導体装置の構造を樹脂体を透過して示す平面図である。
1a 主面(表面)
1b 裏面
1c 電極パッド
2 メモリチップ(第1メモリチップ)
2a 主面(表面)
2b 裏面
2c 電極パッド
3 メモリチップ(第2メモリチップ)
3a 主面(表面)
3b 裏面
3c 電極パッド
4 メモリチップ(第2メモリチップ)
4a 主面(表面)
4b 裏面
4c 電極パッド
5 制御用チップ
5a 主面(表面)
5b 裏面
5c 電極パッド
5d メモリインターフェイス用電極列
6 半田ボール(外部端子)
7 配線基板
7a 主面
7b 裏面
7c ボンディング電極
7d 第1のボンディング電極列
7e 第2のボンディング電極列
7f 内部配線
7g 内部配線
8 ワイヤ
9 樹脂体
10 SIP(半導体装置)
11 金バンプ
12 アンダーフィル材
13 SIP(半導体装置)
14 SIP(半導体装置)
15 基板中心
16 チップ中心
20 SIP
30 SIP
Claims (4)
- 平面形状が四角形から成る上面、前記上面に形成された複数の第1ボンディング電極、前記上面に形成された複数の第2ボンディング電極、および前記上面とは反対側の下面を有する配線基板と、
表面、前記表面に形成された複数の電極パッド、および前記表面とは反対側の裏面を有し、前記配線基板の前記上面上に搭載された制御用チップと、
第1主面、前記第1主面に形成された複数の第1電極パッド、および前記第1主面とは反対側の第1裏面を有し、前記第1裏面が前記制御用チップと対向するように、前記制御用チップ上に積層された第1メモリチップと、
第2主面、前記第2主面に形成された複数の第2電極パッド、および前記第2主面とは反対側の第2裏面を有し、前記第2裏面が前記第1メモリチップの前記第1主面と対向するように、前記第1メモリチップ上に積層された第2メモリチップと、
前記第1メモリチップの前記複数の第1電極パッドと前記配線基板の前記複数の第1ボンディング電極とを、それぞれ電気的に接続する複数の第1ワイヤと、
前記第2メモリチップの前記複数の第2電極パッドと前記配線基板の前記複数の第2ボンディング電極とを、それぞれ電気的に接続する複数の第2ワイヤと、
前記制御用チップ、前記第1メモリチップ、前記第2メモリチップ、前記複数の第1ワイヤ、および前記複数の第2ワイヤを封止する樹脂体と、
前記配線基板の前記下面に設けられた複数の外部端子と、
を含み、
前記配線基板の前記上面は、第1基板辺と、前記第1基板辺と交差する第2基板辺とを有し、
前記複数の第1ボンディング電極は、前記配線基板の前記第1基板辺に沿って形成され、
前記複数の第2ボンディング電極は、前記配線基板の前記第2基板辺に沿って形成され、
前記第1メモリチップの前記第1主面の平面形状は、第1チップ辺、および前記第1チップ辺と対向する第2チップ辺を有する四角形からなり、
前記複数の第1電極パッドは、前記第1主面の前記第1チップ辺のみに沿って形成され、
前記第1メモリチップは、前記第1主面の前記第1チップ辺が前記第1基板辺と並ぶように、前記制御用チップ上に積層され、
前記第2メモリチップの前記第2主面の平面形状は、第1チップ辺、および前記第1チップ辺と対向する第2チップ辺を有する四角形からなり、
前記複数の第2電極パッドは、前記第2主面の前記第1チップ辺のみに沿って形成され、
前記第2メモリチップは、前記第2主面の前記第1チップ辺が前記第2基板辺と並ぶように、前記第1メモリチップ上に積層され、
前記第2メモリチップは、前記第1メモリチップと同一サイズのチップであり、
前記第2メモリチップは、平面視において前記第1メモリチップの前記複数の第1電極パッドが露出するように、かつ平面視において前記第2メモリチップの前記複数の第2電極パッドが前記第1メモリチップと重なるように、前記第2メモリチップの中心を前記第1メモリチップの前記第1主面の前記第1チップ辺よりも前記第1主面の前記第2チップ辺側にずらして前記第1メモリチップ上に積層されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1メモリチップは、第1系統のメモリチップであり、
前記第2メモリチップは、第2系統のメモリチップであり、
前記制御用チップは、前記第1系統のメモリチップと、前記第2系統のメモリチップとを制御する制御用チップであることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記配線基板は、前記第1基板辺に沿って形成された複数の第3ボンディング電極と、前記第2基板辺に沿って形成された複数の第4ボンディング電極とを有し、
前記第2メモリチップ上には、平面形状が第1チップ辺、および前記第1チップ辺と対向する第2チップ辺を有する四角形からなる第3主面、前記第3主面の前記第1チップ辺のみに沿って形成された複数の第3電極パッド、および前記第3主面とは反対側の第3裏面を有する第3メモリチップが、前記第3メモリチップの前記第3裏面が前記第2メモリチップの前記第2主面と対向し、前記第1チップ辺が前記第1基板辺と並ぶように、積層されており、
前記第3メモリチップの前記複数の第3電極パッドは、複数の第3ワイヤを介して前記配線基板の前記複数の第3ボンディング電極とそれぞれ電気的に接続され、
前記第3メモリチップ上には、平面形状が第1チップ辺、および前記第1チップ辺と対向する第2チップ辺を有する四角形からなる第4主面、前記第4主面の前記第1チップ辺のみに沿って形成された複数の第4電極パッド、および前記第4主面とは反対側の第4裏面を有する第4メモリチップが、前記第4メモリチップの前記第4裏面が前記第3メモリチップの前記第3主面と対向し、前記第1チップ辺が前記第2基板辺と並ぶように、積層されており、
前記第4メモリチップの前記複数の第4電極パッドは、複数の第4ワイヤを介して前記配線基板の前記複数の第4ボンディング電極とそれぞれ電気的に接続されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記制御用チップは、前記制御用チップの前記表面が前記配線基板の前記上面と対向するように、複数の金バンプを介して前記配線基板の前記上面上に搭載されており、
前記制御用チップの前記表面と前記配線基板の前記上面との間には、アンダーフィル材が注入されていることを特徴とする半導体装置。
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