JP2005197538A - 半導体装置 - Google Patents

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Abstract

【課題】半導体素子が搭載される基材の配線構造および各基材間の接合方法を改良して耐久性等を向上するとともに、低コストで容易に製造できる半導体装置を提供する。
【解決手段】第１の基材３の半導体素子２が搭載される側の主面３ａに半導体素子２が電気的に接続される第１の接続部７が複数個設けられている。主面３ａ上の半導体素子２が搭載される領域６の外側には、第２の接続部９が複数個設けられている。基材３の半導体素子２が搭載される側とは反対側の主面３ｃに対向して、第２の基材４が配置されている。基材３はその縁部３ｃを基材４に接着されて搭載されている。基材４の基材３に対向する側の主面４ａの、基材３が搭載される領域１３の外側には、各第２の接続部９のうちの少なくとも１個が電気的に接続される第３の接続部１０が複数個設けられている。
【選択図】 図１

Description

本発明は、半導体素子の実装技術に係り、特に半導体素子が直接または間接的に搭載される基材の配線構造、および半導体素子と基材または基材同士の接続構造に関する。
半導体素子（半導体チップ）が直接または間接的に搭載される基材（基板）の配線構造に関する技術が、今までに幾つか提案されている（例えば、特許文献１〜３参照）。
一般的な半導体装置では、両主面上に配線が形成された両面配線基板の一方の主面（チップ搭載面）上に半導体チップが直接搭載されている。基板のチップ搭載面上には、半導体チップが電気的に接続されるチップ接続配線が複数本形成されている。各チップ接続配線には、半導体チップが備える複数個の電極パッドに対応するチップ接続パッドが形成されている。半導体チップは、各電極パッドを各チップ接続パッドに接合されて、各チップ接続配線に電気的に接続される。基板の他方の主面（チップ非搭載面）上には、半導体チップを他の基板や電気部品等に電気的に接続するための外部配線（外部端子）が形成されている。
特開平７−１１５１１２号公報 特開平８−７００２４号公報 特開平９−１２９６７３号公報
前述した配線構造を有する配線基板では、半導体チップと配線基板との接続密度が高くなるので、配線基板の微細化および多層化を図る必要が生じ易い。また、配線基板の両主面上に配線または端子を形成する必要がある。このため、配線基板の製造コストが高くなり易い。ひいては、このような配線基板を備える半導体装置の製造コストが高くなり易い。また、前述した半導体チップと配線基板との接続方法では、それらの間の熱膨張率差により、半導体チップと配線基板との接続部や半導体チップの表面等に大きな応力が掛かり易い。特に、半導体チップ内の層間絶縁膜に脆弱なLow-k膜を用いる場合、半導体チップに掛かる応力により、層間絶縁膜の剥離等の致命的な不良が生じるおそれが高い。すなわち、半導体装置の耐久性、信頼性、性能、および品質等が劣化するおそれが高い。
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、半導体素子が直接または間接的に搭載される基材の配線構造および各基材間の接合方法を改良することにより、耐久性等が向上されているとともに、低コストで容易に製造できる半導体装置を提供することにある。
前記課題を解決するために、本発明の一態様に係る半導体装置は、少なくとも１個の半導体素子が一方の主面上に搭載されるとともに、前記半導体素子が電気的に接続される第１の接続部が前記主面上に複数個設けられており、かつ、前記主面上の前記半導体素子が搭載される領域の外側に第２の接続部が複数個設けられている第１の基材と、この第１の基材の前記半導体素子が搭載される側とは反対側の主面に対向して配置されるとともに、前記第１の基材がその縁部を接着されて搭載されており、かつ、前記各第２の接続部のうちの少なくとも１個が電気的に接続される第３の接続部が、前記第１の基材に対向する側の主面の前記第１の基材が搭載される領域の外側に複数個設けられている第２の基材と、を具備するものである。
本発明に係る半導体装置によれば、少なくとも１個の半導体素子が一方の主面上に搭載される第１の基材が、その縁部を接着されて第２の基材に搭載されているので、耐久性等が向上されているとともに、低コストで容易に製造できる。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１を参照しつつ説明する。図１は、本実施形態に係る半導体装置を示す断面図である。
本実施形態は、半導体装置の構造に係り、特に薄肉の半導体素子が直接または間接的に搭載される基材の配線構造および各基材間の接合方法に関する。以下、詳しく説明する。
図１に示すように、本実施形態の半導体装置１においては、少なくとも１個の半導体素子（半導体チップ）２に対して、第１の基材３および第２の基材４の２枚の基材を用いる。半導体チップ２は、その厚さが約０．１５ｍｍ以下の薄肉形状に形成されている。半導体チップ２の素子形成面２ａには、半導体チップ２を第１の基材３に電気的に接続して搭載するための端子（電極パッド）５が複数個設けられている。
半導体チップ２は、第１の基材（第１の配線基板）としての第１のチップ搭載基板３の一方の主面であるチップ搭載面３ａ上に搭載されている。本実施形態では、チップ搭載面３ａの中央部が、半導体チップ２が搭載されるチップ搭載領域６として設定されている。チップ搭載領域６には、半導体チップ２の各電極パッド５と電気的に接続される第１の接続部（チップ接続パッド）７が、各電極パッド５に対応して複数個設けられている。半導体チップ２の各電極パッド５と第１のチップ搭載基板３の各チップ接続パッド７とは、導電性を有する接合部材（半田バンプ）８により接合されている。すなわち、半導体チップ２は、本実施形態においては、第１のチップ搭載基板３にフリップチップ接続されている。半導体チップ２は、その素子形成面２ａを第１のチップ搭載基板３のチップ搭載面３ａに向けられた、いわゆるフェイスダウン状態で第１のチップ搭載基板３に搭載されている。
チップ搭載面３ａのチップ搭載領域６の外側には、半導体チップ２を外部に電気的に接続するための第２の接続部９が複数個設けられている。それら各第２の接続部９のうちの幾つかは、後述する第２の基材４に設けられている第３の接続部１０に電気的に接続されている。各第２の接続部９のうち、第３の接続部１０に接続される第２の接続部９ａは、第１のチップ搭載基板３の縁部３ｂに設けられている。以下の説明において、これら第３の接続部１０に接続される第２の接続部を、第１の基板接続パッド９ａと称することとする。また、各第２の接続部９のうち、第１の基板接続パッド９ａを除く第２の接続部９ｂは、図示しない実装基板や受動部品等の外部の電気部品等に電気的に接続される。以下の説明において、これら外部の電気部品等に接続される第２の接続部を、外部接続パッド（外部端子）９ｂと称することとする。これら各外部接続パッド９ｂは、チップ搭載面３ａ上において、そのチップ搭載領域６である中央部と第１の基板接続パッド９ａが配置されている縁部３ｂとの間に配置されている。
なお、各チップ接続パッド７、各第１の基板接続パッド９ａ、および各外部接続パッド９ｂは、それぞれ第１のチップ搭載基板３のチップ搭載面３ａ側に所定のパターンで形成された図示しない複数本の配線の一部である。また、第１のチップ搭載基板３の他方の主面は、半導体チップ２等が搭載されないチップ非搭載面３ｃとして設定されている。このチップ非搭載面３ｃ側には、配線や端子（パッド）等は一切形成されていない。それとともに、第１のチップ搭載基板３には、それを厚さ方向に沿って貫通してチップ搭載面３ａとチップ非搭載面３ｃとに連通する内部配線も、一切設けられていない。すなわち、第１のチップ搭載基板３は、いわゆる片面配線基板である。
半導体チップ２が搭載された第１のチップ搭載基板３は、第２の基材（第２の配線基板）４の一方の主面である基板搭載面４ａ上に搭載されている。すなわち、第２の基材４は、半導体チップ２が第１のチップ搭載基板３を介して間接的に搭載される第２のチップ搭載基板である。第２のチップ搭載基板４は、第１のチップ搭載基板３よりも大きく形成されている。第２のチップ搭載基板４は、その基板搭載面４ａを第１のチップ搭載基板３のチップ非搭載面３ｃに対向して配置されている。第１のチップ搭載基板３は、第２のチップ搭載基板４の中央部上に位置するように配置されている。より詳しくは、第１のチップ搭載基板３は、これに搭載されている半導体チップ２が第２のチップ搭載基板４の基板搭載面４ａの中央部上に位置するように配置されている。
また、第１のチップ搭載基板３は、その縁部３ｂのみを接着材（接着樹脂）１１により基板搭載面４ａに接着されて第２のチップ搭載基板４に搭載されている。本実施形態においては、第１のチップ搭載基板３は、そのチップ搭載領域６の反対側（裏側）の領域を、基板搭載面４ａから離間されて第２のチップ搭載基板４に搭載されている。より詳しくは、第１のチップ搭載基板３は、そのチップ非搭載面３ｃを基板搭載面４ａから全面的に離間されて第２のチップ搭載基板４に搭載されている。
前述したように、第１のチップ搭載基板３と第２のチップ搭載基板４との接続に用いられる各第１の基板接続パッド９ａは、第１のチップ搭載基板３の縁部３ｂに設けられている。すなわち、図１に示すように、各第１の基板接続パッド９ａと接着材１１とは、第１のチップ搭載基板３を間に挟んで互いに対向する位置に設けられている。また、後述するように、第１のチップ搭載基板３と第２のチップ搭載基板４とは、ワイヤボンディング法により電気的に接続される。このような構造によれば、接着材１１としては、各第１の基板接続パッド９ａとボンディングワイヤ１２とが適正に接合される硬さを得られる材料からなる接着材を用いることが好ましい。それとともに、接着材１１としては、第１のチップ搭載基板３と第２のチップ搭載基板４との接着後も、第１のチップ搭載基板３の縁部３ｂを除くチップ非搭載面３ｃと第２のチップ搭載基板４の基板搭載面４ａとの間を中空状態のまま保持できる硬さを得られる材料からなる接着材を用いることが好ましい。
基板搭載面４ａ上の第１のチップ搭載基板３が搭載されている領域である基板搭載領域１３の外側には、第２のチップ搭載基板４を第１のチップ搭載基板３に電気的に接続するための第３の接続部１０が複数個設けられている。各第３の接続部１０は、第２のチップ搭載基板４の縁部４ｂに設けられている。以下の説明において、これら各第３の接続部を第２の基板接続パッド１０と称することとする。各第２の基板接続パッド１０は、ボンディングワイヤ１２を介して第１のチップ搭載基板３に設けられている各第１の基板接続パッド９ａに電気的に接続されている。第１および第２の各基板接続パッド９ａ，１０および各ボンディングワイヤ１２は、封止部材（封止樹脂）１４により覆われて封止されている。
なお、各第２の基板接続パッド１０は、それぞれ第２のチップ搭載基板４の基板搭載面４ａ側に所定のパターンで形成された図示しない複数本の配線の一部である。また、本実施形態においては、第２のチップ搭載基板４の他方の主面は、第１のチップ搭載基板３および半導体チップ２等が搭載されない基板非搭載面（チップ非搭載面）として設定されている。この基板非搭載面側には、配線や端子（パッド）等は一切形成されていない。それとともに、第２のチップ搭載基板４には、それを厚さ方向に沿って貫通して基板搭載面４ａと基板非搭載面とに連通する内部配線も、一切設けられていない。すなわち、本実施形態の第２のチップ搭載基板４も、第１のチップ搭載基板３と同様の片面配線基板である。
背景技術において説明したように、従来の一般的な半導体装置１０１では、図６に示すように、表裏（上下）両主面上に接続パッド１０２，１０３が複数個ずつ形成された両面配線基板１０４に半導体チップ１０５が直接搭載されている。半導体チップ１０５は、その複数個の電極パッド１０６を配線基板１０４の一方の主面上に形成されている各チップ接続パッド１０２に接合されて、配線基板１０４に搭載されている。各電極パッド１０６は、それぞれバンプ１０７を介して各チップ接続パッド１０２に接合されている。配線基板１０４の他方の主面上に形成されている各外部接続パッド１０３の表面上には、それぞれ半田ボール１０８が設けられている。半導体チップ１０２は、各チップ接続パッド１０２、各外部接続パッド１０３、および各半田ボール１０８等を介して、図示しない実装基板等の外部電気部品に電気的に接続される。
しかしながら、この半導体装置１０１のような構造を有する半導体装置では、配線基板１０４の微細化および多層化を図る必要が生じ易い。このため、配線基板１０４の製造コストが高くなり易い。ひいては、このような配線基板１０４を備える半導体装置１０１の製造コストが高くなり易い。また、前述した半導体チップ１０５と配線基板１０４との接続方法では、それらの間の熱膨張率差により、半導体チップ１０５と配線基板１０４との接続部や半導体チップ１０５の表面等に大きな応力が掛かり易い。特に、半導体チップ１０５内の図示しない層間絶縁膜に脆弱なLow-k膜を用いる場合、半導体チップ１０５に掛かる応力により、層間絶縁膜の剥離等の致命的な不良が生じるおそれが高い。すなわち、半導体装置１０２の耐久性、信頼性、性能、および品質等が劣化するおそれが高い。
これに対して、前述した本実施形態の半導体装置１においては、チップ搭載基板３に片面配線基板を用いているので、両面配線基板を用いる場合に比べて低コストであるとともに、製造が容易である。
また、第１のチップ搭載基板３に設けられている実装用外部端子としての各外部接続パッド９ｂは、半導体チップ２が良品であるか否かをテストするテストパッドを兼用することが可能である。この半導体チップ２の品質テストは、例えば半導体チップ２を第１のチップ搭載基板３に搭載した状態で行われる。テストの結果、半導体チップ２が不良品であると判断された場合には、一体化された半導体チップ２および第１のチップ搭載基板３をまとめて不良品とみなす。そして、不良品とみなされた半導体チップ２および第１のチップ搭載基板３の、第２のチップ搭載基板４への搭載を見送る。また、テストの結果、半導体チップ２が良品であると判断された場合には、一体化された半導体チップ２および第１のチップ搭載基板３をまとめて良品とみなす。そして、良品とみなされた半導体チップ２および第１のチップ搭載基板３を、第２のチップ搭載基板４へ搭載する。
このように、多数の半導体チップ２の中から良品の半導体チップ２を予め選別した後、良品の半導体チップ２および良品の半導体チップ２が搭載された第１のチップ搭載基板３のみを第２のチップ搭載基板４に搭載する。これにより、半導体チップ２の品質テスト、ならびに半導体チップ２および第１のチップ搭載基板３の第２のチップ搭載基板４へ実装処理を効率よく行うことができる。また、良品の半導体チップ２を第１のチップ搭載基板３に搭載する際に、半導体チップ２と第１のチップ搭載基板３との接続不良などにより、一体化された半導体チップ２および第１のチップ搭載基板３がまとめて不良品となるおそれも殆ど無くすことができる。この結果、半導体装置１全体の製造効率を向上できるとともに、半導体装置１全体として高い歩留まりを得ることができる。ひいては、半導体装置１の製造コストを低減して、安価な半導体装置１を提供することができる。
また、各外部接続パッド９ｂは、半導体チップ２の外周部にファンアウトされて配置されているとともに、第２のチップ搭載基板４とは非対向である。このため、チップ選別テストを行う際の電気的な接触も容易である。
また、半導体チップ２が第１のチップ搭載基板３にフリップチップ接続されているので、ワイヤボンディング法で必要とされるワイヤを引き回すための平面的（２次元的）なスペースが不要である。これにより、第１のチップ搭載基板３を小型化できる。ひいては、第２のチップ搭載基板４を小型化できる。また、ワイヤを引き回すための高さ（立体的なスペース、３次元的なスペース）も不要である。したがって、半導体チップ２を薄肉化および小型化することにより、第１のチップ搭載基板３と各外部接続パッド９ｂを介して接続される図示しない実装基板とのスペース（隙間）に半導体チップ２を収納することも容易である。この結果、半導体装置１全体をコンパクト化して、省スペース化できる。さらに、半導体チップ２から各外部接続パッド９ｂまでの配線距離が短くなるとともに、半導体チップ２と各外部接続パッド９ｂとの間のループインダクタンスが小さくなる。これにより、半導体装置１の高速作動が可能である。
また、第１のチップ搭載基板３に設けられた各第１の基板接続パッド９ａと第２のチップ搭載基板４に設けられた各第２の基板接続パッド１０とをワイヤボンディング法で結線することにより、各第１の基板接続パッド９ａのピッチを、従来のチップ搭載基板に設けられているヴィアプラグのピッチに比べて大幅に縮小することができる。この結果、第１のチップ搭載基板３をサイズダウン（縮小）することができる。また、各第１の基板接続パッド９ａは、各チップ接続パッド７および各外部接続パッド９ｂと同様に、第１のチップ搭載基板３のチップ搭載面３ａ上に設けられている。すなわち、第１のチップ搭載基板３は片面配線基板である。このため、第１のチップ搭載基板３には、これを厚さ方向に沿って貫通するヴィアプラグ（スループラグ）を設ける必要は無い。さらに、各第２の基板接続パッド１０が第２のチップ搭載基板４の縁部４ｂに配置されているので、第２のチップ搭載基板４のデザインルールを緩和できる。これらによっても、半導体装置１をコンパクト化および低コスト化することができる。
また、第１のチップ搭載基板３は、その縁部３ｂに設けられた各第１の基板接続パッド９ａの反対側（裏側）を、剛性の高い接着材（樹脂）１１によって第２のチップ搭載基板４に接着されて搭載されている。これにより、各第１の基板接続パッド９ａと各第２の基板接続パッド１０とをワイヤボンディングする際の接続歩留まりを高めることができる。
また、第１のチップ搭載基板３の縁部３ｂ以外の部分と第２のチップ搭載基板４との間が中空状態となっており、半導体チップ２が第２のチップ搭載基板４に剛直に固定されていない。これにより、半導体チップ２に掛かる熱応力等の各種応力を緩和できるとともに、各種応力を半導体チップ２に集中し難くすることができる。このような作用および効果は、第１のチップ搭載基板３を薄肉化したり、第１のチップ搭載基板３を柔軟性（可撓性）の高い材料や熱膨張し難い材料で形成したりすることにより、一層高めることができる。さらに、図示は省略するが、半導体チップ２内の層間絶縁膜にいわゆるLow-k膜を用いる場合、前述した作用および効果は極めて高くなる。
また、厚さが約０．１５ｍｍ以下の薄肉の半導体チップ２を用いているので、半導体チップ２自体の柔軟性（可撓性）が高い。このため、半導体チップ２は変形し易く、ねじれたり、反ったりし易い。これにより、半導体チップ２は、例えば第１のチップ搭載基板３との間に生じる応力を、半導体チップ２自体の反り等によって緩和することができる。すなわち、半導体チップ２は、これに掛かる応力に追従し易く、応力に強い。したがって、第１のチップ搭載基板３および第２のチップ搭載基板４をフィルム状やテープ状の低応力な材料で形成することにより、半導体装置１全体をフィルム状やテープ状の低応力な半導体装置として作製することができる。この結果、半導体装置１の用途、適用場所、あるいは適用環境等を大幅に拡大することができる。
また、各第１の基板接続パッド９ａは、第１のチップ搭載基板３の縁部３ｂに配置されている。これにより、各第１の基板接続パッド９ａと各第２の基板接続パッド１０とを接続する各ボンディングワイヤ１２を第１のチップ搭載基板３の縁部３ｂに集めることができる。この結果、各第１の基板接続パッド９ａ、各第２の基板接続パッド１０、および各ボンディングワイヤ１２の封止が容易である。また、各第１の基板接続パッド９ａが第１のチップ搭載基板３の縁部３ｂに配置されているので、第１のチップ搭載基板３のデザインルールを緩和できる。これに伴って、各第１の基板接続パッド９ａの配置の自由度を高めることができるとともに、各第１の基板接続パッド９ａの個数も増大させることができる。
また、各第２の基板接続パッド１０は、第２のチップ搭載基板４の基板搭載領域１３の外周部に配置されている。これにより、第１のチップ搭載基板３に貫通孔を設けること無く、各ボンディングワイヤ１２を介して各第１の基板接続パッド９ａと各第２の基板接続パッド１０とを電気的に接続することができる。この結果、第１のチップ搭載基板３への穴あけ加工コストを削減することができる。それとともに、穴形成による第１のチップ搭載基板３の配線自由度の制約を無くすことができる。また、各第２の基板接続パッド１０が第２のチップ搭載基板４の縁部４ｂに配置されているので、第２のチップ搭載基板４のデザインルールを緩和できる。これに伴って、各第２の基板接続パッド１０の配置の自由度を高めることができるとともに、各第２の基板接続パッド１０の個数も増大させることができる。
さらに、半導体チップ２が半導体装置１の中央部、すなわち対称中心に位置するように設けられている。これにより、半導体装置１に外部からの応力が働いても、その応力を半導体装置１全体で均一に分散させたり、逃がしたり、あるいは吸収したりすることができる。この結果、半導体チップ２に応力が偏って集中するおそれを殆ど無くすことができる。この結果、半導体チップ２、ひいては半導体装置１全体の耐久性、信頼性、性能、および品質等を向上させることができる。
以上説明したように、この第１実施形態によれば、半導体チップ２、各チップ接続パッド７、各第１の基板接続パッド９ａ、および各外部接続パッド９ｂを、第１のチップ搭載基板３のチップ搭載面３ａ側に設けている。これにより、第１のチップ搭載基板３に片面配線基板を使用することができるので、両面配線基板を用いる場合に比べて製造コストを抑えることができる。また、第１のチップ搭載基板３のチップ搭載領域６の反対側と第２のチップ搭載基板４との間を中空にしているので、第１のチップ搭載基板３および半導体チップ２が曲がり易く、応力が緩和され易い。これにより、半導体チップ２および第１のチップ搭載基板３を第２のチップ搭載基板４に実装した後の、応力による半導体チップ２内の膜剥がれ等を低減することができる。
すなわち、本実施形態に係る半導体装置１によれば、半導体チップ２が直接または間接的に搭載される第１および第２の基材３，４の配線構造、および各基材３，４間の接合方法が改良されているので、耐久性、信頼性、性能、および品質等が向上されているとともに、低コストで容易に製造できる。
（第２の実施の形態）
次に、本発明に係る第２実施形態を図２を参照しつつ説明する。図２は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、半導体チップが第１のチップ搭載基板にワイヤボンディング法により接続されて搭載されている点が、第１実施形態と異なっている。
図２に示すように、本実施形態の半導体装置２１においては、半導体チップ２がその素子形成面２ａを第１のチップ搭載基板３のチップ搭載面３ａとは反対側に向けられて、第１のチップ搭載基板３に搭載されている。半導体チップ２は、チップマウント用の接着材２２によりチップ搭載面３ａのチップ搭載領域６に接着されている。各チップ接続パッド７は、チップ搭載領域６と各外部接続パッド９ｂが設けられている領域との間に配置されている。半導体チップ２の各電極パッド５は、複数本のチップ接続用のボンディングワイヤ２３により各チップ接続パッド７に電気的に接続されている。このように、本実施形態においては、半導体チップ２は、第１のチップ搭載基板３にワイヤボンディング法により接続されている。半導体チップ２は、その素子形成面２ａを第１のチップ搭載基板３のチップ搭載面３ａに対向しない向きに向けられた、いわゆるフェイスアップ状態で第１のチップ搭載基板３に搭載されている。
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、半導体チップ２をワイヤボンディング法により第１のチップ搭載基板３に搭載しているので、各チップ接続パッド７間のピッチを第１実施形態よりも広げることができる。これにより、第１のチップ搭載基板３のデザインルールを緩和することができる。ひいては、半導体装置２１の製造コストをより低減できる。
（第３の実施の形態）
次に、本発明に係る第３実施形態を図３を参照しつつ説明する。図３は、実施形態に係る半導体装置を半導体チップ側から臨んで示す平面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、各外部接続パッドの上にさらに導電層が設けられている点が、第１実施形態と異なっている。
図３に示すように、本実施形態の半導体装置３１においては、各外部接続パッド９ｂの表面上に、それぞれ少なくとも１層からなる導電層３２が設けられている。各導電層３２は、少なくともその表層部が半田あるいは金（Ａｕ）等の導電性が高く、かつ、劣化し難い金属により形成されている。
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、各外部接続パッド９ｂの表面上に、少なくとも表層部が半田あるいは金（Ａｕ）等により形成された導電層（導電膜、金属膜）３２が設けられている。これにより、半導体装置３１を、ランドグリッドアレイパッケージ（Land Grid Array Package：ＬＧＡＰ）として図示しない実装基板等に実装することができる。
（第４の実施の形態）
次に、本発明に係る第４実施形態を図４を参照しつつ説明する。図４は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、第２のチップ搭載基板に搭載される半導体素子の個数および搭載位置、第１のチップ搭載基板と第２のチップ搭載基板との接続状態、および各外部接続パッドの構成が、第１実施形態と異なっている。
図４に示すように、本実施形態の半導体装置４１においては、第１のチップ搭載基板３と第２のチップ搭載基板４２との間に樹脂性の接着材４３が設けられている。より詳しくは、第１のチップ搭載基板３のチップ非搭載面３ｃのうちチップ搭載領域６の反対側（裏側）に相当する領域と、第２のチップ搭載基板４２の基板搭載面４２ａとの間に、接着材４３が設けられている。この接着材４３は、例えばエラストマー等の弾性率が約３．２ＭＰａ以下の樹脂からなる。すなわち、本実施形態においては、第１のチップ搭載基板３は、その縁部３ｃを硬い接着材１１で、また、その中央部を柔らかい接着材４３で、それぞれ第２のチップ搭載基板４２に接着されている。第１のチップ搭載基板３と第２のチップ搭載基板４２との間うち、第１のチップ搭載基板３の中央部および縁部３ｃを除く領域に対向する領域は、第１実施形態と同様に中空状態に設定されている。
第２のチップ搭載基板４２の基板搭載面４２ａの反対側の主面上には、第１のチップ搭載基板３に直接搭載される半導体チップ２とは別に、他の半導体チップ（電気部品）４４が少なくとも１個直接搭載される。この半導体チップ４４と第１のチップ搭載基板３に直接搭載される半導体チップ２とを区別するために、第１のチップ搭載基板３に直接搭載される半導体チップ２を第１の半導体チップ２と称するとともに、第２のチップ搭載基板４２に直接搭載される半導体チップ４４を第２の半導体チップ４４と称することとする。また、以下の説明において、第１のチップ搭載基板３のチップ搭載面３ａを第１のチップ搭載面３ａと称するとともに、第２のチップ搭載基板４２の第２の半導体チップ４４が搭載される側の主面を第２のチップ搭載面４２ｃと称することとする。本実施形態においては、第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ上に、第２の半導体チップ４４が２個搭載される。
また、第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ上には、第４の接続部として、各第２の半導体チップ４４が電気的に接続されるチップ接続パッド４５が複数個設けられている。これら各チップ接続パッド４５と第１のチップ搭載基板３に設けられている各チップ接続パッド７とを区別するために、第１のチップ搭載基板３の各チップ接続パッド７を第１のチップ接続パッド７と称するとともに、第２のチップ搭載基板４２の各チップ接続パッド４５を第２のチップ接続パッド４５と称することとする。各第２のチップ接続パッド４５は、各第２の半導体チップ４４が搭載される位置、ならびに各第２の半導体チップ４４の素子形成面４４ａに設けられている複数個の電極パッド４６の位置および個数に対応して第２のチップ搭載面４２ｃ上に設けられている。より詳しくは、各第２のチップ接続パッド４５は、第２のチップ搭載面４２ｃのうち、基板搭載面４２ａの接着材４３が設けられている領域の反対側（裏側）に相当する領域の外側に設けられている。換言すれば、各第２のチップ接続パッド４５は、第２のチップ搭載面４２ｃのうち、第１のチップ搭載基板３のチップ搭載領域６に対向する領域の外側に設けられている。
したがって、各第２の半導体チップ４４は、第１のチップ搭載基板３と第２のチップ搭載基板４２との積層方向において、第１の半導体チップ２および接着材４３と重ならない位置で第２のチップ搭載基板４２に搭載される。各第２の半導体チップ４４の各電極パッド４６と第２のチップ搭載基板４２の各第２のチップ接続パッド４５とは、導電性を有する接合部材（半田バンプ）４７を介して接合されている。すなわち、各第２の半導体チップ４４は、半導体装置４１の厚さ方向において第１の半導体チップ２および接着材４３と重ならない位置で、各第２のチップ接続パッド４５にフリップチップ接続されて第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ上に搭載されている。これら第２のチップ搭載面４２ｃ上の各第２の半導体チップ４４が搭載される領域と第１のチップ搭載基板３のチップ搭載領域６とを区別するために、第１のチップ搭載基板３のチップ搭載領域６を第１のチップ搭載領域６と称するとともに、第２のチップ搭載基板４２の各第２の半導体チップ４４が搭載される領域を第２のチップ搭載領域４８と称することとする。
なお、各第２のチップ接続パッド４５は、それぞれ第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ側に所定のパターンで形成された図示しない複数本の配線の一部である。また、図示は省略するが、第２のチップ搭載基板４２の内部には、それを厚さ方向に沿って貫通して基板搭載面４２ａと第２のチップ搭載面４２ｃとに連通するスループラグやヴィアプラグ等の内部配線（貫通配線）が設けられている。これにより、例えば第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ上に設けられている各第２のチップ接続パッド４５のうちの幾つかと、基板搭載面４２ａの縁部４２ｂ上に設けられている各第２の基板接続パッド１０のうちの幾つかとが、所定の経路で電気的に接続される。すなわち、各第２の半導体チップ４４が、第１のチップ搭載基板３の第１のチップ搭載面３ａ上に設けられている各外部接続パッド９ｂを介して、半導体装置４１の外部に電気的に接続される。このように、本実施形態の第２のチップ搭載基板４２は、第１のチップ搭載基板３および第１実施形態の第２のチップ搭載基板４と異なり、両面配線基板である。
さらに、各外部接続パッド９ｂの上には、半田ボール４９がそれぞれ１個ずつ設けられている。
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ上に各第２のチップ接続パッド４５を設け、第２のチップ搭載基板４２を両面配線基板としている。これにより、第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ側のスペースを有効利用することができる。例えば、前述したように、第２のチップ搭載面４２ｃ上に各第２の半導体チップ４４を搭載して、本実施形態の半導体装置４１の実装密度を高めることができる。なお、各第２のチップ接続パッド４５には、第２の半導体チップ４４以外にも、受動部品、ＭＥＭＳ部品、あるいは光部品等の様々な電気部品を載せても構わないのはもちろんである。このような場合でも、高密度実装が可能となることは勿論である。
また、第１のチップ搭載基板３のチップ搭載領域６の反対側の領域と第２のチップ搭載基板４２との間には、弾性率が約３．２ＭＰａ以下からなる接着材１１よりも柔らかい接着材４３が設けられている。これにより、第１のチップ搭載基板３と第２のチップ搭載基板４２との密着性を向上させつつ、第１実施形態と同様に第１のチップ搭載基板３および第１の半導体チップ２の柔軟性（変形容易性）を保持できる。すなわち、半導体装置４１の耐久性、信頼性、性能、および品質等がより向上されている。
また、各外部接続パッド９ｂの表面上に半田ボール４９がそれぞれ１個ずつ設けられている。これにより、半導体装置４１をボールグリッドアレイパッケージ（Ball Grid Array Package：ＢＧＡＰ）として、図示しない実装基板等に実装することができる。
さらに、各第２の半導体チップ４４は、半導体装置４１の厚さ方向において第１の半導体チップ２および接着材４３と重ならない第２のチップ搭載領域４８内に搭載されている。これにより、第１の半導体チップ２および第１のチップ搭載基板３の応力緩和能力を犠牲にすること無く、半導体装置４１の実装密度を向上させることができる。
このように、第２のチップ搭載基板４２の第２のチップ搭載面４２ｃ上に各第２のチップ接続パッド４５を設けることで、第２のチップ搭載基板４２に第１の半導体チップ２以外の外部装置を実装することができる。すなわち、第２のチップ搭載基板４２を両面配線基板とすることで、半導体装置４１の実装密度を向上させることができる。これにより、例えばチップ混載型の半導体装置を容易に製造することができる。また、第１のチップ搭載基板３のチップ搭載領域６の反対側の領域と第２のチップ搭載基板４２との間に柔らかい接着材４３を設けることにより、第１実施形態と同様の応力緩和能力を保持できる。それとともに、第１の半導体チップ２および第１のチップ搭載基板３を第２のチップ搭載基板４２に実装した後の、応力による第１の半導体チップ２内の膜剥がれ等を低減することができる。
（第５の実施の形態）
次に、本発明に係る第５実施形態を図５を参照しつつ説明する。図５は、実施形態に係る半導体装置を半導体チップ側から臨んで示す平面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、第１および第２の各基板接続パッドがそれぞれ第１および第２の各チップ搭載基板の最外周部に配置されている点が、第１実施形態と異なっている。
図５に示すように、本実施形態の半導体装置５１においては、各第１の基板接続パッド９ａが第１のチップ搭載基板３のチップ搭載面３ａの最外周部に配置されている。それとともに、各第２の基板接続パッド１０が第２のチップ搭載基板４の基板搭載面４ａの最外周部に配置されている。
以上説明したように、この第５実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、各第１の基板接続パッド９ａが第１のチップ搭載基板３のチップ搭載面３ａの最外周部に配置されているともに、各第２の基板接続パッド１０が第２のチップ搭載基板４の基板搭載面４ａの最外周部に配置されているので、各第１の基板接続パッド９ａ間および各第２の基板接続パッド１０間のパッドピッチを大幅に大きくすることができる。これにより、第１および第２の各チップ搭載基板３，４のデザインルールを大幅に緩和して、配線デザインの自由度を大幅に高めることができる。これに伴って、第１および第２の各基板接続パッド９ａ，１０のそれぞれの配置の自由度を大幅に高めることができるとともに、各基板接続パッド９ａ，１０の個数も大幅に増大させることができる。すなわち、本実施形態の半導体装置５１は、前述した第１〜第４の各実施形態の半導体装置１，２１，３１，４１，５１に比べて、配線デザインの自由度、第１および第２の各基板接続パッド９ａ，１０のそれぞれの配置の自由度、および各基板接続パッド９ａ，１０の個数等の設定範囲が大幅に向上されている。
なお、本発明に係る半導体装置は、前述した第１〜第５の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第４実施形態の半導体装置４１において、各第２の半導体チップ４４を、ワイヤボンディング法により第２のチップ搭載基板４２に搭載しても構わない。あるいは、複数個の半導体装置４１について、各第２のチップ接続パッド４５を各半田ボール４９（各外部接続パッド９ｂ）に対応させて設ける。そして、ある半導体装置４１の各第２のチップ接続パッド４５に他の半導体装置４１の各半田ボール４９を接合する。このようにして、各半導体装置４１の第２のチップ搭載基板４の第２のチップ搭載面４２ｃ上に、他の各半導体装置４１を搭載する。これにより、複数個の半導体装置４１からなるチップ積層型の半導体装置（マルチチップパッケージ、マルチチップモジュール）を製造しても構わない。
また、第４実施形態の半導体装置４１において、第１のチップ搭載基板３と第２のチップ搭載基板４２との間に、必ずしも約３．２ＭＰａ以下の樹脂からなる接着剤４３を設ける必要はない。第１〜第３の各実施形態の半導体装置１，２１，３１と同様に、第１のチップ搭載基板３と第２のチップ搭載基板４２との間を、第１のチップ搭載基板３の縁部３ｂと対向する部分を除いて中空状態に設定しても構わない。また、第１〜第３の各実施形態の半導体装置１，２１，３１において、第４実施形態の半導体装置４１と同様に、第１のチップ搭載基板３と第２のチップ搭載基板４２との間に約３．２ＭＰａ以下の樹脂からなる接着剤４３を設けても構わない。
また、第３実施形態の半導体装置３１においては、各外部接続パッド９ｂの端面のみを覆って導電層３２を設けられているが、これに限定されない。各外部接続パッド９ｂの表面全体を覆って導電層３２を設けても構わない。このようにすれば、各外部接続パッド９ｂの耐久性をより向上できるとともに、それらの接続容易性もより向上できる。
また、前述した第１〜第５の各実施形態において、半導体チップ２を薄肉に形成するだけでなく、第１のチップ搭載基板３および第２のチップ搭載基板４，４２を薄肉形状かつ柔軟性（可撓性）を有するフレキシブル基材として形成するとよい。たとえば、第１のチップ搭載基板３および第２のチップ搭載基板４，４２を、ガラスエポキシ、ポリイミド、ＢＴレジン、あるいはＰＣＢ等を用いて、テープ状あるいはフィルム状に形成するとよい。これにより、第１の半導体チップ２および第２の半導体チップ４４のみならず、各半導体装置１，２１，３１，４１，５１全体の応力緩和能力を極めて向上させることができる。この結果、各半導体装置１，２１，３１，４１，５１の耐久性、信頼性、性能、および品質等を極めて向上させることができる。それとともに、各半導体装置１，２１，３１，４１，５１の軽量化、コンパクト化、および省スペース化を極めて向上させることができる。この結果、半導体装置１の汎用性を極めて向上させることができる。
さらに、各半導体装置１，２１，３１，４１，５１を封止樹脂により封止する際には、封止樹脂を各半導体装置１，２１，３１，４１，５１の中心に対して対称性を有するように設けるとよい。すなわち、少なくとも第１の半導体チップ２が対称中心となるように封止樹脂を設けるとよい。これにより、封止樹脂によりパッケージングされた後の各半導体装置１，２１，３１，４１，５１に応力が働いても、その応力をパッケージ全体で均一に分散させたり、逃がしたり、あるいは吸収したりすることができる。この結果、第１の半導体チップ２をはじめとする各半導体装置１，２１，３１，４１，５１内の特定の箇所に応力が偏って集中するおそれを殆ど無くすことができる。この結果、各半導体装置１，２１，３１，４１，５１の耐久性、信頼性、性能、および品質等を極めて向上させることができる。これは、接着材１１，４３についても同様である。
第１実施形態に係る半導体装置を示す断面図。 第２実施形態に係る半導体装置を示す断面図。 第３実施形態に係る半導体装置を示す断面図。 第４実施形態に係る半導体装置を示す断面図。 第５実施形態に係る半導体装置を半導体チップ側から臨んで示す平面図。 第１実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置を示す断面図。
符号の説明
１，２１，３１，４１，５１…半導体装置、２…半導体チップ（第１の半導体チップ、半導体素子）、３…チップ搭載基板（第１のチップ搭載基板、第１の基材）、３ａ…チップ搭載面（第１のチップ搭載面、半導体素子が搭載される側の主面）、３ｂ…チップ搭載基板の縁部（第１の基材の縁部）、３ｃ…チップ非搭載面（半導体素子が搭載される側の主面とは反対側の主面）、４，４２…第２のチップ搭載基板（第２の基材）、４ａ…基板搭載面（第１の基材に対向する側の主面）、６…チップ搭載領域（第１のチップ搭載領域、半導体素子が搭載される領域）、７…チップ接続パッド（第１のチップ接続パッド、第１の接続部）、９…第２の接続部、９ａ…第１の基板接続パッド（第２の接続部）、９ｂ…外部接続パッド（外部端子、第２の接続部）、１０…第２の基板接続パッド（第３の接続部）、１３…基板搭載領域（第１の基材が搭載される領域）、４３…接着材（弾性率が３．２ＭＰａ以下の接着材）

Claims (5)

  1. 少なくとも１個の半導体素子が一方の主面上に搭載されるとともに、前記半導体素子が電気的に接続される第１の接続部が前記主面上に複数個設けられており、かつ、前記主面上の前記半導体素子が搭載される領域の外側に第２の接続部が複数個設けられている第１の基材と、
    この第１の基材の前記半導体素子が搭載される側とは反対側の主面に対向して配置されるとともに、前記第１の基材がその縁部を接着されて搭載されており、かつ、前記各第２の接続部のうちの少なくとも１個が電気的に接続される第３の接続部が、前記第１の基材に対向する側の主面の前記第１の基材が搭載される領域の外側に複数個設けられている第２の基材と、
    を具備することを特徴とする半導体装置。
  2. 前記第１の基材の前記半導体素子が搭載される領域の反対側の領域と前記第２の基材とが離間されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の基材の前記半導体素子が搭載される領域の反対側の領域と前記第２の基材とが、弾性率が３．２ＭＰａ以下の接着材により接着されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体素子は、その厚さが０．１５ｍｍ以下であることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
  5. 前記各第２の接続部のうち前記第３の接続部に接続される第２の接続部が、その他の第２の接続部よりも外側に設けられていることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置。
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US7288940B2 (en) * 2004-12-06 2007-10-30 Analog Devices, Inc. Galvanically isolated signal conditioning system
JP2007098274A (ja) * 2005-10-04 2007-04-19 Ibiden Co Ltd 多孔質ハニカム構造体及びそれを利用した排ガス浄化装置
JP2007123457A (ja) * 2005-10-27 2007-05-17 Nec Electronics Corp 半導体モジュール
JP5222509B2 (ja) 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
US10718701B2 (en) 2015-05-12 2020-07-21 Schlumberger Technology Corporation NMR based reservoir wettability measurements
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115112A (ja) 1993-10-19 1995-05-02 Fuji Xerox Co Ltd 電子回路実装体
JPH07147347A (ja) * 1993-11-25 1995-06-06 Matsushita Electric Ind Co Ltd 集積回路装置
JP3866777B2 (ja) 1994-08-29 2007-01-10 富士通株式会社 半導体装置及びその製造方法
US5661086A (en) * 1995-03-28 1997-08-26 Mitsui High-Tec, Inc. Process for manufacturing a plurality of strip lead frame semiconductor devices
JPH09129673A (ja) 1995-10-30 1997-05-16 Toshiba Microelectron Corp 半導体装置
US6011694A (en) * 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
JP3566957B2 (ja) * 2002-12-24 2004-09-15 沖電気工業株式会社 半導体装置及びその製造方法

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