KR100683027B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

베이스기판(2) 상에 실장된 2개의 메모리 칩(1A, 1A)은, 동일한 외형 치수를 가지고, 동일 기억용량의 플래시 메모리가 형성되어 있다. 이들의 메모리 칩(1A, 1A)은 한쪽 상부에 다른쪽을 서로 중첩시킨 상태로 베이스기판(2) 상에 실장되며, 또 서로 동일 방향을 향한 상태로 서로 중첩되어 있으며, 한쪽의 메모리 칩(1A)의 본딩패드(BP)와 다른쪽의 메모리 칩(1A)의 본딩패드(BP)가 근접하여 배치되어 있다. 또, 상층의 메모리 칩(1A)은 그 일부가 하층의 메모리 칩(1A)의 본딩패드(BP)와 포개지지 않도록, 하층의 메모리 칩(1A)의 한변에 평행한 방향(X 방향) 및 이것과 직교하는 방향(Y 방향)에 어긋난 상태로 적층되어 있다.
플래시 메모리, 반도체 장치, 메모리 칩, 방법, 모듈

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일실시형태인 반도체장치의 외관을 나타내는 평면도,
도 2는 도 1의 A-A선에 따른 단면도,
도 3은 도 1에 나타내는 반도체장치의 베이스기판을 나타내는 평면도,
도 4의 (a)는 본 발명의 칩 적층방식에 의해 2개의 메모리 칩의 본딩패드와 베이스기판에 대응하는 전극을 와이어로 접속한 상태를 간략화하여 나타내는 평면도, (b)는 본 발명의 칩 적층방식에 의해 2개의 메모리 칩의 본딩패드와 베이스기판에 대응하는 전극을 와이어로 접속한 상태를 간략화하여 나타내는 단면도,
도 5의 (a)는 다른 방식에 의해 2개의 메모리 칩의 본딩패드와 베이스기판에 대응하는 전극을 와이어로 접속한 상태를 간략화하여 나타내는 평면도, (b)는 다른 방식에 의해 2개의 메모리 칩의 본딩패드와 베이스기판에 대응하는 전극을 와이어로 접속한 상태를 간략화하여 나타내는 단면도,
도 6은 본 발명의 다른 실시형태인 반도체장치를 나타내는 단면도,
도 7은 본 발명의 다른 실시형태인 반도체장치를 나타내는 단면도,
도 8은 도 7에 나타내는 반도체장치의 베이스기판을 나타내는 평면도,
도 9는 본 발명의 다른 실시형태인 반도체장치를 나타내는 단면도,
도 10은 도 9에 나타내는 반도체장치의 베이스기판을 나타내는 평면도,
도 11은 본 발명의 다른 실시형태인 반도체장치를 나타내는 단면도,
도 12는 도 11에 나타내는 반도체장치의 베이스기판을 나타내는 평면도,
도 13은 본 발명의 다른 실시형태인 반도체장치를 나타내는 단면도,
도 14는 도 13에 나타내는 반도체장치의 베이스기판을 나타내는 평면도,
도 15는 본 발명의 다른 실시형태인 반도체장치를 나타내는 단면도,
도 16은 도 15에 나타내는 반도체장치의 베이스기판을 나타내는 평면도,
도 17은 본 발명의 다른 실시형태인 반도체장치의 베이스기판을 나타내는 평면도이다.
본 발명은 반도체장치 및 그 제조기술에 관한 것으로, 특히 복수개의 반도체 칩을 적층하여 단일의 패키지로 수지밀봉한 반도체장치에 적용하는 유효한 기술에 관한 것이다.
플래시 메모리나 DRAM(Dynamic Random Access Memory) 등의 메모리 LSI를 대용량화하는 대책의 하나로서, 이들의 메모리 LSI가 형성된 반도체 칩을 적층하여 단일의 패키지로 밀봉한 메모리·모듈구조가 여러가지 제안되어 있다.
예를 들면 일본 특개평 4-302164호 공보는 하나의 패키지내에 동일 기능, 동일 사이즈의 복수의 반도체 칩을 절연층을 통해 계단 모양으로 적층하고, 각각의 반도체 칩의 계단 모양 부분에 노출한 본딩패드와 패키지의 이너리드를 와이어를 통해 전기적으로 접속한 패키지구조를 개시하고 있다.
또, 일본 특개평 11-204720호 공보는 절연성기판 상에 열압착 시트를 통해 제1 반도체 칩을 탑재하고, 이 제1 반도체 칩 상에 열압착 시트를 통해, 외형 치수가 제1 반도체 칩보다도 작은 제2 반도체 칩을 탑재하여, 제1 및 제2 반도체 칩의 본딩패드와 절연성기판 상의 배선층을 와이어를 통해 전기적으로 접속하며, 제1 및 제2 반도체 칩과 와이어를 수지로 밀봉한 패키지구조를 개시하고 있다.
사이즈 및 본딩패드 배치가 동일한 반도체 칩을 2개 이상 적층하여 기판 상에 실장하고, 각각의 반도체 칩의 본딩패드와 기판의 전극을 와이어로 접합한 경우, 이들의 반도체 칩의 전기적으로 공통인 본딩패드와 전극을 접속하는 복수개의 와이어끼리가 상방(上方)에서 보았을 때에 거의 중첩되어 보이므로, 와이어 본딩공정 완료 후에 행해지는 외관검사 공정에서, 상하의 와이어끼리의 쇼트의 유무 등을 판정하는 것이 곤란하게 된다.
또, 전기적으로 공통인 본딩패드와 전극을 접속하는 상기 복수개의 와이어 중, 하층의 반도체 칩의 본딩패드에 접속되는 와이어는 상층의 반도체 칩의 본딩패드에 접속되는 와이어의 거의 바로 아래(直下)에 위치하게 되므로, 상층의 반도체 칩의 본딩패드에 접속되는 와이어의 루프 높이를 낮게하면, 그 바로 아래의 와이어와의 거리가 접근하여 양자(兩者)가 쇼트되기 쉽게 된다. 이것을 방지하기 위해, 상층의 반도체 칩의 본딩패드에 접속되는 와이어의 루프 높이를 높게하면, 반도체 칩과 와이어를 밀봉하는 수지가 두껍게 되므로, 패키지를 박형화하는 것이 곤란하게 된다.
본 발명의 목적은 복수개의 반도체 칩을 적층하여 수지밀봉한 반도체장치에서, 와이어 본딩공정 후에 행하는 외관검사의 신뢰성을 향상시키는 기술을 제공하는 데에 있다.
본 발명의 다른 목적은 복수개의 반도체 칩을 적층하여 수지밀봉한 반도체장치의 소형화, 박형화를 추진하는 기술을 제공하는 데에 있다.
본 발명의 다른 목적은 복수개의 반도체 칩을 적층하여 수지밀봉한 반도체장치의 제조 코스트를 저감하는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체장치는, 주면의 한변에 따라 복수의 본딩패드가 형성된 제1 반도체 칩이 기판 상에 실장되며, 주면의 한변에 따라 복수의 본딩패드가 형성된 제2 반도체 칩이 상기 제1 반도체 칩의 주면 상에 적층되고, 상기 제1 및 제2 반도체 칩의 상기 본딩패드와 상기 기판상의 전극이 와이어를 통해 전기적으로 접속되며, 상기 제1 및 제2 반도체 칩과 상기 와이어가 수지에 의해 밀봉되고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 한변에 평행한 방향 및 이것과 직교하는 방향에 어긋난 상태로 상기 제1 반도체 칩의 주면상에 적층되어 있다.
본 발명의 반도체장치는, 주면의 한변에 따라 복수의 본딩패드가 형성된 상기 제1 반도체 칩이 기판 상에 실장되고, 주면의 한변에 따라 복수의 본딩패드가 형성된 제2 반도체 칩은 상기 제1 반도체 칩의 주면 상에서, 상기 제2 반도체 칩의 한변이 상기 제1 반도체 칩의 한변에 대향하며, 또 상기 제1 반도체 칩의 상기 본딩패드가 노출되도록, 상기 제1 반도체 칩의 한변에 평행한 방향 및 이것과 직교하는 방향에 어긋난 상태로 적층되고, 주면의 한변에 따라 복수의 본딩패드가 형성된 제3 반도체 칩은 상기 제2 반도체 칩의 주면 상에서, 상기 제3 반도체 칩의 한변이 상기 제1 반도체 칩의 한변과 동일 방향에 따르며, 또 상기 제1 반도체 칩과 서로 동일 방향을 향한 상태로 서로 중첩되도록 적층되고, 상기 제1, 제2 및 제3 반도체 칩의 상기 본딩패드와 상기 기판상의 전극과는 각각 와이어를 통해 전기적으로 접속되며, 상기 제1, 제2 및 제3 반도체 칩과 상기 와이어가 수지에 의해 밀봉되어 있다.
본 발명의 반도체장치의 제조방법은, 이하의 공정을 가지고 있다.
(a) 주면의 한변에 따라 복수의 본딩패드가 형성된 제1 반도체 칩을 기판 상에 실장하는 공정,
(b) 주면의 한변에 따라 복수의 본딩패드가 형성된 제2 반도체 칩을, 상기 제1 반도체 칩의 한변에 평행한 방향 및 이것과 직교하는 방향에 어긋난 상태로 그 주면 상에 적층하는 공정,
(c) 상기 제1 및 제2 반도체 칩에 형성된 상기 복수의 본딩패드와 상기 기판 상에 형성된 전극을 와이어를 통해 전기적으로 접속하는 공정,
(d) 상기 제1 및 제2 반도체 칩과 상기 와이어를 수지로 밀봉하는 공정.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에서, 동일 부재에는 동일 부호를 붙여, 그 반복 설명은 생략한다.
(실시형태 1)
도 1은 본 실시형태의 반도체장치의 외관을 나타내는 평면도, 도 2는 이 반도체장치의 길이방향(A-A선)에 따른 단면도, 도 3은 이 반도체장치의 베이스기판을 나타내는 평면도이다.
본 실시형태의 반도체장치는, 주면에 반도체소자로서 예를 들면 플래시 메모리가 형성된 2개의 반도체 칩(이하, 칩 또는 메모리 칩이라 함)(1A, 1A)과, 이 플래시 메모리를 제어하는 회로가 형성된 1개의 반도체 칩(이하, 칩 또는 컨트롤칩이라 함)(1B)을 베이스기판(2) 상에 실장하고, 이들 3개의 칩(1A, 1A, 1B)을 수지(3)로 밀봉함과 동시에, 베이스기판(2)의 상면을 수지제의 캡(4)으로 피복한 메모리카드(MC)이다. 이 메모리카드(MC)는, 예를 들면 디지털·카메라 등의 휴대전자 기기(機器)에 내장되며, 화상 등의 데이터를 보존하는 메모리로 사용된다. 메모리카드(MC)의 외형 치수는 일예로서 장변이 32㎜, 단변이 24㎜, 두께가 1.2㎜이다.
상기 메모리카드(MC)의 베이스기판(2) 상에 실장된 2개의 메모리 칩(1A, 1A)은 동일한 외형 치수를 가지고, 동일 기억용량의 플래시 메모리가 형성되어 있다. 이들의 메모리 칩(1A, 1A)은 한쪽의 상부에 다른쪽을 서로 중첩시킨 상태로 베이스기판(2) 상에 실장되어 있다. 하층의 메모리 칩(1A)은 베이스기판(2)의 상면에 접착제 등으로 접합되어 있으며, 상층의 메모리 칩(1A)은 하층의 메모리 칩(1A)의 상면에 접착제 등으로 접합되어 있다. 한편, 컨트롤칩(1B)은 메모리 칩(1A, 1A) 근방의 베이스기판(2) 상에 실장되어 있으며, 동일하게 접착제 등에 의해 베이스기판(2)의 상면에 접합되어 있다. 이들 3개의 칩(1A, 1A, 1B)은 어느 것이나 그 주면(소자형성면)이 위로 향한 상태로 베이스기판(2) 상에 실장되어 있다.
플래시 메모리가 형성된 2개의 메모리 칩(1A, 1A)의 각각의 주면에는, 그 한변에 따라 복수의 본딩패드(BP)가 일렬로 형성되어 있다. 즉, 메모리 칩(1A)은 소자 형성면의 주변부에 본딩패드(BP)를 형성하고, 또 이들의 본딩패드(BP)를 그 한변에 따라 일렬로 배치하는 편변(片邊) 패드방식을 채용하고 있다. 한편, 컨트롤칩(1B)의 주면에는, 예를 들면 대향하는 2개의 장변에 따라 복수의 본딩패드(BP)가 일렬씩 형성되어 있다.
2개의 메모리 칩(1A, 1A)은 서로 동일 방향을 향한 상태로 서로 중첩되어 있으며, 한쪽의 메모리 칩(1A)의 본딩패드(BP)와 다른쪽의 메모리칩(1A)의 본딩패드(BP)가 근접하여 배치되어 있다. 또, 상층의 메모리 칩(1A)은 그 일부가 하층의 메모리 칩(1A)의 본딩패드(BP)와 중복되지 않도록 하층의 메모리 칩(1A)의 한변에 평행한 방향(X 방향) 및 이것과 직교하는 방향(Y 방향)에 어긋난 상태로 적층되어 있다.
상기 칩(1A, 1A, 1B) 근방의 베이스기판(2) 상에는 복수의 전극(5)이 형성되 어 있으며, 각각의 칩(1A, 1A, 1B)의 본딩패드(BP)와 대응하는 전극(5)이 Au(금)인 와이어(6)를 통해 전기적으로 접속되어 있다. 칩(1A, 1A, 1B)의 본딩패드(BP)는 상기 전극(5) 및 전극(5)에 전기적으로 접속된 베이스기판(2)의 배선(도시하지 않음)을 통해, 베이스기판(2)의 한주면의 일단에 형성된 접속단자(7B) 및 타단에 형성된 테스트패드(8)에 전기적으로 접속되어 있다. 접속단자(7B)는 이 메모리카드(MC)를 휴대전자 기기에 장착할 때의 접속단자로서 사용되며, 베이스기판(2)의 하면의 외부 접속단자(7A)에 스루홀(11)을 통해 전기적으로 접속되어 있다. 또, 테스트패드(8)는 이 메모리카드(MC)의 조립공정 등에서, 전기특성을 측정하기 위해 사용된다.
도 4의 (a)는, 상기 2개의 메모리 칩(1A, 1A)의 본딩패드(BP)와 베이스기판(2)에 대응하는 전극(5)을 와이어(6)로 접속한 상태를 간략화하여 나타내는 평면도, 동 도면 (b)는 동일한 단면도이다.
전술한 바와 같이, 2단으로 적층된 메모리 칩(1A, 1A) 중, 상층의 메모리 칩(1A)은 하층의 메모리 칩(1A)의 한변에 평행한 X 방향 및 이것과 직교하는 Y 방향에 어긋난 상태로 적층된다. 이 때문에, 2개의 메모리 칩(1A, 1A)이 전기적으로 공통인 본딩패드(BP)(예를 들면 상층의 메모리 칩(1A)의 본딩패드(BPa) 및 하층의 메모리 칩(1A)의 본딩패드(BPb))와 그들에 대응하는 전극(5)을 2개의 와이어(6)(예를 들면 와이어(6a) 및 와이어(6b))로 접합한 경우, 한쪽의 본딩패드(BPa)에 접속되는 와이어(6a)와 다른쪽의 본딩패드(BPb)에 접속되는 와이어(6b)는 상방에서 보았을 때에 서로 중첩되는 일이 없다. 따라서, 이 경우는 와이어 본딩공정 완료 후 에 행해지는 외관 검사공정에서, 베이스기판(2)의 상방에서 카메라 등을 사용하여 상하의 와이어(6)끼리의 쇼트의 유무 등, 와이어(6)의 접속상태를 용이하게 판정하는 것이 가능하게 된다.
이것에 대해, 도 5에 나타내는 바와 같이, 상층의 메모리 칩(1A)을 한방향(예를 들면 X 방향)으로 만 어긋나게 하여 서로 중첩시킨 경우는, 한쪽의 본딩패드(BPa)에 접속되는 와이어(6a)와 다른쪽의 본딩패드(BPb)에 접속되는 와이어(6b)가 상방에서 보았을 때에 거의 서로 중첩하게 보이므로, 상하의 와이어(6)끼리의 쇼트의 유무등을 판정하는 것이 곤란하게 된다.
또, 상기 도 5에 나타내는 바와 같은 적층방식에서는, 하층의 메모리 칩(1A)의 본딩패드(BPb)에 접속되는 와이어(6b)가 상층의 메모리 칩(1A)의 본딩패드(BPa)에 접속되는 와이어(6a)의 거의 바로 아래에 위치하므로, 와이어(6a)의 루프 높이를 낮게 하면 그 바로 아래의 와이어(6)와의 거리가 접근하여 양자가 쇼트되기 쉽게 된다.
이것에 대해, 도 4에 나타내는 본 실시형태의 칩 적층방식에서는, 동일한 전극(5)에 접속되는 와이어(6a)와 와이어(6b)가 수평방향으로 어긋나 있으므로, 와이어(6a)의 루프 높이를 낮게 하여도 그 하방의 와이어(6b)와 쇼트할 염려는 적다. 즉, 본 실시형태의 칩 적층방식을 채용함으로써, 상층의 메모리 칩(1A)의 본딩패드(BP)에 접속되는 와이어(6)의 루프 높이를 낮게 할 수 있으므로, 그 만큼 칩(1A, 1A, 1B) 및 와이어(6)를 밀봉하는 수지(3)의 두께를 얇게 할 수 있으며, 메모리카드(MC)의 박형화, 경량화를 도모할 수 있다.
상기와 같이 구성된 본 실시형태의 메모리카드(MC)를 조립하기 위해서는, 먼저 베이스기판(2) 상에 접착제 등을 사용하여 제1 메모리 칩(1A)을 실장하고, 이어서 그 상면에 접착제 등을 사용하여 제2 메모리 칩(1A)을 적층한다. 이때, 제2 메모리 칩(1A)은 제1 메모리 칩에 대해서 X 방향 및 Y 방향에 어긋나게 하여 적층한다. 또, 이 작업과 전후하여 베이스기판(2) 상의 다른 영역에, 접착제등을 사용하여 컨트롤 칩(1B)을 실장한다.
다음에, 칩(1A, 1A, 1B)이 실장된 상기 베이스기판(2)을 와이어 본딩장치의 히트 스테이지(heat stage)에 탑재하여, 베이스기판(2)의 뒷면을 진공 흡착등에 의해 히트 스테이지에 고정한 후, 칩(1A, 1A, 1B)의 본딩패드(BP)와 대응하는 전극(5)을 순차 와이어(6)로 전기적으로 접속한다. 와이어(6)에 의한 접속방법으로서는, 예를 들면 열압착과 초음파진동을 병용한 와이어 본딩방법을 사용한다. 또, 상층의 메모리 칩(1A)의 본딩패드(BP)와 전극(5)을 와이어(6)로 접속할 때에는, 먼저 전극(5)의 표면에 와이어(6)의 일단을 접속(퍼스트·본딩)하고, 다음에 본딩패드(BP)의 표면에 와이어(6)의 타단을 접속(세컨드·본딩)하는 리버스·본딩(reverse bonding)방식을 채용함으로써, 상층의 메모리 칩(1A)의 본딩패드(BP)에 접속되는 와이어(6)의 루프 높이를 보다 낮게 할 수 있다.
다음에, 외관검사에 의해 와이어(6)의 접속상태의 양부(良否)를 판정한 후, 칩(1A, 1A, 1B) 및 와이어(6)를 수지(3)로 밀봉한다. 밀봉방법은 포팅수지에 의한 밀봉 또는 몰딩수지에 의한 밀봉 어느 것이라도 좋다. 다음에, 베이스기판(2)의 일단에 형성된 테스트 패드(8)에 프로브를 접촉하여 전기특성 검사를 행한 후, 베이 스기판(2)의 상면을 수지제의 캡(4)으로 피복함으로써, 상기 도 1 ~ 도 3에 나타내는 본 실시형태의 메모리카드(MC)를 완성한다.
또한, 메모리카드의 부품점수(部品点數)를 저감하여 제조 코스트를 낮추는 대책으로서, 베이스기판(2)의 상면을 캡(4)으로 피복하는 수단에 대신해서, 예를 들면 도 6에 나타내는 바와 같이, 베이스기판(2)의 상면 전체를 수지(3)로 밀봉해도 된다. 수지밀봉은 개개에서의 밀봉이나 다연(多連)기판의 밀봉(몰딩) 일괄에 의한 개편화 다이싱에서의 수지밀봉 제작도 가능하다.
상기 메모리카드(MC)는 베이스기판(2) 상에 컨트롤 칩(1B)을 실장하고 있으나, 메모리 칩(1A)에 비해 외형 치수가 작은 컨트롤 칩(1B)은 도 7 및 도 8에 나타내는 바와 같이, 상층의 메모리 칩(1A)의 상면에 적층할 수도 있다.
이와 같은 칩 적층방식을 채용한 경우는, 베이스기판(2) 상에서의 컨트롤 칩(1B)의 실장영역이 불필요하게 된 만큼, 베이스기판(2)의 외형 치수를 작게 할 수 있으므로, 메모리카드(MC)의 소형, 경량화를 도모할 수 있다.
또, 이와 같은 칩 적층방식을 채용한 경우는, 칩(1A, 1A, 1B)이 3단으로 적층되므로, 칩(1A, 1A,1B) 및 와이어(6)를 밀봉하는 수지(3)가 두껍게 되며, 메모리카드(MC)의 박형화가 저해된다. 그 대책으로서, 칩(1A, 1A, 1B)의 뒷면을 연마하여 그들의 두께를 얇게 함으로써, 수지(3)의 막두께의 증가를 억제할 수 있다.
본 실시형태의 칩 적층방식은, BGA(Ball Grid Array)형의 패키지에 적용할 수도 있다. 예를 들면 도 9 및 도 10에 나타내는 BGA는 2단으로 적층한 메모리 칩(1A, 1A)과 컨트롤 칩(1B)이 실장된 베이스기판(2)의 상면 전체를 수지(3)로 밀 봉하고, 베이스기판(2)의 하면에 땜납등으로 이루어지는 범프전극(10)을 접속한 것이다. 또, 도 11 및 도 12에 나타내는 BGA는 2단으로 적층한 메모리 칩(1A, 1A)의 위에 다시 컨트롤 칩(1B)을 적층한 것이다.
또한, 본 실시형태의 칩 적층방식을 BGA에 적용하는 경우는, 하층의 메모리 칩(1A)과 베이스기판(2)과의 사이에 베이스기판(2)을 구성하는 수지재료보다도 탄성율이 낮은 엘라스토머(elastomer) 또는 다공질수지 등으로 이루어지는 시트재를 개재시킴으로써, BGA를 기판에 실장했을 때에 범프전극(10)에 가해지는 열 스트레스를 저감할 수 있다.
(실시형태 2)
도 13은 본 실시형태의 반도체장치의 단면도, 도 14는 이 반도체장치의 베이스기판을 나타내는 평면도이다.
본 실시형태의 반도체장치는 플래시 메모리가 형성된 4개의 메모리 칩(1A1 ~ 1A4)과 1개의 컨트롤 칩(1B)을 베이스기판(2) 상에 실장하고, 이들 칩(1A1 ~ 1A4 , 1B)을 수지(3)로 밀봉함과 동시에, 베이스기판(2)의 상면을 수지제의 캡(4)으로 피복한 메모리카드(MC)이다.
4개의 메모리 칩(1A1 ~ 1A4)은 동일한 외형 치수를 가지고, 동일 기억용량의 플래시 메모리가 형성되어 있다. 또, 이들의 메모리 칩(1A1 ~ 1A4)은 소자 형성면의 주변부에 본딩패드(BP)를 형성하고, 또 이들의 본딩패드(BP)를 그 한변에 따라 일렬로 배치하는 편변 패드방식을 채용하고 있다.
본 실시형태에서는 상기 4개의 메모리 칩(1A1 ~ 1A4)이 4단으로 서로 중첩된 상태로 베이스기판(2) 상에 실장되어 있다. 이 경우, 최하층의 메모리 칩(1A1) 및 밑에서 세번째의 메모리 칩(1A3)에 대해서 밑에서 두번째 및 네번째의 메모리 칩(1A2, 1A4)은 본딩패드(BP)가 배치된 한변에 평행한 X 방향 및 이것과 직교하는 Y 방향에 어긋난 상태로 적층된다. 메모리 칩(1A1 ~ 1A4)은 서로 동일 방향을 향한 상태로 서로 중첩되며, 메모리 칩(1A1, 1A3), 메모리 칩(1A2, 1A4)은 각각 위에서 보아 서로 어긋남없이 중첩되어 있다. 또, 밑에서 두번째의 메모리 칩(1A2) 및 최상층의 메모리 칩(1A4)은 최하층의 메모리 칩(1A1) 및 밑에서 세번째의 메모리 칩(1A3 )과는 본딩패드(BP)의 위치가 좌우 반대방향이 되도록 서로 중첩된다.
상기 한 본 실시형태의 칩 적층방식에서는, 최하층의 메모리 칩(1A1) 및 밑에서 세번째의 메모리 칩(1A3), 밑에서 두번째의 메모리 칩(1A2) 및 최상층의 메모리 칩(1A4)은 각각 전기적으로 공통인 본딩패드(BP)에 접속되는 2개의 와이어(6, 6)가 수평방향으로 어긋나지 않지만, 사이에 메모리 칩이 존재하므로, 와이어 루프를 주의하지 않고 와이어본딩 할 수 있다.
따라서, 같은 측에 본딩되는 상하의 와이어(6)끼리의 쇼트의 문제는 적으므로, 와이어 본딩공정 완료 후에 행해지는 외관 검사공정에서, 카메라등을 사용하여 와이어(6)의 접속상태를 용이하게 판정할 수 있다.
도 15 및 도 16에 나타내는 바와 같이, 본 실시형태의 칩 적층방식은, 상기 실시형태 1의 칩 적층방식과 같은 BGA 등의 수지밀봉형 패키지에 적용할 수도 있다. 또, 상기 실시형태 1과 동일하게 최상층의 메모리 칩(1A4)의 상면에, 그것보다도 외형 치수가 작은 컨트롤 칩(1B)등을 적층해도 좋은 것은 물론이다.
또, 도 17에 나타내는 바와 같이, 2개의 메모리 칩(1A, 1A) 및 컨트롤 칩(1B)의 각각에 공통하는 본딩패드(BP)(신호핀)를 베이스기판(2) 상의 같은 전극(5)에 접속해도 좋다. 동 도면은 메모리카드(MC)에 적용한 예이지만, BGA형의 패키지에 적용할 수 있는 것은 물론이다.
이상, 본 발명자에 의해 행해진 발명을 상기 실시형태에 기초하여 구제적으로 설명했으나, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말 할 필요도 없다.
상기 실시형태에서는, 플래시 메모리가 형성된 칩을 적층하는 경우에 대해서 설명했으나, 이것에 한정되지 않고, 예를 들면 외형 치수가 다른 복수개의 칩이나 이종(異種)의 메모리가 형성된 복수개의 칩을 적층하는 경우 등에도 적용할 수 있다.
또, 상기 실시형태에서는, 2개 또는 4개의 메모리 칩을 적층하는 경우에 대해서 설명했으나, 이것에 한정되는 것이 아니라, 3개 또는 5개 이상의 칩을 적층하는 경우에도 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
본 발명에 의하면, 복수개의 반도체 칩을 적층하여 수지밀봉한 반도체장치에서, 하층의 반도체 칩의 본딩패드에 접속된 와이어와 상층의 반도체 칩의 본딩패드에 접속된 와이어가 쇼트하는 불량을 저감할 수 있다.
본 발명에 의하면, 복수개의 반도체 칩을 적층하여 수지밀봉한 반도체장치에서, 와이어 본딩공정의 후에 행하는 외관검사의 신뢰성을 향상시킬 수 있다.
본 발명에 의하면, 복수개의 반도체 칩을 적층하여 수지밀봉한 반도체장치의 소형화, 박형화를 추진할 수 있다.
본 발명에 의하면, 복수개의 반도체 칩의 적층화가 용이하게 되므로, 소형, 박형으로 대용량의 메모리 패키지를 실현할 수 있다.
본 발명에 의하면, 복수개의 반도체 칩을 적층하여 수지밀봉 한 반도체장치에서, 반도체 칩과 기판과의 전기적인 접속을 와이어 본딩방식에 의해 행하므로, 반도체장치의 제조 코스트를 저감할 수 있다.

Claims (41)

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  16. 주면, 상기 주면의 반대 방향의 배면을 가지는 기판과;
    상기 주면 상에 형성된 복수의 제1 전극과;
    상기 주면 상에 형성된 복수의 제2 전극과;
    상기 배면 상의 복수의 외부 접속 단자와;
    주면을 가지고, 메모리 칩과 상기 주면 상에 형성된 복수의 본딩패드를 포함하며, 상기 기판의 주면 상에 실장된 제1 반도체 칩과;
    주면을 가지고, 메모리 회로를 제어하기 위한 컨트롤 칩과 상기 주면 상에 형성된 복수의 본딩패드를 포함하며, 상기 제1 반도체 칩의 주면 상에 적층되는 제2 반도체 칩과;
    상기 제1 반도체 칩의 본딩패드 각각을 복수의 제1 전극의 상응하는 각각에 전기적으로 접속하는 제1 와이어와;
    상기 제2 반도체 칩의 본딩패드 각각을 복수의 제2 전극의 상응하는 각각에 전기적으로 접속하는 제2 와이어와;
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 와이어, 상기 제2 와이어와 상기 복수의 제1 전극과 상기 복수의 제2 전극을 밀봉하는 수지를 포함하고,
    여기서, 상기 제1 와이어는 평면적 관점에서 상기 제1 반도체 칩의 한변을 교차하고,
    상기 제2 와이어는 평면적 관점에서 상기 제1 와이어가 교차하는 상기 제1 반도체 칩의 변과는 또다른 변을 교차하는 것을 특징으로 하는 메모리카드.
  17. 제 16 항에 있어서,
    상기 제2 와이어는 상기 제1 반도체 칩과 상기 제2 반도체 칩의 적층의 평면적 관점에서 상기 제1 와이어를 교차하지 않는 것을 특징으로 하는 메모리카드.
  18. 제 17 항에 있어서,
    상기 메모리 회로는 플래시 메모리인 것을 특징으로 하는 메모리카드.
  19. 제 18 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩이 각각 주면의 반대 방향의 배면을 가지며, 각 칩의 두께를 줄이기 위하여 마멸되는 것을 특징으로 하는 메모리카드.
  20. 제 19 항에 있어서,
    상기 제2 반도체 칩이 상기 제1 반도체 칩의 평면적 관점의 영역보다 더 작은 평면적 관점의 영역을 덮는 것을 특징으로 하는 메모리카드.
  21. 제 17 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩이 각각 상기 주면의 반대 방향의 배면을 가지며, 각 칩의 두께를 줄이기 위하여 마멸되는 것을 특징으로 하는 메모리카드.
  22. 제 21 항에 있어서,
    상기 제2 반도체 칩이 상기 제1 반도체 칩의 평면적 관점의 영역보다 더 작은 평면적 관점의 영역을 덮는 것을 특징으로 하는 메모리카드.
  23. 제 17 항에 있어서,
    상기 제2 반도체 칩이 상기 제1 반도체 칩의 평면적 관점의 영역보다 더 작은 평면적 관점의 영역을 덮는 것을 특징으로 하는 메모리카드.
  24. 제 16 항에 있어서,
    상기 메모리 회로가 플래시 메모리인 것을 특징으로 하는 메모리카드.
  25. 제 16 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩이 각각 주면의 반대 방향의 배면을 가지며, 각 칩의 두께를 줄이기 위하여 마멸되는 것을 특징으로 하는 메모리카드.
  26. 제 25 항에 있어서,
    상기 메모리 회로가 플래시 메모리인 것을 특징으로 하는 메모리카드.
  27. 제 16 항에 있어서,
    상기 제2 반도체 칩이 상기 제1 반도체 칩의 평면적 관점의 영역보다 더 작은 평면적 관점의 영역을 덮는 것을 특징으로 하는 메모리카드.
  28. 제 27 항에 있어서,
    상기 메모리 회로가 플래시 메모리인 것을 특징으로 하는 메모리카드.
  29. 주면과 주면의 반대 방향의 배면을 가지는 기판과;
    상기 주면 상에 형성된 복수의 제1 전극과;
    상기 주면 상에 형성된 복수의 제2 전극과;
    상기 주면 상에 형성된 복수의 외부 접속단자와;
    주면을 가지고, 메모리 회로와 상기 주면 상에 형성된 복수의 본딩패드를 포함하며, 상기 기판의 주면 상에 실장된 제1 반도체 칩과;
    주면을 가지고, 상기 메모리 회로를 제어하기 위한 컨트롤 회로와 상기 주면 상에 형성된 복수의 본딩패드를 포함하며, 상기 제1 반도체 칩의 주면 상에 적층되는 제2 반도체 칩과;
    상기 제1 반도체 칩의 본딩패드 각각을 복수의 제1 전극의 상응하는 각각에 전기적으로 접속하는 제1 와이어와;
    상기 제2 반도체 칩의 본딩패드 각각을 복수의 제2 전극의 상응하는 각각에 전기적으로 접속하는 제2 와이어와;
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 와이어, 상기 제2 와이어와 상기 복수의 제1 전극과 상기 복수의 제2 전극을 밀봉하는 수지를 포함하고,
    여기서, 상기 제1 전극은 평면적 관점에서, 실장된 상기 제1 반도체 칩의 한변에 따라서 위치하고,
    상기 제2 전극은 평면적 관점에서, 실장된 상기 제1 반도체 칩의 또다른 변을 따라서 위치하는 것을 특징으로 하는 메모리카드.
  30. 제 29 항에 있어서,
    상기 제2 와이어는 상기 제1 반도체 칩과 상기 제2 반도체 칩의 적층의 평면적 관점에서 상기 제1 와이어를 교차하지 않는 것을 특징으로 하는 메모리카드.
  31. 제 29 항에 있어서,
    상기 메모리 회로가 플래시 메모리인 것을 특징으로 하는 메모리카드.
  32. 제 29 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩이 각각 상기 주면의 반대 방향의 후면을 가지며, 각 칩의 두께를 줄이기 위하여 마멸되는 것을 특징으로 하는 메모리카드.
  33. 제 32 항에 있어서,
    상기 메모리 회로는 플래시 메모리인 것을 특징으로 하는 메모리카드.
  34. 제 29 항에 있어서,
    상기 제2 반도체 칩이 상기 제1 반도체 칩의 평면적 관점의 영역보다 더 작은 평면적 관점의 영역을 덮는 것을 특징으로 하는 메모리카드.
  35. 제 34 항에 있어서,
    상기 메모리 회로는 플래시 메모리인 것을 특징으로 하는 메모리카드.
  36. 제 29 항에 있어서,
    상기 기판의 주면을 덮는 캡을 더 포함하는 것을 특징으로 하는 메모리카드.
  37. 제 16 항에 있어서,
    상기 기판의 주면을 덮는 캡을 더 포함하는 것을 특징으로 하는 메모리카드.
  38. 주면과 주면의 반대 방향의 후면을 가지는 기판과;
    상기 주면 상에 형성된 복수의 제1 전극과;
    상기 주면 상에 형성된 복수의 제2 전극과;
    상기 후면 상에 형성된 복수의 외부 접속단자와;
    주면을 가지고, 플래시 메모리 회로와 상기 주면 상에 형성된 복수의 본딩패드를 포함하며, 상기 기판의 주면 상에 접착제(adhesive)에 의해 실장된 플래시 메모리와;
    주면을 가지고, 상기 플래시 메모리 회로를 제어하기 위한 컨트롤 회로와 상기 주면 상에 형성된 복수의 본딩패드를 포함하며, 상기 플래시 메모리의 주면 상에 접착제(adhesive)에 의해 적층되는 컨트롤 칩과;
    상기 플래시 메모리의 상기 본딩패드 각각을 복수의 제1 전극의 상응하는 각각에 전기적으로 접속하는 제1 와이어와;
    상기 컨트롤 칩의 본딩패드 각각을 복수의 제2 전극의 상응하는 각각에 전기적으로 접속하는 제2 와이어와;
    상기 플래시 메모리, 상기 컨트롤 칩, 상기 제1 와이어, 상기 제2 와이어, 상기 복수의 제1 전극과 상기 복수의 제2 전극과 상기 기판의 주면을 덮는 캡을 밀봉하는 수지를 포함하고,
    여기서 상기 플래시 메모리의 크기는 상기 컨트롤 칩의 크기보다 더 크고,
    상기 제1 와이어는 평면적 관점에서 상기 플래시 메모리의 제1 변을 교차하고,
    상기 제2 와이어는 평면적 관점에서 상기 제1 와이어가 교차하는 변과는 다른, 상기 플래시 메모리의 제2 변을 교차하고,
    상기 제1 전극이 실장된 상기 플래시 메모리의 제1 변을 따라서 위치하고,
    상기 제2 전극이 실장된 상기 플래시 메모리의 제2 변을 따라서 위치하는 것을 특징으로 하는 메모리카드.
  39. 제 16 항에 있어서,
    상기 제1 반도체 칩의 크기는 상기 제2 반도체 칩의 크기보다 더 큰 것을 특징으로 하는 메모리카드.
  40. 제 29 항에 있어서,
    상기 제1 반도체 칩의 크기는 상기 제2 반도체 칩의 크기보다 더 큰 것을 특징으로 하는 메모리카드.
  41. 제 29 항에 있어서,
    상기 제2 와이어는 평면적 관점에서 상기 제1 반도체 칩의 한변을 교차하는 것을 특징으로 하는 메모리카드.
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