JP4900661B2 - 不揮発性記憶装置 - Google Patents

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Description

本発明は、不揮発性記憶装置に関し、例えばフラッシュメモリチップとコントローラチップとからなるマルチチップパッケージ（ＭＣＰ）構造の不揮発性記憶装置に利用して有効な技術に関するものである。
複数の半導体チップを積層して樹脂封止した半導体装置の例として、特開２００１−１０２５１５、特開２００１−２１７３８３がある。特開２００１−１０２５１５においては、サイズ及びボンディングパッドが同一の２つの半導体チップを２枚以上積層して基板の電極との間でワイヤボンディングする発明に向けられている。この構成では、ワイヤ同士が上方から見たときに重なりあって外観検査工程で上下ワイヤ同士のショート有無などを判定することが困難になること、あるいは両者がショートし易くなるという問題を有する。これを回避するために上記２つのチップをずらして配置させる。特開２００１−２１７３８３の発明においては、上層チップでの隣接ワイヤ同士の短絡や垂れ下がりによる下層チップとの短絡或いはワイヤ切れ等を防ぐために、上層チップのパッドは、その一辺又は隣接する二辺に集約して設けられる。そして、上層チップは、上記ワイヤ長が短くなるよう上記一辺又は二辺からなる角部が、下層チップの対応するパッドが設けられる一辺又は角部に近接するようにされる。
特開２００１−１０２５１５ 特開２００１−２１７３８３
本願出願人においては、フラッシュメモリに１００％良品セクタを保証するセクタ管理機能、ＥＣＣ（誤り検出訂正）回路、メモリセルの書換回数を平準化する自動ウェアレベリング回路のようなコントローラ（メモリ管理回路）部を搭載して使い勝手の向上を図った不揮発性メモリ（Super AND フラッシュメモリ) を開発している。
上記不揮発性メモリにおけるメモリ部は、メモリセルがコントロールゲートとフローティングゲートとからなるスタックドゲート構造であり、ＡＧ（Assist-Gate)−ＡＮＤセル構造のようなメモリセルに向けた特殊なプロセスで形成される。これに対して、コントローラ部は、信号処理を行うだけであるので、一般的なＣＭＯＳ回路で形成することができる。また、別の観点からは上記メモリ部が、大記憶容量化等を目指して最先端の半導体技術を用いることが必要であるのに対して、上記コントローラ部はいわば旧世代の半導体技術でも何等支障なく製造することができる。
本願発明者等においては、上記のように異なるプロセスで形成されるメモリ部とコントローラ部とを上記不揮発性メモリのように１つの半導体基板上に形成するより、上記メモリ部とコントローラ部とを分離して別チップでそれぞれ形成し、それを積層構造のマルチチップパッケージ（ＭＣＰ）技術より１つの半導体装置とすることにより多くの利点が生じることに気が付いた。
例えば、（１）メモリ部の半導体チップは、コントローラ部が削除される分だけチップサイズを小さくすることができるので上記ＭＣＰ（Multi Chip Package) で組み立てたときの半導体装置の小型化ができる。（２）シュリンクの進度が異なるコントローラ部を除くことによって、メモリチップのシュリンクによるチップサイズの小型化が容易にできる。そして、コントローラ部は、もともと小さな回路規模であるのでシュリンクによるチップサイズの縮小の意義は小さい。（３）２つの半導体チップを最適な製造プロセスでそれぞれ形成するために製造プロセスに無駄や無理がなく、高性能素子を安定的に形成することができる。（４）コントローラ部を複数個の上記メモリチップ部との組み合わせを可能とさせるだけで、複数通りの記憶容量に対応した品種展開に対しても、使用する半導体チップの共通化によりチップ量産性を向上させることができる。このような利点の反面、もともと１つの半導体基板上に形成されたものを分離し、別チップで形成して組み立てるので、それらを接続する部分での信頼性や信号伝達性能の劣化が予測される。
この発明の目的は、信頼性や信号伝達性能を確保しつつ、小型化や量産性を向上させた不揮発性記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。搭載基板上にボンディングパッドが形成されない第１辺を有する不揮発性メモリチップを搭載する。上記不揮発性メモリチップ上に外部端子と上記不揮発性メモリチップとの間に介在し、上記外部端子及び不揮発性メモリチップに対応した第１ボンディングパッド列及びそれに接続される第１ボンディングワイヤ群が第２辺に設けられるコントロールチップを搭載する。上記コントロールチップの上記第２辺を上記不揮発性メモリチップの上記第１辺に近接させる。上記第１ボンディングパッド列と上記搭載基板に形成された第１電極列との間を上記第１ボンディングワイヤ群でそれぞれ接続する。上記搭載基板に形成された配線により、上記第１電極列と上記外部端子及び上記不揮発性メモリチップに対応して形成された第２電極列とを接続する。
信頼性や信号伝達性能を確保しつつ、小型化や量産性を向上させることができる。
図１には、この発明に係る不揮発性記憶装置としてのＭＣＰ（ＳｉＰ）の一実施例の平面図が示され、図２にはその概略断面が示されている。図１及び図２において、この実施例のＭＣＰは、特に制限されないが、ＡＧ−ＡＮＤ型のような大記憶容量を持つ一括消去型の２つの不揮発性メモリ（以下、単にメモリチップ１，２という）と、ＣＰＵ（中央処理装置）及びバッファメモリとを含むようなコントローラとが搭載基板上に積層構造に構成される。
上記２つのメモリチップ１，２においては、特に制限されないが、４つの辺のうち短辺の１つに沿ってボンディングパッド列が配置される。このようなボンディングパッド列が配置されたメモリチップの辺は、搭載基板との関係では、図１に示したように搭載基板の左側辺に沿って配置されたボンディングリード（電極列）に対応して上記ボンディングパッド列が対応するように配置される。この場合、上側のメモリチップ２は、下側のメモリチップ１のボンディングパッド列と重ならないよう右側にずらして配置される。つまり、平面図上では２つのメモリチップ１と２のボンディングパッド列が並ぶようにされる。
上記メモリチップの上に搭載されるコントローラも、上記同様に４つの辺のうち長辺の１つに沿ってボンディングパッド列が配置される。このコントローラは、上記ボンディングパッド列が上記メモリチップ１，２のボンディングパッド列に対して９０°回転させ、上記搭載基板の上辺に沿って配置されたボンディングリードに対応するよう配置される。この搭載基板の上辺に沿った上記メモリチップの上辺には、ボンディングパッド列が配置されないので、上記コントローラの上記ボンディングパッド列が配置された辺は、上記搭載基板の上辺に沿って配置されたボンディングリード（電極）との距離が最短量産性を考慮した距離になるようメモリチップ２の上側に偏って配置される。
図２に示したように、上記メモリチップ１，２のボンディングパッド列と上記搭載基板のボンディングリードとは、Ａｕ（金）ワイヤによりボンディングされる。この場合、上記メモリチップ１，２の同じ機能を持つボンディングパッドは、大半が上記搭載基板の同じボンディングリードと接続されるので、上下のワイヤが重なって互いに接触しても実質的な問題ない。コントローラのボンディングパッド列と搭載基板の対応するボンディングリードとは、Ａｕ（金）ワイヤにより同様にボンディングされる。
メモリチップ１は、搭載基板の表面に熱硬化性接着剤又は裏面に設けられたダイボンドフィルムを用いて接着される。同様に、メモリチップ２は、上記メモリチップ１の表面に熱硬化性接着剤又は裏面に設けられたダイボンドフィルムを用いて接着される。そして、コントローラも、メモリチップ２の表面に熱硬化性接着剤又は裏面に設けられたダイボンドフィルムを用いて同様に接着される。このようにして、上記３つのシリコンチップが積層構造にされる。そして、上記メモリチップ 1，２及びコントローラと、それらに設けられたボンディングワイヤを樹脂封止体としてのモールドレジンにより封止し、搭載基板の裏面側に外部端子としてのボール付けリフローがなされてＭＣＰが形成される。
上記搭載基板は、例えばガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、複数の外部端子とを持つ。搭載基板は、上記主面に、上記メモリチップ１、２及びコントローラのそれぞれ設けられたボンディングパッドとのワイヤ接続するためのボンディングリードが形成される。これらのボンディングリードは、上記内部配線により上記メモリチップ１、２とコントローラとの接続が行われる。
図３には、上記ＭＣＰの一実施例の裏面図が示されている。この実施例のＢＧＡパッケージは、特に制限されないが、９８ボールＣＳＰ（ＴＢＰ−９８Ｖ）型とされ、端子名のないはんだボールは、空き端子とされる。９８ボール（端子）のうち４６ボール（端子）が空き端子とされる。
図４には、この発明に係る不揮発性記憶装置の一実施例のブロック図が示されている。同図おいて、点線で囲まれた部分は、上記不揮発性記憶装置を構成するものであり、内部では一点鎖線で示したようなコントローラと、実線で示した前記メモリチップＡＧ−ＡＮＤとが設けられる。上記コントーラとメモリチップＡＧ−ＡＮＤとは、それぞれが１個のシリコンチップで構成される。特に制限されないが、後述するように、１つのコントーラは、最大で２個のメモリチップＡＧ−ＡＮＤを制御することが可能とされる。
上記コントローラは、外部のホストと上記メモリチップＡＧ−ＡＮＤとの間に介在して、従来のフラッシュメモリ使用時にホスト等が実施していた欠陥ブロック管理、エラー訂正等の複雑なメモリ管理を受け持つものである。また、一定のエリアに対する書き換えの集中を抑制するために、ある一定の書き換え回数ごとにメモリチップＡＧ−ＡＮＤのブロックアドレスを置換する書き換え回数平準化処理機能や、アドレスやコマンドを入力することなくデータを読み出すことを可能とするオートリード機能、あるいはデータ保護機能が搭載されている。
ホスト側からの書き込み、読み出しあるいは書き換えを高速にするために、ＳＲＡＭ（スタティック型ランダム・アクセス・メモリ）等からなるライトバッファＷＢ、リードバッファＲＢ、誤り検出訂正回路ＥＣＣ、コントローラ，ステータスＣ＆Ｓ及びプロセッサＣＵＩを有し、システム側とのインターフェイスＳ−ＩＦ及びメモリ側とのインターフェイスＦ−ＩＦを備えている。ホスト側からの書き込みは、ライトバッファＷＢに対する書き込みにより高速に実施される。この後にコントローラは、ライトバッファＷＢに書き込まれたデータを上記欠陥ブロック管理、書き換え回数平準化処理機能に従ってメモリチップＡＧ−ＡＮＤに書き込むようにする。ホスト側への読み出しは、コマンドとアドレスに従ってメモリチップＡＧ−ＡＮＤからデータが読み出されて上記ＥＣＣにより誤り検出訂正が行われてリードバッファＲＢに格納される。そして、リードバッファＲＢに保持されたデータがホスト側に高速に出力される。上記誤り検出訂正回路ＥＣＣは、特に制限されないが、１ページ（５１２バイト）当たり４バイトエラー訂正及び４バイトエラー検出機能を有する。
この実施例の不揮発性記憶装置は、インターフェイスＳ−ＩＦに対応した以下のような外部端子を有する。これらの外部端子は、前記図３の裏面のはんだボールに対応している。最後の文字Ｂはバー信号を表し、ロウレベルをアクティブレベルとするものである。ＶＣＣは内部回路用電源電圧であり、ＶＣＣＱは出力回路用電源電圧である。ＧＮＤはグランドである。ＤＱ（０−１５）は、データ入出力端子であり、８ビット製品では８−１５が空き端子とされる。前記図３では、ＩＯ０〜ＩＯ１５のように表されている。これらの端子ＤＱ（０−１５）は、コマンド、アドレス、及びデータの入出力に使用される。端子ＤＱ（０−１５）は、トライステートピンであり、ＣＥＢ及びＲＥＢによって無効にされたときにはハイインピーダンス状態に遷移する。上記のようにＤＱ（８−１５）は、×１６ビット製品のときにのみ配置され、データの受け渡しに使用される。
ＣＥＢはチップイネーブル端子であり、ロウレベルによりデバイスを選択してアクティブ状態にする。この端子ＣＥＢをハイレベルにすると、デバイスはスタンバイ状態になり、イレーズ、プログラム、リライトのコマンド実行中にハイレベルにしても、コマンド実行は継続される。ＲＥＢは、リードイネーブル端子であり、ロウレベルへの立ち下がりエッジでデータ出力を開始する。また、ハイレベルへの立ち上がりエッジでデータ出力を終了する。シリアルリード時にはカラムアドレスをインクリメント（＋１）する。ＷＥＢは、ライトイネーブル端子であり、ロウレベルからハイレベルへの立ち上がりエッジで、コマンド、アドレス、及びデータがデバイスに取り込まれる。
ＣＬＥは、コマンドラッチイネーブル端子であり、ＤＱバス上のデータをコマンドとして指定するための端子である。ＤＱバス上のデータは、ＣＬＥ端子がハイレベル状態のときに端子ＷＥＢの立ち上がりエッジにより取り込まれ、コマンドデータとして認識される。ＡＬＥは、アドレスラッチイネーブル端子であり、ＤＱバス上のデータをアドレスとして指定するための端子である。ＤＱバス上のデータは、ＡＬＥ端子がハイレベル状態のときに端子ＷＥＢの立ち上がりエッジにより取り込まれ、アドレスデータとして認識される。ＰＣＥは、プロテクトコントロールイネーブル端子であり、ハイレベルにセットすることでデータ保護機能の制御が可能になる。ＲＢは、レディ／ビジー端子であり、デバイスのレディ（Ready)／ビジー(Busy)状態を示す出力端子である。この端子ＲＢは、オープンドレイン端子であるので、使用時にはＶＣＣ側に抵抗でプルアップする必要がある。ロウレベルのときにはデバイスがビジー状態であることを示し、ハイレベルのときにはレディ状態であることを示す。
ＰＲＥは、パワーオンオートリードイネーブル端子であり、ハイレベルをアクティブレベルとし、オートリード機能を設定する。オートリード機能を使用しないときには、ロウレベルに固定される。ＭＲＥＳＢは、マスタリセット出力端子であり、オートリード機能使用時にＣＰＵ及びコントローラへのリセット信号として使用される。端子ＭＲＥＳＢがロウレベルからハイレベルに切り替わることで、データ出力が可能になったことを示す。オートリード機能を使用しない場合は、端子ＭＲＥＳＢがロウレベルからハイレベルに切り替わることで、デバイス内部の初期化が終了したことを示す。ＲＥＳＢは、リセット端子であり、電源投入時にはロウレベルにしておくことが必要である。電源投入後にロウレベルからハイレベルに遷移することによりデバイスの初期化を行う。また、コマンド待ち、もしくはスタンバイ状態において、ロウレベルにするとデバイスがリセット状態に遷移し、その後にハイレベルにすると、デバイスは初期化を行い、リセット状態から復帰する。コマンド実行中にロウレベルにすると、このコマンド実行は強制終了させられ、デバイスはハードリセット状態になる。
メモリチップＡＧ−ＡＮＤは、２つのメモリチップの組み合わせで８Ｇビットのような記憶容量を持つようにされる。データ保護機能は、いわばユーザーＲＯＭ機能のことであり、メモリチップＡＧ−ＡＮＤに対してロックすることで以降書き換え不能となる領域を設定する。この領域は、例えば下位アドレスから６４Ｍビット（２５６ブロック）単位で設定される。一度ロックするとロック解除するまで状態が保持される。ロックした領域は、他の領域と物理的に分離されるため異常処理で他の領域が異常な状態となった場合も、ロックした領域のデータは保護される。また、ロックした領域は、リセット解除後の初期化時間が短くなる。つまり、ロックしていない領域にアクセスするためにはデータ領域の初期化が必要である。システム起動時に必要なデータを、本機能を使用してロックすることで、データの保護とシステムの高速起動ができる。本機能を設定すると、メモリ総記憶容量８Ｇビットのうち６４Ｍビット減少する。
データエリアロック機能は、上記ユーザーＲＯＭ機能で保護していないデータを保護する機能である。パワーオン後、及びリセット解除後の初期化状態では全領域がロック状態になる。領域を指定してアンロック状態にすることで、当該領域への書き換えが可能になる。再度ロック状態にすると全領域がロック状態になる。以上のようなメモリ管理機能を上記コントローラが受け持つので、この実施例の不揮発性記憶装置を搭載したシステムにおいては、性能的にはＨＤＤと同等以上の使い勝手のよいメモリとなる。
メモリチップＡＧ−ＡＮＤは、書き込み時間等の短縮化のためにホットエレクトロンを用いて書き込み動作を行うようにしたフラッシュメモリである。このメモリセルは、上記情報電荷を保持するフローティングゲート及びコントロールゲートの他に、ドレイン−ソース間に流れる書き込み電流を制御する第３のゲート電極（ＡＧ）が設けられる。この第３のゲート電極に供給される電圧ＡＧを制御することで、上記ドレイン−ソース間電流を設定し、書き込み量を制御する。これに限定されず、メモリチップは、Ｆ−Ｎトンネル電流で書き込みと消去とを行う一括消去型不揮発性メモリであってもよい。いずれの場合でも、大記憶容量を得るために１つのメモリセルに２ビットの記憶情報を記憶させるような多値メモリとして動作させられる。
この構成では、上記のように異なるプロセスで形成されるメモリ部とコントローラ部とを別チップでそれぞれ形成し、それを積層構造のマルチチップパッケージ（ＭＣＰ）技術より１つの半導体装置とすることにより、前記説明したように、（１）メモリ部の半導体チップは、コントローラ部が削除される分だけチップサイズを小さくすることができるので上記ＭＣＰで組み立てたときの半導体装置の小型化ができる。（２）シュリンクの進度が異なるコントローラ部を除くことによって、メモリチップのシュリンクによるチップサイズの小型化が容易にできる。そして、コントローラ部は、もともと小さな回路規模であるのでシュリンクによるチップサイズの縮小の意義は小さい。（３）２つの半導体チップを最適な製造プロセスでそれぞれ形成するために製造プロセスに無駄や無理がなく、高性能素子を安定的に形成することができる。（４）コントローラ部を複数個の上記メモリチップ部との組み合わせを可能とさせるだけで、複数通りの記憶容量に対応した品種展開に対しても、使用する半導体チップの共通化によりチップ量産性を向上させることができる。
これらの利点を効果的に生かすために、コントローラにおいては、前記図１のように長方形とされて、その長辺の１つにボンディングパッド列を集中して配置される。そして、メモリチップＡＧ−ＡＮＤにおいてボンディングパッド列が形成されない１つの辺に沿って、上記コントローラのボンディングパッド列が配置されるようにし、する。搭載基板のボンディングリード（電極）との距離が最短となるようにされる。この結果、Ａｕワイヤの長さがを短くされてでき、外部端子と上記インターフェイスＳ−ＩＦのとの間の信号伝達性能を高くすることができ、上記コントローラを介在させた書き込み／読み出しを例えば４０ＭＨｚのようなクロックに同期した高速に行うことができる。一方、コントローラとメモリチップとの間の信号の授受は、１０ＭＨｚ程度の低速でも十分である。したがって、搭載基板上において、前記のようにメモリチップのボンディングパッド列とコントローラのボンディングパッド列とが９０°回転させた位置関係にあることにより、それらを接続する搭載基板に形成された内部配線が多少長くなることがあっても、実質的には問題にならない。
ちなみに、図１３〜図１５には本願発明に先立って検討された不揮発性記憶層の平面図である。図１３のようにコントローラチップの両側にボンディングパッド列を配置した場合、コントローラチップをメモリチップの中央部に配置しなければならない。コントローラチップは、メモリチップに対してサイズが小さいので、Ａｕワイヤの長さを長くしなければならない。このため、上記高速動作が要求されるシステムとコントローラとの間での信号遅延や、データ出力時のＡｕワイヤでの寄生インダクタンス成分が大きくなり、出力信号の変化を速くするとノイズが大きくなってしまい、結果として良好な信号伝達速度が望めない。
図１４のようにコントローラチップの４つの辺にボンディングパッド列を配置した場合には、Ａｕワイヤをいっそう長くしてしまうし、メモリチップのＡｕワイヤと重なり合ってしまうような問題も生じる。図１５のようにコントローラの長辺の１つにボンディングパッド列を集中させても、メモリチップのボンディングパッド列に沿ってコントローラのボンディングパッド列を配置させると、メモリチップとコントローラとの間の配線を最短にできる利点はあるものの、コントローラと外部端子ボンディングリードとの間のＡｕワイヤの長さが長くなる。この構成は、コントローラとシステムとの間の信号伝達速度が損なわれ、コントローラとメモリチップとの間での実装基板での配線は短くなるものの、コントローラのＡｕワイヤが長くなることによる弊害の方が大きい。したがって、前記図１３〜図１５のような構成に比べて、前記図１の構成によるメリットは大きい。
図５には、この発明に係る不揮発性記憶装置としてのＭＣＰ（ＳｉＰ）の他の一実施例の平面図が示され、図６にはその概略断面が示されている。図５及び図６において、この実施例のＭＣＰは、特に制限されないが、ＡＧ−ＡＮＤ型のような大記憶容量を持つ一括消去型の１つの不揮発性メモリと、ＣＰＵ（中央処理装置）及びバッファメモリとを含むようなコントローラとが搭載基板上に積層構造に構成される。この場合には、記憶容量が前記図１、図２のものに対して半分にされる。つまり、８Ｇビットと４Ｇビットの２種類の製品展開を同じコントローラに対して組み合わせるメモリチップの数を変更するだけで実現できる。
図７には、この発明に係る不揮発性記憶装置としてのＭＣＰ（ＳｉＰ）の他の一実施例の平面図が示され、図８にはその概略断面が示されている。図７及び図８において、この実施例のＭＣＰは、大記憶容量を持つ一括消去型の１つの不揮発性メモリと、ＣＰＵ（中央処理装置）及びバッファメモリとを含むようなコントローラとが搭載基板上に積層構造に構成される。この実施例では、メモリチップにおいて、ボンディングパッド列が２つの短辺に分散して配置される。メモリチップとして、アドレス端子、コマンド端子等を有するものでは、ボンディングパッド数がそれに応じて増大するので、この実施例のようにボンディングパッド列を２つの短辺に分散して配置することが有効である。このようなメモリチラップに対しても、前記と同様なコントローラを用いることができる。
図９には、この発明に係る不揮発性記憶装置としてのＭＣＰ（ＳｉＰ）の一他の実施例の平面図が示され、図１０にはその概略断面が示されている。図９及び図１０において、この実施例のＭＣＰは、前記図７、図８に示した２つの不揮発性メモリと、ＣＰＵ（中央処理装置）及びバッファメモリとを含むようなコントローラとが搭載基板上に積層構造に構成される。この実施例では、上記のように２つのメモリチップを積層するために、その間にはスペーサが設けられる。上記スペーサは、その下側に設けられるメモリチップのボンディングワイヤ（Ａｕワイヤ）を配置する空間を確保する役割をも果たすものである。この際、上層側メモリチップの裏面側に設けられたダイボンドフィルムは、下層側メモリチップに設けられるボンディングワイヤが上層側メモリチップの裏面に接触しても電気絶縁性を維持させることにも利用できる。前記熱硬化性接着剤を用いて上層側メモリチップをスペーサに接着させる場合でも、熱硬化性接着剤を上層側メモリチップの裏面全面に塗布することにより上記電気絶縁性を持たせる。
図１１には、この発明に係る不揮発性記憶装置としてのＭＣＰ（ＳｉＰ）の更に他の一実施例の平面図が示され、図１２にはその概略断面が示されている。図１１及び図１２において、この実施例のＭＣＰは、特に制限されないが、ＡＧ−ＡＮＤ型のような大記憶容量を持つ一括消去型の４つの不揮発性メモリと、ＣＰＵ（中央処理装置）及びバッファメモリとを含むような２つのコントローラとが搭載基板上に積層構造に構成される。この場合には、記憶容量が前記図１、図２のものに対して２倍にされる。つまり、図１の２組のメモリチップ及びコントローラを組み合わせることで１６Ｇビットの不揮発性記憶装置を実現することができる。
２つのコントローラは、メモリチップの上辺と下辺に沿ってそれぞれのボンディングパッド列が配置されるように搭載される。この構成では、前記図１等と同じコントーラを用いた場合には、システム上では２つの不揮発性記憶装置が存在するようにされる。つまり、チップイネーブル端子ＣＥＢ等のようにデバイスを選択する端子が２組設けられる。これに対して、電源端子やデータＤＱ（０−１５）は共通に接続される。また、メモリチップが４層構造になることに対応して、コントローラとの間で互いに共通に接続させてよいものは、下層のメモリチップのボンディングパッド列が中継電極としての役割を持つようにされ、順次にＡｕ線により接続される。そして、独立にコントローラと接続する必要があるものは、それぞれに対応したボンディングリードに接続される。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、コントローラに搭載される機能は、前記のような複数の機能の全てを搭載させる必要はない。逆に、上記のような機能に加えて新たな機能を追加するものであってもよい。メモリチップは、前記のような不揮発性メモリセルを用いたものであれば何であってもよい。システム側との接続を行うインターフェイスＳ−ＩＦに対応した端子数及びその機能は、種々の実施形態を採ることができる。メモリチップは、ワイヤボンディングで搭載基板と電気的に接続されるものの他、搭載基板に面付け可能な複数のバンプ電極を持つようにされてもよい。この発明は、ＭＣＰ又はＳｉＰ構造の不揮発性記憶装置として広く利用することができる。
この発明に係る不揮発性記憶装置の一実施例を示す平面図である。 図１の不揮発性記憶装置の概略断面である。 この発明に係る不揮発性記憶装置の他の一実施例を示す平面図である。 図３の不揮発性記憶装置の概略断面である。 この発明に係る不揮発性記憶装置の他の一実施例を示す平面図である。 図５の不揮発性記憶装置の概略断面である。 この発明に係る不揮発性記憶装置の他の一実施例を示す平面図である。 図７の不揮発性記憶装置の概略断面である。 この発明に係る不揮発性記憶装置の他の一実施例を示す平面図である。 図９の不揮発性記憶装置の概略断面である。 この発明に係る不揮発性記憶装置の更に他の一実施例を示す平面図である。 図１１の不揮発性記憶装置の概略断面である。 本願発明に先立って検討されたＭＣＰ構成の不揮発性記憶層の平面図である。 本願発明に先立って検討されたＭＣＰ構成の不揮発性記憶層の平面図である。 本願発明に先立って検討されたＭＣＰ構成の不揮発性記憶層の平面図である。
符号の説明
Ｓ−ＩＦ…システム側インターフェイス、Ｆ−ＩＦ…フラッシュ側インターフェイス、ＷＢ…ライトバッファ、ＲＢ…リードバッファ、ＥＣＣ…誤り検出訂正回路、ＣＵＩ…プロセッサ、Ｃ＆Ｓ…コントローラ，スタータス部。

Claims (6)

  1. 平面形状が長方形からなる第１表面、平面視において上記第１表面の短辺に沿って、かつ直線状に配置された第１電極列、平面視において上記第１表面の２つの長辺のうちの一方の長辺のみに沿って、かつ直線状に配置された第２電極列、上記第１電極列と上記第２電極列とを電気的に接続する内部配線、および上記第１表面とは反対側の第１裏面を有する搭載基板と、
    平面形状が長方形からなる第２表面、平面視において上記第２表面の短辺に沿って、かつ直線状に配置された第１ボンディングパッド列、および上記第２表面とは反対側の第２裏面を有し、上記第２裏面が上記搭載基板の上記第１表面と対向し、かつ上記第１および第２電極列が露出し、かつ平面視において上記第２表面の長辺が上記第１表面の長辺と並ぶように上記搭載基板の上記表面上に搭載された不揮発性メモリチップと、
    平面形状が四角形からなる第３表面、平面視において上記第３表面の第１辺のみに沿って、かつ直線状に配置された第２ボンディングパッド列、および上記第３表面とは反対側の第３裏面を有し、上記第３裏面が上記不揮発性メモリチップの上記第２表面と対向し、かつ上記第１ボンディングパッド列が露出し、かつ平面視において上記第３表面の上記第１辺が上記第１および第２表面のそれぞれの長辺と並び、かつ平面視において、上記第１辺と上記第１表面の２つの長辺のうちの上記一方の長辺との間隔が、上記第１辺とは反対側の第２辺と上記第１表面の２つの長辺のうちの他方の長辺との間隔よりも小さくなるように上記不揮発性メモリチップ上に搭載され、上記不揮発性メモリチップを制御するコントロールチップと、
    上記第１ボンディングパッド列と上記第１電極列をそれぞれ電気的に接続する第１ボンディングワイヤ群と、
    上記第２ボンディングパッド列と上記第２電極列をそれぞれ電気的に接続する第２ボンディングワイヤ群と、
    を含み、
    上記第１ボンディングパッド列は、上記第２表面の２つの長辺のうち、平面視において上記コントロールチップの上記第１辺と上記搭載基板の上記一方の長辺との間に位置する長辺に沿って配置されていなく、
    上記第２ボンディングパッド列は、上記第１ボンディングパッド列よりも上記搭載基板の上記第１表面から離れている不揮発性記憶装置。
  2. 請求項１において、
    上記第１電極列は、上記第１表面の２つ短辺のうちの一方の短辺のみに沿って配置されており、
    上記第１ボンディングパッド列は、上記第２表面の２つの短辺のうちの上記一方の短辺のみに沿って配置されている不揮発性記憶装置。
  3. 請求項１において、
    上記第１電極列は、上記第１表面の２つ短辺それぞれに沿って配置されており、
    上記第１ボンディングパッド列は、上記第２表面の２つの短辺それぞれに沿って配置されている不揮発性記憶装置。
  4. 請求項２又は３において、
    上記コントロールチップは、読み出しデータの誤り検出訂正回路、不良部分を予備領域に代替する冗長回路、メモリブロック単位で書換回数を平準化する平準化回路のいずれか１つを含むメモリ管理回路を有する不揮発性記憶装置。
  5. 請求項４において、
    上記不揮発性メモリチップは、第１半導体製造技術により形成され、
    上記コントロールチップは、上記第１半導体製造技術とは異なる第２半導体製造技術により形成される不揮発性記憶装置。
  6. 請求項４において、
    上記コントロールチップは、複数の不揮発性メモリチップに対しても組み合わせが可能とされ、
    上記不揮発性メモリチップは、１ないし複数が搭載される不揮発性記憶装置。
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