JP5183186B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5183186B2
JP5183186B2 JP2007323293A JP2007323293A JP5183186B2 JP 5183186 B2 JP5183186 B2 JP 5183186B2 JP 2007323293 A JP2007323293 A JP 2007323293A JP 2007323293 A JP2007323293 A JP 2007323293A JP 5183186 B2 JP5183186 B2 JP 5183186B2
Authority
JP
Japan
Prior art keywords
chip
memory chip
pads
memory
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007323293A
Other languages
English (en)
Other versions
JP2009147134A (ja
Inventor
稔 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007323293A priority Critical patent/JP5183186B2/ja
Priority to TW97138596A priority patent/TWI459535B/zh
Priority to TW100136119A priority patent/TWI437685B/zh
Priority to CN2008101710981A priority patent/CN101459170B/zh
Priority to US12/331,291 priority patent/US7888796B2/en
Priority to KR1020080126670A priority patent/KR101568034B1/ko
Publication of JP2009147134A publication Critical patent/JP2009147134A/ja
Priority to US13/023,132 priority patent/US8237267B2/en
Application granted granted Critical
Publication of JP5183186B2 publication Critical patent/JP5183186B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

本発明は、半導体装置に関し、特に、マイコンチップと複数のメモリチップが搭載された半導体装置に関する。
複数の辺にパッドが配列されたメモリチップを複数個積層し、さらにこれらのメモリチップ上にマイコンチップを積層し、システムを構成する技術がある（例えば、特許文献１参照）。
半導体チップの主表面の各第１電極パッドと当該主表面の上方領域に形成された第１のボンディングパッド及び第１の中央ボンディングパッドとが、第１の再配線層によりそれぞれ１対１の対応関係で接続され、各第２電極パッドと当該主表面の上方領域に形成された第２のボンディングパッド及び第２の中央ボンディングパッドとが、第２の再配線層によりそれぞれ１対１の対応関係で接続された技術がある（例えば、特許文献２参照）。
特開２００５−２８６１２６号公報 特開２００５−１９１２１３号公報
近年では、１つの半導体装置でシステムを構築するため、前記特許文献１（特開２００５−２８６１２６号公報）に示すように、マイコンチップとメモリチップを１つの半導体装置に混載するＳＩＰ（System In Package)構成が提案されている。マイコンチップはコントローラチップとも呼び、システムの内部に設けられたメモリチップを制御する演算処理機能（内部インターフェース）や、システムの外部に設けられた外部ＬＳＩとのデータの入出力を処理する演算処理機能（外部インターフェース）を有する半導体チップである。
このようなＳＩＰに搭載されるメモリチップとしては、パッドが１つの辺に沿って配置される構成と、複数の辺（例えば、互いに対向する２辺）それぞれに沿って配置される構成がある。なお、メモリチップは、マイコンチップに比較してピン数は少ないものの、メモリチップのパッドから、このパッドに対応し、メモリチップを搭載する配線基板の裏面に設けられる外部端子（半田バンプ）までの配線の引き回しを考慮した場合、複数の辺に配置される構成の方が有効である。
また、半導体装置の大容量化に伴い、メモリチップも複数枚搭載される傾向である。１つのマイコンチップと、複数のメモリチップを１つの半導体装置に搭載する場合、まず、図３０及び図３１の比較例に示すように、各チップ（２つのメモリチップ２２と１つのマイコンチップ２３）を配線基板２１上に平置きにする構成が考えられる。しかしながら、平置きにした場合、半導体装置の平面方向の面積が大きくなり、半導体装置の小型化を図ることができないという問題が起こる。
そこで、全ての半導体チップを積層する構成が提案されている。
しかしながら、単純に半導体チップを積層すると、複数の辺にパッドが配置されているようなメモリチップの場合、上段に積層される半導体チップによって下段の半導体チップのパッドが覆われてしまうため、ワイヤによる接続が困難となる。
なお、図３２及び図３３の比較例に示すように、チップ間（メモリチップ２２とメモリチップ２２の間）にスペーサ２４を介在させてワイヤボンディング可能な空間をチップ上に確保してワイヤ接続を行う構成も考えられるが、この場合、スペーサ２４を介在させることで半導体装置の高さが高くなり、半導体装置の薄型化（小型化）が図れないという問題が起こる。
そこで、前記特許文献１に示すように、上段のメモリチップを下段のメモリチップに対して９０度角度を変えて（互いに交差するように）、下段のメモリチップ上に搭載することが考えられる。
しかしながら、２つのメモリチップが互いに交差するように積層すると、これらの半導体チップを搭載するための配線基板の面積を大きくする必要があり、半導体装置の小型化が困難となる。また、パッドがメモリチップの長辺に沿って配置されている場合は、積層された上段側のメモリチップにより、下段のメモリチップのパッドの一部が覆われてしまい、これらのパッドに対してワイヤを接続することが困難となる。
そこで、前記特許文献２（特開２００５−１９１２１３号公報）に示すように、積層によって隠れた下段側の半導体チップのパッドを再配線によって引き出して露出させ、ワイヤ接続する技術が考えられる。このような構成であれば、それぞれの半導体チップの向きを揃えて積層することができ、前記特許文献１に示す構成に比べて、半導体装置の小型化を実現することができる。
しかしながら、本願発明者は、１つの半導体装置でシステムを構築するために、マイコンチップとメモリチップを１つの半導体装置に混載する構成について検討している。さらに、このシステム内において、マイコンチップとメモリチップとの電気的な接続だけでなく、これらの半導体チップで構築されるシステムの外部に設けられる外部機器（外部ＬＳＩ）とマイコンチップとの接続も容易に行える構成（積層構造）を検討している。
尚、前記特許文献２は、マイコンチップを混載することについて記載がない。また、前記特許文献１及び２は、マイコンチップとメモリチップとの電気的な接続だけでなく、マイコンチップとシステムの外部（外部ＬＳＩ）との接続も容易に図れる構成についての記載もない。
本発明の目的は、半導体チップが積層された半導体装置の小型化及び薄型化を図ることができる技術を提供することにある。
また、本発明の目的は、半導体装置においてマイコンチップと複数のメモリチップを効率的に搭載することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、主面の対向する２辺それぞれに沿って複数のパッドが各々に形成され、かつ積層された複数のメモリチップと、前記複数のメモリチップの最上段のメモリチップ上に搭載されたマイコンチップと、前記マイコンチップと電気的に接続する複数の外部端子とを有している。さらに、前記複数のメモリチップそれぞれは、前記主面の対向する２辺のうちの一方の辺に沿って前記主面上に形成された第１パッドと、前記第１パッドと電気的に接続する引き出し配線と、前記主面の対向する２辺のうちの他方の辺に沿って前記主面上に形成され、かつ前記引き出し配線と電気的に接続する第２パッドと、前記引き出し配線上において前記マイコンチップの端子とワイヤを介して電気的に接続される第３パッドを備えている。さらに、前記積層された複数のメモリチップのうち、上段の前記メモリチップの第２パッドと前記上段のメモリチップから迫り出して露出した下段の前記メモリチップの第２パッドとがワイヤによって電気的に接続されているものである。
また、本発明は、チップ搭載部、及び前記チップ搭載部の周囲に設けられた複数の端子を有する基板と、平面形状が四角形から成り、複数のパッドが形成された主面を有し、前記基板の前記チップ搭載部上に搭載されたメモリチップと、平面形状が四角形から成り、複数の電極が形成された主面を有し、前記メモリチップの主面上に搭載されたマイコンチップとを有している。さらに、前記マイコンチップの前記複数の電極と前記メモリチップの前記複数のパッドとをそれぞれ電気的に接続する複数の第１ワイヤと、前記メモリチップの前記複数のパッドと前記基板の前記複数の端子とをそれぞれ電気的に接続する複数の第２ワイヤとを含んでいる。さらに、前記マイコンチップは、前記マイコンチップの一辺が前記メモリチップの一辺と並ぶように、前記メモリチップ上に搭載され、前記メモリチップの前記複数のパッドは、前記メモリチップの前記一辺に沿って配置された複数の第１パッドと、前記複数の第1パッドよりも前記マイコンチップに近い位置に配置された複数の第２パッドと、前記複数の第１パッドと前記複数の第２パッドとをそれぞれ繋ぐ複数の配線とを有している。さらに、前記マイコンチップの前記複数の電極は、前記メモリチップと前記マイコンチップにより構成されるシステムの内部に対してデータの入出力を行うための複数の内部インタフェース用電極を有し、前記複数の第１ワイヤは、前記マイコンチップと前記メモリチップを電気的に接続するための複数の内部インタフェース用ワイヤを有している。さらに、前記マイコンチップの前記複数の内部インタフェース用電極と前記複数の第２パッドは、前記複数の内部インタフェース用ワイヤを介してそれぞれ電気的に接続されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
積層された複数のメモリチップにおいて、上段のメモリチップの下に隠れた下段のメモリチップのパッドを引き出し配線によって引き出すことで、上段のメモリチップから迫り出して露出した前記パッドと上段のメモリチップのパッドとをワイヤ接続することができる。さらに最上段のメモリチップ上でマイコンチップの電極と引き出し配線上に形成したパッドとをワイヤで接続することにより、積層された複数のメモリチップのワイヤ接続をスペーサを介在させずに実現することができる。
これにより、複数のメモリチップとマイコンチップを平置きする構造の半導体装置に比較して平面方向の面積を小さくすることができ、複数のメモリチップとマイコンチップを積層する半導体装置の小型化を図ることができる。
さらに、積層された複数のメモリチップのワイヤボンディングをスペーサを介在させることなく実現できるため、スペーサを介在させる構造の半導体装置に比較して薄型化（小型化）を図ることができる。
また、ＳＩＰ構造の半導体装置においてマイコンチップと複数のメモリチップを効率的に搭載することができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図４は図２に示すＡ部の構造の一例を拡大して示す拡大断面図、図５は図１に示す半導体装置のメモリチップにおける再配線部の構造の一例を拡大して示す拡大断面図である。また、図６は図１に示す半導体装置のチップ固有信号のパッドにおける引き出し配線による上段と下段のメモリチップの接続状態の一例を示す斜視図、図７は図１に示す半導体装置のチップ共通信号のパッドにおける引き出し配線による上段と下段のメモリチップの接続状態の一例を示す斜視図である。さらに、図８は図１に示す半導体装置に搭載されるメモリチップの引き出し配線の引き回しの一例及びマイコンチップとのワイヤリングの一例を示す配線図で、図９は図１に示す半導体装置に搭載されるマイコンチップとメモリチップのパッド配列の位置関係の一例を示す平面図と拡大平面図である。
また、図１０は図１に示す半導体装置におけるメモリチップとマイコンチップと外部端子の接続状態の一例を示すブロック図、図１１は図１に示す半導体装置においてメモリチップを４段に積層した際のチップセレクトピンのワイヤリング状態の一例を示すワイヤ接続図、図１２は図１１の変形例のワイヤ接続図である。さらに、図１３は図１に示す半導体装置の組み立てに用いられるリードフレームの要部の構造の一例を示す平面図、図１４は図１に示す半導体装置の組み立てにおける１段目チップ搭載後の構造の一例を示す平面図、図１５は図１に示す半導体装置の組み立てにおける２段目チップ搭載後の構造の一例を示す平面図、図１６は図１に示す半導体装置の組み立てにおける３段目チップ搭載後の構造の一例を示す平面図である。
また、図１７は図１に示す半導体装置の組み立てにおけるワイヤボンディング後の概略構造の一例を示す平面図、図１８は図１７に示すＣ部の構造の一例を拡大して示す部分拡大平面図、図１９は図１に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図、図２０は図１に示す半導体装置の組み立てにおける１段目〜３段目チップ搭載までの構造の一例を示すパッケージ幅方向の断面図である。さらに、図２１は図１に示す半導体装置の組み立てにおけるワイヤボンディング〜切断・成形までの構造の一例を示すパッケージ幅方向の断面図、図２２は図１に示す半導体装置の組み立てにおける１段目〜３段目チップ搭載までの構造の一例を示すパッケージ長手方向の断面図、図２３は図１に示す半導体装置の組み立てにおけるワイヤボンディング〜樹脂モールディングまでの構造の一例を示すパッケージ長手方向の断面図である。
また、図２４は本発明の実施の形態の変形例の半導体装置（メモリカード）の内部構造をケースを透過して示す平面図、図２５は図２４のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２６は図２４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２７は図２４のメモリカードにおけるメモリチップと基板のワイヤ接続状態の一例を示す部分拡大断面図である。さらに、図２８は本発明の実施の形態のマイコンチップにおける変形例のパッド配列を示す平面図、図２９は本発明の実施の形態のマイコンチップにおける他の変形例のパッド配列を示す平面図である。
図１〜図３に示す本実施の形態の半導体装置は、複数のメモリチップとこれらを制御するマイコンチップ（コントローラチップともいう）とが搭載されたＳＩＰ（System In Package)構造の半導体パッケージである。本実施の形態では、前記半導体装置の一例として、金属部材から成る基板（基材）として、リードフレームを用いて組み立てられ、かつ小型で、さらに樹脂封止型であり、チップ搭載部であるタブ（ダイパッド）７ｃ上に２つのメモリチップと１つのマイコンチップ３が積層されたＳＳＯＰ（Shrink Small Outline Package) ８を取り上げて説明する。
すなわち、ＳＳＯＰ８は、タブ７ｃ上に２つのメモリチップが積層され、さらにその上に１つのマイコンチップ３が積層された構造であり、タブ７ｃ上に３つの半導体チップが積層されている。
まず、ＳＳＯＰ８の全体構成について説明すると、タブ７ｃ上に第１メモリチップ１が搭載され、この第１メモリチップ１上に第２メモリチップ２が積層され、さらに第２メモリチップ２上にマイコンチップ３が積層されている。タブ７ｃの周囲には、図１３に示すように、それぞれが端子となる複数のインナリード（ボンディングリード）７ａが配置され、図１７に示すように、主に、２段目の第２メモリチップ２のパッド（表面電極）とインナリード７ａとがワイヤ４によって電気的に接続されているが、図１８に示すように、１段目の第１メモリチップ１の一部のパッド（電源等）もワイヤ４を介してインナリード７ａと電気的に接続されている。なお、図１８は、パッドの数や再配線（引き出し配線）の本数など、省略している。さらに、マイコンチップ３の裏面側に設けられた再配線２ｆは、本来ならマイコンチップ３で覆われ、見えない状態であるが、ここでは再配線２ｆの引き回しを説明するために、マイコンチップ３を透過した状態で図示している。
また、３段目のマイコンチップ３は、その全てのパッドがワイヤ４を介して２段目の第２メモリチップ２のパッドと電気的に接続されている。
さらに、それぞれのインナリード７ａは、ＳＳＯＰ８の端子（外部端子）となるアウタリード７ｂと一体で形成されており、アウタリード７ｂは、インナリード７ａ及びワイヤ４を介してマイコンチップ３と電気的に接続されている。また、図１及び図２に示すように、タブ７ｃ、３つの半導体チップ、複数のワイヤ４及び複数のインナリード７ａは、封止用樹脂によって形成された封止体６によって樹脂封止され、それぞれのインナリード７ａと繋がる複数のアウタリード７ｂが封止体６の対向する２つの側部６ａから突出しており、これらアウタリード７ｂが外部端子としてガルウィング状に曲げ成形されている。
なお、タブ７ｃ、インナリード７ａ及びアウタリード７ｂ等の金属製の基板（基材、板材）は、例えば、銅合金、または鉄−Ｎｉ合金等によって形成されている。さらに、ワイヤ４は、例えば、金線であり、封止体６は、例えば、熱硬化性のエポキシ樹脂等から成る。
また、第１メモリチップ１、第２メモリチップ２及びマイコンチップ３は、例えば、シリコンから成り、それぞれ厚さと交差する平面形状が方形状からなり、本実施の形態では長方形である。さらに、図４に示すように、第１メモリチップ１、第２メモリチップ２及びマイコンチップ３は、それぞれがワイヤボンディング可能なようにそれぞれ接着材５を介してフェイスアップ実装で積層されている。
すなわち、第1メモリチップ１は、第１メモリチップ１のパッドが形成された主面１ａが上方を向くように（第１メモリチップ１の主面１ａと反対側の裏面１ｂがタブ７ｃと対向するように）、タブ７ｃ上に接着材５を介して搭載されている。また、タブ７ｃと第１メモリチップ１の裏面１ｂとが接着材５を介して接合されている。簡略すれば、第１メモリチップ１はタブ７ｃ上でフェイスアップ実装されている。
また、第２メモリチップ２は、第２メモリチップ２のパッドが形成された主面２ａが上方を向くように（第２メモリチップ２の主面２ａと反対側の裏面２ｂが第１メモリチップ１の主面１ａと対向するように）、第１メモリチップ１の主面１ａ上に接着材５を介して積層されている。また、第１メモリチップ１の主面１ａと第２メモリチップ２の裏面２ｂとが接着材５を介して接合されている。また、第２メモリチップ２は、第１メモリチップ１の一辺（１つの端部）が露出するように、第２メモリチップの中心を第1メモリチップ１の中心からずらして、第１メモリチプ１上に搭載されている。また、第２メモリチップ２の夫々の辺が第１メモリチップ１の夫々の辺と並ぶように、第２メモリチップ２は、第１メモリチップ１上に搭載されている。簡略すれば、第２メモリチップ２は第１メモリチップ１の主面１aでフェイスアップ実装されている。
さらに、マイコンチップ３は、マイコンチップ３のパッドが形成された主面３ａが上方を向くように（マイコンチップ３の主面３ａと反対側の裏面３ｂが第２メモリチップ２の主面２ａと対向するように）、第２メモリチップ２の主面２ａ上に接着材５を介して積層されている。また、第２メモリチップ２の主面２ａとマイコンチップ３の裏面３ｂとが接着材５を介して接合されている。また、マイコンチップ３は、第２メモリチップ２の夫々の辺よりも内側（中心側）に位置するように、第２メモリチップ２上に搭載されている。また、マイコンチップ３の夫々の辺が第２メモリチップ２の夫々の辺と並ぶように、マイコンチップ３は、第２メモリチップ２上に搭載されている。簡略すれば、マイコンチップ３は第２メモリチップ２の主面２aでフェイスアップ実装されている。
なお、第１メモリチップ１、第２メモリチップ２及びマイコンチップ３それぞれの主面１ａ，２ａ，３ａには、図４に示すように絶縁膜９ａが形成されている。
また、本実施の形態のＳＳＯＰ８では、積層される複数のメモリチップには、それぞれ同一の配線パターンが形成されている。すなわち、ＳＳＯＰ８では、第１メモリチップ１と第２メモリチップ２とで主面１ａと主面２ａに同一の配線パターンやパッドが形成されている。簡略すれば、本実施の形態では、第２メモリチップ２は、第１メモリチップ１と同じ種類(外形寸法、機能、容量)である。そこで、これらメモリチップに形成される具体的な配線パターンについて、第２メモリチップ２を一例として取り上げて説明する。
まず、第２メモリチップ２には、図８に示すように、その主面２ａにおいて、各辺に沿って複数のパッドが形成されている。すなわち、複数のパッドは、マイコンチップ３と外部機器（マイコンチップとメモリチップで構成されたシステムの外部に位置するＬＳＩ）とを電気的に接続するために、各辺（短辺、長辺）に沿って配置された複数のパッド（マイコンチップ用端部パッド）２ｕと、短辺と交差し、かつ相互に対向する２つの辺（長辺）のうちの一方の辺（図８の下辺）に沿って形成された複数のパッド（第１パッド）２ｃとさらに、他方の辺（長辺、図８の上辺）に沿って形成された複数のパッド（第２パッド）２ｄを有している。
なお、第１パッド２ｃは、メモリチップの下辺（長辺）に沿って２列に配置されており、下辺に近い１列目に配置された複数の元パッド２ｇと、この１列目よりも下辺から遠い２列目に配置された複数の再配置パッド（マイコンチップ用端部パッド２ｕ）２ｈから成る。さらに、第２パッド２ｄも第１パッド２ｃと同様に、メモリチップの上辺（長辺）に沿って２列に配置されており、上辺に近い１列目に配置された複数の元パッド２ｉと、この１列目よりも下辺から遠い２列目に配置された複数の再配置パッド２ｊから成る。
また、図８では、マイコンチップ３の裏面側に設けられた再配線２ｆは、本来ならマイコンチップ３で覆われ、見えない状態であるが、ここでは、再配線２ｆの引き回しを説明するために、マイコンチップ３を透過した状態で図示している。
ここで、図５を用いて、元パッド９ｂ（２ｇ、２ｉ）、再配置パッド９ｈ（２ｅ）及び再配線２ｆを含む再配線部の構造について説明すると、半導体チップ（第１メモリチップ１や第２メモリチップ２）のベース基板であるシリコン基板９の表面には、図示しないが、例えば、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されており、元パッド９ｂ（２ｇ、２ｉ）は、これらのＭＯＳＦＥＴと電気的に接続されたボンディングパッドである。また、この元パッド９ｂの周囲には、第１保護膜９ｃ及びその上層の第２保護膜９ｄとが形成されている。さらに、この第２保護膜９ｄ上には、一端部側が元パッド９ｂと電気的に接続し、他端部側が元パッド９ｂから離れた位置に配置された再配線（引き出し配線）２ｆが形成されている。また、この再配線２ｆは、ほぼ同じ形状で設けられたバリア層９ｇ上に形成されており、再配線２ｆの一端部側は、このバリア層９ｇを介して元パッド９ｂと電気的に接続されている。また、これらを第１絶縁膜９ｅ及び第２絶縁膜９ｆが覆っている。再配線２ｆの他端部側には、導電性部材であるワイヤ４を接続するためのパッド（再配置パッド）９ｈが第２絶縁膜９ｆから露出しており、この再配置パッド９ｈ（２ｅ）に、ワイヤ４が接続されている。すなわち、この再配置パッド９ｈ（２ｅ）は、再配線２ｆ、元パッド９ｂ（２ｇ、２ｉ）を介してＭＯＳＦＥＴと電気的に接続されている。尚、図５に示すような構成は、システムの外部に位置する外部機器（外部ＬＳＩ）と接続せず、システムの内部において、信号（データ）の入出力を行う配線に対するものである。一方、システムの外部に位置する外部機器（外部ＬＳＩ）と接続し、システムの外部に対して、信号（データ）の入出力を行う配線の場合は、図３４に示すように、再配線２ｆの一端部側も露出するように、第２絶縁膜９ｆの一部を開口する。そして、この開口部から露出した再配線２ｆの一部を再配置パッドとして形成し、この再配置パッドと基板の端子であるインナリード（ボンディングリード）７ａとワイヤ４を介して電気的に接続している。また、再配置パッド２ｅと再配置パッド２ｊとの接続については、図３５に示すように、再配線２ｆを介して電気的に接続されている。
本実施の形態では、図８において、下辺（又は、上辺）に沿って２列に配置された複数のパッド（第１パッド２ｃ、第２パッド２ｄ）のうち、この下辺（又は、上辺）に近い１列目に配置された元パッド２ｇが、図５に示す元パッド９ｂである。また、この１列目に配置された元パッド２ｉ、２ｇよりもマイコンチップに近い位置（列）に配置されたパッド２ｅ、２ｈ、２ｊが、図５に示す再配置パッド９ｈである。
なお、再配線２ｆや再配置パッド９ｈの形成については、半導体ウェハのダイシング工程前であれば、いつ（どの工程で）形成してもよく、例えば、半導体製造工程の前工程（プロセス工程）内で形成してもよいし、前工程後の工程で形成してもよく、再配線２ｆや再配置パッド９ｈがどの工程で形成されたものかは、特に限定されるものではない。
このように図８に示す第２メモリチップ２の主面２ａには、その下辺に沿って複数の元パッド２ｇと複数の再配置パッド２ｈから成る複数の第１パッド２ｃが配置されており、一方、下辺に対向する上辺には、その上辺に沿って複数の元パッド２ｉと複数の再配置パッド２ｊから成る複数の第２パッド２ｄが配置されている。
また、第２メモリチップ２の主面２ａにおいて、第１パッド２ｃや第２パッド２ｄが形成されていない両側の辺（短辺）に対しては、これら各辺（短辺、長辺）に沿って複数のパッド（マイコンチップ用端部パッド）２ｕが形成されている。このパッド２ｕは、システムの内部に設けられたマイコンチップ３と、システムの外部に位置する外部ＬＳＩとの接続を行うためのパッドである。また、本実施の形態の半導体装置は、半導体チップの周囲に設けられた基板の端子（ボンディングリード、インナリード７ａ）を介して、システムの内部と外部との間で信号（データ）の入出力を行う。しかしながら、端子とパッド２ｕとを電気的に接続するワイヤ４の長さが長いと、信号の伝達速度が低減する。これは、ワイヤ４の径が再配線２ｆの幅よりも細いためである。そこで、本実施の形態では、基板の端子の近傍（メモリチップの端部）まで再配線２ｆを形成し、メモリチップの各辺（短辺、長辺）に沿ってパッド２ｕを配置している。このとき、マイコンチップの電極（外部インタフェース用電極、内部インタフェース用電極）とこの電極（外部インタフェース用電極、内部インタフェース用電極）に対応するパッド（再配置パッド２ｅ）とを電気的に接続するワイヤ（外部インタフェース用ワイヤ、内部インタフェース用ワイヤ）４の長さは、このパッド（再配置パッド２ｅ）とこのパッド（再配置パッド２ｅ）に対応するパッド（元パッド２ｇ、２ｉ）とを繋ぐ配線（再配線２ｆ、引き出し配線）の長さよりも短くなるように、各パッドを配置することが好ましい。また、この各辺に沿って配置された複数のパッド２ｕについても、図３５に示すように、再配線２ｆの一部で構成された再配置パッドから成る。さらに、主面２ａの中央部のマイコンチップ３を搭載する領域の周囲には、上記した再配置パッド（第３パッド）２ｅが、マイコンチップ３の辺に沿って設けられている。本実施の形態では、マイコンチップ３の３辺に沿って複数の再配置用のパッド２ｅが設けられており、簡略すればコ字状に並んで形成されている。
また、パッドの再配置を行う引き出し配線である複数の再配線２ｆは、各元パッド２ｇ，２ｉと各再配置パッド２ｅ、２ｊを繋ぐだけでなく、再配置パッド２ｅと再配置パッドであるマイコンチップ用端部パッド２ｕも繋いでいる。さらに、マイコンチップ３を搭載する領域の周囲にコ字状に並んで形成された再配置パッドである第３パッド２ｅは、再配線２ｆ上もしくは再配線２ｆの端部に接続されて形成されている。さらに、第３パッド２ｅの多くは、マイコンチップ３の端子３ｃとワイヤ４を介して電気的に接続されている。
なお、図８に示す第２メモリチップ２の主面２ａの複数のパッドのうち、正方形で描かれたパッドが元パッドであり、長方形で描かれたパッドが再配置パッドである。
また、第２メモリチップ２上に搭載されたマイコンチップ３も、その主面３ａが四角形を成し、図８に示すように、マイコンチップ３の４辺のうちの３辺の外周部に沿ってコ字状に複数の端子３ｃが並んで設けられている。
なお、第１メモリチップ１についても、図８に示す第２メモリチップ２と全く同様の配線パターン及びパッドが形成されている。
本実施の形態のＳＳＯＰ８では、その組み立てにおいて、第１メモリチップ１上に第２メモリチップ２を積層する際には、図３に示すように、吊りリード７ｄに沿った方向に対して、第２メモリチップ２の端部（長辺）の位置を第１メモリチップ１の端部（長辺）の位置とずらして積層することで、図７に示すように下段の第１メモリチップ１の複数の第２パッド１ｄを露出させている。すなわち、第２メモリチップ２は、第２メモリチップ２の中心を第１メモリチップ１の中心からずらして第１メモリチップ１上に積層されている。
これにより、２段目（上段）の第２メモリチップ２の第２パッド２ｄと、２段目の第２メモリチップ２の端部から迫り出して露出した１段目（下段）の第１メモリチップ１の第２パッド１ｄとをワイヤ４によって電気的に接続することが可能な構造となっている。
なお、図７に示すように、第１メモリチップ１や第２メモリチップ２に形成された再配線（引き出し配線）１ｆ，２ｆは、半導体チップ（第２メモリチップ２）を他の半導体チップ（第１メモリチップ１）上に積層した際、下段の半導体チップの隠れてしまったパッドを、上段の半導体チップから迫り出した領域でワイヤボンディング可能なように露出させる効果も有する。
すなわち、本実施の形態のＳＳＯＰ８のように、積層された第１メモリチップ１と第２メモリチップ２において、上段の第２メモリチップ２の下に隠れた下段の第１メモリチップ１の第１パッド１ｃを再配線１ｆによって引き出すことで、上段の第２メモリチップ２から迫り出して露出した下段の第１メモリチップ１の第１パッド１ｃ（第２パッド１ｄ）と上段の第２メモリチップ２の第２パッド２ｄとをワイヤ接続することができる。さらに最上段のメモリチップ（第２メモリチップ２）上で、マイコンチップ３と、再配線２ｆ上に形成した第３パッド２ｅとをワイヤ４で接続することにより、積層された複数のメモリチップのワイヤ接続を図３３の比較例に示すようなスペーサ２４を介在させずに実現することができる。
これにより、図３０の比較例に示すような複数のメモリチップ２２とマイコンチップ２３を平置きする構造の半導体装置に比較して、本実施の形態のＳＳＯＰ８では平面方向の面積を小さくすることができ、複数のメモリチップ（第１メモリチップ１、第２メモリチップ２）とマイコンチップ３を積層する半導体装置（ＳＳＯＰ８）の小型化を図ることができる。
さらに、図３１の比較例に示すように、積層された複数のメモリチップ（第１メモリチップ１、第２メモリチップ２）のワイヤボンディングを前記スペーサ２４を介在させることなく実現できるため、前記スペーサ２４を介在させる構造の半導体装置に比較して薄型化（小型化）を図ることができる。
また、ＳＳＯＰ８のようなＳＩＰ構造の半導体装置においてマイコンチップ３と複数のメモリチップ（第１メモリチップ１、第２メモリチップ２）を効率的に搭載することができる。
また、マイコンチップ３が上段の第２メモリチップ２の主面２ａ上の中央部に搭載されていることにより、主面３ａの３辺に沿って複数の端子３ｃがコ字状に設けられたマイコンチップ３の外部との接続用の配線の引き回しを、第２メモリチップ２の主面２ａ上においてバランス良く配置することができる。
詳細に説明すると、図８に示すようにマイコンチップ３の端子３ｃは、その主面３ａの３辺に沿ってコ字状に配置されている。その際、マイコンチップ３の接続は、メモリチップとの接続だけではなく、システムの外部に位置する外部機器との信号のやり取りもあるため、第２メモリチップ２上で両方を考慮して配線を引き回す必要がある。そこで、マイコンチップ３におけるコ字状に配置された複数の端子３ｃのうち、マイコンチップ３の主面３ａにおける互いに対向する一対の第１辺３ｅには、外部機器とのやり取りを行うための電極（外部インタフェース用電極、外部接続用端子）３ｈを第１辺３ｅに沿って設け、また、第１辺３ｅと交差する第２辺３ｆには、メモリチップとのやり取りを行う電極（内部インタフェース用電極、メモリチップ用端子）３ｇを第２辺３ｆに沿って設けている。詳細に説明すると、マイコンチップ３の複数の電極は、メモリチップとマイコンチップにより構成されるシステムの内部に対してデータの入出力を行うための複数のパッド（内部インタフェース用電極、メモリチップ用端子）３ｇを有し、この内部インタフェース用電極は、メモリチップの上辺（長辺）と並ぶ第２辺３ｆに沿って配置されている。また、マイコンチップ３の複数の電極は、システムの外部に対してデータの入出力を行うための複数のパッド（外部インタフェース用電極、外部接続用端子）３ｈを有し、この外部インタフェース用電極は、外部インタフェース用電極３ｇが配置された第２辺３ｆと交差する第１辺（メモリチップの短辺と並ぶ辺）３ｅに沿って配置されている。さらに、このマイコンチップ３の端子配置に対応させて、第２メモリチップ２では、マイコンチップ３とシステムの外部に位置する外部機器とを電気的に接続する経路上に設けられ、マイコンチップ３の複数のパッド３ｈと複数のワイヤ４を介してそれぞれ接続される複数のマイコンチップ用パッド２ｋが、マイコンチップ３の対向する第１辺３ｅそれぞれに沿ってその外側近傍に設けられている。すなわち、これら複数のマイコンチップ用パッド２ｋは、第２メモリチップ２の主面２ａの第１パッド２ｃ及び第２パッド２ｄが配置された辺とは異なった辺に沿って配置されている。
また、マイコンチップ３の第１辺３ｅに沿ってこの辺の外側近傍に設けられているマイコンチップ用パッド２ｋは、引き出し配線である再配線２ｆによって第２メモリチップ２の端部近傍まで引き出され、この再配線２ｆに接続された複数のマイコンチップ用端部パッド２ｕが第２メモリチップ２の端部に設けられている。ここで、本実施の形態では、基板の端子（ボンディングリード、インナリード７ａ）とワイヤ４を介して接続されるパッド（マイコンチップ用端部パッド）２ｕは、メモリチップの短辺に沿って配置されているだけでなく、図１８に示すように、メモリチップの長辺（上辺、下辺）側にも配置されている。これは、メモリチップの長辺側に位置する基板の端子と接続するためのワイヤ４の長さを低減するために、複数のマイコンチップ用端部パッド２ｕのうちの幾つかは、メモリチップの長辺（上辺、下辺）側に沿って配置している。また、この構成を断面図で説明すると、図３５に示すように、メモリチップの主面に形成されたＭＯＳＦＥＴ（図示しない）とは電気的に接続されず、第１絶縁膜９ｅ上に形成された再配線２ｆ（又は、クロック用再配線２ｒ）のみ介して、マイコンチップ３の近傍に設けられたマイコンチップ用パッド２ｋとメモリチップの端部に設けられたマイコンチップ用端部パッド２ｕとを電気的に接続している。
これにより、基板の端子（ボンディングリード、インナリード７ａ）と接続するワイヤ４をマイコンチップ３の近傍のマイコンチップ用パッド２ｋに直接接続することなく、再配線２ｆによって端部に引き出されたマイコンチップ用端部パッド２ｕに接続することができ、インナリード７ａと接続するワイヤ４の長さを短くすることができる。その結果、システムの内部と外部との間における、信号（データ）の入出力を高速で処理することができる。また、ワイヤ４の長さも短くできるため、その後の封止体６を形成する工程において、樹脂の充填圧力によりワイヤ４が流れて発生するワイヤショートを防止することができる。
以上により、マイコンチップ３の外部接続用端子３ｈは、第２メモリチップ２上のマイコンチップ用パッド２ｋとマイコンチップ用端部パッド２ｕを介して外部機器との信号のやり取りを行う。
このようにマイコンチップ３は、第２メモリチップ２上での配線の引き回しの上下左右へのバランスを考慮して、敢えて第２メモリチップ２の中央部に配置されている。そして、メモリチップとの接続は、マイコンチップ３の外部接続用端子３ｈとワイヤ４で接続するメモリチップ上のマイコンチップ用パッド２ｋを再配線２ｆ上に設けてまで、敢えて第２メモリチップ２の中央部に配置された上で、このマイコンチップ用パッド２ｋと行われている。
その結果、マイコンチップ３と接続する第２メモリチップ２上での配線の引き回しの上下左右方向へのバランスを良くすることができる。
また、ＳＳＯＰ８において、積層される複数のメモリチップ（第１メモリチップ１と第２メモリチップ２）には、それぞれ同一の配線パターンが形成されている。すなわち、ＳＳＯＰ８では、第１メモリチップ１と第２メモリチップ２とで主面１ａと主面２ａに同一の配線パターンやパッドが形成されている。
これにより、メモリチップの製造コストを安価にすることができる。すなわち、メモリチップの製造上、歩留りやマスクの種類等を考慮するとマスクパターンは１種類の方が製造コストが安価になる。半導体チップによっては必要のない配線パターンを形成することになるが、メモリチップの配線パターンを統一することでメモリチップの製造コストを安価にすることができる。さらに、メモリチップの配線設計を容易にすることができる。
また、図８に示すように、種々の再配線（引き出し配線）２ｆのうち、電源用再配線（電源用引き出し配線：ＧＮＤ用再配線も含む）２ｎは、信号用再配線（信号用引き出し配線）２ｐより太く形成されている。詳細に説明すると、システムの外部から電源（又は、ＧＮＤ）を供給するために設けられた再配置パッド２ｈと繋がる配線（電源用再配線、電源用引き出し配線）２ｎは、システムの外部と信号（データ）の入出力を行うために設けられた再配置パッド２ｕと繋がる配線（信号用再配線、信号用引き出し配線）２ｐよりも、太く形成されている。
これにより、電源やＧＮＤの強化を図ることができる。
また、図８に示すように、マイコンチップ３にクロック信号を供給するためのクロック用パッド２ｑが第２メモリチップ２の主面２ａ上に形成され、クロック用パッド２ｑ及びこれに接続するクロック用再配線（クロック用引き出し配線）２ｒは、太いＧＮＤ線２ｖによってシールドされている。詳細に説明すると、メモリチップの主面には、マイコンチップにクロック信号を供給するために、マイコンチップ３の近傍（第２クロック用パッド２ｑよりもマイコンチップ３に近い位置）に配置されたクロック用パッド（第1クロック用パッド）２ｑと、一端部が第１クロック用パッド２ｑと繋がる配線（クロック用引き出し配線）２ｒと、このクロック用引き出し配線２ｒの一端部とは反対側の他端部と繋がり、メモリチップの端部（第1クロック用パッドよりもメモリチップの端部に近い位置）に配置されたクロック用パッド（第２クロック用パッド）２ｑを有する複数のパッドが形成されている。また、メモリチップの主面に形成された複数のパッドは、この第1クロック用パッドと隣接する第１ＧＮＤ用パッドと、第２クロック用パッドと隣接する第２ＧＮＤ用パッドとを有し、第１ＧＮＤ用パッドと第２ＧＮＤ用パッドとを繋ぎ、かつ第1クロック用パッド、第２クロック用パッド及び前記クロック用引き出し配線を囲むように、ＧＮＤ用引き出し配線が形成されている。すなわち、クロック用パッド２ｑを介して入力されるクロック信号は、外部端子から入力される全ての信号のうち、伝送速度が最も早い信号である（又は、扱う信号の周波数が他の信号よりも高い）。
したがって、クロック用パッド２ｑとこれに接続されるクロック用再配線２ｒからはノイズが発生し易い。そこで、クロック用パッド２ｑとクロック用再配線２ｒを、信号（データ）の入出力用の再配線２ｆに比べて、太いＧＮＤ線２ｖによって囲むことでノイズの発生を低減することができる。
また、本実施の形態では、第２メモリチップ２の主面に形成されたクロック用パッド２ｑと電気的に接続するマイコンチップ３のクロック用端子３ｄは、図９に示すように、マイコンチップ３の主面３ａに形成された複数の電極（外部インタフェース用電極）３ｃのうち、一辺（第１辺３ｅ）の中央部に配置されている。また、その両側にはＧＮＤ用端子３ｉが配置されている。
そのため、システムの外部から供給されるクロック信号を最短経路で、マイコンチップ３に取り入れるために、メモリチップの主面に形成するクロック用パッド２ｑも、メモリチップの短辺における中央部に配置している。これにより、メモリチップの主面に形成するクロック用再配線２ｒを、最短距離で形成することができる。すなわち、クロック信号が伝送されるシステムの外部とマイコンチップ３との間の距離（ワイヤ４、基板の端子を含む）を最短にすることができる。
これにより、高速伝送のクロック信号の伝送速度を落とすことなく伝送することができる。
また、図８に示すように第２メモリチップ２の主面２ａの電源用再配線（電源用引き出し配線）２ｎにおいて、マイコンチップ用電源配線２ｓとメモリチップ用電源配線２ｔとは別々に形成されている。すなわち、電源をマイコンチップ用の電源とメモリチップ用の電源とで別々に供給しており、これにより、何れか一方のみを選択的に動作させることができる。これは、個別解析する場合に非常に有効である。
次に、図６及び図７を用いて、上下に同一パターンを備えたメモリチップにおける電気信号の流れについて説明する。図６はチップ固有信号の場合を示しており、図７はチップ共通信号の場合を示している。図６に示すようにチップ固有信号の場合、下段の第１メモリチップ１の固有信号用パッド１ｉ（元パッド１ｇ）と上段の第２メモリチップ２の固有信号用パッド２ｍ（元パッド２ｇ）は、平面的に同じ位置に配置され、下段の第１メモリチップ１の固有信号用パッド１ｉは、再配線１ｆによって引き出され、反対側の端部の再配置パッド１ｈに接続されている。同様に、上段の第２メモリチップ２の固有信号用パッド２ｍも再配線２ｆによって引き出され、反対側の端部の再配置パッド２ｈに接続されている。ただし、下段の第１メモリチップ１の再配置パッド１ｈと上段の第２メモリチップ２の再配置パッド２ｈは、１つずれた位置の再配置パッド同士がワイヤ４によって電気的に接続されている。すなわち、下段の第１メモリチップ１の端部の再配置パッド１ｈは、これと同じ位置の上段の第２メモリチップ２の端部の再配置パッド２ｈではなく、１つずれた位置の再配置パッド２ｈとワイヤ４によって電気的に接続されている。
この場合のチップ固有信号の流れとしては、マイコンチップ３の端子３ｃから送信されたチップ制御信号Ａ（矢印Ａ）は、第２メモリチップ２の再配線２ｆ上に形成された再配置パッド２ｈ（第３パッド２ｅ）を介して第２メモリチップ２上の固有信号用パッド２ｍに送信される。一方、マイコンチップ３の端子３ｃから送信されたチップ制御信号Ｂ（矢印Ｂ）は、第２メモリチップ２の再配線２ｆ上に形成された再配置パッド２ｈ（第３パッド２ｅ）及び再配線２ｆを介して端部の再配置パッド２ｈに送信され、その後、ワイヤ４を介して１つずれた位置の下段の第１メモリチップ１の端部の再配置パッド１ｈに送信され、その後、第１メモリチップ１上の固有信号用パッド１ｉに送信される。
このようにマイコンチップ３の別々の端子３ｃから送信されたそれぞれのメモリチップの固有信号は、上下段のメモリチップが同じ配線パターンであっても、上下段で平面的に同じ位置に形成されたそれぞれの固有信号用パッド１ｉ，２ｍに到達可能となる。
また、図７に示すチップ共通信号の場合には、マイコンチップ３の端子３ｃから送信された第１パッド制御信号Ｃ（矢印Ｃ）は、第２メモリチップ２の再配線２ｆ上に形成された再配置パッド２ｈ（第３パッド２ｅ）に到達した後、一方では第２メモリチップ２上で再配線２ｆを介して第１パッド２ｃ（元パッド２ｇ）に送信され、分岐した他方では再配線２ｆを介して反対側の第２パッド２ｄ（再配置パッド２ｈ）に到達する。その後、ワイヤ４を介して下段の第１メモリチップ１の第２パッド１ｄ（再配置パッド１ｈ）に到達した後、再配線１ｆを介して第１メモリチップ１の第１パッド１ｃ（元パッド１ｇ）に送信される。このようにしてマイコンチップ３の端子３ｃから送信された共通信号である第１パッド制御信号Ｃは、上段の第２メモリチップ２の第１パッド２ｃ（元パッド２ｇ）と、これと同じ位置の下段の第１メモリチップ１の第１パッド１ｃ（元パッド１ｇ）にそれぞれ送信される。
また、マイコンチップ３の端子３ｃから送信された第２パッド制御信号Ｄ（矢印Ｄ）は、第２メモリチップ２の再配線２ｆ上に形成された再配置パッド２ｈ（第３パッド２ｅ）に到達した後、再配線２ｆを介して第２パッド２ｄ（元パッド２ｇ）に到達する。さらに、この第２パッド２ｄとワイヤ４を介して接続された下段の同じ位置の第２パッド１ｄに送信される。このようにしてマイコンチップ３の端子３ｃから送信された共通信号である第２パッド制御信号Ｄは、上段の第２メモリチップ２の第２パッド２ｄ（元パッド２ｇ）と、これと同じ位置の下段の第１メモリチップ１の第２パッド１ｄ（元パッド１ｇ）にそれぞれ送信される。
このようにマイコンチップ３の端子３ｃから送信されたチップ共通信号は、上下段のメモリチップが同じ配線パターンであっても、上下段で平面的に同じ位置に形成されたそれぞれのパッドに到達可能となる。
次に、図９を用いて、マイコンチップとメモリチップのパッド配列の位置関係について説明する。すなわち、図９はマイコンチップ３の端子配列のメモリチップのパッドとの関係を示すものであり、マイコンチップ３の第２辺３ｆ（上辺）の１列に並んだメモリチップ用端子３ｇのうち、メモリ上辺において下段の第１メモリチップ１と電気的に接続する端子３ｃは、主に、第２辺３ｆにおける端部側に配置され（例えば、１番〜５番ピン、６番〜１０番ピン）、メモリチップ上でメモリ下辺に引き出され、かつそのメモリ下辺において上段の第２メモリチップ２と電気的に接続する端子３ｃは、第２辺３ｆにおける中央部に配置されている（例えば、１１番〜２０番ビン）。ただし、マイコンチップ３の前記各ピン番号とメモリ上下辺への振り分けについては、前述の限りではないことは言うまでもない。
このように、マイコンチップ３上の１列に並んだ複数のメモリチップ用端子３ｇにおいても、上下段のメモリチップへの配線の引き回しが何れか一辺側に偏らないように端部と中央部とで切り分けられている。
また、マイコンチップ３では、その両側の第１辺３ｅに沿って設けられた複数の外部接続用端子３ｈが、第２メモリチップ２上のマイコンチップ用パッド２ｋ、マイコンチップ用端部パッド２ｕ、第１パッド２ｃまたは第２パッド２ｄを介してインナリード７ａと１対１の関係で接続されるように設けられている。
次に、図１０を用いてＳＳＯＰ８の回路構成について説明する。図１０に示すように、第１メモリチップ１と第２メモリチップ２は、マイコンチップ３からの制御信号によって動作する構成となっている。したがって、第１メモリチップ１と第２メモリチップ２は、電源（Ｖｃｃ）及びＧＮＤ（Ｖｓｓ）以外、直接外部端子と接続されていない。
また、マイコンチップ３から送信されるＩ／Ｏ等の制御信号は第１メモリチップ１と第２メモリチップ２で共通であるが、チップセレクト信号（ＣＥ０、ＣＥ１）については第１メモリチップ１と第２メモリチップ２でそれぞれ別々に信号が送信される接続となっている。
次に、図１１及び図１２を用いて、マイコンチップ３とメモリチップにおけるチップセレクトピンの接続について説明する。図１１は４段に積層した同パターンメモリチップ１３上にさらにマイコンチップ３を積層した場合のマイコンチップ３と同パターンメモリチップ間でのチップセレクトピンの接続について示したものであり、マイコンチップ３と同パターンメモリチップ１３とで、チップセレクトピンの配列を入れ換えている。
すなわち、図１１に示すように、マイコンチップ３上でピン番号を、例えば、通常〔０〕、〔１〕、〔２〕、〔３〕の順で並べるところを、本実施の形態のＳＳＯＰ８では、〔２〕、〔０〕、〔１〕、〔３〕の順に入れ換えて並べている。
このようにマイコンチップ３上の端子３ｃにおいて、チップセレクトピン等の位置を入れ換えることにより、ワイヤ４等の配線のクロスを防止することができる。
また、図１２に示すように、同パターンメモリチップ１３上のパッド１３ａを幅広のワイドパッド１３ｂとすることで、ワイヤショートを回避することができる。
次に、本実施の形態のＳＳＯＰ８の組み立てを、図１３〜図２３を用いて説明する。
まず、図１３に示すリードフレーム７を準備する。リードフレーム７は、半導体チップを搭載可能なタブ７ｃと、タブ７ｃを支持する吊りリード７ｄと、タブ７ｃの周囲に配置された複数のインナリード７ａと、インナリード７ａに繋がる複数のアウタリード７ｂとを有している。
その後、図２０及び図２２に示すステップＳ１の第１メモリチップ接着を行う。ここでは、第１メモリチップ１の主面１ａを上方に向けるとともに、第１メモリチップ１の第１パッド１ｃの列及び第２パッド１ｄの列が図１４に示す吊りリード７ｄの延在方向に対して交差するようにタブ７ｃ上に第１メモリチップ１を搭載する。その際、第１メモリチップ１を、例えば、図４に示すようなペースト状の接着材５等を介して搭載する。
その後、図２０及び図２２に示すステップＳ２の第２メモリチップ接着を行う。ここでは、第１メモリチップ１の主面１ａ上に第２メモリチップ２をその主面２ａを上方に向けて搭載する。その際、第１パッド２ｃの列及び第２パッド２ｄの列が吊りリード７ｄの延在方向に対して交差するように第１メモリチップ１上に第２メモリチップ２を搭載する。なお、第２メモリチップ２は、例えば、フィルム状の接着材５等を介して搭載する。
また、第１メモリチップ１上に第２メモリチップ２を積層する際には、図３及び図１５に示すように、吊りリード７ｄに沿った方向に対して、第２メモリチップ２の端部の位置を第１メモリチップ１の端部の位置とずらして積層することで、下段の第１メモリチップ１の複数の第２パッド１ｄを露出させている。
その後、図２０及び図２２に示すステップＳ３のマイコンチップ接着を行う。ここでは、第２メモリチップ２の主面２ａ上にマイコンチップ３をその主面３ａを上方に向けて搭載する。その際、マイコンチップ３も、第２メモリチップ２と同様に、例えば、フィルム状の接着材５等を介して搭載する。さらに、図１６に示すように、第２メモリチップ２の中央部にマイコンチップ３を搭載する。その際、マイコンチップ３の主面３ａの外部接続用端子３ｈの配列方向が吊りリード７ｄの延在方向に沿うように搭載するとともに、マイコンチップ３のメモリチップ用端子３ｇの列が第２メモリチップ２の第２パッド２ｄ側に配置されるように搭載する。
その後、図２１及び図２３に示すステップＳ４のワイヤボンディングを行う。ここでは、まず、図８に示すように、マイコンチップ３の外部接続用端子３ｈと第２メモリチップ２の第３パッド２ｅとをワイヤ４によって電気的に接続し、かつマイコンチップ３のメモリチップ用端子３ｇと第２メモリチップ２の第３パッド２ｅとをワイヤ４によって電気的に接続する。さらに、図８、図１７及び図１８に示すように、第２メモリチップ２の第１パッド２ｃ、第２パッド２ｄ及びマイコンチップ用端部パッド２ｕとこれらにそれぞれ対応するインナリード７ａとをワイヤ４によって電気的に接続する。
また、上段側の第２メモリチップ２の第２パッド２ｄと、第２メモリチップ２の端部から迫り出して露出した下段側の第１メモリチップ１の第２パッド１ｄとをワイヤ４によって電気的に接続する。
その後、図２１及び図２３に示すステップＳ５のトランスファモールドを行う。すなわち、封止用樹脂によって図１９に示す封止体６を形成し、第１メモリチップ１、第２メモリチップ２、マイコンチップ３、タブ７ｃ、複数のワイヤ４及び複数のインナリード７ａを封止体６によって樹脂封止する。
その後、図２１に示すステップＳ６の切断・成形を行う。すなわち、リードフレーム７からアウタリード７ｂの先端部で切断するとともに、アウタリード７ｂをガルウィング状に曲げ成形する。
これにより、ＳＳＯＰ８の組み立て完了となる。
次に、図２４〜図２７に示す本実施の形態の変形例の半導体装置（メモリカード）について説明する。
図２４〜図２６に示す半導体装置は、配線基板１０上にメモリチップが積層され、さらに最上段のメモリチップ上にマイコンチップ３が搭載され、これらを薄型のケース１１で覆って形成したメモリカード１２である。
メモリカード１２の構成について説明すると、主面１０ａ上に第１メモリチップ１と第２メモリチップ２とマイコンチップ３が積層されて搭載され、かつ裏面１０ｂに図２７に示すように、複数の外部リード（外部端子）１０ｃが形成された配線基板１０と、最上段の第２メモリチップ２のパッドと配線基板１０のボンディングリード１０ｄとを電気的に接続する複数のワイヤ４と、薄型のケース１１とから成る。
すなわち、配線基板１０の主面１０ａ上において、第１メモリチップ１、第２メモリチップ２、マイコンチップ３及び複数のワイヤ４がこれらを収容するケース１１によって覆われた構造となっている。ケース１１は、薄いカード型に形成されており、配線基板１０とでメモリカード１２を成している。
なお、図２７に示すように、配線基板１０の主面１０ａ上に接着材５を介して搭載された第１メモリチップ１は、その主面１ａ上のパッドと配線基板１０の主面１０ａ上のボンディングリード１０ｄとがワイヤ４によって電気的に接続されている。さらにこのボンディングリード１０ｄがＣｕ配線１０ｆ及びビア配線１０ｅを介して裏面１０ｂに引き出され、かつ裏面１０ｂ側でビア配線１０ｅがＣｕ配線１０ｆを介して外部端子である外部リード１０ｃに接続されている。配線基板１０においては、コア材１０ｇの表面にＣｕ配線１０ｆが形成され、さらにその上層にソルダレジスト１０ｈが形成されており、ソルダレジスト１０ｈの開口部に、Ｃｕ配線１０ｆと接続されたボンディングリード１０ｄ及び外部リード１０ｃが露出して形成されている。図２７中、第１メモリチップ１から直接外部リード１０ｃに配線が接続されているのは、例えば、電源やＧＮＤ配線の場合である。
ここで、配線基板１０上に積層されるメモリチップは、第１メモリチップ１と第２メモリチップ２であり、再配線や再配置パッド等の具体的な配線パターンについては図示されていないが、本実施の形態のＳＳＯＰ８に組み込まれた第１メモリチップ１及び第２メモリチップ２と同様のメモリチップである。したがって、メモリカード１２に組み込まれている第１メモリチップ１と第２メモリチップ２も同一の配線パターンが形成されたメモリチップである。
また、マイコンチップ３についても、ＳＳＯＰ８に搭載されたマイコンチップ３と同様のマイコンチップ３が搭載されている。
これにより、変形例のメモリカード１２においても、ＳＳＯＰ８と同様に、積層された第１メモリチップ１と第２メモリチップ２において、上段の第２メモリチップ２の下に隠れた下段の第１メモリチップ１のパッドを再配線によって引き出すことで、上段の第２メモリチップ２から迫り出して露出した下段の第１メモリチップ１のパッドと上段の第２メモリチップ２のパッドとをワイヤ接続することができる。
さらに、最上段の第２メモリチップ２上において、マイコンチップ３と、再配線上に形成した第３パッドとをワイヤ４で接続することにより、積層された複数のメモリチップのワイヤ接続を図３３の比較例に示すようなスペーサ２４を介在させずに実現することができる。
変形例のメモリカード１２によって得られる他の効果については、ＳＳＯＰ８の効果と同様であるため、その重複説明は省略する。
次に、図２８及び図２９に示す変形例について説明する。
図２８及び図２９は、それぞれマイコンチップ３の主面３ａ上の端子配列の変形例を示すものである。図２８に示す変形例は、図９に示すマイコンチップ３の主面３ａ上の端子配列のうち、メモリ上辺（第２辺３ｆ）側に１列に設けられている複数のメモリチップ用端子３ｇを、前記メモリ上辺と対向するメモリ下辺（第２辺３ｆ）側に振り分けて、複数のメモリチップ用端子３ｇをメモリ上辺側とメモリ下辺側とに分散させたものである。
すなわち、マイコンチップ３において、メモリチップ用端子３ｇは、相互に対向する２つの第２辺３ｆ（メモリ上辺側とメモリ下辺側）それぞれに沿って設けられており、さらに、この２つの第２辺３ｆに分散して配置したメモリチップ用端子３ｇが、それぞれ図８に示す再配線（引き出し配線）２ｆ上の第３パッド２ｅとワイヤ４を介して電気的に接続されているものである。
図２８に示すように、マイコンチップ３上で複数のメモリチップ用端子３ｇを上辺側と下辺側に振り分けて分散させることにより、隣り合ったメモリチップ用端子３ｇ同士のパッドピッチを広げることができ、マイコンチップ３のパターン設計及びメモリチップのパターン設計を容易にすることができる。
また、図２９に示す変形例は、例えば、メモリカード１２において、配線基板１０の一辺側に複数の切り欠き部が形成されており、メモリチップと配線基板１０のワイヤ接続において前記一辺側では多数のワイヤ４が打てないような場合に、マイコンチップ３の外部接続用端子３ｈを前記一辺と反対側の辺（図２９の右側の第１辺３ｅ）に集結させてこの第１辺３ｅに沿って一列に外部接続用端子３ｈを配置したものである。
すなわち、マイコンチップ３において、複数の外部接続用端子３ｈは、対向する２つの辺（第１辺３ｅ）のうちの何れか一方の辺のみに沿って形成してもよい。
これにより、メモリカード１２の配線基板１０の一辺側に複数の切り欠き部が形成されている場合であっても、マイコンチップ３の外部接続用端子３ｈを切り欠き部が形成された辺と反対側の辺に寄せて配置することにより、片側に寄せられた外部接続用端子３ｈをワイヤ４を介してメモリチップ上のマイコンチップ用パッド２ｋに接続することができる。
また、図２９の更に変形例として、例えば、外部接続用端子３ｈとメモリチップ用端子３ｇとをマイコンチップ３の何れか１つの辺に沿って設けてもよく、下段のメモリチップに接続するメモリチップ用端子３ｇと上段のメモリチップに接続するメモリチップ用端子３ｇとを１つの辺に対して並べて設けてもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、メモリチップの積層数が２層（第１メモリチップ１と第２メモリチップ２）の場合を一例として説明したが、前記メモリチップの積層数は２層以上であれば何層であってもよい。
また、前記実施の形態では、積層するメモリチップにおいて、第１メモリチップ１の配線パターン（再配線２ｆのレイアウト）と第２メモリチップ２の配線パターン（再配線２ｆのレイアウト）とが全く同じ場合について説明したが、第１メモリチップ１と第２メモリチップ２とで配線パターン（再配線２ｆのレイアウト）が異なっていてもよい。前記実施の形態では、図８に示すように、積層された複数のメモリチップ１，２のうち、最上段のメモリチップ２上に、外形寸法がメモリチップの外形寸法よりも小さいマイコンチップ３を、最上段のメモリチップ２のほぼ中央部に搭載している。そのため、メモリチップ２の元パッドとマイコンチップ３のパッド３ｃをワイヤ４を介して電気的に接続すると、接続されるワイヤ４の長さが長くなり、高速信号を扱うクロック信号の場合には、信号速度が遅くなることも考えられる。そこで、前記実施の形態では、マイコンチップ３の近傍まで再配線を形成し、マイコンチップ３の近傍（元パッドよりも近い位置）に再配置パッドを設けて、この再配置パッドにワイヤ４を接続している。再配線の幅は、ワイヤの径よりも太いため、メモリチップ２の元パッドとマイコンチップ３のパッド３ｃをワイヤ４を介して電気的に接続する構成に比べ、信号速度の低下を抑制できる。しかしながら、下段のメモリチップ（最上段以外のメモリチップ）の場合、このメモリチップの主面にはマイコンチップ３が搭載されない。そのため、最上段のメモリチップに合わせて再配線及び再配置パッドを下段のメモリチップの主面に形成した場合、入出力される信号（データ）が、上段のメモリチップ２に覆われ、下段のメモリチップ１の下辺に沿って配置された複数のパッド２ｇから、上段のメモリチップ２から露出し、下段のメモリチップ１の上辺に沿って配置された再配置パッド２ｊまで、マイコンチップ３とワイヤ４を介して電気的に接続するためにメモリチップの主面における中央部に配置された再配置パッド２ｅを経由することになる。これにより、下段のメモリチップ１において下辺から上辺に引き出されたパッドでは配線長が長くなり信号速度が遅くなる。そこで、第１メモリチップ１と第２メモリチップ２とで配線パターン（再配線２ｆのレイアウト）を変えることで、高速信号を扱う配線の経路を可能な限り短くしてチップの機能を低下させないようにすることができる。第１メモリチップ１の配線パターンは、例えば図３６に示すように、下辺（長辺）に沿って配置された元パッド２ｈから上辺（長辺）に沿って配置された再配置パッド２ｊまで、ほぼ直線（短辺に沿った形状）となるように、再配線２ｆを形成する。
また、前記実施の形態では、積層するメモリチップにおいて、第１メモリチップ１の配線パターン（再配線２ｆのレイアウト）と第２メモリチップ２の配線パターン（再配線２ｆのレイアウト）とが全く同じ場合について説明したが、第１メモリチップ１と第２メモリチップ２とで配線パターン（再配線２ｆのレイアウト）が異なっていてもよい。これは、前記実施の形態では、平面形状が四角形から成る半導体チップ１，２，３の各辺に沿って、基板（リードフレーム７）の端子（インナリード７ａ、ボンディングリード）が設けられているため、システムの外部に位置する外部ＬＳＩと接続するためのパッド２ｕが、第２メモリチップ２の各辺（短辺、長辺）に沿って配置されていた。しかしながら、例えば図３７に示すようなＳＯＰ（Small Outline Package）２５型の半導体装置や、半導体チップの外形寸法とほぼ同じサイズの基板上に半導体チップを搭載する場合、基板の複数の端子は半導体チップの４辺のうちの複数の辺（２辺）に沿って配置されることになる。そこで、図３７に示すように、最上段のメモリチップ（第２メモリチップ２）の複数のパッドのうち、外部ＬＳＩと接続するための複数のパッド２ｕを２辺に集約して配置することで、基板の端子との接続を容易することができる。さらに、図６、図７、及び図３８（ｂ）に示すように、マイコンチップ３の電極（内部インタフェース用電極）３ｇ（３ｃ）
とワイヤ４を介して接続される再配置パッド２ｅから、下段側のメモリチップ（第１メモリチップ１）の下辺（長辺）に沿って配置されたパッド（上段の第２メモリチップ２で覆われている元パッド）１ｇまでの距離は、マイコンチップ３の電極（内部インタフェース用電極）３ｇ（３ｃ）とワイヤ４を介して接続される再配置パッド２ｅから、上段側のメモリチップ（第２メモリチップ２）の下辺（長辺）に沿って配置されたパッド２ｇまでの距離よりも遠い。これは、第２メモリチップ２のパッドと第1メモリチップ１のパッドとをワイヤ４を介して繋いでいることが１つの原因である。そのため、上段側のメモリチップ（第２メモリチップ２）と下段側のメモリチップ（第1メモリチップ１）の夫々の元パッド２ｇ，１ｇまでの配線長（配線経路の長さ）を等長化することが困難となり、マイコンチップ３の内部インタフェース用電極３ｇ（３ｃ）を介して入出力される信号（データ）にばらつきが生じる。２つのメモリチップ１，２に対して信号（データ）を同時に入出力する場合、システムが動作しない恐れがある。そこで、図３８（ａ）に示すように、上段側のメモリチップ（第２メモリチップ２）の主面上に形成する配線パターン（再配線２ｆのレイアウト）を下段側のメモリチップ（第1メモリチップ１）の配線パターンと異なるように、形成することが好ましい。詳細に説明すると、上段側のメモリチップ（第２メモリチップ２）の主面上に形成する配線パターンが、下段側のメモリチップ（第1メモリチップ１）の配線パターンよりも長くなるように、蛇行させることが好ましい。
また、前記実施の形態では、メモリチップの長辺に沿って配置された複数の再配置パッド２ｈ、２ｊが、１列目に配置された元パッド２ｇ、２ｉよりもマイコンチップに近い位置（列）に配置されることについて説明したが、これに限定されるものではなく、例えば図８に示すように、元パッド２ｇ、２ｉの数が少なく、この元パッド２ｇ、２ｉと同じ配置列（１列目）にスペースがあれば、１列目に再配置パッド２ｈ、２ｊを配置してもよい。
本発明は、積層された複数の半導体チップを有する電子装置に好適である。
本発明の実施の形態の半導体装置の構造の一例を示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２に示すＡ部の構造の一例を拡大して示す拡大断面図である。 図１に示す半導体装置のメモリチップにおける再配線部の構造の一例を拡大して示す拡大断面図である。 図１に示す半導体装置のチップ固有信号のパッドにおける引き出し配線による上段と下段のメモリチップの接続状態の一例を示す斜視図である。 図１に示す半導体装置のチップ共通信号のパッドにおける引き出し配線による上段と下段のメモリチップの接続状態の一例を示す斜視図である。 図１に示す半導体装置に搭載されるメモリチップの引き出し配線の引き回しの一例及びマイコンチップとのワイヤリングの一例を示す配線図である。 図１に示す半導体装置に搭載されるマイコンチップとメモリチップのパッド配列の位置関係の一例を示す平面図と拡大平面図である。 図１に示す半導体装置におけるメモリチップとマイコンチップと外部端子の接続状態の一例を示すブロック図である。 図１に示す半導体装置においてメモリチップを４段に積層した際のチップセレクトピンのワイヤリング状態の一例を示すワイヤ接続図である。 図１１の変形例のワイヤ接続図である。 図１に示す半導体装置の組み立てに用いられるリードフレームの要部の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおける１段目チップ搭載後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおける２段目チップ搭載後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおける３段目チップ搭載後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング後の概略構造の一例を示す平面図である。 図１７に示すＣ部の構造の一例を拡大して示す部分拡大平面図である。 図１に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおける１段目〜３段目チップ搭載までの構造の一例を示すパッケージ幅方向の断面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング〜切断・成形までの構造の一例を示すパッケージ幅方向の断面図である。 図１に示す半導体装置の組み立てにおける１段目〜３段目チップ搭載までの構造の一例を示すパッケージ長手方向の断面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンディング〜樹脂モールディングまでの構造の一例を示すパッケージ長手方向の断面図である。 本発明の実施の形態の変形例の半導体装置（メモリカード）の内部構造をケースを透過して示す平面図である。 図２４のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図２４のメモリカードにおけるメモリチップと基板のワイヤ接続状態の一例を示す部分拡大断面図である。 本発明の実施の形態のマイコンチップにおける変形例のパッド配列を示す平面図である。 本発明の実施の形態のマイコンチップにおける他の変形例のパッド配列を示す平面図である。 第１の比較例の半導体装置の内部構造を封止体を除去して示す平面図である。 図３０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 第２の比較例の半導体装置の内部構造を封止体を除去して示す平面図である。 図３２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１８のＡ−Ａ線に沿って切断した構造を部分的に拡大した断面図である。 図１８のＢ−Ｂ線に沿って切断した構造を部分的に拡大した断面図である。 下段のメモリチップの主面に形成された再配線のレイアウトの変形例を示す平面図である。 上段のメモリチップの主面に形成された再配線のレイアウトの変形例を示す平面図である。 （ａ）は上段のメモリチップの主面に形成された再配線のレイアウトの変形例を示す平面図、（ｂ）は下段のメモリチップの主面に形成された再配線のレイアウトの変形例を示す平面図である。
符号の説明
１ 第１メモリチップ
１ａ 主面
１ｂ 裏面
１ｃ 第１パッド
１ｄ 第２パッド
１ｅ 第３パッド
１ｆ 再配線（引き出し配線）
１ｇ 元パッド
１ｈ 再配置パッド
１ｉ 固有信号用パッド
２ 第２メモリチップ
２ａ 主面
２ｂ 裏面
２ｃ 第１パッド
２ｄ 第２パッド
２ｅ 第３パッド
２ｆ 再配線（引き出し配線）
２ｇ 元パッド
２ｈ 再配置パッド
２ｉ 元パッド
２ｊ 再配置パッド
２ｋ マイコンチップ用パッド
２ｍ（２ｉ） 固有信号用パッド
２ｎ（２ｆ） 電源用再配線（電源用引き出し配線）
２ｐ（２ｆ） 信号用再配線（信号用引き出し配線）
２ｑ クロック用パッド
２ｒ クロック用再配線（クロック用引き出し配線）
２ｓ（２ｎ） マイコンチップ用電源配線
２ｔ（２ｎ） メモリチップ用電源配線
２ｕ（２ｈ，２ｊ） マイコンチップ用端部パッド
２ｖ ＧＮＤ線
３ マイコンチップ
３ａ 主面
３ｂ 裏面
３ｃ 端子
３ｄ クロック用端子
３ｅ 第１辺
３ｆ 第２辺
３ｇ メモリチップ用端子
３ｈ 外部接続用端子
３ｉ ＧＮＤ用端子
４ ワイヤ
５ 接着材
６ 封止体
６ａ 側部
７ リードフレーム
７ａ インナリード
７ｂ アウタリード（外部端子）
７ｃ タブ（チップ搭載部）
７ｄ 吊りリード
８ ＳＳＯＰ（半導体装置）
９ シリコン基板
９ａ 絶縁膜
９ｂ 元パッド
９ｃ 第１保護膜
９ｄ 第２保護膜
９ｅ 第１絶縁膜
９ｆ 第２絶縁膜
９ｇ バリア層
９ｈ 再配置パッド
１０ 配線基板
１０ａ 主面
１０ｂ 裏面
１０ｃ 外部リード（外部端子）
１０ｄ ボンディングリード
１０ｅ ビア配線
１０ｆ Ｃｕ配線
１０ｇ コア材
１０ｈ ソルダレジスト
１１ ケース
１２ メモリカード（半導体装置）
１３ 同パターンメモリチップ
１３ａ パッド（チップセレクトピン）
１３ｂ ワイドパッド（チップセレクトピン）
２１ 配線基板
２２ メモリチップ
２３ マイコンチップ
２４ スペーサ
２５ ＳＯＰ（半導体装置）

Claims (13)

  1. 第１主面、前記第１主面に形成され、かつ前記第１主面の第１辺に沿って配置された複数の第１パッド、前記第１主面に形成され、かつ前記複数の第１パッドとそれぞれ電気的に接続された複数の第１引き出し配線、前記第１主面に形成され、かつ前記第１辺とは反対側の前記第１主面の第２辺に沿って配置され、かつ前記複数の第１引き出し配線とそれぞれ電気的に接続された複数の第２パッド、前記複数の第１引き出し配線上にそれぞれ形成され、かつ前記複数の第１パッドとそれぞれ電気的に接続され、かつ前記複数の第２パッドとそれぞれ電気的に接続された複数の第３パッド、および前記第１主面とは反対側の第１裏面、を有する第１メモリチップと、
    第２主面、前記第２主面に形成され、かつ前記第２主面の第１辺に沿って配置された複数の第４パッド、前記第２主面に形成され、かつ前記複数の第４パッドとそれぞれ電気的に接続された複数の第２引き出し配線、前記第２主面に形成され、かつ前記第１辺とは反対側の前記第２主面の第２辺に沿って配置され、かつ前記複数の第２引き出し配線とそれぞれ電気的に接続された複数の第５パッド、前記複数の第２引き出し配線上にそれぞれ形成され、かつ前記複数の第４パッドとそれぞれ電気的に接続され、かつ前記複数の第５パッドとそれぞれ電気的に接続された複数の第６パッド、および前記第２主面とは反対側の第２裏面、を有し、前記第２裏面が前記第１メモリチップの前記第１主面と対向するように、前記第１メモリチップの前記第１主面上に搭載された第２メモリチップと、
    ここで、
    前記第２メモリチップは、前記第１メモリチップと同じ種類であり、
    前記第２メモリチップは、平面視において、前記第１メモリチップの前記複数の第２パッドが前記第２メモリチップから露出するように、前記第１メモリチップ上に搭載されており、
    主面、前記主面に形成された複数の端子、および前記主面とは反対側の裏面を有し、前記裏面が前記第２メモリチップの前記第２主面と対向するように、前記第２メモリチップの前記第２主面上に搭載されたコントローラチップと、
    ここで、
    前記コントローラチップは、平面視において、前記第２メモリチップの前記複数の第４パッド、前記複数の第５パッドおよび前記複数の第６パッドが前記コントローラチップから露出するように、前記第２メモリチップ上に搭載されており、
    前記コントローラチップは、前記第１メモリチップおよび第２メモリチップを制御する半導体チップであり、
    前記第２メモリチップの前記複数の第５パッドと前記第１メモリチップの前記複数の第２パッドをそれぞれ電気的に接続する複数の第１ワイヤと、
    前記コントローラチップの前記複数の端子と前記第２メモリチップの前記複数の第６パッドをそれぞれ電気的に接続する複数の第２ワイヤと、
    を含むことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記コントローラチップは、前記第２メモリチップの前記第２主面の中央部に搭載されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第２メモリチップは、前記コントローラチップと外部機器とを電気的に接続する複数のコントローラチップ用パッドを有しており、
    前記複数のコントローラチップ用パッドは、前記第２メモリチップの前記第２主面の前記第１辺および前記第２辺とは異なった辺に沿って配置されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記複数のコントローラチップ用パッドは、前記第２メモリチップの前記第２主面に形成された複数の第３引き出し配線を介して、前記第２メモリチップの前記第２主面の端部まで引き出されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記複数の第２引き出し配線は、電源用引き出し配線と、ＧＮＤ用引き出し配線と、信号用引き出し配線を備えており、
    前記電源用およびＧＮＤ用引き出し配線は、前記信号用引き出し配線より太く形成されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記第２メモリチップは、前記コントローラチップにクロック信号を供給するための第１クロック用パッドと、一端部が前記第１クロック用パッドと繋がるクロック用引き出し配線と、前記クロック用引き出し配線の前記一端部とは反対側の他端部と繋がる第２クロック用パッドと、前記第１クロック用パッドと隣接する第１ＧＮＤ用パッドと、前記第２クロック用パッドと隣接する第２ＧＮＤ用パッドと、前記第１ＧＮＤ用パッドと前記第２ＧＮＤ用パッドとを繋ぎ、前記第１クロック用パッド、前記第２クロック用パッド及び前記クロック用引き出し配線を囲むように形成されたＧＮＤ用引き出し配線とを有することを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第２メモリチップの前記第１クロック用パッドと電気的に接続する前記コントローラチップのクロック用端子は、前記コントローラチップの前記主面の一辺の中央部に配置されていることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記第１および第２メモリチップの第１および第２主面上の前記複数の第１および第２引き出し配線は、コントローラチップ用電源配線とメモリチップ用電源配線とで別々に形成されていることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記コントローラチップは、平面形状が互いに反対側に位置する一対の第１辺と、前記第１辺と交差する第２辺とを有する四角形から成り、
    前記複数の端子のうち、外部機器と信号のやり取りを行うための複数の外部接続用端子は、前記第１辺に沿って設けられ、
    前記複数の端子のうち、前記第１および第２メモリチップと信号のやり取りを行う複数のメモリチップ用端子は、前記第２辺に沿って設けられていることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、前記複数のメモリチップ用端子のうち、前記第１メモリチップと電気的に接続する端子は、１つの辺における端部側に配置され、前記第２メモリチップと電気的に接続する端子は、１つの辺における中央部に配置されていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、前記コントローラチップは、平面形状が互いに反対側に位置する一対の第１辺と、前記第１辺と交差する第２辺とを有する四角形から成り、
    前記複数の端子のうち、外部機器とのやり取りを行うための複数の外部接続用端子と、前記第１および第２メモリチップとのやり取りを行う複数のメモリチップ用端子は、１つの辺に沿って配置され、
    前記複数のメモリチップ用端子のうち、前記第１メモリチップと電気的に接続する複数の第１メモリチップ用端子と、前記第２メモリチップと電気的に接続する複数の第２メモリチップ用端子は、並んで設けられていることを特徴とする半導体装置。
  12. チップ搭載部、及び前記チップ搭載部の周囲に設けられた複数の端子を有する基板と、
    平面形状が四角形から成り、複数のパッドが形成された主面を有し、前記基板の前記チップ搭載部上に搭載されたメモリチップと、
    平面形状が四角形から成り、複数の電極が形成された主面を有し、前記メモリチップの主面上に搭載されたコントローラチップと、
    前記コントローラチップの前記複数の電極と前記メモリチップの前記複数のパッドとをそれぞれ電気的に接続する複数の第１ワイヤと、
    前記メモリチップの前記複数のパッドと前記基板の前記複数の端子とをそれぞれ電気的に接続する複数の第２ワイヤと、
    を含み、
    前記コントローラチップは、前記コントローラチップの一辺が前記メモリチップの一辺と並ぶように、前記メモリチップ上に搭載され、
    前記メモリチップの前記複数のパッドは、前記メモリチップの前記一辺に沿って配置された複数の第１パッドと、前記複数の第１パッドよりも前記コントローラチップに近い位置に配置された複数の第２パッドと、前記複数の第１パッドと前記複数の第２パッドとをそれぞれ繋ぐ複数の配線とを有し、
    前記コントローラチップの前記複数の電極は、前記メモリチップと前記コントローラチップにより構成されるシステムの内部に対してデータの入出力を行うための複数の内部インタフェース用電極を有し、
    前記複数の第１ワイヤは、前記コントローラチップと前記メモリチップを電気的に接続するための複数の内部インタフェース用ワイヤを有し、
    前記コントローラチップの前記複数の内部インタフェース用電極と前記複数の第２パッドは、前記複数の内部インタフェース用ワイヤを介してそれぞれ電気的に接続されており、
    前記メモリチップの前記複数のパッドは、前記メモリチップの前記一辺と交差する辺に沿って配置された複数の第３パッドと、前記複数の第３パッドよりも前記コントローラチップに近い位置に配置された複数の第４パッドと、前記複数の第３パッドと前記複数の第４パッドとをそれぞれ繋ぐ複数の配線とを有し、
    前記コントローラチップの前記複数の電極は、前記システムの外部に対してデータの入出力を行うために、前記コントローラチップの前記一辺と交差する辺に沿って配置された複数の外部インタフェース用電極を有し、
    前記複数の第１ワイヤは、前記コントローラチップと前記システムの外部を電気的に接続するための複数の外部インタフェース用ワイヤを有し、
    前記コントローラチップの前記複数の外部インタフェース用電極と前記複数の第４パッドは、前記複数の外部インタフェース用ワイヤを介してそれぞれ電気的に接続され、
    前記メモリチップの前記複数の第３パッドと前記基板の前記複数の端子は、前記複数の第２ワイヤを介してそれぞれ電気的に接続されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記コントローラチップの前記内部インタフェース用電極とこの内部インタフェース用電極に対応する前記第２パッドとを電気的に接続する内部インタフェース用ワイヤの長さは、この第２パッドとこの第２パッドに対応する前記第１パッドとを繋ぐ引き出し配線の長さよりも短いことを特徴とする半導体装置。
JP2007323293A 2007-12-14 2007-12-14 半導体装置 Expired - Fee Related JP5183186B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2007323293A JP5183186B2 (ja) 2007-12-14 2007-12-14 半導体装置
TW97138596A TWI459535B (zh) 2007-12-14 2008-10-07 Semiconductor device
TW100136119A TWI437685B (zh) 2007-12-14 2008-10-07 Semiconductor device
CN2008101710981A CN101459170B (zh) 2007-12-14 2008-11-14 半导体器件
US12/331,291 US7888796B2 (en) 2007-12-14 2008-12-09 Controller chip mounted on a memory chip with re-wiring lines
KR1020080126670A KR101568034B1 (ko) 2007-12-14 2008-12-12 반도체 장치
US13/023,132 US8237267B2 (en) 2007-12-14 2011-02-08 Semiconductor device having a microcomputer chip mounted over a memory chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007323293A JP5183186B2 (ja) 2007-12-14 2007-12-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2009147134A JP2009147134A (ja) 2009-07-02
JP5183186B2 true JP5183186B2 (ja) 2013-04-17

Family

ID=40752119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007323293A Expired - Fee Related JP5183186B2 (ja) 2007-12-14 2007-12-14 半導体装置

Country Status (5)

Country Link
US (2) US7888796B2 (ja)
JP (1) JP5183186B2 (ja)
KR (1) KR101568034B1 (ja)
CN (1) CN101459170B (ja)
TW (2) TWI437685B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101814458B (zh) * 2004-12-03 2012-05-30 罗姆股份有限公司 半导体装置
JP5183186B2 (ja) * 2007-12-14 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
JP5581627B2 (ja) * 2009-08-05 2014-09-03 セイコーエプソン株式会社 集積回路装置及び電子機器
CN102034784B (zh) * 2010-11-10 2013-06-05 吴江巨丰电子有限公司 一种28k引线框架
JP5618873B2 (ja) * 2011-03-15 2014-11-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6122290B2 (ja) 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
JP2014220439A (ja) * 2013-05-10 2014-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
KR102219296B1 (ko) 2014-08-14 2021-02-23 삼성전자 주식회사 반도체 패키지
KR102276477B1 (ko) * 2014-11-19 2021-07-13 에스케이하이닉스 주식회사 오버행부를 갖는 반도체 패키의 제조방법
JP6892360B2 (ja) 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP3737333B2 (ja) * 2000-03-17 2006-01-18 沖電気工業株式会社 半導体装置
JP3813788B2 (ja) * 2000-04-14 2006-08-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2002026239A (ja) * 2000-07-07 2002-01-25 Hitachi Ltd 半導体装置およびその製造方法
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
JP2002217356A (ja) * 2001-01-19 2002-08-02 Nec Corp 半導体装置及びその製造方法
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
JP2003023135A (ja) * 2001-07-06 2003-01-24 Sharp Corp 半導体集積回路装置
JP2004071838A (ja) * 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
JP4103796B2 (ja) 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
JP4538830B2 (ja) * 2004-03-30 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置
US20060087013A1 (en) * 2004-10-21 2006-04-27 Etron Technology, Inc. Stacked multiple integrated circuit die package assembly
JP2006134107A (ja) * 2004-11-05 2006-05-25 Nec Electronics Corp マイクロコンピュータチップ及びエミュレータ
JP4674113B2 (ja) * 2005-05-06 2011-04-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP4900661B2 (ja) * 2006-02-22 2012-03-21 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
JP5207336B2 (ja) * 2006-06-05 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
JP4574602B2 (ja) * 2006-09-11 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置
TW200814249A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar
JP4930699B2 (ja) * 2006-12-06 2012-05-16 凸版印刷株式会社 半導体装置
US8735183B2 (en) * 2007-04-12 2014-05-27 Micron Technology, Inc. System in package (SIP) with dual laminate interposers
US7768117B2 (en) * 2007-05-30 2010-08-03 Tessera, Inc. Microelectronic package having interconnected redistribution paths
US7884473B2 (en) * 2007-09-05 2011-02-08 Taiwan Semiconductor Manufacturing Co., Inc. Method and structure for increased wire bond density in packages for semiconductor chips
JP5183186B2 (ja) * 2007-12-14 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP2009147134A (ja) 2009-07-02
KR20090064334A (ko) 2009-06-18
TWI459535B (zh) 2014-11-01
US8237267B2 (en) 2012-08-07
CN101459170B (zh) 2013-01-02
KR101568034B1 (ko) 2015-11-10
TWI437685B (zh) 2014-05-11
CN101459170A (zh) 2009-06-17
US20110140285A1 (en) 2011-06-16
US20090152709A1 (en) 2009-06-18
TW201205768A (en) 2012-02-01
US7888796B2 (en) 2011-02-15
TW200931631A (en) 2009-07-16

Similar Documents

Publication Publication Date Title
JP5183186B2 (ja) 半導体装置
JP4674113B2 (ja) 半導体装置及びその製造方法
US8134240B2 (en) Semiconductor device and manufacturing method for the same
JP5320611B2 (ja) スタックダイパッケージ
US20100052111A1 (en) Stacked-chip device
JP2001257307A (ja) 半導体装置
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
JP4942020B2 (ja) 半導体装置
WO2005093834A1 (ja) チップ積層型半導体装置
JP4707548B2 (ja) 半導体装置、及び半導体装置の製造方法
WO2014088071A1 (ja) 半導体装置
KR20040108570A (ko) 반도체장치
JP2001351983A (ja) 半導体装置及びその製造方法
JPH0936297A (ja) 半導体装置及び半導体装置ユニット及び半導体装置用リードフレーム
WO2014203739A1 (ja) 半導体装置及びその製造方法
CN114334900A (zh) 半导体结构
JP2011222901A (ja) 半導体装置
JP2007149809A (ja) 半導体装置およびその製造方法
JP2002170920A (ja) フリップチップ装置
TWI237355B (en) Semiconductor device
JP5378693B2 (ja) 半導体装置
JP2022048623A (ja) 半導体パッケージおよび半導体装置
TWI384610B (zh) 半導體裝置組合及用於在半導體裝置組合中建立電連接之方法
JPH09181248A (ja) 積層用リードフレーム及びそれを用いた半導体集積回路装置並びにその製造方法
KR20140115017A (ko) 뒤틀림 방지 및 전력 파워 안정 기능을 하는 금속배선 구조를 갖는 반도체 패키지 및 제조방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130115

R150 Certificate of patent or registration of utility model

Ref document number: 5183186

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160125

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees