JP2002026239A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002026239A
JP2002026239A JP2000206749A JP2000206749A JP2002026239A JP 2002026239 A JP2002026239 A JP 2002026239A JP 2000206749 A JP2000206749 A JP 2000206749A JP 2000206749 A JP2000206749 A JP 2000206749A JP 2002026239 A JP2002026239 A JP 2002026239A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor chip
bonding
wire
peripheral portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000206749A
Other languages
English (en)
Inventor
Hiromasa Ono
浩正 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Hitachi Hokkai Semiconductor Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Hokkai Semiconductor Ltd, Hitachi Ltd filed Critical Hitachi Hokkai Semiconductor Ltd
Priority to JP2000206749A priority Critical patent/JP2002026239A/ja
Publication of JP2002026239A publication Critical patent/JP2002026239A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01093—Neptunium [Np]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 積層された半導体チップのワイヤボンディン
グにおける最適なループコントロールを実現する。 【解決手段】 ＢＧＡ形の半導体装置は、プリント配線
基板２に半導体チップ３が搭載され、該半導体チップ３
に半導体チップ４が積層されている。半導体チップ３，
４の外周部近傍には電極３ａ、４ａがそれぞれ形成さ
れ、電極３ａの内側には中継電極３ｂが形成されてい
る。ボンディングワイヤ６により電極３ａとボンディン
グ電極２ａとを接続し、ボンディングワイヤ７により電
極４ａと中継電極３ｂとを接続する。ボンディングワイ
ヤ８は、中継電極３ｂとボンディング電極２ａとを接続
する。電極４ａとボンディング電極２ａとは中継電極３
ｂにより分割されてボンディングワイヤ７，８により接
続されるので、ボンディングワイヤ７，８のループコン
トロールを最適化することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のワイ
ヤボンディング技術に関し、特に、半導体チップが積層
された半導体装置のボンディングワイヤにおけるループ
コントロールの最適化に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】半導体チップサイズとほぼ同じ程度の大
きさのパッケージからなるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ
Ｐａｃｋａｇｅ）を、より高密度化した半導体装置と
して、たとえば、特開平１１−２０４７２０号公報に示
されるように、２つの半導体チップを積層したスタック
ドＣＳＰ構造の半導体装置が知られている。
【０００３】この半導体装置は、２段に積層された半導
体チップがプリント配線基板の中央部に搭載されてお
り、下段の半導体チップは上段の半導体チップよりも大
きい形状となっている。上段、下段の半導体チップの周
辺部近傍には、ボンディングパッドがそれぞれ形成され
ており、それらボンディングパッドと該プリント配線基
板に形成された電極とがボンディングワイヤによって接
続された構成となっている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な半導体装置では、次のような問題点があることが本発
明者により見い出された。
【０００５】すなわち、上段に位置する半導体チップの
ボンディングパッドとプリント配線基板の電極とをボン
ディングワイヤによって直接接続するので、ボンディン
グワイヤのワイヤ長が、下段に位置する半導体チップの
ボンディングパッドとプリント配線基板の電極とをボン
ディングする場合に比べて長くなってしまい、ループコ
ントロールが困難になってしまうという問題がある。
【０００６】それによって、ループ高さなどが一定せず
に、隣り合うボンディングワイヤと接触したり、ボンデ
ィングワイヤがパッケージからはみ出してしまったりし
て、半導体装置の信頼性を低下させてしまう恐れがあ
る。
【０００７】本発明の目的は、積層された半導体チップ
におけるワイヤボンディングのループコントロールを最
適化することのできる半導体装置およびその製造方法を
提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体装置は、外周部
近傍に形成され、内部回路と内部配線を介して接続され
た第１電極と該第１電極よりも内側に形成された中継用
の第２電極とを設け、ボンディング電極が形成されたプ
リント配線基板に搭載された第１の半導体チップと、周
辺部近傍に形成され、内部回路と内部配線を介して接続
された第３電極を設け、第１の半導体チップの第１、第
２電極が露出するように該第１の半導体チップ上に積層
された第２の半導体チップとを備え、第１電極とボンデ
ィング電極とを第１ワイヤによって接続し、第３電極と
ボンディング電極と接続する際には該第３電極と第２電
極とを第２ワイヤによって接続して中継した後、該第２
電極とボンディング電極とを第３ワイヤより接続したも
のである。
【００１１】また、本発明の半導体装置は、外周部近傍
に形成され、内部回路と内部配線を介して接続された第
１電極と該第１電極よりも内側に形成された中継用の第
２電極と該第２電極よりも内側に外周部と平行して形成
された共通中継用の第４電極とを設け、ボンディング電
極が形成されたプリント配線基板に搭載された第１の半
導体チップと、周辺部近傍に形成され、内部回路と内部
配線を介して接続された第３電極を設け、第１、第２電
極が露出するように第１の半導体チップに積層された第
２の半導体チップとを備え、第１電極とボンディング電
極とを第１ワイヤによって接続し、第３電極のうち、あ
るレベルの電位が供給される第３電極をボンディング電
極に接続する際には、あるレベルの電位が供給される第
３電極を第４ワイヤにより記第４電極に接続して中継し
た後、該第４電極とボンディング電極とを第５ワイヤに
よって接続し、第４電極に接続されない第３電極をボン
ディング電極に接続する際には、第３電極と第２電極と
を第２ワイヤによって接続して中継した後、該第２電極
とボンディング電極とを第３ワイヤによって接続したも
のである。
【００１２】さらに、本発明の半導体装置は、外周部近
傍に形成され、内部回路と内部配線を介して接続された
第１電極と該第１電極よりも内側に形成された中継用の
第２電極と該第２電極よりも内側に外周部と平行して形
成された共通中継用の第４電極とを設け、ボンディング
電極が形成されたプリント配線基板に搭載された第１の
半導体チップと、周辺部近傍に形成され、内部回路と内
部配線を介して接続された第３電極を設け、前記第１、
第２電極が露出するように第１の半導体チップに積層さ
れた第２の半導体チップとを備え、第１電極とボンディ
ング電極とを第１ワイヤによって接続し、第３電極のう
ち、電源電圧、あるいは基準電位のいずれか一方が供給
される第３電極をボンディング電極に接続する際に、電
源電圧、あるいは基準電位のいずれか一方が供給される
第３電極を第４ワイヤにより第４電極に一括して接続し
て中継した後、第４電極と前記ボンディング電極とを第
５ワイヤによって接続し、第４電極に接続されない第３
電極をボンディング電極に接続する際には、第３電極と
第２電極とを第２ワイヤによって接続して中継した後、
第２電極とボンディング電極とを第３ワイヤによって接
続したものである。
【００１３】また、本発明の半導体装置の製造方法は、
外周部近傍に形成され、内部回路と内部配線を介して接
続された第１電極と、該第１電極よりも内側に形成され
た中継用の第２電極とが設けられた第１の半導体チップ
を準備する工程と、周辺部近傍に形成され、内部回路と
内部配線を介して接続された第３電極が設けられた第２
の半導体チップを準備する工程と、第１の半導体チップ
を搭載するプリント配線基板を準備する工程と、第１の
半導体チップをプリント配線基板に搭載する工程と、第
１の半導体チップに第２の半導体チップを積層する工程
と、第１の半導体チップの第１電極とプリント配線基板
に形成されたボンディング電極とを第１ワイヤによって
接続する工程と、第２の半導体チップの第３電極と第１
の半導体チップの第２電極とを第２ワイヤによって接続
する工程と、第２電極とボンディング電極とを第３ワイ
ヤにより接続する工程とを有したものである。
【００１４】さらに、本発明の半導体装置の製造方法
は、外周部近傍に形成され、内部回路と内部配線を介し
て接続された第１電極と該第１電極よりも内側に形成さ
れた中継用の第２電極と該第２電極よりも内側に外周部
と平行して形成された共通中継用の第４電極とが設けら
れた第１の半導体チップを準備する工程と、周辺部近傍
に形成され、内部回路と内部配線を介して接続された第
３電極が設けられた第２の半導体チップを準備する工程
と、第１の半導体チップを搭載するプリント配線基板を
準備する工程と、第１の半導体チップを前記プリント配
線基板に搭載する工程と、第１の半導体チップに第２の
半導体チップを積層する工程と、第１電極とボンディン
グ電極とを第１ワイヤによって接続する工程と、第３電
極のうち、あるレベルの電位が供給される第３電極を第
４ワイヤにより第４電極に接続する工程と、該第４電極
とボンディング電極とを第５ワイヤによって接続する工
程と、第４電極に接続されない第３電極と第２電極とを
第２ワイヤによって接続する工程と、該第２電極とボン
ディング電極とを第３ワイヤによって接続する工程とを
有したものである。
【００１５】以上のことにより、第２の半導体チップに
形成された第３電極とプリント配線基板に形成されたボ
ンディング電極とを接続する際に第２電極、あるいは第
４電極を介して接続するので、ボンディングワイヤのル
ープ長を最適化することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１７】図１は、本発明の一実施の形態による半導
体装置の断面図、図２は、本発明の一実施の形態による
半導体装置に設けられた半導体チップの電極とプリント
配線基板のボンディング電極との接続状態を示す説明
図、図３は、本発明の一実施の形態による半導体装置の
半導体チップに形成された中継電極の説明図、図４〜図
９は、本発明の一実施の形態による半導体装置の製造工
程の説明図、図１０は、本発明の一実施の形態による半
導体装置における製造工程のフローチャートである。
【００１８】本実施の形態において、半導体装置１は、
表面実装形ＣＳＰの一種であるＢＧＡ（Ｂａｌｌ Ｇｒ
ｉｄ Ａｒｒａｙ）から構成されている。半導体装置１
は、図１に示すように、たとえば、ガラス基材からなる
プリント配線基板２が設けられている。
【００１９】このプリント配線基板２の裏面には、アレ
イ状に並べられた接続用電極、および配線パターンが形
成されている。プリント配線基板２の主面中央部には、
絶縁樹脂などの接着材を介して半導体チップ（第１の半
導体チップ）３が搭載されている。この半導体チップ３
には、半導体チップ（第２の半導体チップ）４が積層さ
れており、同じく絶縁樹脂などの接着材を介して接着固
定されている。
【００２０】プリント配線基板２の主面において、半導
体チップの対向する２辺の周辺部近傍には、ボンディン
グ電極２ａ、ならびに配線パターンが形成されている。
ボンディング電極２ａと接続用電極とは、プリント配線
基板の両面に形成された配線パターン、ならびにスルー
ホールなどによって電気的に接続されている。
【００２１】プリント配線基板２裏面の接続用電極に
は、球形のはんだからなるはんだバンプ５がそれぞれ形
成されている。半導体チップ３の主面には、該半導体チ
ップ３の外周部近傍に電極（第１電極）３ａが形成され
ており、この電極３ａの内側に、中継電極（第２電極）
３ｂが形成されている。
【００２２】この中継電極３ｂは、たとえば、電極３ａ
の２倍程度以上の面積を有することが好ましく、半導体
チップ３の内部回路などとは接続はされていない。半導
体チップ４の主面にも、同様に該半導体チップ４の外周
部近傍に電極（第３電極）４ａが形成されている。これ
ら電極３ａ、４ａ、中継電極３ｂは、後述するボンディ
ングワイヤ６〜８によってそれぞれ接続されている。
【００２３】そして、これら半導体チップ３，４、プリ
ント配線基板２のボンディング電極２ａ周辺、ならびに
ボンディングワイヤ６〜８が、封止樹脂９によって封止
されてパッケージが形成される。
【００２４】半導体チップ３の電極３ａには、図２に示
すように、ボンディング電極２ａがボンディングワイヤ
（第１ワイヤ）６を介してそれぞれ接続されており、半
導体チップ４の電極４ａには、半導体チップ３の中継電
極３ｂがボンディングワイヤ（第２ワイヤ）７を介して
それぞれ接続されている。
【００２５】そして、中継電極３ｂには、プリント配線
基板２のボンディング電極２ａがボンディングワイヤ
（第３ワイヤ）８を介してそれぞれ接続されている。よ
って、所定の電極４ａとボンディング電極２ａとは、中
継電極３ｂを中継点としてボンディングワイヤ７，８に
より分割して接続されることになり、電極４ａとボンデ
ィング電極２ａとを直接ボンディングワイヤによって接
続するよりもワイヤ長をを短くでき、ボンディングワイ
ヤ７，８のループコントロールを最適化することができ
る。
【００２６】また、電極３ａは、図３に示すように、半
導体チップ３の主面に形成された内部回路と内部配線Ｎ
Ｐによって電気的に接続されている。中継電極３ｂは、
内部配線ＮＰを覆う絶縁膜ＺＭ上に、たとえば、アルミ
配線工程を追加して形成される。
【００２７】半導体装置１を、電子部品などを実装する
プリント実装基板に実装する際には、該プリント実装基
板２に形成されたランドなどの電極に、はんだバンプ５
を重合させて搭載し、リフローを行うことにより電気的
に接続する。
【００２８】次に、本実施の形態における半導体装置１
の製造工程について図４〜図９の製造工程の説明図、お
よび図１０のフローチャートを用いて説明する。
【００２９】まず、ボンディング電極２ａが形成された
半導体チップ３を搭載するプリント配線基板２、周辺部
に電極３ａが形成され、該電極３ａの内側に中継電極３
ｂが形成された半導体チップ３、ならびに周辺部に電極
４ａが形成された半導体チップ４をそれぞれ準備する
（ステップＳ１０１）。
【００３０】そして、プリント配線基板２の中央部に接
着材となる絶縁樹脂を塗布した後、図４に示すように、
半導体チップ３が搭載され（ステップＳ１０２）、たと
えば、オーブンなどによって加熱されてプリント配線基
板２と半導体チップ３とが接着固定される。
【００３１】その後、半導体チップ３上に、図５に示す
ように、裏面に予め接着材となる樹脂テープが貼り付け
られた半導体チップ４を搭載して積層し、熱圧着などに
よって半導体チップ３と半導体チップ４とを接着固定す
る（ステップＳ１０３）。
【００３２】次に、ボンディング工程において、図６に
示すように、半導体チップ４の電極４ａとの半導体チッ
プ３の中継電極３ｂとをボンディングワイヤ７によりボ
ンディングする（ステップＳ１０４）。
【００３３】また、ボンディングワイヤ７によるボンデ
ィングが終了すると、図７に示すように、プリント配線
基板２のボンディング電極２ａと半導体チップ３の電極
３ａとをボンディングワイヤ６によりボンディングする
（ステップＳ１０５）。
【００３４】その後、図８に示すように、半導体チップ
３の中継電極３ｂとプリント配線基板２のボンディング
電極２ａとをボンディングワイヤ８によってボンディン
グする。（ステップＳ１０６）。
【００３５】そして、これら半導体チップ３，４、プリ
ント配線基板２のボンディング電極２ａ周辺、ならびに
ボンディングワイヤ６〜８が、図９に示すように、封止
樹脂９によって樹脂封止される（ステップＳ１０７）。
【００３６】樹脂封止されたプリント配線基板２裏面の
接続用電極には、たとえば、印刷法や転写法などによっ
てはんだバンプ５がそれぞれ形成され（ステップＳ１０
８）、図１に示す半導体装置１となる。
【００３７】それにより、本実施の形態によれば、プリ
ント配線基板２のボンディング電極と２ａ半導体チップ
４の電極４ａとを接続する際に、半導体チップ３の中継
電極３ｂによってボンディングワイヤを中継して接続す
るので、ボンディングワイヤ７，８のワイヤ長をそれぞ
れ短くできるのでループコントロールを最適化し、樹脂
封止時におけるワイヤ流れや隣り合うワイヤとの接触な
どを防止することができる。
【００３８】また、ワイヤ６〜８のループコントロール
をそれぞれ最適化できるので、半導体装置の信頼性を向
上させ、かつ半導体装置の歩留まりを上げることができ
るので製造コストなどを低減することができる。
【００３９】さらに、本実施の形態においては、半導体
チップ３の電極３ａの内側に中継電極３ｂを形成した構
成としたが、たとえば、図１１に示すように、半導体チ
ップ３の中継電極３ｂの内側に、棒状あるいはリング状
の中継電極（第４電極）３ｃを形成するようにしてもよ
い。
【００４０】この場合、中継電極３ｃは、半導体チップ
４に形成された電極４ａのうち、電源電圧、または基準
電位などの同電位が接続される電極４ａ1 を接続する共
通の中継電極として用いられる。
【００４１】そして、半導体チップ４の電極４ａ1 と、
半導体チップ３の中継電極３ｃとは、ボンディングワイ
ヤ（第４ワイヤ）１０によりボンディングされ、中継電
極３ｃは、ボンディングワイヤ（第５ワイヤ）１１を介
してプリント配線基板２に形成された、同じく棒状、ま
たはリング状のボンディング電極２ｂに接続されてい
る。
【００４２】それによっても、それぞれのボンディング
ワイヤのワイヤ長を短くでき、ループコントロールを最
適化し、半導体装置１の信頼性を向上することができ
る。
【００４３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４４】また、前記実施の形態では、ＢＧＡ形の半
導体装置について記載したが、たとえば、図１２に示す
ように、プリント配線基板２の底面にアレイ状の電極パ
ッドが形成されたＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒ
ａｙ）などのボンディングワイヤが用いられたスタック
ド半導体装置全般に用いることができる。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４６】（１）本発明によれば、第２の半導体チッ
プの第３電極とプリント配線基板のボンディング電極と
を第１の半導体チップに形成した第２電極によって中継
して接続することにより第２、第３ワイヤにおけるワイ
ヤ長を短くでき、ループコントロールを容易に最適化す
ることができる。
【００４７】（２）また、本発明では、上記（１）によ
り、樹脂封止時におけるワイヤ流れや隣り合うワイヤと
の接触などを防止することができるので、２つの半導体
チップを積層して構成された半導体装置の信頼性を大幅
に向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の断面
図である。
【図２】本発明の一実施の形態による半導体装置に設け
られた半導体チップの電極とプリント配線基板のボンデ
ィング電極との接続状態を示す説明図である。
【図３】本発明の一実施の形態による半導体装置の半導
体チップに形成された中継電極の説明図である。
【図４】本発明の一実施の形態による半導体装置の製造
工程の説明図である。
【図５】図４に続く半導体装置の製造工程の説明図であ
る。
【図６】図５に続く半導体装置の製造工程の説明図であ
る。
【図７】図６に続く半導体装置の製造工程の説明図であ
る。
【図８】図７に続く半導体装置の製造工程の説明図であ
る。
【図９】図８に続く半導体装置の製造工程の説明図であ
る。
【図１０】本発明の一実施の形態による半導体装置にお
ける製造工程のフローチャートである。
【図１１】本発明の他の実施の形態による半導体装置に
設けられた半導体チップの電極とプリント配線基板のボ
ンディング電極との接続状態を示す説明図である。
【図１２】本発明の他の実施の形態による半導体装置の
断面図である。
【符号の説明】
１ 半導体装置 ２ プリント配線基板 ２ａ ボンディング電極 ２ｂ ボンディング電極 ３ 半導体チップ（第１の半導体チップ） ３ａ 電極（第１電極） ３ｂ 中継電極（第２電極） ３ｃ 中継電極（第４電極） ４ 半導体チップ（第２の半導体チップ） ４ａ 電極（第３電極） ４ａ1 電極 ５ はんだバンプ ６ ボンディングワイヤ（第１ワイヤ） ７ ボンディングワイヤ（第２ワイヤ） ８ ボンディングワイヤ（第３ワイヤ） ９ 封止樹脂 １０ ボンディングワイヤ（第４ワイヤ） １１ ボンディングワイヤ（第５ワイヤ） ＮＰ 内部配線 ＺＭ 絶縁膜 ＤＰ 電極パッド

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 外周部近傍に形成され、内部回路と内部
    配線を介して接続された第１電極と、前記第１電極より
    も内側に形成された中継用の第２電極とを設け、ボンデ
    ィング電極が形成されたプリント配線基板に搭載された
    第１の半導体チップと、 周辺部近傍に形成され、内部回路と内部配線を介して接
    続された第３電極を設け、前記第１、第２電極が露出す
    るように第１の半導体チップに積層された第２の半導体
    チップとを備え、 前記第１電極と前記ボンディング電極とを第１ワイヤに
    よって接続し、 前記第３電極と前記ボンディング電極と接続する際に
    は、前記第３電極と前記第２電極とを第２ワイヤによっ
    て接続して中継した後、前記第２電極と前記ボンディン
    グ電極とを第３ワイヤより接続したことを特徴とする半
    導体装置。
  2. 【請求項２】 外周部近傍に形成され、内部回路と内部
    配線を介して接続された第１電極と、前記第１電極より
    も内側に形成された中継用の第２電極と、前記第２電極
    よりも内側に外周部と平行して形成された共通中継用の
    第４電極とを設け、ボンディング電極が形成されたプリ
    ント配線基板に搭載された第１の半導体チップと、 周辺部近傍に形成され、内部回路と内部配線を介して接
    続された第３電極を設け、前記第１、第２電極が露出す
    るように第１の半導体チップに積層された第２の半導体
    チップとを備え、 前記第１電極と前記ボンディング電極とを第１ワイヤに
    よって接続し、 前記第３電極のうち、あるレベルの電位が供給される第
    ３電極を前記ボンディング電極に接続する際には、 前記あるレベルの電位が供給される第３電極を前記第４
    ワイヤにより前記第４電極に一括して接続して中継した
    後、前記第４電極と前記ボンディング電極とを第５ワイ
    ヤによって接続し、 前記第４電極に接続されない第３電極を前記ボンディン
    グ電極に接続する際には、前記第３電極と前記第２電極
    とを第２ワイヤによって接続して中継した後、前記第２
    電極と前記ボンディング電極とを第３ワイヤによって接
    続したことを特徴とする半導体装置。
  3. 【請求項３】 外周部近傍に形成され、内部回路と内部
    配線を介して接続された第１電極と、 前記第１電極よりも内側に形成された中継用の第２電極
    と、 前記第２電極よりも内側に外周部と平行して形成された
    共通中継用の第４電極とを設け、ボンディング電極が形
    成されたプリント配線基板に搭載された第１の半導体チ
    ップと、 周辺部近傍に形成され、内部回路と内部配線を介して接
    続された第３電極を設け、前記第１、第２電極が露出す
    るように前記第１の半導体チップに積層された第２の半
    導体チップとを備え、 前記第１電極と前記ボンディング電極とを第１ワイヤに
    よって接続し、 前記第３電極のうち、電源電圧、あるいは基準電位のい
    ずれか一方が供給される第３電極を前記ボンディング電
    極に接続する際に、前記電源電圧、あるいは基準電位の
    いずれか一方が供給される第３電極を第４ワイヤにより
    前記第４電極に一括して接続して中継した後、前記第４
    電極と前記ボンディング電極とを第５ワイヤによって接
    続し、 前記第４電極に接続されない第３電極を前記ボンディン
    グ電極に接続する際には、前記第３電極と前記第２電極
    とを第２ワイヤによって接続して中継した後、前記第２
    電極と前記ボンディング電極とを第３ワイヤによって接
    続したことを特徴とする半導体装置。
  4. 【請求項４】 外周部近傍に形成され、内部回路と内部
    配線を介して接続された第１電極と、前記第１電極より
    も内側に形成された中継用の第２電極とが設けられた第
    １の半導体チップを準備する工程と、 周辺部近傍に形成され、内部回路と内部配線を介して接
    続された第３電極が設けられた第２の半導体チップを準
    備する工程と、 前記第１の半導体チップを搭載するプリント配線基板を
    準備する工程と、 前記第１の半導体チップを前記プリント配線基板に搭載
    する工程と、 前記第１の半導体チップに前記第２の半導体チップを積
    層する工程と、 前記第１の半導体チップの第１電極と、前記プリント配
    線基板に形成されたボンディング電極とを第１ワイヤに
    よって接続する工程と、 前記第２の半導体チップの第３電極と前記第１の半導体
    チップの第２電極とを第２ワイヤによって接続する工程
    と、 前記第２電極と前記ボンディング電極とを第３ワイヤに
    より接続する工程とを有したことを特徴とする半導体装
    置。
  5. 【請求項５】 外周部近傍に形成され、内部回路と内部
    配線を介して接続された第１電極と、前記第１電極より
    も内側に形成された中継用の第２電極と、前記第２電極
    よりも内側に外周部と平行して形成された共通中継用の
    第４電極とが設けられた第１の半導体チップを準備する
    工程と、 周辺部近傍に形成され、内部回路と内部配線を介して接
    続された第３電極が設けられた第２の半導体チップを準
    備する工程と、 前記第１の半導体チップを搭載するプリント配線基板を
    準備する工程と、 前記第１の半導体チップを前記プリント配線基板に搭載
    する工程と、 前記第１の半導体チップに前記第２の半導体チップを積
    層する工程と、 前記第１電極と前記ボンディング電極とを第１ワイヤに
    よって接続する工程と、 前記第３電極のうち、あるレベルの電位が供給される第
    ３電極を第４ワイヤにより前記第４電極に接続する工程
    と、 前記第４電極と前記ボンディング電極とを第５ワイヤに
    よって接続する工程と、 前記第４電極に接続されない第３電極と前記第２電極と
    を第２ワイヤによって接続する工程と、 前記第２電極と前記ボンディング電極とを第３ワイヤに
    よって接続する工程とを有したことを特徴とする半導体
    装置の製造方法。
JP2000206749A 2000-07-07 2000-07-07 半導体装置およびその製造方法 Pending JP2002026239A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000206749A JP2002026239A (ja) 2000-07-07 2000-07-07 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000206749A JP2002026239A (ja) 2000-07-07 2000-07-07 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2002026239A true JP2002026239A (ja) 2002-01-25

Family

ID=18703630

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000206749A Pending JP2002026239A (ja) 2000-07-07 2000-07-07 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2002026239A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021499A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 積層型半導体装置
JP2009027179A (ja) * 2007-07-23 2009-02-05 Samsung Electronics Co Ltd ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム
JP2009147134A (ja) * 2007-12-14 2009-07-02 Renesas Technology Corp 半導体装置
JP2015177171A (ja) * 2014-03-18 2015-10-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2017050450A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021499A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 積層型半導体装置
JP2009027179A (ja) * 2007-07-23 2009-02-05 Samsung Electronics Co Ltd ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム
US8742593B2 (en) 2007-07-23 2014-06-03 Samsung Electronics Co., Ltd. Electrical connection for multichip modules
JP2009147134A (ja) * 2007-12-14 2009-07-02 Renesas Technology Corp 半導体装置
JP2015177171A (ja) * 2014-03-18 2015-10-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2017050450A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置
US10262962B2 (en) 2015-09-03 2019-04-16 Toshiba Memory Corporation Semiconductor device

Similar Documents

Publication Publication Date Title
US6462412B2 (en) Foldable, flexible laminate type semiconductor apparatus with reinforcing and heat-radiating plates
JP3685947B2 (ja) 半導体装置及びその製造方法
US6282094B1 (en) Ball-grid array integrated circuit package with an embedded type of heat-dissipation structure and method of manufacturing the same
US6469897B2 (en) Cavity-down tape ball grid array package assembly with grounded heat sink and method of fabricating the same
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
JPH11354669A (ja) ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
JPH10200005A (ja) 表面実装型半導体パッケージ及びその製造方法
JP2012129464A (ja) 半導体装置およびその製造方法
JPH11312780A (ja) 半導体装置およびその製造方法
JP4228457B2 (ja) 電子モジュール及び電子機器
US6455355B1 (en) Method of mounting an exposed-pad type of semiconductor device over a printed circuit board
JP2001077294A (ja) 半導体装置
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
JP2001156251A (ja) 半導体装置
JP3612155B2 (ja) 半導体装置および半導体装置用のリードフレーム
JP2002026239A (ja) 半導体装置およびその製造方法
JP2000349228A (ja) 積層型半導体パッケージ
TW200531235A (en) Multi-chip package structure
JPH1074887A (ja) 電子部品及びその製造方法
JP2907195B2 (ja) 半導体装置の製造方法
JP3563170B2 (ja) 半導体装置の製造方法
JPH08153826A (ja) 半導体集積回路装置
KR20020028473A (ko) 적층 패키지
KR100507131B1 (ko) 엠씨엠 볼 그리드 어레이 패키지 형성 방법