JP2017050450A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017050450A
JP2017050450A JP2015173747A JP2015173747A JP2017050450A JP 2017050450 A JP2017050450 A JP 2017050450A JP 2015173747 A JP2015173747 A JP 2015173747A JP 2015173747 A JP2015173747 A JP 2015173747A JP 2017050450 A JP2017050450 A JP 2017050450A
Authority
JP
Japan
Prior art keywords
pad
semiconductor chip
wire
signal
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015173747A
Other languages
English (en)
Inventor
好広 門馬
Yoshihiro Momma
好広 門馬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015173747A priority Critical patent/JP2017050450A/ja
Priority to US15/244,699 priority patent/US10262962B2/en
Publication of JP2017050450A publication Critical patent/JP2017050450A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】積層された半導体チップのパッドと端子間のボンディングワイヤーによる接続の不具合を低減できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、端子と、積層された半導体チップ１１_１−１１_４と、ワイヤー２２−２５を備える。半導体チップ１１_１−１１_４には、ダミーパッド１Ｄ−４Ｄ及び信号パッド１Ｓ−４Ｓが配置されている。ワイヤー２２−２４は、端子とパッド１Ｄ−３Ｄとを接続する。ワイヤー２５は、パッド３Ｄとパッド４Ｓとを接続する。【選択図】図４

Description

実施形態は、積層された半導体チップを有する半導体装置に関するものである。
複数の半導体チップ（あるいは半導体素子）を多段に積層した半導体装置が知られている。
特開平２−２７３９３０号公報
積層された半導体チップのパッドとリード端子間のボンディングワイヤーによる接続の不具合を低減できる半導体装置を提供する。
実施形態の半導体装置は、第１端子と、第１半導体チップと、前記第１半導体チップ上に配置された第２半導体チップと、前記第１半導体チップに設けられ、電気的に非接続状態にある第１パッドと、前記第２半導体チップに設けられ、電気的に接続状態にある第２パッドと、前記第１端子と前記第１パッドとを接続する第１ワイヤーと、前記第１パッドと前記第２パッドとを接続する第２ワイヤーとを具備する。
第１実施形態に係る半導体装置の回路構成を示す図である。 第１実施形態に係る半導体装置内の半導体チップの構造を示す図である。 第１実施形態に係る半導体装置内の半導体チップの他の構造を示す図である。 第１実施形態における半導体チップの端子部の拡大図である。 第１実施形態における半導体チップの製造工程を示す図である。 図５に示した半導体チップの拡大図である。 図６に示した半導体チップのスクライブ位置を示す図である。 第２実施形態における半導体チップの端子部の拡大図である。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
１．１ 半導体装置の回路構成
図１を用いて、第１実施形態に係る半導体装置の回路構成を説明する。
図示するように、半導体装置１０は、例えば複数の半導体チップ（あるいは半導体素子）１１_１，１１_２，１１_３，１１_４を備える。半導体チップ１１_１〜１１_４の各々は、半導体回路、例えばメモリ回路、各種ドライバ、及び入出力回路等が形成された半導体基板を有する。ここでは、半導体装置１０が４個の半導体チップを備える場合を示すが、もちろん５個以上の半導体チップを備えていてもよい。なお、半導体チップ１１と記した場合、半導体チップ１１_１〜１１_４の各々を示す。
半導体チップ１１_１〜１１_４の各々には、コントローラ１２が接続される。コントローラ１２は、半導体チップ１１_１〜１１_４の各々を制御する。コントローラ１２は、チップイネーブル信号ＣＥ１を半導体チップ１１_１に出力する。さらに、コントローラ１２は、チップイネーブル信号ＣＥ２を半導体チップ１１_２に、チップイネーブル信号ＣＥ３を半導体チップ１１_３に、チップイネーブル信号ＣＥ４を半導体チップ１１_４にそれぞれ出力する。
チップイネーブル信号ＣＥ１は、半導体チップ１１_１を稼働可能状態にするか、あるいは非稼働状態にするかを選択する信号である。チップイネーブル信号ＣＥ２は半導体チップ１１_２を、チップイネーブル信号ＣＥ３は半導体チップ１１_３を、チップイネーブル信号ＣＥ４は半導体チップ１１_４を、それぞれ稼働可能状態にするか、あるいは非稼働状態にするかを選択する信号である。
また、コントローラ１２は、入出力信号ＩＯ０，ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７を、半導体チップ１１_１〜１１_４の各々に出力する。また、コントローラ１２は、ライトイネーブル信号ＷＥ及びリードイネーブル信号ＲＥを含むその他の信号を、半導体チップ１１_１〜１１_４の各々に出力する。
１．２ 半導体装置の構造
第１実施形態に係る半導体装置の構造を説明する。
１．２．１ 半導体チップの積層構造
図２を用いて、半導体装置１０内の半導体チップの積層構造を説明する。
半導体チップ１１_１〜１１_４の各々は矩形形状を有する。半導体チップ１１_１の矩形形状の長編側に、パッドが配置されたパッド領域１Ａが配置されている。同様に、半導体チップ１１_２の矩形形状の長編側に、パッドが配置されたパッド領域２Ａが配置されている。半導体チップ１１_３の矩形形状の長編側に、パッドが配置されたパッド領域３Ａが配置され、半導体チップ１１_４の矩形形状の長編側に、パッドが配置されたパッド領域４Ａが配置されている。
半導体チップ１１_１上に、半導体チップ１１_２，１１_３，１１_４が半導体チップ１１_１側から順に積層されている。半導体チップ１１_２は、半導体チップ１１_１上に、半導体チップ１１_１のパッド領域１Ａ分ずれて配置される。半導体チップ１１_３は、半導体チップ１１_２上に、半導体チップ１１_２のパッド領域２Ａ分ずれて配置される。さらに、半導体チップ１１_４は、半導体チップ１１_３上に、半導体チップ１１_３のパッド領域３Ａ分ずれて配置される。
１．２．２ 半導体チップの他の積層構造
図３を用いて、半導体チップの他の積層構造を説明する。
半導体チップ１１_１の矩形形状の短辺側に、パッド領域１Ａが配置されている。半導体チップ１１_３の矩形形状の短辺側に、パッド領域３Ａが配置されている。また、半導体チップ１１_２の矩形形状の長辺側に、パッド領域２Ａが配置されている。半導体チップ１１_４の矩形形状の長辺側に、パッド領域４Ａが配置されている。
半導体チップ１１_２は、半導体チップ１１_１上に、半導体チップ１１_１のパッド領域１Ａ分ずれて配置される。半導体チップ１１_３は、半導体チップ１１_２上に、半導体チップ１１_２のパッド領域２Ａ分ずれて配置される。さらに、半導体チップ１１_４は、半導体チップ１１_３上に、半導体チップ１１_３のパッド領域３Ａ分ずれて配置される。
すなわち、半導体チップ１１_１の短辺側のパッド領域１Ａに、図３に示すように、半導体チップ１１_２の長辺側のパッド領域２Ａが対応するように配置される。さらに、半導体チップ１１_２のパッド領域２Ａに、半導体チップ１１_３の短辺側のパッド領域３Ａが対応するように配置され、半導体チップ１１_３のパッド領域３Ａに、半導体チップ１１_４の長辺側のパッド領域４Ａが対応するように配置される。
１．２．３ 半導体チップのパッド構成
図４を用いて、図２及び図３に示した半導体チップのパッドの構成について説明する。
半導体チップ１１_１のパッド領域１Ａは、パッドが配列された２つの列を持つ。半導体チップ１１_１の中央側の列（第１列）には、信号パッド１Ｓが配置されている。信号パッド１Ｓは、信号が入出力されるパッドであり、半導体チップ１１_１の回路に電気的に接続され、電気的に接続状態にある。信号パッド１Ｓには、例えばチップイネーブル信号ＣＥ１、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、または入出力信号ＩＯ０〜ＩＯ７が入出力される。また、半導体チップ１１_１の端部側の列（第２列）には、ダミーパッド１Ｄが配置されている。ダミーパッド１Ｄは、後述するスクライブ領域に配置されるパッドであり、例えば半導体チップ１１_１の回路に電気的に接続されず、電気的に非接続状態にある。
同様に、半導体チップ１１_２のパッド領域２Ａは、パッドが配列された２つの列を持つ。半導体チップ１１_２の中央側の列には、信号パッド２Ｓが配置されている。信号パッド２Ｓは、信号が入出力されるパッドであり、半導体チップ１１_２の回路に電気的に接続され、電気的に接続状態にある。信号パッド２Ｓには、例えばチップイネーブル信号ＣＥ２、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、または入出力信号ＩＯ０〜ＩＯ７が入出力される。半導体チップ１１_２の端部側の列には、ダミーパッド２Ｄが配置されている。ダミーパッド２Ｄは、スクライブ領域に配置されるパッドであり、例えば半導体チップ１１_２の回路に電気的に接続されず、電気的に非接続状態にある。
半導体チップ１１_３のパッド領域３Ａは、パッドが配列された２つの列を持つ。半導体チップ１１_３の中央側の列には、信号パッド３Ｓが配置されている。信号パッド３Ｓは、信号が入出力されるパッドであり、半導体チップ１１_３の回路に電気的に接続され、電気的に接続状態にある。信号パッド３Ｓには、例えばチップイネーブル信号ＣＥ３、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、または入出力信号ＩＯ０〜ＩＯ７が入出力される。半導体チップ１１_３の端部側の列には、ダミーパッド３Ｄが配置されている。ダミーパッド３Ｄは、スクライブ領域に配置されるパッドであり、例えば半導体チップ１１_３の回路に電気的に接続されず、電気的に非接続状態にある。
さらに、半導体チップ１１_４のパッド領域４Ａは、パッドが配列された２つの列を持つ。半導体チップ１１_４の中央側の列には、信号パッド４Ｓが配置されている。信号パッド４Ｓは、信号が入出力されるパッドであり、半導体チップ１１_４の回路に電気的に接続され、電気的に接続状態にある。信号パッド４Ｓには、例えばチップイネーブル信号ＣＥ４、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、または入出力信号ＩＯ０〜ＩＯ７が入出力される。半導体チップ１１_４の端部側の列には、ダミーパッド４Ｄが配置されている。ダミーパッド４Ｄは、スクライブ領域に配置されるパッドであり、例えば半導体チップ１１_４の回路に電気的に接続されず、電気的に非接続状態にある。
また、図４に示すように、半導体チップ１１_１のパッド領域１Ａの外側には、外部と電気的な接続を行うための複数のリード端子が配置されている。ここでは、４つのリード端子２１_１，２１_２，２１_３，２１_４を示す。リード端子とパッド間あるいはパッド間には、ワイヤー２２〜２９が接続されている。なお、ワイヤーによる接続については後述する。
１．２．４ 半導体チップのパッドとリード端子間の接続
図４を用いて、半導体チップ１１のパッドとリード端子間のワイヤーによる接続について説明する。
まず、リード端子２１_１と信号パッド４Ｓ間がワイヤーにより接続されている例を述べる。この例では、例えば、チップイネーブル信号ＣＥ４がリード端子２１_１から信号パッド４Ｓに伝送される。
リード端子２１_１とダミーパッド１Ｄ間にワイヤー２２がボンディングされている。これにより、リード端子２１_１とダミーパッド１Ｄ間が電気的に接続されている。さらに、ダミーパッド１Ｄとダミーパッド２Ｄ間にワイヤー２３がボンディングされ、ダミーパッド１Ｄとダミーパッド２Ｄ間が電気的に接続されている。ダミーパッド２Ｄとダミーパッド３Ｄ間にワイヤー２４がボンディングされ、ダミーパッド２Ｄとダミーパッド３Ｄ間が電気的に接続されている。さらに、ダミーパッド３Ｄと信号パッド４Ｓ間にワイヤー２５がボンディングされ、ダミーパッド３Ｄと信号パッド４Ｓ間が電気的に接続されている。
例えば、リード端子２１_１には、コントローラ１２から出力されたチップイネーブル信号ＣＥ４が供給される。チップイネーブル信号ＣＥ４は、リード端子２１_１から、ワイヤー２２、ダミーパッド１Ｄ、ワイヤー２３、ダミーパッド２Ｄ、ワイヤー２４、ダミーパッド３Ｄ、ワイヤー２５を介して信号パッド４Ｓに伝送される。
ここでは、ワイヤーをリード端子２１_１からダミーパッド１Ｄ，２Ｄ，３Ｄを経由させて、信号パッド４Ｓに接続している。すなわち、リード端子２１_１と信号パッド４Ｓ間をワイヤーにて接続するために、ダミーパッド１Ｄ，２Ｄ，３Ｄをワイヤーによる接続の中継パッドとして使用している。これにより、リード端子２１_１と信号パッド４Ｓ間をワイヤーで直接接続する場合に比べて、ワイヤー２２〜２５の各々の長さを短くできる。これにより、ワイヤーが左右に移動して変形したり、ワイヤーがリード端子あるいはパッドから外れたりする不具合を低減することができる。
次に、リード端子２１_３と信号パッド１Ｓ〜４Ｓ間がワイヤーで接続されている例を述べる。この例では、例えば、入出力信号ＩＯ０がリード端子２１_３から信号パッド１Ｓ〜４Ｓの各々に伝送される。
リード端子２１_３と信号パッド１Ｓ間にワイヤー２６がボンディングされている。これにより、リード端子２１_３と信号パッド１Ｓ間が電気的に接続されている。さらに、信号パッド１Ｓと信号パッド２Ｓ間にワイヤー２７がボンディングされ、信号パッド１Ｓと信号パッド２Ｓ間が電気的に接続されている。信号パッド２Ｓと信号パッド３Ｓ間にワイヤー２８がボンディングされ、信号パッド２Ｓと信号パッド３Ｓ間が電気的に接続されている。さらに、信号パッド３Ｓと信号パッド４Ｓ間にワイヤー２９がボンディングされ、信号パッド３Ｓと信号パッド４Ｓ間が電気的に接続されている。
例えば、リード端子２１_３には、コントローラ１２から出力された入出力信号ＩＯ０が供給される。入出力信号ＩＯ０は、リード端子２１_３からワイヤー２６を介して信号パッド１Ｓに伝送される。入出力信号ＩＯ０は、さらにワイヤー２７を介して信号パッド２Ｓに伝送される。入出力信号ＩＯ０は、さらにワイヤー２８を介して信号パッド３Ｓに伝送され、さらにワイヤー２９を介して信号パッド４Ｓに伝送される。
ここでは、リード端子２１_３と、信号パッド１Ｓ〜４Ｓの各々との間をワイヤーにて接続するために、リード端子２１_３と信号パッド１Ｓ間、信号パッド１Ｓと信号パッド２Ｓ間、信号パッド２Ｓと信号パッド３Ｓ間、及び信号パッド３Ｓと信号パッド４Ｓ間をワイヤーで順次接続している。このため、リード端子２１_３と信号パッド間、及び信号パッドと信号パッド間を接続するワイヤーの長さが長くなることはなく、ワイヤーによる接続の不具合は生じにくい。
１．３ 半導体装置の製造方法
図５、図６及び図７を用いて、半導体装置１０内の半導体チップ１１の製造方法について説明する。
図５に、ウェハ上にレイアウトされた複数の半導体チップ１１の１部を拡大した図を示す。半導体チップ１１は、ウェハ上にレイアウトされている。半導体チップ１１間には、半導体チップを切り離すためのスクライブ領域（Kerf領域）３１が設けられている。
図６に、半導体チップ１１の拡大図を示す。半導体チップ１１の中央領域には、メモリ回路、各種ドライバ、及び入出力回路等の回路が形成される。スクライブ領域３１には、フォトリソグラフィ用の位置合わせマーク３２、ＴＥＧ（test element group）素子のパッド１Ｔ（または２Ｔ，３Ｔ，４Ｔ）、及びダミーパッド１Ｄ（または２Ｄ，３Ｄ，４Ｄ）が配置されている。ＴＥＧ素子は、半導体チップに形成された素子を評価するためのテスト素子をいう。破線Ａ内のダミーパッド１Ｄは、ＴＥＧ素子のパッドより端部側に配置されている。破線Ｂ内のダミーパッド１Ｄは、ＴＥＧ素子のパッドより中央領域側に配置されている。
スクライブ工程では、図７に示すように、スクライブ領域３１に設けたダミーパッド１Ｄが半導体チップ１１に残るように、スクライブ位置３１Ａをずらして半導体チップ１１を切り離す。これにより、半導体チップ１１に、ダミーパッド１Ｄが配置されたスクライブ領域３１を残すことができる。
その後、半導体チップ１１を積層し、多段に積層された半導体チップを形成する。さらに、リード端子と半導体チップのパッド間にワイヤーボンディングを行い、樹脂にて封止して、半導体装置（パッケージ）１０を形成する。
１．４ 第１実施形態の効果
第１実施形態によれば、積層された半導体チップのパッドとリード端子間のボンディングワイヤーによる接続の不具合を低減できる半導体装置を提供可能である。さらに、スクライブ領域に、ボンディングワイヤーを接続するための中継パッドを配置することにより、半導体チップの面積増加を抑制できる。
以下に、比較例を挙げ、第１実施形態の効果を詳細に説明する。
例えば、半導体チップを多段に積層した半導体装置では、２段目以上の半導体チップにリード端子からワイヤーを接続する場合、各チップに設けられたパッドを跨ぐようにワイヤーを接続する必要がある。この場合、ボンディングワイヤーが長くなり、樹脂封止時にワイヤーの流れや外れが発生し易くなる。さらに、回路の大規模化あるいは大容量化が必要な場合は、積層される半導体チップの段数が増えるため、さらにワイヤー長が長くなり、ワイヤーの流れや外れの懸念が増加する。
このため、例えば半導体チップの信号パッドが配置される領域にダミーパッドを配置し、このダミーパッドを、ボンディングワイヤーを接続するための中継パッドとして利用して、ボンディングワイヤーが長くなることを回避する場合がある。しかし、半導体チップの微細化が進み、半導体チップの面積が縮小されると、半導体チップに余剰なパッドを配置することが難しくなる。すなわち、微細化が進んだ半導体チップの場合、チップサイズの制約から、信号パッドが配置される領域にダミーパッドを配置できなくなる。
そこで、第１実施形態では、半導体チップの信号パッドが配置される領域の外側のスクライブ領域にダミーパッドを設ける。そして、スクライブ領域に設けたダミーパッドを、ボンディングワイヤーを接続するための中継パッドとして利用する。すなわち、接続対象のパッドにワイヤーを接続する際、パッケージ基板のリード端子から接続対象のパッドにワイヤーを直接接続せず、まずリード端子からスクライブ領域のダミーパッドにワイヤーを接続し、次にダミーパッドから接続対象のパッドにワイヤーを接続する。なお、リード端子と接続対象のパッド間は、複数のダミーパッドを経由させてもよい。これにより、ボンディングワイヤーが長くなるのを防ぐことができ、樹脂封止時にワイヤーが左右に移動して変形したり、ワイヤーがリード端子あるいはパッドから外れたりする不具合を低減することができる。
さらに、信号パッドが配置される領域の外側のスクライブ領域にダミーパッドを設けることにより、信号パッドが配置される領域の面積増加を防げる。これにより、半導体チップ及び半導体装置の面積増大を抑制できる。
２．第２実施形態
第２実施形態では、スクライブ領域に設けられたＴＥＧ素子のパッドを、ボンディングワイヤーを接続するための中継パッドとして用いる。第２実施形態では、第１実施形態と異なる点について説明する。
２．１ 半導体チップのパッド構成
図８を用いて、半導体チップのパッドの構成について説明する。図４に、積層された半導体チップ１１_１〜１１_４のパッド領域とリード端子の一部を拡大して示す。
半導体チップ１１_１の端部側の列には、ＴＥＧ素子のパッド（以下、ＴＥＧパッド）１Ｔが配置されている。ＴＥＧパッド１Ｔは、スクライブ領域３１に配置されたパッドであり、ＴＥＧ素子に電気的に接続されている。
同様に、半導体チップ１１_２の端部側の列には、ＴＥＧパッド２Ｔが配置されている。ＴＥＧパッド２Ｔは、スクライブ領域３１に配置されたパッドであり、ＴＥＧ素子に電気的に接続されている。
半導体チップ１１_３の端部側の列には、ＴＥＧパッド３Ｔが配置されている。ＴＥＧパッド３Ｔは、スクライブ領域３１に配置されたパッドであり、ＴＥＧ素子に電気的に接続されている。
さらに、半導体チップ１１_４の端部側の列には、ＴＥＧパッド４Ｔが配置されている。ＴＥＧパッド４Ｔは、スクライブ領域３１に配置されたパッドであり、ＴＥＧ素子に電気的に接続されている。
２．２ 半導体チップのパッドとリード端子間の接続
図８を用いて、半導体チップ１１のパッドとリード端子間のワイヤーによる接続について説明する。
リード端子２１_１と信号パッド４Ｓ間がワイヤーで接続されている例を述べる。リード端子２１_１とＴＥＧパッド１Ｔ間にワイヤー４１がボンディングされ、リード端子２１_１とＴＥＧパッド１Ｔ間が電気的に接続されている。さらに、ＴＥＧパッド１ＴとＴＥＧパッド２Ｔ間にワイヤー４２がボンディングされ、ＴＥＧパッド１ＴとＴＥＧパッド２Ｔ間が電気的に接続されている。ＴＥＧパッド２ＴとＴＥＧパッド３Ｔ間にワイヤー４３がボンディングされ、ＴＥＧパッド２ＴとＴＥＧパッド３Ｔ間が電気的に接続されている。さらに、ＴＥＧパッド３Ｔと信号パッド４Ｓ間にワイヤー４４がボンディングされ、ＴＥＧパッド３Ｔと信号パッド４Ｓ間が電気的に接続されている。
例えば、リード端子２１_１には、コントローラ１２から出力されたチップイネーブル信号ＣＥ４が供給される。チップイネーブル信号ＣＥ４は、リード端子２１_１から、ワイヤー４１、ＴＥＧパッド１Ｔ、ワイヤー４２、ＴＥＧパッド２Ｔ、ワイヤー４３、ＴＥＧパッド３Ｔ、ワイヤー４４を介して信号パッド４Ｓに伝送される。
ここでは、ワイヤーをリード端子２１_１からＴＥＧパッド１Ｔ，２Ｔ，３Ｔを経由させて、信号パッド４Ｓに接続している。すなわち、リード端子２１_１と信号パッド４Ｓ間をワイヤーにて接続するために、ＴＥＧパッド１Ｔ，２Ｔ，３Ｔをワイヤーによる接続の中継パッドとして使用している。これにより、リード端子２１_１と信号パッド４Ｓ間をワイヤーで直接接続する場合に比べて、ワイヤー４１〜４４の各々の長さを短くできる。これにより、ワイヤーが左右に移動して変形したり、ワイヤーがリード端子あるいはパッドから外れたりする不具合を低減することができる。
２．３ 第２実施形態の効果
第２実施形態では、半導体チップのスクライブ領域に配置されたＴＥＧ素子のパッドを、ボンディングワイヤーを接続するための中継パッドとして利用する。この場合、スクライブ領域の面積が狭く、スクライブ領域にダミーパッドが配置できない場合でも、中継パッドが確保できる。
具体的には、接続対象のパッドにワイヤーを接続する際、パッケージ基板のリード端子から接続対象のパッドにワイヤーを直接接続せず、まずリード端子からＴＥＧパッドにワイヤーを接続し、次にＴＥＧパッドから接続対象のパッドにワイヤーを接続する。なお、リード端子と接続対象のパッド間は、複数のＴＥＧパッドを経由させてもよい。これにより、ボンディングワイヤーが長くなるのを防ぐことができ、樹脂封止時にワイヤーが左右に移動して変形したり、ワイヤーがリード端子あるいはパッドから外れたりする不具合を低減することができる。
さらに、スクライブ領域に配置されたＴＥＧパッドを中継パッドとして利用することにより、信号パッドが配置される領域の面積増加を防げる。これにより、半導体チップ及び半導体装置の面積増大を抑制できる。
［変形例等］
第１及び第２実施形態は、不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ）、揮発性メモリ、システムＬＳＩ等を問わず、例えば、コントローラから複数の半導体チップに信号を送信する様々な種類の半導体装置に適用可能である。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１０…半導体装置、１１_１，１１_２，１１_３，１１_４…半導体チップ、１２…コントローラ、１Ａ，２Ａ，３Ａ，４Ａ…パッド領域、１Ｄ，２Ｄ，３Ｄ，４Ｄ…ダミーパッド、１Ｔ，２Ｔ，３Ｔ，４Ｔ…ＴＥＧパッド（ＴＥＧ素子のパッド）、２１_１，２１_２，２１_３，２１_４…リード端子、２２−２９…ワイヤー、４１−４４…ワイヤー、３１…スクライブ領域、３１Ａ…スクライブ位置、３２…位置合わせマーク。

Claims (6)

  1. 第１端子と、
    第１半導体チップと、
    前記第１半導体チップ上に配置された第２半導体チップと、
    前記第１半導体チップに設けられ、電気的に非接続状態にある第１パッドと、
    前記第２半導体チップに設けられ、電気的に接続状態にある第２パッドと、
    前記第１端子と前記第１パッドとを接続する第１ワイヤーと、
    前記第１パッドと前記第２パッドとを接続する第２ワイヤーと、
    を具備することを特徴とする半導体装置。
  2. 第１端子と、
    第１半導体チップと、
    前記第１半導体チップ上に配置された第２半導体チップと、
    前記第１半導体チップに設けられ、テスト素子に電気的に接続された第１パッドと、
    前記第２半導体チップに設けられ、電気的に接続状態にある第２パッドと、
    前記第１端子と前記第１パッドとを接続する第１ワイヤーと、
    前記第１パッドと前記第２パッドとを接続する第２ワイヤーと、
    を具備することを特徴とする半導体装置。
  3. 前記第１パッドは、前記第１半導体チップのスクライブ領域に配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体チップに設けられ、電気的に接続状態にある第３パッドをさらに備え、
    前記第１パッドは、前記第１端子と前記第３パッドとの間に配置されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１パッドは、前記第１端子と前記第２パッドとの間に配置されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第１端子から前記第２パッドに伝送される信号は、チップイネーブル信号を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
JP2015173747A 2015-09-03 2015-09-03 半導体装置 Pending JP2017050450A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015173747A JP2017050450A (ja) 2015-09-03 2015-09-03 半導体装置
US15/244,699 US10262962B2 (en) 2015-09-03 2016-08-23 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015173747A JP2017050450A (ja) 2015-09-03 2015-09-03 半導体装置

Publications (1)

Publication Number Publication Date
JP2017050450A true JP2017050450A (ja) 2017-03-09

Family

ID=58190247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015173747A Pending JP2017050450A (ja) 2015-09-03 2015-09-03 半導体装置

Country Status (2)

Country Link
US (1) US10262962B2 (ja)
JP (1) JP2017050450A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276672B1 (en) * 2019-04-26 2022-03-15 Facebook Technologies, Llc Bonding dummy electrodes of light emitting diode chip to substrate

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199566A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp 半導体集積回路
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2002026239A (ja) * 2000-07-07 2002-01-25 Hitachi Ltd 半導体装置およびその製造方法
JP2002151644A (ja) * 2000-09-04 2002-05-24 Fujitsu Ltd 積層型半導体装置及びその製造方法
JP2003023135A (ja) * 2001-07-06 2003-01-24 Sharp Corp 半導体集積回路装置
JP2007019415A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2008147506A (ja) * 2006-12-12 2008-06-26 Yamaha Corp 半導体装置及びその製造方法
US20150302900A1 (en) * 2014-04-18 2015-10-22 SK Hynix Inc. Semiconductor stacked package

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2810945B2 (ja) 1989-04-17 1998-10-15 日本電信電話株式会社 集積回路用電極パッド及びその製造方法
US20080088005A1 (en) * 2006-10-16 2008-04-17 Powertech Technology Inc. SIP package with small dimension
JP2010147070A (ja) * 2008-12-16 2010-07-01 Elpida Memory Inc 半導体装置
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR20120035297A (ko) * 2010-10-05 2012-04-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置
JP5964183B2 (ja) * 2012-09-05 2016-08-03 ルネサスエレクトロニクス株式会社 半導体装置
KR102215826B1 (ko) * 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199566A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp 半導体集積回路
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2002026239A (ja) * 2000-07-07 2002-01-25 Hitachi Ltd 半導体装置およびその製造方法
JP2002151644A (ja) * 2000-09-04 2002-05-24 Fujitsu Ltd 積層型半導体装置及びその製造方法
JP2003023135A (ja) * 2001-07-06 2003-01-24 Sharp Corp 半導体集積回路装置
JP2007019415A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2008147506A (ja) * 2006-12-12 2008-06-26 Yamaha Corp 半導体装置及びその製造方法
US20150302900A1 (en) * 2014-04-18 2015-10-22 SK Hynix Inc. Semiconductor stacked package

Also Published As

Publication number Publication date
US20170069588A1 (en) 2017-03-09
US10262962B2 (en) 2019-04-16

Similar Documents

Publication Publication Date Title
CN108933110B (zh) 包括层叠的芯片的半导体封装
US8779577B2 (en) Semiconductor chip comprising a plurality of contact pads and a plurality of associated pad cells
KR20100114421A (ko) 적층 패키지
US20120217656A1 (en) Semiconductor Package Including Multiple Chips And Separate Groups of Leads
JP2014123736A (ja) 半導体パッケージ
JP2020145231A (ja) 半導体装置およびその製造方法
US8907383B2 (en) Stack packages having token ring loops
US20160099203A1 (en) Semiconductor stack packages
JP2009147134A (ja) 半導体装置
CN107767912B (zh) 半导体装置
JP2009076518A (ja) 半導体装置
US9356000B2 (en) Semiconductor integrated circuit and semiconductor system with the same
US20130093099A1 (en) Semiconductor apparatus
JP2014071932A (ja) マルチチップメモリモジュール
US9589931B2 (en) Bundled memory and manufacture method for a bundled memory with an external input/output bus
JP2017050450A (ja) 半導体装置
CN107799492B (zh) 半导体装置及包括其的半导体系统
US20140175439A1 (en) Semiconductor integrated circuit and multi-chip package including the same
JP2015177171A (ja) 半導体装置
US9236295B2 (en) Semiconductor chip, semiconductor apparatus having the same and method of arranging the same
JP2007266078A (ja) 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法
KR20140080306A (ko) 반도체 칩 및 그를 포함하는 반도체 패키지
JP2007165720A (ja) 半導体チップのｉ／ｏアレイ構造
JP2007193923A (ja) 半導体デバイス
US9269414B2 (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170802

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180528

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190604