JP2002151644A - 積層型半導体装置及びその製造方法 - Google Patents

積層型半導体装置及びその製造方法

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充貴 池田
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美弘 槻館
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Kaname Ozawa
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Akira Takashima
晃 高島
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正 宇野
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

(57)【要約】 【課題】 本発明は、任意のサイズの複数の半導体素子
を積層状態で一つのパッケージに収容することのできる
積層型半導体装置及びその製造方法を提供することを課
題とする。 【解決手段】 外部接続用端子が設けられたフレキシブ
ルプリント基板２６に第１の半導体素子２２を搭載す
る。第１の半導体素子２２上にプリント配線基板３２を
設け第１の半導体素子２２をフリップチップ実装する。
プリント配線基板３２上に第２の半導体素子２４を固定
する。第２の半導体素子２４をフレキシブルプリント基
板２６にワイヤボンディングし、第１の半導体素子２２
をプリント回路基板３２を介してフレキシブルプリント
基板２６にワイヤボンディングする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特に複数の半導体素子を積層して一
つのパッケージとした積層型半導体装置及びその製造方
法に関する。
【０００２】近年、移動体電話機のような携帯型電子機
器や、ＩＣメモリカードのような不揮発性記憶媒体等は
より小型化されており、これらの機器や媒体の部品点数
の削減及び部品の小型化が要求されている。したがっ
て、これらの機器を構成する部品のうちの主要部品であ
る半導体素子を効率的にパッケージする技術の開発が望
まれている。そのような要求を満たすパッケージとし
て、半導体素子と同程度の大きさのパッケージであるチ
ップスケールパッケージ（ＣＳＰ）や複数の半導体素子
を１つのパッケージ内に収容したマルチチップパッケー
ジ（ＭＣＰ）などがある。
【０００３】
【従来の技術】上述のＣＳＰやＭＣＰを実現する手段と
して、スタックド・マルチチップパッケージ（Ｓ−ＭＣ
Ｐ）に代表されるような複数の半導体素子を積層して１
つのパッケージとする技術が開発されている。
【０００４】図１は２つの半導体素子を積層して形成し
た従来のＳ−ＭＣＰの構成を示す図である。図１に示す
ように、従来のＳ−ＭＣＰでは、半導体素子２を基板４
に搭載し、半導体素子２より小さいサイズの半導体素子
６を半導体素子２の上に積層して搭載している。半導体
素子２及び６の電極はボンディングワイヤ８により基板
４のパッドに接続され、基板４のパッドは外部接続端子
１０に電気的に接続されている。そして、半導体素子２
及び６及びボンディングワイヤ８は封止樹脂１２により
封止されパッケージされている。
【０００５】また、図１に示すＳ−ＭＣＰに類似したパ
ッケージとしてスタックドＣＳＰがあるが、その積層構
造はＳ−ＭＣＰと同様である。
【０００６】
【発明が解決しようとする課題】上述の従来のＳ−ＭＣ
Ｐでは、上側の半導体素子６は下側の半導体素子２より
小さいサイズなければならない。すなわち、上側の半導
体素子６は、下側の半導体素子２の電極を覆ってしまわ
ないようなサイズとする必要がある。また、上側の半導
体素子６が下側の半導体素子２に比較して小さすぎる
と、上側の半導体素子６の電極と基板４のパッドとの距
離が大きくなってしまい、ワイヤボンディングに支障を
きたすおそれがある。
【０００７】図２は上側の半導体素子と下側の半導体素
子の配置関係を示す図である。
【０００８】図２（ａ）は適切に積層された２つの半導
体素子の配置関係を示している。すなわち、上側の半導
体素子６は下側の半導体素子２の電極を覆わない適度に
小さいサイズであり、上側の半導体素子６の電極及び下
側の半導体素子２の電極は両方とも基板４のパッド８に
対してワイヤボンディング可能である。
【０００９】図２（ｂ）は、積層できないサイズ関係の
半導体素子を示す。すなわち、図２（ｂ）に示す上側の
半導体素子６は下側の半導体素子２とほぼ同じサイズで
あり、これらを積層すると上側の半導体素子６が下側の
半導体素子２の電極を覆ってしまう。このため、下側の
半導体素子２の電極をワイヤボンディングすることがで
きない。
【００１０】図２（ｃ）は、積層はできるが、ワイヤボ
ンディングに支障をきたす例である。すなわち、図２
（ｃ）に示す上側の半導体素子６は、下側の半導体素子
２に比較してかなり小さいため、上側の半導体素子６の
電極から基板４のパッドまでの距離が大きくなってしま
う。したがって、ボンディングワイヤ８を張るための距
離が大きすぎて、ボンディングできないという場合があ
る。また、ボンディングできたとしても、ボンディング
ワイヤ８が長すぎて変形した際に周囲の部品に接触して
しまうという不具合が生じるおそれがある。
【００１１】また、図２（ｄ）は、積層はできるが、パ
ッケージサイズが大きくなってしまう例である。すなわ
ち、図２（ｄ）に示す上側の半導体素子６は下側の半導
体素子２の電極を覆うことなく積層できるが、幅が大き
すぎるため、下側の半導体素子２から大きくはみ出して
しまう。このような構成では、パッケージ全体としての
サイズを効率的に縮小することはできない。また、上側
の半導体素子６のはみ出した部分は下から支持されてい
ないため、ワイヤボンダのキャピラリが半導体素子６の
電極に押し付けられた際にその押圧力により、上側の半
導体素子６が破損するおそれもある。
【００１２】以上のように、従来のＳ−ＭＣＰにおいて
は、同一サイズの（すなわち同じ種類の）半導体素子を
積層することはできなかった。また、積層可能な半導体
素子のサイズが限られてしまい、Ｓ−ＭＣＰに適用でき
る半導体素子が限られてしまっていた。
【００１３】同じ種類の半導体素子を積層する方法とし
て、電極配列が対称となるように形勢されたリバース半
導体素子を背中合わせに貼り合わせて積層する方法があ
る。しかし、リバース半導体素子を作成するには、製造
工程において２種類のマスクを準備する必要があり、半
導体素子の製造コストが増大してしまう。
【００１４】また、半導体素子が長方形の場合、同じ種
類の半導体素子を互いに９０度回転して十字型に配列し
て積層することができるが、上述の図２（ｄ）に関連し
て説明したような問題があり、実用的ではない。
【００１５】本発明は上記の点に鑑みてなされたもので
あり、任意のサイズの複数の半導体素子を積層状態で一
つのパッケージに収容することのできる積層型半導体装
置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【００１７】請求項１記載の発明は、外部接続用端子が
設けられた第１の基板と、該第１の基板の該外部接続用
端子が設けられた面の反対側の面に設けられた第１の端
子と、該第１の基板上に搭載された少なくとも一つの第
１の半導体素子と、該第１の半導体素子上に設けられた
第２の基板と、該第２の基板上に搭載された少なくとも
一つの第２の半導体素子とがパッケージされた積層型半
導体装置であって、前記第１の半導体素子及び前記第２
の半導体素子の少なくとも一方は、前記第２の基板の第
２の端子に電気的に接続され、且つ前記第２の端子は前
記第１の端子にワイヤボンディングされたことを特徴と
するものである。
【００１８】請求項１記載の発明によれば、第１及び第
２の半導体素子のうちの一方を、外部接続用電極が設け
られた第１の基板に対して直接電気的に接続し、他方を
第２の基板を介して第１の基板に電気的に接続すること
ができる。したがって、第１の半導体素子と第２の半導
体素子とが同じサイズであっても、一方を直接第１の基
板の第１の端子にワイヤボンディングし、他方を第２の
基板の第２の端子を介してワイヤボンディングにより第
１の基板に電気的に接続することができる。また、第２
の半導体素子が第１の半導体素子よりかなり小さい場合
でも、第１の半導体素子を直接第１の基板の第１の２端
子ワイヤボンディングし、第２の半導体素子を第２の基
板の第２の端子を介して第１の基板の第１の端子にワイ
ヤボンディングにより電気的に接続することができる。
したがって、第２の基板を第１の半導体素子と第２の半
導体素子との間に設けることにより、任意のサイズの複
数の半導体素子を積層状態で一つのパッケージに収容す
ることができる。
【００１９】請求項２記載の発明は、請求項１記載の積
層型半導体装置であって、前記第２の半導体素子は前記
第１の基板の第１の端子にワイヤボンディングされ、前
記第１の半導体素子は前記第２の基板にフリップチップ
実装され、前記第２の基板の第２の端子は前記第１の基
板の第１の端子にワイヤボンディングされたことを特徴
とするものである。
【００２０】請求項２記載の発明によれば、第１の半導
体素子を第２の基板にフリップチップ実装することによ
り、第１の半導体素子の電極を第２の基板の反対側に形
成されたボンディングパッドに電気的に接続することが
できる。このボンディングパッドを第１の基板の第１の
端子にワイヤボンディングすることにより、第１の半導
体素子を第１の基板に電気的に接続することができる。
また、第２の半導体素子を第２の基板上に電極を上に向
けて固定することにより、第２の半導体素子は第１の基
板の第１の端子に直接ワイヤボンディングすることがで
きる。
【００２１】請求項３記載の発明は、請求項２記載の積
層型半導体装置であって、前記第２の基板は前記第２の
半導体素子の外形を超えて延出した延在部を有してお
り、前記第２の基板の第２の端子は該延在部に形成され
たボンディングパッドであって、前記第２の端子は前記
第１の端子にワイヤボンディングされたことを特徴とす
るものである。
【００２２】請求項３記載の発明によれば、第２の基板
の延在部にボンディングパッドを設けることにより、第
１の基板へのワイヤボンディングの距離が小さくなり、
確実なワイヤボンディングを行うことができる。
【００２３】請求項４記載の発明は、請求項３記載の積
層型半導体装置であって、前記第２の基板の前記延在部
に切り欠きが設けられ、前記第２の半導体素子と前記第
１の基板の第１の端子とを接続するボンディングワイヤ
は前記切り欠き内を通って延在することを特徴とするも
のである。
【００２４】請求項４記載の発明によれば、ボンディン
グワイヤが切り欠き部を通過するように構成することに
より、ボンディングワイヤの長さを短くすることがで
き、ボンディングワイヤが周囲の部品又は隣接するボン
ディングワイヤに接触することを防止することができ
る。
【００２５】請求項５記載の発明は、請求項１記載の積
層型半導体装置であって、前記第１の半導体素子は前記
第１の基板の前記第１の端子にワイヤボンディングさ
れ、前記第２の半導体素子は前記第２の基板の前記第２
の端子にワイヤボンディングされ前記第２の基板の前記
第２の端子は前記第１の基板の前記第１の端子にワイヤ
ボンディングされたことを特徴とするものである。
【００２６】請求項５記載の発明によれば、第２の半導
体素子が第２の基板の第２の端子にワイヤボンディング
され、第２の半導体素子が第１の基板の第１の端子にワ
イヤボンディングされる。このため、第２の半導体素子
が第１の半導体素子よりかなり小さいサイズであって
も、ワイヤボンディングの距離を長くすることなく、第
２の半導体素子を第１の基板に電気的に接続することが
できる。
【００２７】請求項６記載の発明は、請求項５記載の積
層型半導体装置であって、前記第２の基板は前記第２の
半導体素子の外形を超えて延出した延在部を有してお
り、前記第２の基板の前記第２の端子は該延在部に形成
された第１のボンディングパッドを介して前記第１の基
板の前記第１の端子にワイヤボンディングされたことを
特徴とするものである。
【００２８】請求項６記載の発明によれば、第２の基板
の延在部にボンディングパッドを設けることにより、第
１の基板へのワイヤボンディングの距離が小さくなり、
確実なワイヤボンディングを行うことができる。
【００２９】請求項７記載の発明は、請求項６記載の積
層型半導体装置であって、前記第２の半導体素子は前記
第２の基板に形成された第２のボンディングパッドにワ
イヤボンディングされ、該第２のボンディングパッドは
前記第２の基板上に形成されたパターン配線を介して前
記第１のボンディングパッドに接続されたことを特徴と
するものである。
【００３０】請求項７記載の発明によれば、第２の基板
に形成されたパターン配線を介して、第２の半導体素子
の電極を第２の基板の任意の位置に引き回すことができ
る。したがって、ワイヤボンディングの位置を任意の位
置に変更することができ、自由度の高いワイヤボンディ
ングを実現することができる。
【００３１】請求項８記載の発明は、請求項１記載の積
層型半導体装置であって、前記第２の基板は周囲に向か
って延出した延出部を有し、該延出部はパッケージされ
た半導体装置の側面に露出した端面を有することを特徴
とするものである。
【００３２】請求項８記載の発明によれば、第２の基板
の延出部は半導体装置の内部から延在して側面に露出す
る。半導体装置の内部に存在する水分は、延出部と封止
樹脂との界面に沿って移動し、側面に露出した部分から
半導体装置の外部に放出される。したがって、ハンダリ
フローの際に半導体装置内部に閉じ込められた水分が急
激に蒸発することに起因したボイドの発生などを防止す
ることができ、半導体装置の信頼性を向上することがで
きる。
【００３３】請求項９記載の発明は、請求項８記載の積
層型半導体装置であって、前記延出部の端面は前記積層
型半導体装置を個片化する際の切断により形成された切
断面であることを特徴とするものである。
【００３４】請求項９記載の発明によれば、複数の第２
の基板同士を繋ぐ部分を延出部として形成し、半導体装
置を個片化する際に延出部を切断することで、半導体装
置の側面に露出した延出部の端面を容易に形成すること
ができる。
【００３５】請求項１０記載の発明は、請求項１記載の
積層型半導体装置であって、前記第２の基板の前記第２
の端子が設けられた面とは反対側の面に実質的に全面に
渡って伝熱層が設けられたことを特徴とするものであ
る。
【００３６】請求項１０記載の発明によれば、第２の基
板の伝熱層は半導体装置内の熱を拡散して温度分布を均
一化するよう作用し、半導体装置の温度を実質的に下げ
ることができる。伝熱層は金属層であることが好まし
い。
【００３７】請求項１１記載の発明は、積層型半導体装
置であって、外部接続用端子が設けられた第１の基板
と、該第１の基板上に積層状態で搭載された複数の半導
体素子と、該複数の半導体素子の間に設けられた第２の
基板とを有し、前記第１の基板上に前記半導体素子と前
記第２の基板とがパッケージされた積層型半導体装置で
あって、前記第２の基板は、直上の半導体素子の外周よ
り延出した延在部を有しており、前記半導体素子のうち
直上又及び直下の半導体素子の少なくとも一方に電気的
に接続されたボンディングパッドが前記延在部に設けら
れ、該ボンディングパッドはワイヤボンディングにより
前記第１の基板に電気的に接続されたことを特徴とする
ものである。
【００３８】請求項１１記載の発明によれば、任意の数
の同種類の半導体装置を積層状態で第１の基板上に配置
してパッケージすることができる。上述の発明におい
て、例えば、前記半導体素子は同種類の半導体素子であ
り、第１の基板に対して同じ位置の垂直方向に積層され
ることとしてもよい。また、第２の基板の延在部の延在
長さは、第１の基板に近づくほど大きくなり、最上段に
位置する第２の基板から順に直下の第２の基板にワイヤ
ボンディングされ、最下段に位置する第２の基板は第１
の基板にワイヤボンディングされることとしてもよい。
さらに、第２の基板の延在部は実質的に等しい延在長さ
を有しており、第２の基板の各々は第１の基板に直接ワ
イヤボンディングされることとしてもよい。
【００３９】請求項１２記載の発明は、外部接続用端子
が設けられた第１の基板と、該第１の基板の該外部接続
用端子が設けられた面の反対側の面に設けられた第１の
端子と、該第１の基板上に搭載された少なくとも一つの
第１の半導体素子と、該第１の半導体素子上に設けられ
た再配線層と、該再配線層上に搭載された少なくとも一
つの第２の半導体素子と、該再配線層上に搭載された試
験用半導体素子とがパッケージされた積層型半導体装置
であって、前記第１の半導体素子及び前記第２の半導体
素子の少なくとも一方は、前記再配線層を介して前記第
１の基板に電気的に接続され、且つ前記試験用半導体素
子は前記再配線層に電気的に接続されたことを特徴とす
るものである。
【００４０】請求項１２記載の発明によれば、第１の半
導体装置上に再配線層を介して第２の半導体素子と試験
用半導体素子とが搭載される。第１の半導体素子及び第
２の半導体素子の試験を行うための試験回路を試験用半
導体素子に形成することにより、半導体装置内部に試験
回路を容易に組み込むことができる。また、第１及び第
２の半導体素子の全ての電極を半導体装置の外部に引き
出す必要はなく、試験用回路に接続する入力及び出力端
子を半導体装置に設けるだけでよい。これにより、半導
体装置の寸法を増大することなく試験回路を組み込むこ
とができる。
【００４１】請求項１３記載の発明は、積層型半導体装
置の製造方法であって、第１の半導体素子に突起電極を
形成し、前記第１の半導体素子を第２の基板にフリップ
チップ実装し、該第２の基板の前記第１の半導体素子の
反対側に、前記第２の基板より小さい寸法を有する第２
の半導体素子を固定すると共に前記第１の半導体素子を
第１の基板の表面に固定し、前記第１及び第２の半導体
素子の各々を前記第１の基板にワイヤボンディングし、
前記第１の基板上において、前記第１及び第２の半導体
素子及び前記第２の基板を一体的に封止し、前記第１の
基板の裏面に外部接続用電極を形成する各工程を有する
ことを特徴とするものである。
【００４２】請求項１３記載の発明によれば、第１の半
導体素子を第２の基板にフリップチップ実装することに
より、第１の半導体素子の電極を第２の基板の反対側に
形成されたボンディングパッドに電気的に接続すること
ができる。このボンディングパッドを第１の基板にワイ
ヤボンディングすることにより、第１の半導体素子を第
１の基板に電気的に接続することができる。また、第２
の半導体素子を第２の基板上に電極を上に向けて固定す
ることにより、第２の半導体素子は第１の基板に直接ワ
イヤボンディングすることができる。
【００４３】請求項１４記載の発明は、積層型半導体装
置の製造方法であって、第１の基板の表面に第１の半導
体素子を固定すると共に、該第１の半導体素子の上に第
２の基板を固定し、且つ該第２の基板より小さい寸法を
有する第２の半導体素子を前記第２の基板の上に固定
し、前記第２の半導体素子を前記第２の基板にワイヤボ
ンディングすると共に、前記第２の基板及び前記第１の
半導体素子の各々を前記第１の基板にワイヤボンディン
グし、前記第１の基板上において、前記第１及び第２の
半導体素子及び前記第２の基板を一体的に封止し、前記
第１の基板の裏面に外部接続用電極を形成する各工程を
有することを特徴とするものである。
【００４４】請求項１４記載の発明によれば、第２の半
導体素子が第２の基板にワイヤボンディングされ、第２
の半導体素子が第１の基板にワイヤボンディングされ
る。このため、第２の半導体素子が第１の半導体素子よ
りかなり小さいサイズであっても、ワイヤボンディング
の距離を長くすることなく、第２の半導体素子を第１の
基板に電気的に接続することができる。
【発明の実施の形態】次に、本発明の第１実施例につい
て図３及び図４を参照しながら説明する。図３は本発明
の第１の実施の形態による積層型半導体装置の一部の断
面図である。図４は本発明の第１の実施の形態による積
層型半導体装置の製造工程を説明するための図である。
【００４５】図３に示すように、本発明の第１の実施の
形態による半導体装置２０は、２つの同種類の半導体素
子２２及び２４を積層してパッケージしたものである。
下側の半導体素子２２は電極が形成された面を上に向け
た状態で、第１の基板であるフレキシブルプリント基板
２６に搭載されている。すなわち、半導体素子２２の背
面は接着剤２８によりフレキシブルプリント基板２６に
接着されている。
【００４６】フレキシブルプリント基板２６は、搭載さ
れた半導体素子２２より大きいサイズであり、半導体素
子２２を搭載する表面２６ａにボンディングパッド２６
ｃを有している。ボンディングパッド２６ｃは、フレキ
シブルプリント基板２６の裏面２６ｂに設けられた外部
接続用突起電極としてのハンダボール３０に電気的に接
続されている。
【００４７】半導体素子２２の上には第２の基板である
プリント回路基板３２が配置され、半導体素子２２はプ
リント回路基板３２に対してフリップチップ実装されて
いる。すなわち、半導体素子２２の電極２２ａには突起
電極（バンプ）３４が形成され、突起電極３４とプリン
ト回路基板３２の裏面３２ａに形成された電極パッド３
２ｂとがフリップチップ接合されている。また、プリン
ト回路基板３２の表面３２ｃにはボンディングパッド３
２ｄが形成されており、ボンディングパッド３２ｄは電
極パッド３２ｂに電気的に接続されている。したがっ
て、半導体素子２２の電極２２ａは、突起電極３４及び
電極パッド３２ｂを介してボンディングパッド３２ｄに
電気的に接続されている。
【００４８】また、半導体素子２４は、電極２４ａが形
成された面を上に向けた状態で、プリント回路基板３２
の表面３２ｃに接着剤３６により固定されている。そし
て、半導体素子２４の電極２４ａは、ボンディングワイ
ヤ３８ａによりフレキシブルプリント基板２６のボンデ
ィングパッド２６ｃに電気的に接続されている。また、
プリント回路基板３２のボンディングパッド３２ｄは、
ボンディングワイヤ３８ｂによりフレキシブルプリント
基板２６のボンディングパッド２６ｃに電気的に接続さ
れている。
【００４９】上述のように積層された半導体素子２２及
び２４は、ボンディングワイヤ３８ａ及び３８ｂと共に
封止樹脂４０により封止されており、パッケージされた
半導体装置２０を構成している。
【００５０】上述のように、半導体素子２２の電極２２
ａは、突起電極３４及び電極パッド３２ｂを介してボン
ディングパッド３２ｄに電気的に接続されているため、
半導体素子２２の電極２２及び半導体素子２４の電極２
４ａの両方ともフレキシブルプリント基板２６のボンデ
ィングパッド２６ｃに電気的に接続されている。したが
って、半導体素子２２の電極２２ａ及び半導体素子２４
の電極２４ａの両方ともボンディングパッド２６ｃを介
してハンダボール３０に電気的に接続されている。
【００５１】上述の構成において、第２の基板として半
導体素子２２及び２４の間に配置されたプリント回路基
板３２は、ボンディングパッド３２ｄが上側の半導体素
子２４により覆われてしまわないように、上側の半導体
素子２４より大きいサイズとされており、上側の半導体
素子２４からはみでた部分にボンディングパッド３２ｄ
が設けられている。すなわち、第２の基板としてのプリ
ント回路基板３２は、上側の半導体素子２４の外周より
延出した延在部３３を有しており、この延在部３３にボ
ンディングパッド３２ｄが設けられている。
【００５２】本実施の形態では、半導体素子２２及び２
４は同種類のものであるため、サイズは等しい。したが
って、半導体素子２２と２４とがプリント回路基板３２
の表面３２ｃ及び裏面３２ａの同じ位置に配置されるよ
うに構成することにより、プリント回路基板３２の中央
部分が半導体素子２２及び２４に挟まれた状態で、外周
部のみが半導体素子２２及び２４の外周から延出した状
態となる。このプリント基板の延出した部分に、半導体
素子２２の電極２２ａを接続するためのボンディングパ
ッド３２ｄが配置されている。
【００５３】ここで、プリント回路基板３２のボンディ
ングパッド３２ｄにボンディングワイヤ３８ａを接続す
る際に、ワイヤボンダのキャピラリがボンディングパッ
ド３２ｄの真上に配置されなければならない。したがっ
て、プリント回路基板３２の延出部の延出長さは、キャ
ピラリがボンディングパッド３２ｄの真上に配置できる
ような長さでなければならない。
【００５４】一方、ボンディングパッド３２ｄにボンデ
ィングワイヤ３８ａを接続する際は、キャピラリから延
出したボンディングワイヤの端部がボンディングパッド
３２ｄに押圧される。プリント回路基板３２の延出部は
下側から支持されていないため、このボンディングワイ
ヤによる押圧力により変形又は破損しないように、延出
長さはなるべく短いほうが好ましい。
【００５５】したがって、プリント回路基板３２の半導
体素子２２及び２４からの延出長さは、キャピラリが配
置可能であって、且つワイヤボンディング時の押圧力で
プリント回路基板の延出部が破損しないような長さに設
定される。また、プリント回路基板３２の材質はある程
度押圧力に耐えられるように剛性を有することが好まし
い。
【００５６】また、フレキシブルプリント基板２６には
ボンディングワイヤ３８ａ及び３８ｂが接続されるボン
ディングパッド２６ｃが設けられる。ボンディングパッ
ド２６ｃが設けられる位置はプリント回路基板３０より
外側でなければならないので、フレキシブルプリント基
板２６は、プリント回路基板３２より大きいサイズとす
る必要がある。
【００５７】次に、図４を参照しながら、本発明の第１
の実施の形態による積層型半導体装置２０の製造工程に
ついて説明する。
【００５８】積層型半導体装置２０を製造するには、ま
ず、図４（ａ）に示すように下側の半導体素子２２の電
極２２ａにバンプ３４を形成する。次に、図４（ｂ）に
示すように、半導体素子２２をフリップチップボンディ
ングによりプリント回路基板３２に実装する。
【００５９】そして、図４（ｃ）に示すように、下側の
半導体素子２２の背面をフレキシブルプリント基板２６
の表面２６ａに接着剤２８により接着すると同時に、上
側の半導体素子２４を下側の半導体素子２２の位置に合
わせて接着剤３６によりプリント回路基板３２の表面３
２ｃに接着する。
【００６０】次に、図４（ｄ）に示すように、半導体素
子２２の電極２２ａとボンディングパッド２６ｃとをボ
ンディングワイヤ３８ｂにより接続し、且つ半導体素子
２４の電極２４ａとボンディングパッド２６ｃとをボン
ディングワイヤ３８ａにより接続する。この際、後述す
るように、半導体素子２２と２４は同種類の半導体素子
であり、半導体素子２２と２４の電極で共通に使用でき
る電極は同じボンディングパッド２６ｃに接続される。
【００６１】次に、図４（ｅ）示すように、半導体素子
２２及び２４をボンディングワイヤ３８ａ及び３８ｂと
共に封止樹脂４０により封止する。そして、図４（ｆ）
に示すように、フレキシブルプリント基板２６の裏面２
６ｂに外部接続用突起電極としてのハンダボール３０を
形成して、積層型半導体装置２０が完成する。
【００６２】本実施の形態による積層型半導体層装置２
０では、下側の半導体素子２２と上側の半導体素子２４
とが同種類の半導体素子であって、そのサイズが同じで
あるが、それらの間に第２の基板としてのプリント回路
基板３２を設けているため、下側の半導体素子２２の電
極２２ａをプリント回路基板３２を介して第１の基板と
してのフレキシブルプリント基板２６のボンディングパ
ッド２６ｃに接続することができる。すなわち、プリン
ト回路基板３２を設けるだけの簡単な構成で、同種類の
半導体素子を積層状態でパッケージして一つの半導体装
置とすることができる。
【００６３】図５は半導体装置２０における半導体素子
２２及び２４を同種類のメモリチップ（Ｉ／Ｏ構成：８
ビット×２＝１６ビット）とした場合の配線例を示す図
である。図５に示すような配線構成とすることにより、
Ｉ／Ｏ構成を変更せずにメモリ容量を２倍にすることが
できる。なお、図５において、メモリ１は下側の半導体
素子２２に相当するメモリチップを表し、メモリ２は上
側の半導体素子２４に相当するメモリチップを表す。実
際は、メモリ２はメモリ１の上に積層されているが、図
５では便宜上並べて示してある。
【００６４】メモリ１及びメモリ２の各々は、下位８ｂ
ｉｔＩ／Ｏ端子、上位８ｂｉｔＩ／Ｏ端子、／ＢＹＴＥ
端子、Ａｄｄｒｅｓｓ，その他端子を有している。さら
に、メモリ１は／ＣＥ＃１端子（チップイネーブル端
子）及びＶＣＣ＃１端子を有しており、メモリ２は／Ｃ
Ｅ＃２端子（チップイネーブル端子）及びＶＣＣ＃２端
子を有している。これらの端子のうち、下位８ｂｉｔＩ
／Ｏ端子、上位８ｂｉｔＩ／Ｏ端子、／ＢＹＴＥ端子及
びＡｄｄｒｅｓｓ，その他端子については、メモリ１と
メモリ２に共通の信号を入力することができるので、半
導体装置２０の同じ外部接続端子（ハンダボール）３０
へと接続される。すなわち、メモリ１とメモリ２にでそ
れぞれ対応する端子は、ボンディングワイヤ３８ａ及び
３８ｂによりフレキシブルプリント基板２６の同じボン
ディングパッド２６ｃに接続される。
【００６５】一方、これらの端子のうち、メモリ１の／
ＣＥ＃１端子（チップイネーブル端子）及びＶＣＣ＃１
端子と、メモリ２の／ＣＥ＃２端子（チップイネーブル
端子）及びＶＣＣ＃２端子とは、メモリ１及びメモリ２
を単独に制御できるように、別々に外部接続端子に接続
される。すなわち、メモリ１及びメモリ２のチップイネ
ーブル端子には別々に信号を供給できるようにするため
に共通化できないため、各々別の外部接続用端子に接続
される。したがって、メモリ１の／ＣＥ＃１端子は半導
体装置２０としての／ＣＥ＃１端子に接続され、メモリ
２の／ＣＥ＃１端子は半導体装置２０としての／ＣＥ＃
２端子に接続されており、各々別個に信号を供給するこ
とができる。なお、メモリ１のＶＣＣ＃１端子とメモリ
２のＶＣＣ＃２端子は共通化することもできるが、本実
施の形態では別々の外部接続用端子に接続されている。
【００６６】図６は、図５に示す配線例を実現するため
に設けられるボンディングワイヤの一部を示す簡略図で
ある。図６において、上側のメモリ１の下位８ｂｉｔＩ
／Ｏ端子（電極２２ａに相当）のうち、ＤＱ０，ＤＱ
８，ＤＱ１，ＤＱ９端子が示されている。また、第２の
基板としてのプリント回路基板３２には、下側のメモリ
２のＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子に接続された
ボンディングパッドが示されている。
【００６７】メモリ１及びメモリ２のＤＱ０，ＤＱ８，
ＤＱ１，ＤＱ９端子には、共通の信号を入力することが
できるため、これらの端子は第１の基板としてのフレキ
シブルプリント基板２６の同一の端子に接続される。例
えば、上側のメモリ１のＤＱ０端子と、下側のメモリ２
のＤＱ０端子に接続されたボンディングパッドとは、基
板２６の同じボンディングパッド２６ｃに接続される。
【００６８】ここで、上側のメモリ１のＤＱ０端子とボ
ンディングパッド２６ｃとを結ぶボンディングワイヤ２
８ａと、下側のメモリ２のＤＱ０端子に接続されたボン
ディングパッド３２ｄとボンディングパッド２６ｃとを
結ぶボンディングパッド２８ｂとは、図３に示すように
高さ方向にずらして互いに接触しないように構成されて
いる。図６に示す例では、プリント回路基板３２の配線
により、ボンディングパッド３２ｄの位置をボンディン
グワイヤが延在する方向に対して横方向にもずらすこと
により、ボンディングワイヤ２８ａと２８ｂとがより一
層接触しにくいように構成している。
【００６９】図７は図５に示すメモリ１及びメモリ２の
配線を変えて、Ｉ／Ｏ構成を２倍にした例である。すな
わち、図７に示す配線例では、下位８ｂｉｔＩ／Ｏ端子
と上位８ｂｉｔＩ／Ｏ端子とは共通に接続せず、各々別
々に半導体装置２０の外部接続用端子（バンダボール）
に接続される。したがって、これらの端子は、ボンディ
ングワイヤ３８ａ及び３８ｂによりフレキシブルプリン
ト基板２６の別々のボンディングパッド２６ｃに接続さ
れる。
【００７０】メモリ１の／ＣＥ＃１端子（チップイネー
ブル端子）及びＶＣＣ＃１端子と、メモリ２の／ＣＥ＃
２端子（チップイネーブル端子）及びＶＣＣ＃２端子と
は、いずれか一方のメモリのみを使用する場合を考慮し
て、別々に外部接続端子に接続される。また、／ＢＹＴ
Ｅ端子はパッケージ内部で接続されてＤＷＡＲＤ端子と
して一つの端子に接続される。ＤＡＯＲＤ端子は、Ｉ／
Ｏ構成を１６ビットと３２ビットとに切り替える機能を
果たす。その他の端子はすべて共通化可能である。
【００７１】図８は、図７に示す配線例を実現するため
に設けられるボンディングワイヤの一部を示す簡略図で
ある。図８において、上側のメモリ１の下位８ｂｉｔＩ
／Ｏ端子（電極２２ａに相当）のうち、ＤＱ０，ＤＱ
８，ＤＱ１，ＤＱ９端子が示されている。また、第２の
基板としてのプリント回路基板３２には、下側のメモリ
２のＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９端子に接続された
ボンディングパッド３２ｄが示されている。
【００７２】メモリ１及びメモリ２のＤＱ０，ＤＱ８，
ＤＱ１，ＤＱ９端子には、各々別個に信号を入力するた
め、これらの端子は第１の基板としてのフレキシブルプ
リント基板２６の別個の端子に接続される。例えば、上
側のメモリ１のＤＱ０端子はＤＱ端子として基板２６の
ボンディングパッド２６ｃに接続され、下側のメモリ２
のＤＱ０端子に接続されたボンディングパッドはＤＱ８
端子として別のボンディングパッド２６ｃに接続され
る。
【００７３】ここで、上側のメモリ１のＤＱ０端子とＤ
Ｑ０端子に相当するボンディングパッド２６ｃとを結ぶ
ボンディングワイヤ２８ａと、下側のメモリ２のＤＱ０
端子に接続されたボンディングパッド３２ｄとＤＱ８端
子に相当するボンディングパッド２６ｃとを結ぶボンデ
ィングパッド２８ｂとは、互いに平行となるように、ボ
ンディングパッド３２ｄの位置をボンディングワイヤが
延在する方向に対して横方向にずらすことにより、ボン
ディングワイヤ２８ａと２８ｂとが接触しにくいように
構成している。
【００７４】ここで、上側のメモリ１の端子（電極）と
フレキシブルプリント基板２６のボンディングパッド２
６ｃとを結ぶボンディングワイヤ２８ａは、プリント回
路基板３２に接触しないように設けられなければならな
い。図８に示す例では、プリント回路基板３２に切り欠
き３２ｅを設けて、ボンディングワイヤ２８ａを切り欠
き３２ｅを延在するように構成している。これにより、
ボンディングワイヤ２８ａの長さを短くして、近傍の部
品への接触を防止することができる。また、ワイヤボン
ディング装置のキャピラリがプリント回路基板３２と接
触することを防止することができる。
【００７５】図９は、上述の実施の形態に基づいて半導
体素子を複数個積層した例を示す。具体的には、図９
（ａ）及び（ｂ）に示す例はいずれも同種類の半導体素
子４個をそれらの間に第２の基板を設けて積層した例で
ある。積層が終了した時点では、最上段の半導体素子の
み電極が露出しており、最上段の半導体素子以外の半導
体素子は第２の基板（プリント回路基板３２）にフリッ
プチップ実装されている。
【００７６】図９（ａ）に示す半導体装置５０は、同種
類の半導体素子５２−1〜５２−４を４個積層した後に
一括してワイヤボンディングを行う構成である。ワイヤ
ボンディングは、まず最上段の半導体素子５２−４と最
上段の第２の基板３２−３との間で行われ、次に最上段
の第２の基板３２−３とすぐ下の第２の基板３２−２と
の間で行われる。このように順次ワイヤボンディングし
て最後に最下段の第２の基板３２−１と第１の基板（フ
レキシブルプリント基板２６）との間でワイヤボンディ
ングを行う。このようにワイヤボンディングを一括して
行うには、下段の第２の基板のボンディングパッドが上
段の第２の基板により覆われてしまわないように、下に
いくほど第２の基板のサイズを大きくする必要がある。
【００７７】図９（ｂ）に示す半導体装置６０は、同種
類の半導体素子６２−1〜６２−４を一つずつ積層しな
がら、その都度ワイヤボンディングを行う構成である。
すなわち、第１の基板（フレキシブルプリント基板２
６）上に最下段の半導体素子６２−１を搭載し、その上
に最下段の第２の基板３２−１を搭載してフリップチッ
プ実装した時点で、第２の基板３２−１と第１の基板２
６との間でワイヤボンディングを行う。次に、最下段の
第２の基板３２−１の上に下から２番目の半導体素子６
２−２を固定してその上に下から２番目の第２の基板３
２−２を搭載してフリップチップ実装する。その後、下
から２番目の第２の基板３２−２と第１の基板２６との
間でワイヤボンディングを行う。このように、一つの半
導体素子と第２の基板とを積層する毎にワイヤボンディ
ングを行っていく。そして、最上段の半導体素子６２−
４を積層し、この最上段の半導体素子６２−４と最上段
の第２の基板３２−３との間でワイヤボンディングする
ことにより、ワイヤボンディングが完了する。このよう
な構成によれば、第２の１基板は全て同一のサイズとす
ることができる。
【００７８】上述の実施の形態では、ワイヤボンディン
グされる電極が、半導体素子の対向する２辺に沿って配
列された例に関して説明したが、電極が半導体素子の４
辺に沿って配列されている場合にも適用できる。また、
第２の基板（プリント回路基板３２）は剛性を有する材
料で作られることが好ましいが、基板の強度を十分確保
することができるのであれば、パッケージを薄型化する
ためにフレキシブルプリント基板を使用してもよい。
【００７９】次に、本発明の第２の実施の形態による積
層型半導体装置について説明する。
【００８０】図１０は本発明の第２の実施の形態による
積層型半導体装置の一部の断面図である。図１１は本発
明の第２の実施の形態による積層型半導体装置の積層構
造を示す斜視図である。図１２は本発明の第２の実施の
形態による積層型半導体装置の製造工程を説明するため
の図である。なお、図１０乃至１２において、図３に示
す構成部品と同等な部品には同じ符号を付し、その説明
は省略する。
【００８１】図１０に示すように、本発明の第２の実施
の形態による半導体装置７０は、２つの異なるサイズの
半導体素子７２及び７４を積層してパッケージしたもの
である。下側の半導体素子７２は電極が形成された面を
上に向けた状態で、第１の基板であるフレキシブルプリ
ント基板２６に搭載されている。すなわち、半導体素子
７２の背面は接着剤２８によりフレキシブルプリント基
板２６に接着されている。
【００８２】フレキシブルプリント基板２６は、搭載さ
れた半導体素子７２より大きいサイズであり、半導体素
子７２を搭載する表面２６ａにボンディングパッド２６
ｃを有している。ボンディングパッド２６ｃは、フレキ
シブルプリント基板２６の裏面２６ｂに設けられた外部
接続用突起電極としてのハンダボール３０に電気的に接
続されている。
【００８３】半導体素子７２の上には第２の基板である
フレキシブルプリント基板７６が配置され、接着剤７８
により固定されている。フレキシブルプリント基板７６
の表面７６ｃにはボンディングパッド７６ｄ及び７６ｂ
が形成されている。ボンディングパッド７６ｄは、フレ
キシブルプリント基板７６の周囲部分に形成されてお
り、ボンディングパッド７６ｂはフレキシブルプリント
基板７６の内側部分で半導体素子７４が配置される部位
の周辺に配置されている。ボンディングパッド７６ｄ
は、パターン配線７６ｅにより対応する電極パッド７６
ｂに電気的に接続されている。また、半導体素子７４
は、電極７４ａが形成された面を上に向けた状態で、フ
レキシブルプリント基板７６の表面７６ｃに接着剤８０
により固定されている。
【００８４】以上のような積層構造において、上側の半
導体素子７４の電極７４ａはフレキシブルプリント基板
７６のボンディングパッド７６ｂにボンディングワイヤ
８２により電気的に接続されている。また、ボンディン
グパッド７６ｄは、ボンディングワイヤ８４によりフレ
キシブルプリント基板２６のボンディングパッド２６ｃ
に接続されている。
【００８５】上述のように、ボンディングパッド７６ｂ
はフレキシブルプリント基板７６上のパターン配線７６
ｅによりボンディングパッド７６ｄに電気的に接続され
ているので、半導体素子７４の電極７４ａは、ボンディ
ングワイヤ８２、ボンディングパッド７６ｂ、配線パタ
ーン７６ｅ、ボンディングパッド７６ｄ及びボンディン
グワイヤ８４を介してフレキシブルプリント基板２６の
ボンディングパッド２６ｃに電気的に接続されている。
【００８６】一方、下側の半導体素子７２の電極７２ａ
は、ボンディングワイヤ８６により、フレキシブルプリ
ント基板２６のボンディングパッド２６ｃに電気的に接
続されている。
【００８７】上述のように積層された半導体素子７２及
び７４は、ボンディングワイヤ８２，８４，８６と共に
封止樹脂４０により封止されており、パッケージされた
半導体装置７０を構成している。
【００８８】上述のように、半導体素子７２の電極２２
ａ及び半導体素子７４の電極７４ａは両方ともフレキシ
ブルプリント基板２６のボンディングパッド２６ｃに電
気的に接続されており、したがって、半導体素子７２の
電極７２ａ及び半導体素子７４の電極７４ａの両方とも
ボンディングパッド２６ｃを介して外部接続用端子であ
るハンダボール３０に電気的に接続されている。
【００８９】上述の積層構造において、下側の半導体素
子７２の上に設けられる第２の基板としてのフレキシブ
ルプリント基板７６は、下側の半導体素子７２の電極７
２ａが配置された部位より内側となるような大きさであ
る。より詳細には、フレキシブルプリント基板７６の端
部が、電極７２ａにワイヤボンディングを施す際にワイ
ヤボンディング装置のキャピラリがフレキシブルプリン
ト基板７６の端部に接触しないような大きさとされる。
【００９０】また、フレキシブルプリント基板７６のボ
ンディングパッド７６ｂは、積層される半導体素子７４
の大きさに対応した位置に設けられる。すなわち、ボン
ディングパッド７６ｂは、半導体素子７４の電極７４ａ
との間でワイヤボンディングを容易に行うことができる
ような位置に設けられる。すなわち、ボンディングパッ
ド７６ｂは、上側の半導体素子７４の外周から延出した
延在部７７に設けられるため、ボンディングパッド７６
ｄから第１の基板であるフレキシブルプリント基板２６
へのワヤボンディングを容易に行うことができる。
【００９１】本実施の形態において使用される第２の基
板は、フレキシブルプリント基板７６であり、上述の第
１の実施の形態に使用されるプリント回路基板３２のよ
うに剛性を有していなくてもよい。すなわち、本実施の
形態では、第２の基板の全体が下側の半導体素子７２の
上に搭載されて支持されるので、柔軟性を有していても
問題はない。
【００９２】また、図１１に示すように、本実施例にお
ける上側の半導体素子７４は下側の半導体素子７２に比
較して非常に小さいサイズであるが、第２の基板である
フレキシブルプリント基板７６を設けることにより、上
側の半導体素子７４の電極７４ａを第１の基板であるフ
レキシブルプリント基板２６のボンディングパッド２６
ｃまで効率的に接続することができる。
【００９３】フレキシブルプリント基板７６のパターン
配線７６ｅは、比較的自由に配置することができる。例
えば、半導体素子７６の一辺側に設けられた電極に対応
するボンディングパッドを反対側まで引き回すことも可
能である。
【００９４】次に、図１２を参照しながら図１０に示す
半導体装置７０の製造工程について説明する。
【００９５】まず、図１２（ａ）に示すように、上述の
ような構成のフレキシブルプリント基板２６及び７６
と、半導体素子７２及び７４とを準備する。次に、図１
２（ｂ）に示すように、フレキシブルプリント基板２６
及び７６と、半導体素子７２及び７４とを積層して各々
を接着剤２８，７８，８０により固定する。
【００９６】次に、図１２（ｃ）に示すように、上側の
半導体素子７４の電極７４ａとフレキシブルプリント基
板７６のボンディングパッド７６ｂとをボンディングワ
イヤ８２により電気的に接続する。また、下側の半導体
素子７２の電極７２ａとフレキシブルプリント基板２６
のボンディングパッド２６ｃとをボンディングワイヤ８
４により電気的に接続する。更に、フレキシブルプリン
ト基板７６のボンディングパッド７６ｄとフレキシブル
プリント基板２６の７ボンディングパッド２６ｃとをボ
ンディングワイヤ８６により電気的に接続する。
【００９７】ワイヤボンディング工程が終了した後、図
１２（ｄ）に示すように、半導体素子７２及び７４をボ
ンディングワイヤ８２，８４，８６と共に封止樹脂４０
により封止する。そして、図１２（ｅ）に示すように、
フレキシブルプリント基板２６の裏面２６ｂに外部接続
用突起電極としてのハンダボール３０を形成して、積層
型半導体装置７０が完成する。
【００９８】図１０に示す半導体装置７０においては、
下側の半導体素子の上にフレキシブルプリント基板を介
して一つの半導体素子を積層しているが、上側の半導体
素子が下側の半導体素子に比較してかなり小さい場合
は、図１３に示すようにフレキシブルプリント基板を介
して複数個の半導体素子を下側の半導体素子に積層する
こともできる。
【００９９】図１３に示す半導体装置９０では、下側の
半導体素子７２に対してフレキシブルプリント基板７６
を介して２つの半導体素子７４−１及び７４−２を積層
している。半導体装置９０の各部の構成及び製造方法
は、図１０に示す半導体装置７０とほぼ同様であり、そ
の説明は省略する。
【０１００】以上のように、本実施の形態による積層型
半導体層装置７０及び９０では、下側の半導体素子７２
と上側の半導体素子７４又は７４−１及び７４−２とは
サイズが大きく異なっているが、それらの間に第２の基
板としてのフレキシブルプリント基板７６を設けている
ため、下側の半導体素子７２の電極７２ａをフレキシブ
ルプリント基板７６を介して第１の基板としてのフレキ
シブルプリント基板２６のボンディングパッド２６ｃに
接続することができる。すなわち、フレキシブルプリン
ト基板７６を設けるだけの簡単な構成で、サイズが大き
く異なる複数種類の半導体素子を積層状態でパッケージ
して一つの半導体装置とすることができる。
【０１０１】上述の実施の形態では、ワイヤボンディン
グされる電極が、半導体素子の対向する２辺に沿って配
列された例に関して説明したが、電極が半導体素子の４
辺に沿って配列されている場合にも適用できる。
【０１０２】また、下側の半導体素子７２はワイヤボン
ディングによりフレキシブルプリント基板２６に接続さ
れているが、上述の第１の実施の形態のように、下側の
半導体素子７２に突起電極を設けてフレキシブルプリン
ト基板７６にフリップチップ実装することとしてもよ
い。この場合、下側の半導体素子７２も、フレキシブル
プリント基板７６を介してフレキシブルプリント基板２
６に電気的に接続されることとなる。
【０１０３】また、第２の基板として柔軟性を有し薄膜
化可能なフレキシブルプリント基板７６を使用している
が、剛性を有する材料で作られたプリント回路基板を用
いることとしてもよい。
【０１０４】また、図１３に示す半導体装置９０では、
上側の半導体素子を２つ（複数個）としているが、下側
の半導体素子も複数個とすることもできることは、上述
の説明から容易に理解できるであろう。
【０１０５】次に、図１０に示す本発明の第２の実施の
形態による半導体装置７０の様々な変形例について図１
４乃至図１７を参照しながら説明する。図１４は半導体
装置９０の第１の変形例を示す図であり、（ａ）は内部
を示す平面図（４分の１）であり、（ｂ）は（ａ）にお
けるＸＩＶ−ＸＩＶ線に沿った断面図である。同様に、
図１５は半導体装置９０の第２の変形例を示す図であ
り、（ａ）は内部を示す平面図（４分の１）であり、
（ｂ）は（ａ）におけるＸＶ−ＸＶ線に沿った断面図で
ある。また、図１６は半導体装置９０の第３の変形例を
示す図であり、（ａ）は内部を示す平面図（４分の１）
であり、（ｂ）は（ａ）におけるＸＶＩ−ＸＶＩ線に沿
った断面図である。また、図１７は半導体装置９０の第
４の変形例を示す図であり、（ａ）は内部を示す平面図
（４分の１）であり、（ｂ）は（ａ）におけるＸＶＩＩ
−ＸＶＩＩ線に沿った断面図である。
【０１０６】図１４に示す第１の変形例は、図１０に示
す半導体装置７０と基本的に同じ構成であるが、フレキ
シブルプリント基板７６のボンディングパッド７６ｄと
下側の半導体素子７２の電極７２ａとを接続するボンデ
ィングワイヤ８４Ａが追加されている点が異なる。すな
わち、図１４に示す第１の変形例では、下側の半導体素
子７２はフェイスアップでフレキシブルプリント基板２
６に搭載されてワイヤボンディンブされ、上側の半導体
素子７４はフレキシブル基板を介してフェイスアップで
搭載されてワイヤボンディングされている。ボンディン
グワイヤ８４Ａは、上側の半導体素子７４と下側の半導
素子７２とを電気的に接続するものである。これによ
り、上側の半導体素子７４と下側の半導体素子との間で
の信号の伝達経路が短縮され、高速な信号の伝達が可能
となる。
【０１０７】図１５に示す第２の変形例は、図１０に示
す半導体装置７０と基本的に同じ構成であるが、下側の
半導体素子７２をフェイスダウンでフレキシブルプリン
ト基板２６に搭載した点が異なる。すなわち、下側の半
導体素子７２はフレキシブルプリント基板２６に対して
フリップチップボンディングされており、上側の半導体
素子７４はフレキシブルプリント基板７６を介してフェ
イスアップで搭載されワイヤボンディングされている。
【０１０８】図１６に示す第３の変形例は、図１０に示
す半導体装置７０と基本的に同じ構成であるが、上側の
半導体素子７４をフェイスダウンでフレキシブルプリン
ト基板７６に搭載した点が異なる。すなわち、上側の半
導体素子７４はフレキシブルプリント基板７６に対して
フリップチップボンディングされており、下側の半導体
素子７２はフレキシブルプリント基板２６に搭載されワ
イヤボンディングされている。
【０１０９】図１７に示す第４の変形例は、上述の第２
の変形例と第３の変形例をと組み合わせたもので、上側
の半導体素子７４及び下側の半導体素子７２の両方とも
フェイスダンで搭載されている。すなわち、上側の半導
体素子７４はフレキシブルプリント基板７６に対してフ
リップチップボンディングされており、下側の半導体素
子７２もフレキシブルプリント基板２６に対してフリッ
プチップボンディングされている。
【０１１０】以上のような本発明の第２の実施の形態及
びその変形例による半導体装置において、フレキシブル
プリント基板７６（第２の基板）を図１８に示すように
構成することにより、ハンダリフロー時半導体装置内部
からの水分排出効果を得ることができる。図１８は下側
の半導体装置７２の上にフレキシブルプリント基板７６
を積層した状態を示す平面図である。
【０１１１】本発明による半導体装置において、下側の
半導体素子７２は複数個つながった状態でその上にフレ
キシブルプリント基板７６及び上側の半導体素子７４を
積層し、樹脂封止した後にダイシング等により分離して
個々の半導体装置を形成することとしてもよい。この場
合、第２の基板としてのフレキシブルプリント基板７６
は複数個つながった状態で一枚のシートとして供給され
る。
【０１１２】ここで、一枚のシートにおける各フレキシ
ブルプリント基板７６を、図１８に示すようにその四隅
で繋げることとする。この場合、各フレキシブルプリン
ト基板７６を繋げる延出部７６Ａは、半導体装置を個片
化する際の切断ライン（ダイシングライン）において切
断される。したがって、図１９に示すように、切断され
た第２の基板の延出部７６Ａの端面（切断面）は分離さ
れた半導体装置の側面に露出した状態となる。
【０１１３】このように、第２の基板であるフレキシブ
ルプリント基板７６の延出部７６Ａが半導体装置の封止
樹脂４０から露出した構成とすると、半導体装置の内部
に存在する水分はハンダリフローの際に延出部７６Ａと
封止樹脂４０との界面に沿って移動し排出される。これ
により、ハンダリフローの際に水分の蒸発により半導体
装置の内部に発生するボイドを防止することができ、半
導体装置の信頼性を高めることができる。
【０１１４】なお、延出７６Ａを設ける位置は、フレキ
シブルプリント基板７６の四隅に限ることなく、任意の
位置とすることもできる。図１９において３つの延出部
７６Ａの切断面が示されているが、中央に位置する切断
面は４隅に設けられた場合の切断面を示しており、左右
の切断面は延出部７６Ａがフレキシブルプリント基板７
６の四隅の間の各辺の任意の位置に設けられた場合の切
断面を示している。
【０１１５】また、第２の基板としてのフレキシブルプ
リント基板７６に、図２０に示すように金属層７６Ｂの
ような熱伝導性の良好な材料の層を実質的に全面にわた
って設けることにより、半導体素子７２及び７４の熱を
拡散し放出することができる。これにより、部分的に大
きな発熱があっても半導体装置内部の温度を平均化する
ことができ、部分的な高温部分を防止することができ
る。また、上述の延出部７６Ａにより熱を外部に放出す
る効果を一層高めることができる。
【０１１６】次に、本発明の第３の実施の形態による積
層型半導体装置について説明する。本発明の第３の実施
の形態におる積層型半導体装置は、半導体装置内に試験
専用チップが設けられたものである。
【０１１７】上述の実施の形態において、半導体装置内
で積層される半導体素子はパッケージ内で互いに接続さ
れる場合がある。例えば、図１３に示す上側の半導体素
子７４−１，７４−２は、フレキシブルプリント基板７
６を介して下側の半導体素子７２に接続されているだけ
の場合もあり得る。一般的に、積層型半導体装置では、
内部の半導体素子が半導体装置の内部だけで機能し、外
部との接続を必要としない場合がある。
【０１１８】しかし、半導体素子を半導体装置としてパ
ッケージした後は、各半導体素子の機能を確認するため
に試験を行う必要があり、そのためには、半導体装置の
外部に設けられた試験回路を各半導体素子に接続する必
要がある。上述のように、半導体装置内だけで機能する
半導体素子は外部に接続する端子を必要としないため、
試験のためだけに外部接続端子を設けることとなる。す
なわち、半導体装置に試験用端子を追加することとな
り、結果として半導体装置の寸法が増大してしまう。
【０１１９】図２１は、試験用端子の追加による半導体
装置の寸法の増大を示す図である。図２１（ａ）は試験
用端子が無い場合の半導体装置の断面図であり、図２１
（ｂ）は試験用端子を追加した場合の半導体装置の断面
図である。図２１（ａ）に示す半導体装置及び図２１
（ｂ）に示す半導体装置共に同じザイズの下側の半導体
素子１０２及び上側の半導体素子１０４を有している
が、通常の端子１０６に加えて試験用端子１０６Ａを基
板１０８に形成することにより、半導体装置自体の寸法
が増大している。
【０１２０】そこで、予め半導体素子内に試験回路を形
成しておき、自己機能診断を行うことのできる半導体素
子が提案されている。自己機能診断技術は、一般にＢＩ
ＳＴ（Built in Self Test）と称され、半導体装置の試
験の容易化を目的とするものである。ＢＩＳＴ技術によ
る半導体素子を用いることにより、試験用端子を設ける
必要はなくなり、端子数の増加による半導体装置の寸法
の増大を阻止することはできる。しかし、ＢＩＳＴ技術
を用いるには、半導体素子の開発段階から試験回路を内
臓するか否かを検討しなければならない。特に、複数の
半導体素子を積層する場合は、半導体素子の組み合わせ
も開発段階から考慮しなければならない。このため、Ｂ
ＩＳＴ技術を用いた場合、半導体素子の設計段階から積
層することを考慮して組み込むべき試験回路を検討しな
くてはならず、設計に多大な労力と時間を必要とすると
いう問題がある。また、ＢＩＳＴ技術を既存の半導体素
子の組み合わせ構造に用いることが難しいといった問題
がある。
【０１２１】また、ＢＩＳＴ技術を用いることにより端
子数が減っても、半導体素子に試験回路を設けるために
半導体素子自体の寸法が増大する。例えば、図２２に示
すように、積層する半導体素子の下側の半導体素子１０
２に試験回路を組み込んだ場合、半導体素子１０２の寸
法の増大に伴って基板１０８の寸法も増大し、結果とし
て半導体装置の寸法も増大してしまう。また、図２３に
示すように、上側の半導体素子１０４に試験回路を組み
込んだ場合、試験回路が組み込まれていない場合の半導
体装置１０４は積層可能であっても、試験回路を組み込
んだ半導体装置１０４は積層できなくなるといった問題
が生じることもある。
【０１２２】そこで、本発明の第３の実施の形態では、
試験回路専用の半導体素子を別個に作成し、積層する半
導体素子の一つとして加えている。
【０１２３】図２４は本発明の第３の実施の形態による
積層型半導体装置１１０の断面図である。積層型半導体
装置１１０において、下側の半導体装置１０２は接着剤
１１２を介してフェイスアップで基板１０８に搭載され
ている。半導体装置１０２の回路形成面には再配線層１
１４が形成され、最配線層１１４に設けられた電極と基
板１０８に設けられた電極１０８ａとはボンディングワ
イヤ１１６により接続されている。上側の半導体素子１
０４は、再配線層１１４の上に接着剤１１８を介して固
定されている。半導体素子１０４の電極はボンディング
ワイヤ１２０により再配線層１１４に接続されている。
【０１２４】ここで、本実施の形態では、試験回路のみ
が形成された半導体素子１２２が、再配線層１１４の空
きスペースに搭載され、接着材１２４により固定されて
いる。半導体素子１２２の電極はボンディングワイヤ１
２６により再配線層に接続されている。すなわち、試験
用の半導体素子１２２は、下側の半導体素子１０２が上
側の半導体素子１０４に比較して十分大きく、再配線層
１１４に開きスペースがあることが望ましい。
【０１２５】上述の第１の半導体素子１０２、第２の半
導体素子１０４及び試験用半導体素子１２２及びボンデ
ィングワイヤ１１６，１２０，１２６は、基板１０８上
で封止樹脂１３０により封止されている。
【０１２６】以上の構成において、試験用の半導体素子
１２２は再配線層１１４を介して半導体素子１０２及び
１０４に接続されており、半導体素子１０２及び１０４
の試験を行うための回路を提供している。したがって、
試験用の半導体素子１２２に外部からテストデータを入
力するための端子とテスト結果を出力するための端子と
を基板１０８に設けるだけで、半導体素子１０２及び１
０４の試験を行うことができる。すなわち、半導体素子
１０２及び１０４の電極全てに外部から接続できるよう
に基板１０８に端子１０６を設ける必要はなく、半導体
素子１１２に必要な端子を追加するだけで試験を行うこ
とができる。
【０１２７】試験用の半導体素子１２２は、積層される
半導体素子１０２及び１０４とが決定されてから設計し
てもよく、また、ある程度標準化した試験回路として予
め準備しておくこともできる。半導体素子１２２は試験
専用の回路のみを有しており、効率よく迅速に試験を行
うことができる。また試験の容易化及び試験時間の短縮
が達成できる。
【０１２８】なお、図２４に示す積層型半導体装置１１
０では、下側の半導体素子１０２の上に再配線層１１４
を設けて上側の半導体素子１０４及び試験用の半導体素
子１２２を搭載しているが、再配線層１１４を図１０に
示すようなフレキシブルプリント基板７６により形成し
てもよい。フレキシブルプリント基板７６は、例えばポ
リイミドテープに銅箔のような導電性材料を貼り付けて
パターン化することにより形成したものとすることがで
きる。フレキシブル基板７６を用いた場合、図１３に示
す半導体装置９０における半導体素子７４−１及び７４
−２のうちいずか一方を試験用半導体素子に置き換えた
構成となる。
【０１２９】図２５乃至２７は、図２４に示す積層型半
導体装置１１０の変形例を示す。
【０１３０】図２５は半導体装置１１０の第１の変形例
を示す断面図である。図２５に示す第１の変形例は、図
２４に示す半導体装置１１０と基本的に同じ構成である
が、試験用の半導体素子１２２をフェイスダウンで再配
線層１１４に搭載した点が異なる。すなわち、試験用の
半導体素子１２２は再配線層１１４に対してフリップチ
ップボンディングされており、上側の半導体素子１０４
はフェイスアップで再配線層１１４に搭載され、ワイヤ
ボンディングされている。
【０１３１】図２６は半導体装置１１０の第２の変形例
を示す断面図である。図２６に示す第２の変形例は、図
２６に示す半導体装置１１０と基本的に同じ構成である
が、半導体素子１０４をフェイスダウンで再配線層１１
４に搭載した点が異なる。すなわち、上側の半導体素子
１０４は再配線層１１４に対してフリップチップボンデ
ィングされており、試験用の半導体素子１２２はフェイ
スアップで再配線層１１４に搭載され、ワイヤボンディ
ングされている。
【０１３２】図２７は半導体装置１１０の第３の変形例
を示す断面図である。図２７に示す第３の変形例は、図
２４に示す半導体装置１１０と基本的に同じ構成である
が、試験用の半導体素子１２２をフェイスダウンで再配
線層１１４に搭載し且つ半導体素子１０４もフェイスダ
ウンで再配線層１１４に搭載した点が異なる。すなわ
ち、試験用の半導体素子１２２は再配線層１１４に対し
てフリップチップボンディングされており、上側の半導
体素子１０４も再配線層１１４に対してフリップチップ
ボンディングされている。
【０１３３】以上説明したように本発明は以下の発明を
含むものである。
【０１３４】（付記１）外部接続用端子が設けられた第
１の基板と、該第１の基板の該外部接続用端子が設けら
れた面の反対側の面に設けられた第１の端子と、該第１
の基板上に搭載された少なくとも一つの第１の半導体素
子と、該第１の半導体素子上に設けられた第２の基板
と、該第２の基板上に搭載された少なくとも一つの第２
の半導体素子とがパッケージされた積層型半導体装置で
あって、前記第１の半導体素子及び前記第２の半導体素
子の少なくとも一方は、前記第２の基板の第２の端子に
電気的に接続され、且つ前記第２の端子は前記第１の端
子にワイヤボンディングされたことを特徴とする積層型
半導体装置。 （付記２）付記１記載の積層型半導体装置であって、前
記第２の半導体素子は前記第１の基板の第１の端子にワ
イヤボンディングされ、前記第１の半導体素子は前記第
２の基板にフリップチップ実装され、前記第２の基板の
第２の端子は前記第１の基板の第１の端子にワイヤボン
ディングされたことを特徴とする積層型半導体装置。 （付記３）付記２記載の積層型半導体装置であって、前
記第２の基板は前記第２の半導体素子の外形を超えて延
出した延在部を有しており、前記第２の基板の第２の端
子は該延在部に形成されたボンディングパッドであっ
て、前記第２の端子は前記第１の端子にワイヤボンディ
ングされたことを特徴とする積層型半導体装置。 （付記４）付記３記載の積層型半導体装置であって、前
記第２の基板の前記延在部に切り欠きが設けられ、前記
第２の半導体素子と前記第１の基板の第１の端子とを接
続するボンディングワイヤは前記切り欠き内を通って延
在することを特徴とする積層型半導体装置。 （付記５）付記１記載の積層型半導体装置であって、前
記第１の半導体素子は前記第１の基板の前記第１の端子
にワイヤボンディングされ、前記第２の半導体素子は前
記第２の基板の前記第２の端子にワイヤボンディングさ
れ前記第２の基板の前記第２の端子は前記第１の基板の
前記第１の端子にワイヤボンディングされたことを特徴
とする積層型半導体装置。 （付記６）付記５記載の積層型半導体装置であって、前
記第２の基板は前記第２の半導体素子の外形を超えて延
出した延在部を有しており、前記第２の基板の前記第２
の端子は該延在部に形成された第１のボンディングパッ
ドを介して前記第１の基板の前記第１の端子にワイヤボ
ンディングされたことを特徴とする積層型半導体装置。 （付記７）付記６記載の積層型半導体装置であって、前
記第２の半導体素子は前記第２の基板に形成された第２
のボンディングパッドにワイヤボンディングされ、該第
２のボンディングパッドは前記第２の基板上に形成され
たパターン配線を介して前記第１のボンディングパッド
に接続されたことを特徴とする積層型半導体装置。 （付記８）付記１記載の積層型半導体装置であって、前
記第２の基板は周囲に向かって延出した延出部を有し、
該延出部はパッケージされた半導体装置の側面に露出し
た端面を有することを特徴とする積層型半導体装置。 （付記９）付記８記載の積層型半導体装置であって、前
記延出部の端面は前記積層型半導体装置を個片化する際
の切断により形成された切断面であることを特徴とする
積層型半導体装置。 （付記１０）付記１記載の積層型半導体装置であって、
前記第２の基板の前記第２の端子が設けられた面とは反
対側の面に実質的に全面に渡って導電層が設けられたこ
とを特徴とする積層型半導体装置。 （付記１１）外部接続用端子が設けられた第１の基板
と、該第１の基板上に積層状態で搭載された複数の半導
体素子と、該複数の半導体素子の間に設けられた第２の
基板とを有し、前記第１の基板上に前記半導体素子と前
記第２の基板とがパッケージされた積層型半導体装置で
あって、前記第２の基板は、直上の半導体素子の外周よ
り延出した延在部を有しており、前記半導体素子のうち
直上又及び直下の半導体素子の少なくとも一方に電気的
に接続されたボンディングパッドが前記延在部に設けら
れ、該ボンディングパッドはワイヤボンディングにより
前記第１の基板に電気的に接続されたことを特徴とする
積層型半導体装置。 （付記１２）付記１１記載の積層型半導体装置であっ
て、前記半導体素子は同種類の半導体素子であり、前記
第１の基板に対して同じ位置の垂直方向に積層されたこ
とを特徴とする積層型半導体装置。
【０１３５】（付記１３）付記１１又は１２記載の積層
型半導体装置であって、前記第２の基板の延在部の延在
長さは、前記第１の基板に近づくほど大きくなり、最上
段に位置する第２の基板から順に直下の第２の基板にワ
イヤボンディングされ、最下段に位置する第２の基板は
第１の基板にワイヤボンディングされたことを特徴とす
る積層型半導体装置。
【０１３６】（付記１４）付記１１又は１２記載の積層
型半導体装置であって、前記第２の基板の延在部は実質
的に等しい延在長さを有しており、前記第２の基板の各
々は前記第１の基板に直接ワイヤボンディングされたこ
とを特徴とする積層型半導体装置。
【０１３７】（付記１５）外部接続用端子が設けられた
第１の基板と、該第１の基板の該外部接続用端子が設け
られた面の反対側の面に設けられた第１の端子と、該第
１の基板上に搭載された少なくとも一つの第１の半導体
素子と、該第１の半導体素子上に設けられた再配線層
と、該再配線層上に搭載された少なくとも一つの第２の
半導体素子と、該再配線層上に搭載された試験用半導体
素子とがパッケージされた積層型半導体装置であって、
前記第１の半導体素子及び前記第２の半導体素子の少な
くとも一方は、前記再配線層を介して前記第１の基板に
電気的に接続され、且つ前記試験用半導体素子は前記再
配線層に電気的に接続されたことを特徴とする積層型半
導体装置。（１２） （付記１６）付記１５記載の積層型半導体装置であっ
て、前記再配線層は銅板又は銅箔をパターン化すること
により形成したことを特徴とする積層型半導体装置。
【０１３８】（付記１７）付記１５記載の積層型半導体
装置であって、前記再配線層はフレキシブルプリント基
板よりなることを特徴とする積層型半導体装置。
【０１３９】（付記１８）付記１７記載の積層型半導体
装置であって、前記フレキシブルプリント基板は、導電
パターンが形成されたポリイミドテープよりなることを
特徴とする積層型半導体装置。
【０１４０】（付記１９）積層型半導体装置の製造方法
であって、第１の半導体素子に突起電極を形成し、前記
第１の半導体素子を第２の基板にフリップチップ実装
し、該第２の基板の前記第１の半導体素子の反対側に、
前記第２の基板より小さい寸法を有する第２の半導体素
子を固定すると共に前記第１の半導体素子を第１の基板
の表面に固定し、前記第１及び第２の半導体素子の各々
を前記第１の基板にワイヤボンディングし、前記第１の
基板上において、前記第１及び第２の半導体素子及び前
記第２の基板を一体的に封止し、前記第１の基板の裏面
に外部接続用電極を形成する各工程を有することを特徴
とする積層型半導体装置の製造方法。（１３） （付記２０）積層型半導体装置の製造方法であって、第
１の基板の表面に第１の半導体素子を固定すると共に、
該第１の半導体素子の上に第２の基板を固定し、且つ該
第２の基板より小さい寸法を有する第２の半導体素子を
前記第２の基板の上に固定し、前記第２の半導体素子を
前記第２の基板にワイヤボンディングすると共に、前記
第２の基板及び前記第１の半導体素子の各々を前記第１
の基板にワイヤボンディングし、前記第１の基板上にお
いて、前記第１及び第２の半導体素子及び前記第２の基
板を一体的に封止し、前記第１の基板の裏面に外部接続
用電極を形成する各工程を有することを特徴とする積層
型半導体装置の製造方法。（１４）
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
【０１４１】請求項１記載の発明によれば、第１及び第
２の半導体素子のうちの一方を、外部接続用電極が設け
られた第１の基板に対して直接電気的に接続し、他方を
第２の基板を介して第１の基板に電気的に接続すること
ができる。したがって、第１の半導体素子と第２の半導
体素子とが同じサイズであっても、一方を直接第１の基
板の第１の端子にワイヤボンディングし、他方を第２の
基板の第２の端子を介してワイヤボンディングにより第
１の基板に電気的に接続することができる。また、第２
の半導体素子が第１の半導体素子よりかなり小さい場合
でも、第１の半導体素子を直接第１の基板の第１の２端
子ワイヤボンディングし、第２の半導体素子を第２の基
板の第２の端子を介して第１の基板の第１の端子にワイ
ヤボンディングにより電気的に接続することができる。
したがって、第２の基板を第１の半導体素子と第２の半
導体素子との間に設けることにより、任意のサイズの複
数の半導体素子を積層状態で一つのパッケージに収容す
ることができる。
【０１４２】請求項２記載の発明によれば、第１の半導
体素子を第２の基板にフリップチップ実装することによ
り、第１の半導体素子の電極を第２の基板の反対側に形
成されたボンディングパッドに電気的に接続することが
できる。このボンディングパッドを第１の基板の第１の
端子にワイヤボンディングすることにより、第１の半導
体素子を第１の基板に電気的に接続することができる。
また、第２の半導体素子を第２の基板上に電極を上に向
けて固定することにより、第２の半導体素子は第１の基
板の第１の端子に直接ワイヤボンディングすることがで
きる。
【０１４３】請求項３記載の発明によれば、第２の基板
の延在部にボンディングパッドを設けることにより、第
１の基板へのワイヤボンディングの距離が小さくなり、
確実なワイヤボンディングを行うことができる。
【０１４４】請求項４記載の発明によれば、ボンディン
グワイヤが切り欠き部を通過するように構成することに
より、ボンディングワイヤの長さを短くすることがで
き、ボンディングワイヤが周囲の部品又は隣接するボン
ディングワイヤに接触することを防止することができ
る。
【０１４５】請求項５記載の発明によれば、第２の半導
体素子が第２の基板の第２の端子にワイヤボンディング
され、第２の半導体素子が第１の基板の第１の端子にワ
イヤボンディングされる。このため、第２の半導体素子
が第１の半導体素子よりかなり小さいサイズであって
も、ワイヤボンディングの距離を長くすることなく、第
２の半導体素子を第１の基板に電気的に接続することが
できる。
【０１４６】請求項６記載の発明によれば、第２の基板
の延在部にボンディングパッドを設けることにより、第
１の基板へのワイヤボンディングの距離が小さくなり、
確実なワイヤボンディングを行うことができる。
【０１４７】請求項７記載の発明によれば、第２の基板
に形成されたパターン配線を介して、第２の半導体素子
の電極を第２の基板の任意の位置に引き回すことができ
る。したがって、ワイヤボンディングの位置を任意の位
置に変更することができ、自由度の高いワイヤボンディ
ングを実現することができる。
【０１４８】請求項８記載の発明によれば、第２の基板
の延出部は半導体装置の内部から延在して側面に露出す
る。半導体装置の内部に存在する水分は、延出部と封止
樹脂との界面に沿って移動し、側面に露出した部分から
半導体装置の外部に放出される。したがって、ハンダリ
フローの際に半導体装置内部に閉じ込められた水分が急
激に蒸発することに起因したボイドの発生などを防止す
ることができ、半導体装置の信頼性を向上することがで
きる。
【０１４９】請求項９記載の発明によれば、複数の第２
の基板同士を繋ぐ部分を延出部として形成し、半導体装
置を個片化する際に延出部を切断することで、半導体装
置の側面に露出した延出部の端面を容易に形成すること
ができる。
【０１５０】請求項１０記載の発明によれば、第２の基
板の伝熱層は半導体装置内の熱を拡散して温度分布を均
一化するよう作用し、半導体装置の温度を実質的に下げ
ることができる。伝熱層は金属層であることが好まし
い。
【０１５１】請求項１１記載の発明によれば、任意の数
の同種類の半導体装置を積層状態で第１の基板上に配置
してパッケージすることができる。上述の発明におい
て、例えば、前記半導体素子は同種類の半導体素子であ
り、第１の基板に対して同じ位置の垂直方向に積層され
ることとしてもよい。また、第２の基板の延在部の延在
長さは、第１の基板に近づくほど大きくなり、最上段に
位置する第２の基板から順に直下の第２の基板にワイヤ
ボンディングされ、最下段に位置する第２の基板は第１
の基板にワイヤボンディングされることとしてもよい。
さらに、第２の基板の延在部は実質的に等しい延在長さ
を有しており、第２の基板の各々は第１の基板に直接ワ
イヤボンディングされることとしてもよい。
【０１５２】請求項１２記載の発明によれば、第１の半
導体素子上に再配線層を介して第２の半導体素子と試験
用半導体素子とが搭載される。第１の半導体素子及び第
２の半導体素子の試験を行うための試験回路を試験用半
導体素子に形成することにより、半導体装置内部に試験
回路を容易に組み込むことができる。また、第１及び第
２の半導体素子の全ての電極を半導体装置の外部に引き
出す必要はなく、試験用回路に接続する入力及び出力端
子を半導体装置に設けるだけでよい。これにより、半導
体装置の寸法を増大することなく試験回路を組み込むこ
とができる。
【０１５３】請求項１３記載の発明によれば、第１の半
導体素子を第２の基板にフリップチップ実装することに
より、第１の半導体素子の電極を第２の基板の反対側に
形成されたボンディングパッドに電気的に接続すること
ができる。このボンディングパッドを第１の基板にワイ
ヤボンディングすることにより、第１の半導体素子を第
１の基板に電気的に接続することができる。また、第２
の半導体素子を第２の基板上に電極を上に向けて固定す
ることにより、第２の半導体素子は第１の基板に直接ワ
イヤボンディングすることができる。
【０１５４】請求項１４記載の発明によれば、第２の半
導体素子が第２の基板にワイヤボンディングされ、第２
の半導体素子が第１の基板にワイヤボンディングされ
る。このため、第２の半導体素子が第１の半導体素子よ
りかなり小さいサイズであっても、ワイヤボンディング
の距離を長くすることなく、第２の半導体素子を第１の
基板に電気的に接続することができる。
【図面の簡単な説明】
【図１】２つの半導体素子を積層して形成した従来のＳ
−ＭＣＰの構成を示す図である。
【図２】上側の半導体素子と下側の半導体素子の配置関
係を示す図である。
【図３】本発明の第１の実施の形態による積層型半導体
装置の一部の断面図である。
【図４】本発明の第１の実施の形態による積層型半導体
装置の製造工程を説明するための図である。
【図５】図３に示す半導体装置における２つの半導体素
子を同種類のメモリチップとした場合の配線例を示す図
である。
【図６】図５に示す配線例を実現するために設けられる
ボンディングワイヤの一部を示す簡略図である。
【図７】図５に示す配線を変更してＩ／Ｏ構成を２倍に
した場合の配線例を示す図である。
【図８】図７に示す配線例を実現するために設けられる
ボンディングワイヤの一部を示す簡略図である。
【図９】本発明の第１の実施の形態に基づいて半導体素
子を複数個積層した半導体装置の断面図である。
【図１０】本発明の第２の実施の形態による積層型半導
体装置の一部の断面図である。
【図１１】本発明の第２の実施の形態による積層型半導
体装置の積層構造を示す斜視図である。
【図１２】本発明の第２の実施の形態による積層型半導
体装置の製造工程を説明するための図である。
【図１３】上側の半導体素子を複数個とした半導体装置
の断面図である。
【図１４】本発明の第２の実施の形態による半導体装置
の第１の変形例を示す図であり、（ａ）は内部を透視し
た平面図、（ｂ）は（ａ）のＸＩＶ−ＸＩＶ線に沿った
断面図である。る。
【図１５】本発明の第２の実施の形態による半導体装置
の第２の変形例を示す図であり、（ａ）は内部を透視し
た平面図、（ｂ）は（ａ）のＸＶ−ＸＶ線に沿った断面
図である。
【図１６】本発明の第２の実施の形態による半導体装置
の第３の変形例を示す図であり、（ａ）は内部を透視し
た平面図、（ｂ）は（ａ）のＸＶＩ−ＸＶＩ線に沿った
断面図である。
【図１７】本発明の第２の実施の形態による半導体装置
の第４の変形例を示す図であり、（ａ）は内部を透視し
た平面図、（ｂ）は（ａ）のＸＶＩＩ−ＸＶＩＩ線に沿
った断面図である。
【図１８】本発明の第２の実施の形態による半導体装置
において、下側の半導体装置の上にフレキシブルプリン
ト基板を積層した状態を示す平面図である。
【図１９】図１８に示す延在部の切断面を示す斜視図で
ある。
【図２０】第２の基板に金属層を設けた構成を示す側面
図である。
【図２１】試験用端子の追加による半導体装置の寸法の
増大を示す図であり、（ａ）は試験用端子が無い場合の
半導体装置の断面図であり、図２１（ｂ）は試験用端子
を追加した場合の半導体装置の断面図である。
【図２２】下側の半導体素子に試験回路を組み込んだ場
合の半導体装置の寸法の増大を示す図であり、（ａ）は
試験回路を組み込まない半導体素子を用いた場合の半導
体装置の断面図であり、図２１（ｂ）は試験回路を組み
込んだ半導体素子を用いた場合の半導体装置の断面図で
ある。
【図２３】上側の半導体素子に試験回路を組み込んだ場
合の問題を示す図であり、（ａ）は試験回路を組み込ま
ない半導体素子を用いた場合の半導体装置の断面図であ
り、図２１（ｂ）は試験回路を組み込んだ半導体素子を
用いた場合の半導体装置の断面図である。
【図２４】本発明の第３の実施の形態による積層型半導
体装置の断面図である。
【図２５】図２４に示す半導体装置の第１の変形例を示
す断面図である。
【図２６】図２４に示す半導体装置の第２の変形例を示
す断面図である。
【図２７】図２４に示す半導体装置の第３の変形例を示
す断面図である。
【符号の説明】
２０，５０，６０，７０，９０，１１０ 半導体装置 ２２，２４，７２，７４，１０２，１０４，１２２ 半
導体体素子 ２２ａ，２４ａ，７２ａ，７４ａ 電極 ２６， フレキシブルプリント基板 ２６ａ，３２ｄ，７６ｂ，７６ｄ ボンディングパッド ３０ ハンダボール ３２ プリント回路基板 ３８ａ，３８ｂ，８２，８４，８６，１１６，１２０，
１２６ ボンディングワイヤ ４０ 封止樹脂 １０６ 端子 １０８ 基板 １１４ 再配線層 １３０ 封止樹脂
フロントページの続き (72)発明者 槻館 美弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 明石 裕二 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 小澤 要 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 高島 晃 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 宇野 正 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 西村 隆雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 安藤 史彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小野寺 浩 宮城県柴田郡村田町大字村田字西ケ丘１番 地の１ 株式会社富士通宮城エレクトロニ クス内 (72)発明者 奥田 勇人 福島県会津若松市門田町工業団地４番地 株式会社富士通東北エレクトロニクス内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 外部接続用端子が設けられた第１の基板
    と、該第１の基板の該外部接続用端子が設けられた面の
    反対側の面に設けられた第１の端子と、該第１の基板上
    に搭載された少なくとも一つの第１の半導体素子と、該
    第１の半導体素子上に設けられた第２の基板と、該第２
    の基板上に搭載された少なくとも一つの第２の半導体素
    子とがパッケージされた積層型半導体装置であって、 前記第１の半導体素子及び前記第２の半導体素子の少な
    くとも一方は、前記第２の基板の第２の端子に電気的に
    接続され、且つ前記第２の端子は前記第１の端子にワイ
    ヤボンディングされたことを特徴とする積層型半導体装
    置。
  2. 【請求項２】 請求項１記載の積層型半導体装置であっ
    て、 前記第２の半導体素子は前記第１の基板の第１の端子に
    ワイヤボンディングされ、 前記第１の半導体素子は前記第２の基板にフリップチッ
    プ実装され、 前記第２の基板の第２の端子は前記第１の基板の第１の
    端子にワイヤボンディングされたことを特徴とする積層
    型半導体装置。
  3. 【請求項３】 請求項２記載の積層型半導体装置であっ
    て、 前記第２の基板は前記第２の半導体素子の外形を超えて
    延出した延在部を有しており、前記第２の基板の第２の
    端子は該延在部に形成されたボンディングパッドであっ
    て、前記第２の端子は前記第１の端子にワイヤボンディ
    ングされたことを特徴とする積層型半導体装置。
  4. 【請求項４】 請求項３記載の積層型半導体装置であっ
    て、 前記第２の基板の前記延在部に切り欠きが設けられ、前
    記第２の半導体素子と前記第１の基板の第１の端子とを
    接続するボンディングワイヤは前記切り欠き内を通って
    延在することを特徴とする積層型半導体装置。
  5. 【請求項５】 請求項１記載の積層型半導体装置であっ
    て、 前記第１の半導体素子は前記第１の基板の前記第１の端
    子にワイヤボンディングされ、 前記第２の半導体素子は前記第２の基板の前記第２の端
    子にワイヤボンディングされ前記第２の基板の前記第２
    の端子は前記第１の基板の前記第１の端子にワイヤボン
    ディングされたことを特徴とする積層型半導体装置。
  6. 【請求項６】 請求項５記載の積層型半導体装置であっ
    て、 前記第２の基板は前記第２の半導体素子の外形を超えて
    延出した延在部を有しており、前記第２の基板の前記第
    ２の端子は該延在部に形成された第１のボンディングパ
    ッドを介して前記第１の基板の前記第１の端子にワイヤ
    ボンディングされたことを特徴とする積層型半導体装
    置。
  7. 【請求項７】 請求項６記載の積層型半導体装置であっ
    て、前記第２の半導体素子は前記第２の基板に形成され
    た第２のボンディングパッドにワイヤボンディングさ
    れ、該第２のボンディングパッドは前記第２の基板上に
    形成されたパターン配線を介して前記第１のボンディン
    グパッドに接続されたことを特徴とする積層型半導体装
    置。
  8. 【請求項８】 請求項１記載の積層型半導体装置であっ
    て、 前記第２の基板は周囲に向かって延出した延出部を有
    し、該延出部はパッケージされた半導体装置の側面に露
    出した端面を有することを特徴とする積層型半導体装
    置。
  9. 【請求項９】 請求項８記載の積層型半導体装置であっ
    て、 前記延出部の端面は前記積層型半導体装置を個片化する
    際の切断により形成された切断面であることを特徴とす
    る積層型半導体装置。
  10. 【請求項１０】 請求項１記載の積層型半導体装置であ
    って、 前記第２の基板の前記第２の端子が設けられた面とは反
    対側の面に実質的に全面に渡って伝熱層が設けられたこ
    とを特徴とする積層型半導体装置。
  11. 【請求項１１】 外部接続用端子が設けられた第１の基
    板と、 該第１の基板上に積層状態で搭載された複数の半導体素
    子と、 該複数の半導体素子の間に設けられた第２の基板とを有
    し、 前記第１の基板上に前記半導体素子と前記第２の基板と
    がパッケージされた積層型半導体装置であって、 前記第２の基板は、直上の半導体素子の外周より延出し
    た延在部を有しており、前記半導体素子のうち直上又及
    び直下の半導体素子の少なくとも一方に電気的に接続さ
    れたボンディングパッドが前記延在部に設けられ、該ボ
    ンディングパッドはワイヤボンディングにより前記第１
    の基板に電気的に接続されたことを特徴とする積層型半
    導体装置。
  12. 【請求項１２】 外部接続用端子が設けられた第１の基
    板と、該第１の基板の該外部接続用端子が設けられた面
    の反対側の面に設けられた第１の端子と、該第１の基板
    上に搭載された少なくとも一つの第１の半導体素子と、
    該第１の半導体素子上に設けられた再配線層と、該再配
    線層上に搭載された少なくとも一つの第２の半導体素子
    と、該再配線層上に搭載された試験用半導体素子とがパ
    ッケージされた積層型半導体装置であって、 前記第１の半導体素子及び前記第２の半導体素子の少な
    くとも一方は、前記再配線層を介して前記第１の基板に
    電気的に接続され、且つ前記試験用半導体素子は前記再
    配線層に電気的に接続されたことを特徴とする積層型半
    導体装置。
  13. 【請求項１３】 積層型半導体装置の製造方法であっ
    て、 第１の半導体素子に突起電極を形成し、 前記第１の半導体素子を第２の基板にフリップチップ実
    装し、 該第２の基板の前記第１の半導体素子の反対側に、前記
    第２の基板より小さい寸法を有する第２の半導体素子を
    固定すると共に前記第１の半導体素子を第１の基板の表
    面に固定し、 前記第１及び第２の半導体素子の各々を前記第１の基板
    に設けられた端子にワイヤボンディングし、 前記第１の基板上において、前記第１及び第２の半導体
    素子及び前記第２の基板を一体的に封止し、 前記第１の基板の裏面に外部接続用電極を形成する各工
    程を有することを特徴とする積層型半導体装置の製造方
    法。
  14. 【請求項１４】 積層型半導体装置の製造方法であっ
    て、 第１の基板の表面に第１の半導体素子を固定すると共
    に、該第１の半導体素子の上に第２の基板を固定し、且
    つ該第２の基板より小さい寸法を有する第２の半導体素
    子を前記第２の基板の上に固定し、 前記第２の半導体素子を前記第２の基板に設けられた第
    ２の端子にワイヤボンディングすると共に、前記第２の
    基板及び前記第１の半導体素子の各々を前記第１の基板
    に設けられた第１の端子にワイヤボンディングし、 前記第１の基板上において、前記第１及び第２の半導体
    素子及び前記第２の基板を一体的に封止し、 前記第１の基板の裏面に外部接続用電極を形成する各工
    程を有することを特徴とする積層型半導体装置の製造方
    法。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045892B2 (en) 2003-07-04 2006-05-16 Samsung Electronics Co., Ltd. Stack package of semiconductor device
US7061097B2 (en) 2004-01-14 2006-06-13 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
US7119422B2 (en) 2004-11-15 2006-10-10 Unity Opto Technology Co., Ltd. Solid-state semiconductor light emitting device
JP2007194444A (ja) * 2006-01-20 2007-08-02 Elpida Memory Inc 積層型半導体装置
US7342248B2 (en) 2003-05-15 2008-03-11 Shinko Electric Industries Co., Ltd. Semiconductor device and interposer
CN100401515C (zh) * 2004-11-19 2008-07-09 矽品精密工业股份有限公司 包覆有倒装芯片封装件的半导体装置及其制法
JP2008294478A (ja) * 2008-08-25 2008-12-04 Panasonic Electric Works Co Ltd チップ間端子接続方法及びそれを用いて作製した回路基板とそれを具備する火災感知器
JP2009129967A (ja) * 2007-11-20 2009-06-11 Spansion Llc 半導体装置及びその製造方法
US7667312B2 (en) 2002-09-18 2010-02-23 Nec Electronics Corporation Semiconductor device including a heat-transmitting and electromagnetic-noise-blocking substance and method of manufacturing the same
US7935572B2 (en) 2002-09-17 2011-05-03 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US8143100B2 (en) 2002-09-17 2012-03-27 Chippac, Inc. Method of fabricating a semiconductor multi-package module having wire bond interconnect between stacked packages
KR101166575B1 (ko) 2002-09-17 2012-07-18 스태츠 칩팩, 엘티디. 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
WO2014017514A1 (ja) * 2012-07-26 2014-01-30 株式会社村田製作所 複合電子部品及びそれを備える電子装置
JP2017050450A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置
CN112447699A (zh) * 2019-09-05 2021-03-05 株式会社东芝 半导体装置
US11804450B2 (en) 2020-12-18 2023-10-31 Murata Manufacturing Co., Ltd. Semiconductor device and semiconductor module

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6887650B2 (en) * 2001-07-24 2005-05-03 Seiko Epson Corporation Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance
US6639322B1 (en) * 2001-09-17 2003-10-28 Applied Micro Circuits Corporation Flip-chip transition interface structure
TW523894B (en) 2001-12-24 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor device and its manufacturing method
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
US6982485B1 (en) * 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US8089142B2 (en) 2002-02-13 2012-01-03 Micron Technology, Inc. Methods and apparatus for a stacked-die interposer
US6809416B1 (en) * 2002-05-28 2004-10-26 Intersil Corporation Package for integrated circuit with thermal vias and method thereof
TW557520B (en) * 2002-08-28 2003-10-11 Advanced Semiconductor Eng Semiconductor package module and process thereof
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US6906416B2 (en) * 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
JP2004186422A (ja) * 2002-12-03 2004-07-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US20040124538A1 (en) * 2002-12-31 2004-07-01 Rafael Reif Multi-layer integrated semiconductor structure
WO2004061961A1 (en) * 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
KR20040066553A (ko) * 2003-01-20 2004-07-27 삼성전자주식회사 멀티칩 패키지의 통합 번인 검사 방법
KR100498488B1 (ko) * 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
TWI298939B (en) * 2003-04-18 2008-07-11 Advanced Semiconductor Eng Stack-type multi-chips package
US7095103B1 (en) * 2003-05-01 2006-08-22 Amkor Technology, Inc. Leadframe based memory card
US7144640B2 (en) * 2003-08-01 2006-12-05 Agency For Science, Technology And Research Tilted media for hard disk drives and magnetic data storage devices
US7473989B2 (en) * 2003-08-27 2009-01-06 Advanced Semiconductor Engineering, Inc. Flip-chip package
KR100546374B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US7071421B2 (en) 2003-08-29 2006-07-04 Micron Technology, Inc. Stacked microfeature devices and associated methods
US7279783B1 (en) * 2003-10-29 2007-10-09 Silicon Pipe, Inc. Partitioned integrated circuit package with central clock driver
KR100574957B1 (ko) * 2003-11-21 2006-04-28 삼성전자주식회사 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP4103796B2 (ja) * 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
KR100621547B1 (ko) * 2004-01-13 2006-09-14 삼성전자주식회사 멀티칩 패키지
EP1560267A1 (en) * 2004-01-29 2005-08-03 Kingston Technology Corporation Integrated multi-chip chip scale package
JP4406300B2 (ja) * 2004-02-13 2010-01-27 株式会社東芝 半導体装置及びその製造方法
US7173340B2 (en) * 2004-02-25 2007-02-06 Texas Instruments Incorporated Daisy chaining of serial I/O interface on stacking devices
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
TW200536089A (en) * 2004-03-03 2005-11-01 United Test & Assembly Ct Ltd Multiple stacked die window csp package and method of manufacture
JP4360941B2 (ja) * 2004-03-03 2009-11-11 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4061551B2 (ja) * 2004-03-24 2008-03-19 サンケン電気株式会社 半導体装置
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US7863720B2 (en) * 2004-05-24 2011-01-04 Honeywell International Inc. Method and system for stacking integrated circuits
US20050269692A1 (en) 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US7700409B2 (en) * 2004-05-24 2010-04-20 Honeywell International Inc. Method and system for stacking integrated circuits
JP2006024900A (ja) * 2004-06-09 2006-01-26 Nippon Dempa Kogyo Co Ltd 複数の基板を備える構造、その構造の製造方法、および、その構造を用いた水晶発振器
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US20060018098A1 (en) * 2004-07-22 2006-01-26 Adrian Hill PCB board incorporating thermo-encapsulant for providing controlled heat dissipation and electromagnetic functions and associated method of manufacturing a PCB board
SG122016A1 (en) * 2004-10-28 2006-05-26 United Test & Assembly Ct Ltd Semiconductor chip package and method of manufacture
KR100626618B1 (ko) * 2004-12-10 2006-09-25 삼성전자주식회사 반도체 칩 적층 패키지 및 제조 방법
KR100843137B1 (ko) * 2004-12-27 2008-07-02 삼성전자주식회사 반도체 소자 패키지
TWI249831B (en) * 2005-02-21 2006-02-21 Touch Micro System Tech Chip type micro connector and method of packaging the sane
US7205656B2 (en) * 2005-02-22 2007-04-17 Micron Technology, Inc. Stacked device package for peripheral and center device pad layout device
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
TWI423401B (zh) * 2005-03-31 2014-01-11 Stats Chippac Ltd 在上側及下側具有暴露基底表面之半導體推疊封裝組件
KR101213661B1 (ko) * 2005-03-31 2012-12-17 스태츠 칩팩, 엘티디. 칩 스케일 패키지 및 제 2 기판을 포함하고 있으며 상부면및 하부면에서 노출된 기판 표면들을 갖는 반도체 어셈블리
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
JP2007004775A (ja) * 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US8093717B2 (en) * 2005-12-09 2012-01-10 Intel Corporation Microstrip spacer for stacked chip scale packages, methods of making same, methods of operating same, and systems containing same
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
JP4881620B2 (ja) * 2006-01-06 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US20070164446A1 (en) * 2006-01-13 2007-07-19 Hawk Donald E Jr Integrated circuit having second substrate to facilitate core power and ground distribution
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
DE102006016345A1 (de) * 2006-04-05 2007-10-18 Infineon Technologies Ag Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben
US20080042265A1 (en) * 2006-08-15 2008-02-21 Merilo Leo A Chip scale module package in bga semiconductor package
US20080054429A1 (en) * 2006-08-25 2008-03-06 Bolken Todd O Spacers for separating components of semiconductor device assemblies, semiconductor device assemblies and systems including spacers and methods of making spacers
US20080179722A1 (en) * 2007-01-31 2008-07-31 Cyntec Co., Ltd. Electronic package structure
DE102007018914B4 (de) * 2007-04-19 2019-01-17 Infineon Technologies Ag Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
US7926173B2 (en) * 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
US7911045B2 (en) * 2007-08-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor element and semiconductor device
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
KR100910233B1 (ko) * 2008-01-02 2009-07-31 주식회사 하이닉스반도체 적층 웨이퍼 레벨 패키지
US8847377B2 (en) 2008-01-02 2014-09-30 SK Hynix Inc. Stacked wafer level package having a reduced size
TW200933868A (en) * 2008-01-28 2009-08-01 Orient Semiconductor Elect Ltd Stacked chip package structure
JP2009194143A (ja) * 2008-02-14 2009-08-27 Elpida Memory Inc 半導体装置
JP5078808B2 (ja) * 2008-09-03 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US8154880B1 (en) * 2008-10-17 2012-04-10 Integrated Device Technology, Inc. Method and apparatus for active line interface isolation
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
WO2010109746A1 (ja) * 2009-03-27 2010-09-30 パナソニック株式会社 半導体装置及びその製造方法
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
US8222722B2 (en) * 2009-09-11 2012-07-17 St-Ericsson Sa Integrated circuit package and device
EP2309829A1 (en) * 2009-09-24 2011-04-13 Harman Becker Automotive Systems GmbH Multilayer circuit board
US8963312B2 (en) * 2010-05-11 2015-02-24 Xintec, Inc. Stacked chip package and method for forming the same
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
JP5066302B2 (ja) 2011-02-10 2012-11-07 パナソニック株式会社 半導体装置
TWI469292B (zh) * 2011-07-26 2015-01-11 萬國半導體股份有限公司 應用雙層引線框架的堆疊式功率半導體裝置及其製備方法
US9768223B2 (en) * 2011-12-21 2017-09-19 Xintec Inc. Electronics device package and fabrication method thereof
JP5624578B2 (ja) * 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
JP5968713B2 (ja) 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
JP6409575B2 (ja) * 2013-01-30 2018-10-24 パナソニック株式会社 積層型半導体装置
US20140233166A1 (en) * 2013-02-19 2014-08-21 Norman E. O'Shea Flexible powered cards and devices, and methods of manufacturing flexible powered cards and devices
CN103268875B (zh) * 2013-05-30 2015-06-03 山东华芯微电子科技有限公司 一种多晶片封装结构
US10103128B2 (en) 2013-10-04 2018-10-16 Mediatek Inc. Semiconductor package incorporating redistribution layer interposer
TWI582916B (zh) * 2015-04-27 2017-05-11 南茂科技股份有限公司 多晶片封裝結構、晶圓級晶片封裝結構及其製程
EP3258486A1 (en) * 2016-06-15 2017-12-20 MediaTek Inc. Semiconductor package incorporating redistribution layer interposer
US11348893B2 (en) * 2020-05-13 2022-05-31 Nanya Technology Corporation Semiconductor package
CN116420229A (zh) * 2021-02-19 2023-07-11 华为数字能源技术有限公司 封装结构、动力电气控制系统及制造方法
KR20230115412A (ko) * 2022-01-26 2023-08-03 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11265975A (ja) * 1998-03-17 1999-09-28 Mitsubishi Electric Corp 多層化集積回路装置
JPH11274397A (ja) * 1998-03-26 1999-10-08 Toshiba Chem Corp 半導体装置
JP2001007278A (ja) * 1999-06-18 2001-01-12 Nec Corp 半導体記憶装置
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2001223326A (ja) * 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US6297960B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
JP3166721B2 (ja) 1998-08-17 2001-05-14 日本電気株式会社 積層型半導体装置のスタック構造
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US6265763B1 (en) * 2000-03-14 2001-07-24 Siliconware Precision Industries Co., Ltd. Multi-chip integrated circuit package structure for central pad chip

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11265975A (ja) * 1998-03-17 1999-09-28 Mitsubishi Electric Corp 多層化集積回路装置
JPH11274397A (ja) * 1998-03-26 1999-10-08 Toshiba Chem Corp 半導体装置
JP2001007278A (ja) * 1999-06-18 2001-01-12 Nec Corp 半導体記憶装置
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2001223326A (ja) * 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101166575B1 (ko) 2002-09-17 2012-07-18 스태츠 칩팩, 엘티디. 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
US8143100B2 (en) 2002-09-17 2012-03-27 Chippac, Inc. Method of fabricating a semiconductor multi-package module having wire bond interconnect between stacked packages
US7935572B2 (en) 2002-09-17 2011-05-03 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7667312B2 (en) 2002-09-18 2010-02-23 Nec Electronics Corporation Semiconductor device including a heat-transmitting and electromagnetic-noise-blocking substance and method of manufacturing the same
US7342248B2 (en) 2003-05-15 2008-03-11 Shinko Electric Industries Co., Ltd. Semiconductor device and interposer
US7045892B2 (en) 2003-07-04 2006-05-16 Samsung Electronics Co., Ltd. Stack package of semiconductor device
US7061097B2 (en) 2004-01-14 2006-06-13 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
US7119422B2 (en) 2004-11-15 2006-10-10 Unity Opto Technology Co., Ltd. Solid-state semiconductor light emitting device
CN100401515C (zh) * 2004-11-19 2008-07-09 矽品精密工业股份有限公司 包覆有倒装芯片封装件的半导体装置及其制法
JP2007194444A (ja) * 2006-01-20 2007-08-02 Elpida Memory Inc 積層型半導体装置
JP2009129967A (ja) * 2007-11-20 2009-06-11 Spansion Llc 半導体装置及びその製造方法
JP2008294478A (ja) * 2008-08-25 2008-12-04 Panasonic Electric Works Co Ltd チップ間端子接続方法及びそれを用いて作製した回路基板とそれを具備する火災感知器
WO2014017514A1 (ja) * 2012-07-26 2014-01-30 株式会社村田製作所 複合電子部品及びそれを備える電子装置
JP5472557B1 (ja) * 2012-07-26 2014-04-16 株式会社村田製作所 複合電子部品及びそれを備える電子装置
JP2017050450A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置
US10262962B2 (en) 2015-09-03 2019-04-16 Toshiba Memory Corporation Semiconductor device
CN112447699A (zh) * 2019-09-05 2021-03-05 株式会社东芝 半导体装置
US11804450B2 (en) 2020-12-18 2023-10-31 Murata Manufacturing Co., Ltd. Semiconductor device and semiconductor module

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