JP4360941B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
近年、半導体素子の高集積化を目的として、ＬＳＩなどの半導体素子同士を縦方向に積層する３次元実装の開発が精力的に行われている。この種の技術として、特許文献１記載のものがある。同文献に記載された半導体装置を図１１に示す。図１１は、従来のシリコンスペーサーを用いる多段チップ積層構造を示す断面図である。
この半導体装置１１００は、基板１１０２上に半導体チップ１１０４と半導体チップ１１０６とを備える。半導体チップ１１０４と半導体チップ１１０６との間には、シリコンスペーサー１１０８が挟まれている。
半導体チップ１１０４の上面には、電極パッド１１１４ａ，１１１４ｂが設けられており、基板１１０２の上面に設けられている電極パッド１１１２ｂ，１１１２ｃとそれぞれワイヤー１１２０ｃ，１１２０ｂで接続されている。
半導体チップ１１０６の上面には、電極パッド１１１６ａ，１１１６ｂが設けられており、基板１１０２の上面に設けられている電極パッド１１１２ａ，１１１２ｄとそれぞれワイヤー１１２０ｄ，１１２０ａで接続されている。
特許文献１には、シリコンスペーサー１１０８により、下側の半導体チップ１１０４と上側の半導体チップ１１０６との間にギャップを作ることができ、その結果、下側の半導体チップ１１０４にワイヤボンディングを行うことができる旨が記載されている。
特許文献１には、この構造は、下側の半導体チップ１１０４よりも上側の半導体チップ１１０６の方が大きい場合や、両者のチップサイズが近い場合に特に有効となる旨が記載されている。
また、この種の技術として、特許文献２記載のものがある。同文献に記載された半導体装置を図１２に示す。図１２は、従来の絶縁フィルムを用いるチップオンチップ構造を示す断面図である。
このチップオンチップ構造は、第一の半導体チップ４１１と第二の半導体チップ４１７とを備える。第一の半導体チップ４１１と第二の半導体チップ４１７との間には、絶縁フィルム４１４が挟まれている。絶縁フィルム４１４は、フィルム４１５中に配線パターン４１６と配線パターン４２０が設けられてなる構造を有する。
配線パターン４１６の下側表面には、接続部４２３が設けられている。接続部４２３は、第一の半導体チップの表面４１２に設けられている第一の半導体チップのバンプ４１３ａと接続している。配線パターン４１６の上側表面には、接続部４２４が設けられている。接続部４２４は、第二の半導体チップの表面４１８に設けられている第二の半導体チップのバンプ４１９ａと接続している。
配線パターン４２０の下側表面には、接続部４２７が設けられている。接続部４２７は、第一の半導体チップの表面４１２に設けられている第一の半導体チップのバンプ４１３ｃと接続している。配線パターン４２０の上側表面には、接続部４２６が設けられている。接続部４２６は、第二の半導体チップの表面４１８に設けられている第二の半導体チップのバンプ４１９ｂと接続している。
特許文献２には、この構造によれば、電極の配置ピッチや配置位置が異なる半導体チップ同士を重ね合わせて接合でき、設計の自由度の高いチップオンチップ型半導体装置を提供できる旨が記載されている。
特開２００３−１０１０００号公報 特開２０００−２５２４０８号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献１に記載の半導体装置１１００において、下側の半導体チップ１１０４上の電極パッド１１１４ａ，１１１４ｂにワイヤーボンディングをしようとすると、Ａｕワイヤーのループ高さを吸収するだけのギャップが必要なため、シリコンスペーサー１１０８を厚くする必要がある。その結果、半導体装置１１００全体のトータル厚さが大きくなってしまい、半導体素子の高集積化が困難になる場合がある。
第二に、特許文献２に記載のチップオンチップ構造は、絶縁フィルム４１４が剛性を有さないため、ワイヤーボンディングに応用することが困難である。また、絶縁フィルム４１４が剛性を有さないため、製造工程において寸法安定性が充分でない場合がある。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、配線接続の自由度が高く、薄型化された多段チップ積層構造を備える半導体装置を提供することにある。
本発明によれば、基板と、前記基板の上部に設けられた第一の半導体素子と、前記第一の半導体素子の上部に設けられた第二の半導体素子と、前記第一の半導体素子と前記第二の半導体素子との間に設けられ、前記第一の半導体素子の外周縁よりも外方向へ張り出した張出部分を有する板状スペーサーと、を備え、前記第一の半導体素子の上面に第一及び第二の電極パッドがそれぞれ設けられており、前記基板の上面に第三の電極パッドが設けられており、前記第二の半導体素子の下面に第四の電極パッドが設けられており、前記スペーサーは、前記張出部分の上部に、前記第二の半導体素子の外周縁よりも外側に位置するように設けられた第五の電極パッドと、前記第一の電極パッドと前記第五の電極パッドとを接続する配線と、当該スペーサーを貫通し、前記第二の電極パッドと前記第四の電極パッドとを接続する貫通電極と、を有し、前記第五の電極パッドは、前記第三の電極パッドにワイヤーボンディングにより接続しており、前記スペーサーの前記貫通電極は、前記第二の電極パッドと前記第四の電極パッドとに対してそれぞれ直接に接続されていることを特徴とする半導体装置が提供される。
本発明によれば、スペーサーに、第一の電極パッドと前記第五の電極パッドとを接続する配線が設けられているため、スペーサーが薄い場合にも、第一の半導体素子の上面の電極パッドを第一の半導体素子の外周縁よりも外方向に引き出すことができる。
また、本発明によれば、剛性を有する板状のスペーサーを備えるため、ワイヤーボンディングにより、スペーサーの張出部分の第五の電極パッドを任意の箇所に接続することができる。このため、配線接続の自由度が高く、製造安定性や信頼性に優れる半導体装置が得られる。
そのため、本発明によれば、配線接続の自由度が高く、薄型化された多段チップ積層構造を備える半導体装置が提供される。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
例えば、本発明により提供される多段チップ積層構造を備える半導体装置は、二段階の積層構造だけでなく、二段階以上の積層構造であればよい。すなわち、三段階の積層構造や、四段階の積層構造などであってもよい。
本発明によれば、特定の構造の配線を有する板状のスペーサーを備えるため、配線接続の自由度が高く、薄型化された多段チップ積層構造を備える半導体装置が提供される。
本発明において、上記スペーサーの配線は、上記スペーサーを貫通する貫通電極を含む構成であってもよい。
この構成によれば、上記スペーサーの配線は、第一の半導体素子の上面の第一の電極パッドと上記スペーサーの張出部分の第五の電極パッドと、を貫通電極を介して短い経路で接続できる。そのため、半導体素子間の信号伝達速度を向上することができる。
また、上記第五の電極パッドは、上記第二の半導体素子の外周縁よりも外側に設けられている。
この構成によれば、上記第五の電極パッドの周囲の空間が広くなるため、上記第五の電極パッドに対する接続の自由度が高くなる。
また、上記第五の電極パッドは、上記張出部分の上部に設けられている。
この構成によれば、上記第五の電極パッドの上部の空間が開放されているため、上記第五の電極パッドに対する接続の自由度がさらに高くなる。ワイヤーボンディングを好適に行うことが可能となる。
また、上記スペーサーは、シリコン基板であってもよい。
この構成によれば、シリコン基板は剛性を有するため、ワイヤーボンディングにより、スペーサーの張出部分の第五の電極パッドを任意の箇所に接続することができる。このため、配線接続の自由度が高く、製造安定性や信頼性に優れる半導体装置が得られる。
また、シリコン基板の線膨張率は、第一の半導体素子および第二の半導体素子がシリコン系半導体素子である場合には、それらの線膨張率と同程度であるため、温度変化による剥離などが抑制され、半導体装置の信頼性が向上する。
また、本発明において、半導体装置は、上記基板上に、上記スペーサーを上記張出部分において支持する補強材をさらに備えてもよい。
この構成によれば、スペーサーの張出部分の強度が向上するため、スペーサーの張出部分の第五の電極パッドを、ワイヤーボンディングにより任意の箇所に好適に接続できる。このため、配線接続の自由度が高く、製造安定性や信頼性に優れる半導体装置が得られる。
また、上記基板の上面に第三の電極パッドが設けられており、上記第五の電極パッドは、上記第三の電極パッドにワイヤーボンディングにより接続していてもよい。
この構成によれば、スペーサーが薄い場合にも、第一の半導体素子の第一の電極パッドを第一の半導体素子の外周縁よりも外方向に引き出し、第五の電極パッドを介してワイヤーボンディングにより容易に基板の第三の電極パッドに接続できる。よって、薄型化された多段チップ積層構造を備える半導体装置が提供される。
また、上記第二の半導体素子の上面に第六の電極パッドが設けられており、上記第五の電極パッドは、上記第六の電極パッドにワイヤーボンディングにより接続していてもよい。
この構成によれば、スペーサーが薄い場合にも、第一の半導体素子の第一の電極パッドを第一の半導体素子の外周縁よりも外方向に引き出し、第五の電極パッドを介してワイヤーボンディングにより容易に第二の半導体素子の第六の電極パッドに接続できる。よって、薄型化された多段チップ積層構造を備える半導体装置が提供される。
この構成によれば、さらに、上記第二の半導体素子の第六の電極パッドから基板の第三の電極パッドまでワイヤーボンディングする場合に比して、ワイヤーの長さを短くでき、信号伝達速度が向上される。また、ワイヤーの長さを短くできるので、多段チップ積層構造全体の横幅を小さくできる。
また、上記第一の半導体素子の上面に第二の電極パッドが設けられており、上記第二の半導体素子の下面に第四の電極パッドが設けられており、上記スペーサーは、当該スペーサーを貫通し、上記第二の電極パッドと上記第四の電極パッドとを接続する貫通電極を備える。
この構成によれば、第一の半導体素子の第二の電極パッドと第二の半導体素子の第四の電極パッドとが、スペーサーに設けられた配線を介してフェイスダウン方式により接続するため、半導体装置全体の厚みをさらに薄くし、半導体素子間の信号伝達速度を向上することができる。また、ワイヤーボンディングを行う必要がないため、多段チップ積層構造全体の横幅を小さくできる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
<参考形態>
図１は、参考形態の多段チップ積層構造を示す断面図である。
この半導体装置１００は、基板１０２上に半導体チップ１０４と半導体チップ１０６とを備える。半導体チップ１０４と半導体チップ１０６との間には、再配線付シリコンスペーサー１０８が挟まれている。
なお、半導体チップ１０４と半導体チップ１０６とは、特に限定するものではないが、再配線付シリコンスペーサー１０８と主として同種の材料からなるシリコンチップであってもよい。
基板１０２の上部表面には、電極パッド１１２ａ，１１２ｂ，１１２ｃ，１１２ｄが、設けられている。半導体チップ１０４の上部表面には、バンプ電極１１４ａ，１１４ｂが設けられている。半導体チップ１０６の上部表面には、電極パッド１１６ａ，１１６ｂが設けられている。
再配線付シリコンスペーサー１０８には、再配線付シリコンスペーサー１０８を貫通する貫通電極１２８ａ，１２８ｂが設けられている。また、再配線付シリコンスペーサー１０８の上部表面には電極パッド１１８ａ，１１８ｂが設けられている。電極パッド１１８ａは、貫通電極１２８ａの上側（外側）端部と接続している。電極パッド１１８ｂは、貫通電極１２８ｂの上側（外側）端部と接続している。
下側の半導体チップ１０４のバンプ電極１１４ａ，１１４ｂは、それぞれ再配線付シリコンスペーサー１０８の貫通電極１２８ａ，１２８ｂの下側（内側）端部と直接に接続している。
再配線付シリコンスペーサー１０８の電極パッド１１８ａ，１１８ｂは、基板１０２の上面に設けられている電極パッド１１２ｂ，１１２ｃとそれぞれワイヤー１２０ｃ，１２０ｂで接続されている。
半導体チップ１０６の電極パッド１１６ａ，１１６ｂは、基板１０２の上面に設けられている電極パッド１１２ａ，１１２ｄとそれぞれワイヤー１２０ｄ，１２０ａで接続されている。
すなわち、本参考形態では、積層させる半導体チップ１０４，１０６間に、上側の半導体チップ１０４または下側の半導体チップ１０６よりもサイズが大きい再配線付シリコンスペーサー１０８を挟んでいる。このため、半導体装置１００の両側面において、バンプ電極１１４ａ，１１４ｂを、それぞれ電極パッド１１８ａ，１１８ｂに引き出すことができる。
よって、本参考形態の構造によれば、再配線付シリコンスペーサー１０８に設けた電極パッド１１８ａ，１１８ｂと基板１０２の電極パッド１１２ｂ，１１２ｃとをそれぞれワイヤーボンディングすることにより、下側の半導体チップ１０４と基板１０２とを接続することができる。
また、上側の半導体チップ１０６の上部表面の電極パッド１１６ａ，１１６ｂと基板１０２の上部表面の電極パッド１１２ａ，１１２ｂとをそれぞれワイヤボンディングで接続することにより、上側の半導体チップ１０６と基板１０２とを接続することができる。
この構成によれば、下側の半導体チップ１０４の上部表面に設けられているバンプ電極１１４ａ，１１４ｂを、それぞれ再配線付シリコンスペーサー１０８に設けられている貫通電極１２８ａ，１２８ｂにより、それぞれ再配線付シリコンスペーサー１０８の上側（外側）に設けられている電極パッド１１８ａ，１１８ｂに引き出すことができる。
よって、下側の半導体チップ１０４へのワイヤボンディングを、下側の半導体チップ１０４および上側の半導体チップ１０６よりも大きいサイズの再配線付シリコンスペーサー１０８上の電極パッド１１８ａ，１１８ｂを通して行うことができる。
このため、図１１で示した従来の多段チップ積層構造のように、ワイヤボンディングを可能にするために下側の半導体チップ１０４および上側の半導体チップ１０６の間の間隔を大きくする必要が無い。
このため、図１に示した多段チップ積層構造において、再配線付シリコンスペーサー１０８は薄くても良く、上下の半導体チップサイズの組み合わせに依存することなく、半導体装置１００を薄型化できる。
ここで、図１１に示した従来の多段チップ積層構造のように、従来のシリコンスペーサーを用いる場合には、例えば、下側の半導体チップの電極パッドに接続するＡｕワイヤーのループ高さは、高いものであれば、２５０μｍ程度にもなるため、シリコンスペーサー１１０８の厚みを３００μｍ程度としなければならない場合がある。
一方、この再配線付シリコンスペーサー１０８の厚みは、例えば５０μｍ以上１００μｍ以下としてもよい。この範囲内の厚みであれば、充分な剛性を有しつつ、再配線付シリコンスペーサー１０８を薄くできるため、薄型化された多段チップ積層構造が得られる。
よって、本参考形態における再配線付シリコンスペーサー１０８を用いれば、従来に比して多段チップ積層構造を薄型化できる。
特に、ＣＯＣ、ＭＣＰ、３次元ＳｉＰなどの構造を備える半導体装置において、半導体チップサイズに依存せずにワイヤボンディング可能とするため、半導体素子が高集積された薄型のパッケージを実現できる。
ここで、図１２に示した従来のチップオンチップ構造では、柔軟性を有するフィルム絶縁体を用いるため、フィルム絶縁体上に電極パッドを設けたとしても、ワイヤーボンディングにより接続することは困難である。
一方、再配線付シリコンスペーサー１０８は、板状であり、剛性を有するため、電極パッド１１８ａ，１１８ｂに好適にワイヤーボンディングすることができる。
さらに、図１に示した多段チップ積層構造のように、再配線付シリコンスペーサー１０８は、下側の半導体チップ１０４および上側の半導体チップ１０６がともにシリコンチップである場合には、線膨張率が下側の半導体チップ１０４および上側の半導体チップ１０６と同程度であるため、線膨張率の違いが小さい。
このため、温度変化が生じても、図１２に示した従来のチップオンチップ構造の場合に比べて、下側の半導体チップ１０４のバンプ電極１１４ａ，１１４ｂと貫通電極１２８ａ，１２８ｂとのコンタクト性の低下が生じることを抑制できる。また、再配線付シリコンスペーサー１０８と上側の半導体チップ１０６との剥離も抑制できる。
図９は、参考形態の多段チップ積層構造を有する半導体装置にボールグリッドアレイ構造を適用した場合の断面図である。
本参考形態の多段積層構造にボールグリッドアレイ構造を適用する場合、基板１０２の裏側に電極パッド１３６を設け、電極パッド１３６上に半田ボール１３８を設ける構造とする。電極パッド１３６は、図１における電極パッド１１２ａ，１１２ｂ，１１２ｃ，１１２ｄなどと接続する構造とすることができる。
また、多段積層構造全体を封止樹脂層１３２で封止する。なお、図１の下側の半導体チップ１０４と再配線付シリコンスペーサー１０８との間の隙間は、アンダーフィル樹脂層１３４で封止する。
図２〜図３は、参考形態の多段チップ積層構造の製造方法を示す工程断面図である。
参考形態に示す多段チップ積層構造を得るには、まず、図２（ａ）に示すように、基板１０２上に電極パッド１１２ａ，１１２ｂ，１１２ｃ，１１２ｄを形成する。
次いで、図２（ｂ）に示すように、基板１０２の上面に下側の半導体チップ１０４を積層する。半導体チップ１０４の上部表面には、あらかじめバンプ電極１１４ａ，１１４ｂが設けられている。
続いて、図２（ｃ）に示すように、半導体チップ１０４の上部に再配線付シリコンスペーサー１０８を積層する。再配線付シリコンスペーサー１０８には、後述する方法により貫通電極１２８ａ，１２８ｂを形成し、下側の半導体チップ１０４の上部表面のバンプ電極１１４ａ，１１４ｂと、貫通電極１２８ａ，１２８ｂにおいて接続させる。また、再配線付シリコンスペーサー１０８の上部表面には、あらかじめ電極パッド１１８ａ，１１８ｂが設けられている。
その後、図３（ｄ）に示すように、再配線付シリコンスペーサー１０８上に上側の半導体チップ１０６を積層する。上側の半導体チップ１０６の上部表面には、あらかじめ電極パッド１１６ａ，１１６ｂが設けられている。
次いで、図３（ｅ）に示すように、ワイヤーボンディングを行う。具体的には、再配線付シリコンスペーサー１０８の上側（外側）表面の電極パッド１１８ａ，１１８ｂを、それぞれ基板１０２上の電極パッド１１２ｂ，１１２ｃとワイヤーボンディングにより接続する。また、上側の半導体チップ１０６の上部表面の電極パッド１１６ａ，１１６ｂを、それぞれ基板１０２上の電極パッド１１２ａ，１１２ｄとワイヤーボンディングにより接続する。
この方法によれば、再配線付シリコンスペーサー１０８は、薄くても良いので、上下の半導体チップサイズの組み合わせに依存することなく、薄型化された半導体装置１００を安定的に製造できる。
また、再配線付シリコンスペーサー１０８は、板状であり、剛性を有するため、電極パッド１１８ａ，１１８ｂに好適にワイヤーボンディングすることができる。
図８は、参考形態の貫通電極の製造方法を示す工程断面図である。なお、図８の上側は、再配線付シリコンスペーサー１０８の裏面側（図１の下側）を示す。
参考形態に示した再配線付シリコンスペーサー１０８に貫通電極を設けるには、まず、シリコンスペーサー１１０８上にレジスト膜（不図示）を設け、レジスト膜をマスクとしてシリコンスペーサー１１０８を選択的にエッチングし、シリコンスペーサー１１０８の裏面に凹部を形成する。次いで、図８（ａ）に示すように、凹部内に導電部材１１２８ａ，１１２８ｂ，１１２８ｃ，１１２８ｄを埋め込む。
これらの導電部材は、例えばＡｌやＣｕなどを含む金属材料からなる部材であってもよい。また、これらの導電部材は、例えばめっき法により形成可能である。また、これらの導電部材は、例えば底面および側面にＴｉＮなどからなるバリアメタル膜を有していてもよい。
次に、図８（ｂ）に示すように、シリコンスペーサー１１０８の裏面にレジスト膜１１３２ａ，１１３２ｂ，１１３２ｃを形成する。これらのレジスト膜は、導電部材１１２８ａ，１１２８ｂの上面およびその上面に隣接する領域に開口部を有する。続いて、これらの開口部に導電部材１１３８ａ，１１３８ｂを、例えばスパッタ法などにより形成する。
続いて、図８（ｃ）に示すように、シリコンスペーサー１１０８の裏面からレジスト膜１１３２ａ，１１３２ｂ，１１３２ｃを剥離する。そして、シリコンスペーサー１１０８を表面側から研磨（バックグラウンド）し、シリコンスペーサー１１０８の厚みを５０〜１００μｍ程度まで薄くする。
その結果、導電部材１１２８ａ，１１２８ｂ，１１２８ｃ，１１２８ｄの表面側の端部が露出し、貫通電極が形成される。研磨後に、シリコンスペーサー１１０８の表面側を仕上げポリッシュして、貫通電極および再配線を備えるシリコンスペーサー１１０８が得られる。
参考形態において、再配線付シリコンスペーサーとして、このような貫通電極および再配線を備えるシリコンスペーサー１１０８を用いることにより、下側の半導体チップの上部表面の電極パッドを、貫通電極および再配線を介して、再配線付シリコンスペーサーの上側（外側）表面の電極パッドに引き出すことができる。
よって、このような構成からなる再配線付シリコンスペーサーを用いると、配線接続の自由度が高く、薄型化された多段チップ積層構造を備える半導体装置が提供される。
<実施形態>
以下、半導体チップをフェイスダウン方式で二段積層する実施形態について説明する。
図４は、実施形態の多段チップ積層構造を示す断面図である。
本実施形態の多段チップ積層構造は、参考形態と同様の構成であるが、再配線付シリコンスペーサー１０８には貫通電極１２８ｃ，１２８ｄが形成されている。下側の半導体チップ１０４および上側の半導体チップ１０６は、それぞれバンプ電極１１４ｃ，１１４ｄおよびバンプ電極１１６ａ，１１６ｂを用い、再配線付シリコンスペーサー１０８の貫通電極１２８ｃ，１２８ｄを通してフェイスダウン接続された構造となっている。
具体的には、この半導体装置２００は、基板１０２上に半導体チップ１０４と半導体チップ１０６とを備える。半導体チップ１０４と半導体チップ１０６との間には、再配線付シリコンスペーサー１０８が挟まれている。
なお、半導体チップ１０４と半導体チップ１０６とは、特に限定するものではないが、再配線付シリコンスペーサー１０８と主として同種の材料からなるシリコンチップであってもよい。
基板１０２の上部表面には、電極パッド１１２ｂ，１１２ｃが、設けられている。半導体チップ１０４の上部表面には、バンプ電極１１４ａ，１１４ｂ，１１４ｃ，１１４ｄが設けられている。半導体チップ１０６の下部表面には、バンプ電極１１６ａ，１１６ｂが設けられている。
再配線付シリコンスペーサー１０８には、再配線付シリコンスペーサー１０８を貫通する貫通電極１２８ａ，１２８ｂ，１２８ｃ，１２８ｄが設けられている。また、再配線付シリコンスペーサー１０８の上部表面には電極パッド１１８ａ，１１８ｂが設けられている。電極パッド１１８ａは、貫通電極１２８ａの上側（外側）端部と接続している。電極パッド１１８ｂは、貫通電極１２８ｂの上側（外側）端部と接続している。
下側の半導体チップ１０４のバンプ電極１１４ａ，１１４ｂは、それぞれ再配線付シリコンスペーサー１０８の貫通電極１２８ａ，１２８ｂの下側（内側）端部と直接に接続している。
下側の半導体チップ１０４のバンプ電極１１４ｃ，１１４ｄは、それぞれ再配線付シリコンスペーサー１０８の貫通電極１２８ｃ，１２８ｄの下側端部と直接に接続している。
再配線付シリコンスペーサー１０８の電極パッド１１８ａ，１１８ｂは、基板１０２の上面に設けられている電極パッド１１２ｂ，１１２ｃとそれぞれワイヤー１２０ｄ，１２０ａで接続されている。
半導体チップ１０６のバンプ電極１１６ａ，１１６ｂは、再配線付シリコンスペーサー１０８の貫通電極１２８ｃ，１２８ｄとそれぞれ直接にフェイスダウン接続されている。
この構成によれば、下側の半導体チップ１０４の上部表面に設けられているバンプ電極１１４ａ，１１４ｂを、それぞれ再配線付シリコンスペーサー１０８に設けられている貫通電極１２８ａ，１２８ｂにより、それぞれ再配線付シリコンスペーサー１０８の上側（外側）に設けられている電極パッド１１８ａ，１１８ｂに引き出すことができる。
よって、下側の半導体チップ１０４へのワイヤボンディングを、下側の半導体チップ１０４および上側の半導体チップ１０６よりも大きいサイズの再配線付シリコンスペーサー１０８上の電極パッド１１８ａ，１１８ｂを通して行うことができる。
このため、図１１で示した従来の多段チップ積層構造のように、ワイヤボンディングを可能にするために下側の半導体チップ１０４および上側の半導体チップ１０６の間の間隔を大きくする必要が無い。
このため、図４に示した多段チップ積層構造において、再配線付シリコンスペーサー１０８は薄くても良く、上下の半導体チップサイズの組み合わせに依存することなく、半導体装置１００を薄型化できる。
この再配線付シリコンスペーサー１０８の厚みは、例えば５０μｍ以上１００μｍ以下としてもよい。この範囲内の厚みであれば、充分な剛性を有しつつ、再配線付シリコンスペーサー１０８を薄くできるため、薄型化された多段チップ積層構造が得られる。
特に、ＣＯＣ、ＭＣＰ、３次元ＳｉＰなどの構造を備える半導体装置において、半導体チップサイズに依存せずにワイヤボンディング可能とするため、半導体素子が高集積された薄型のパッケージを実現できる。
さらに、上側の半導体チップ１０６にはワイヤボンディングが必要無いので、そのワイヤの高さの分が薄くなり、多段チップ積層構造のトータルの厚さが更に薄くなり、より小型のパッケージとすることが可能である。また、下側の半導体チップ１０４および上側の半導体チップ１０６をフェイスダウン接続しているため、２チップ間の信号経路長が短くなり、信号伝達速度が向上し、上下の半導体チップの特性をより効率的に引き出せる。
ここで、図１２に示した従来のチップオンチップ構造では、柔軟性を有するフィルム絶縁体を用いるため、フィルム絶縁体上に電極パッドを設けたとしても、ワイヤーボンディングにより接続することは困難である。
一方、再配線付シリコンスペーサー１０８は、板状であり、剛性を有するため、電極パッド１１８ａ，１１８ｂに好適にワイヤーボンディングすることができる。
さらに、図４に示した多段チップ積層構造のように、再配線付シリコンスペーサー１０８は、下側の半導体チップ１０４および上側の半導体チップ１０６がともにシリコンチップである場合には、線膨張率が下側の半導体チップ１０４および上側の半導体チップ１０６と同程度であるため、線膨張率の違いが小さい。
このため、温度変化が生じても、図１２に示した従来のチップオンチップ構造の場合に比べて、下側の半導体チップ１０４のバンプ電極１１４ａ，１１４ｂと貫通電極１２８ｃ，１２８ｄとのコンタクト性の低下が生じることを抑制できる。また、上側の半導体チップ１０６のバンプ電極１１６ａ，１１６ｂと貫通電極１２８ｃ，１２８ｄとのコンタクト性の低下が生じることを抑制できる。
図５は、実施形態の多段チップ積層構造の変形例を示す断面図である。
本変形例の多段チップ積層構造を備える半導体装置３００は、実施形態の多段チップ積層構造と同様の構成であるが、基板１０２と再配線付シリコンスペーサー１０８との間に、再配線付シリコンスペーサー１０８を支持するための補強材１３０ａ，１３０ｂが設けられた構造である。
この構成のように、再配線付シリコンスペーサー１０８上のワイヤボンディングのための電極パッド１１８ａ，１１８ｂと基板１０２上部表面の電極パッド１１２ｂ，１１２ｃとをワイヤボンディングで接続する際に、必要に応じて再配線付シリコンスペーサー１０８の張出部分を支持する補強材１３０ａ，１３０ｂを形成してもよい。補強材１３０ａ，１３０ｂは、例えばディスペンサー等で樹脂を注入し硬化させることにより形成する。
この構成のように、必要に応じて補強材１３０ａ，１３０ｂを形成することにより、薄い再配線付シリコンスペーサー１０８へのワイヤボンディングをより容易にすることができる。
図１０は、実施形態の多段チップ積層構造を有する半導体装置にボールグリッドアレイ構造を適用した場合の断面図である。
本実施形態の多段積層構造にボールグリッドアレイ構造を適用する場合、基板１０２の裏側に電極パッド１３６を設け、電極パッド１３６上に半田ボール１３８を設ける構造とする。電極パッド１３６は、図５における電極パッド１１２ｂ，１１２ｃなどと接続する構造とすることができる。
また、多段積層構造全体を封止樹脂層１３２で封止する。なお、図５の下側の半導体チップ１０４と再配線付シリコンスペーサー１０８との間の隙間は、アンダーフィル樹脂層１３４ａで封止する。また、上側の半導体チップ１０６と再配線付シリコンスペーサー１０８との間の隙間は、アンダーフィル樹脂層１３４ｂで封止する。
図６〜図７は、実施形態の多段チップ積層構造の製造方法を示す工程断面図である。以下では、補強材を設けた変形例の製造方法について説明するが、補強材は設けられなくてもよい。
実施形態に示す多段チップ積層構造を得るには、まず、図６（ａ）に示すように、基板１０２上に電極パッド１１２ｂ，１１２ｃを形成する。
次いで、図６（ｂ）に示すように、基板１０２の上面に下側の半導体チップ１０４を積層する。半導体チップ１０４の上部表面には、あらかじめバンプ電極１１４ａ，１１４ｂ，１１４ｃ，１１４ｄが設けられている。また、基板１０２の上面に、補強材１３０ａ，１３０ｂを設ける。
続いて、図６（ｃ）に示すように、半導体チップ１０４の上部に再配線付シリコンスペーサー１０８を積層する。再配線付シリコンスペーサー１０８には、あらかじめ貫通電極１２８ａ，１２８ｂ，１２８ｃ，１２８ｄが設けられており、下側の半導体チップ１０４の上部表面のバンプ電極１１４ａ，１１４ｂ，１１４ｃ，１１４ｄと、貫通電極１２８ａ，１２８ｂ，１２８ｃ，１２８ｄにおいて接続する。
また、再配線付シリコンスペーサー１０８の上部表面には、あらかじめ電極パッド１１８ａ，１１８ｂが設けられている。再配線付シリコンスペーサー１０８の張出部分は、補強材１３０ａ，１３０ｂに支持されている。
そして、再配線付シリコンスペーサー１０８の上部表面の電極パッド１１８ａ，１１８ｂは、基板１０２の上部表面の電極パッド１１２ｂ，１１２ｃとワイヤーボンディングにより接続される。
このとき、補強材１３０ａ，１３０ｂがあることにより、再配線付シリコンスペーサー１０８上の強度が向上するため、電極パッド１１８ａ，１１８ｂに対して容易にワイヤボンディングを行うことができる。
その後、図７（ｄ）に示すように、再配線付シリコンスペーサー１０８上に上側の半導体チップ１０６をフェイスダウン方式で積層する。上側の半導体チップ１０６の下部表面には、あらかじめバンプ電極１１６ａ，１１６ｂが設けられている。上側の半導体チップ１０６のバンプ電極１１６ａ，１１６ｂは、再配線付シリコンスペーサー１０８の貫通電極１２８ｃ，１２８ｄの上側端部と直接接続される。
この方法によれば、再配線付シリコンスペーサー１０８は、特許文献１に記載の半導体装置に備わるシリコンスペーサーよりも薄くても良いので、上下の半導体チップサイズの組み合わせに依存することなく、薄型化された半導体装置３００を安定的に製造できる。
さらに、下側の半導体チップ１０４および上側の半導体チップ１０６をフェイスダウン接続しているため、トータルの厚さがさらに薄く、２チップ間の信号伝達速度がさらに向上した、多段チップ積層構造を備える半導体装置３００を安定的に製造できる。
また、再配線付シリコンスペーサー１０８は、板状であるため剛性を有する。補強材１３０ａ，１３０ｂがあることにより、再配線付シリコンスペーサー１０８の強度はさらに向上するため、電極パッド１１８ａ，１１８ｂにワイヤーボンディングした場合にも、半導体装置３００を寸法安定性よく製造できる。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
例えば、上記の実施形態においては、板状のスペーサーとして、一枚板からなるスペーサーを用いたが、特に限定する趣旨ではない。例えば、二枚板が継ぎ合わせられたスペーサーを用いてもよい、一定の間隔を空けて並べられた複数の板状のスペーサーを用いてもよい。
このような構成であっても、第一の半導体素子の上部表面の電極パッドを、スペーサーに設けられた配線により、第一の半導体素子の外周縁より外側に引き出すことができる。
また、上記の実施形態においては、板状のスペーサーとして、シリコンスペーサーを用いたが、特に限定する趣旨ではない。例えば、他の半導体からなる板状のスペーサーを用いてもよく、あるいは樹脂組成物からなる板状のスペーサーを用いてもよい。もっとも、図１２に示す従来のチップオンチップ構造に用いられる絶縁フィルムに比べれば、より剛性に優れる板状のスペーサーである方が、ワイヤーボンディングを好適に行うことができ、多段チップ積層構造の製造安定性が高まる。
このような材料からなるスペーサーであっても、一定の剛性を有する板状のスペーサーであれば、引き出した配線の外側端部をワイヤーボンディングにより任意の箇所に接続した場合にも、スペーサーの湾曲や傾きの発生が抑制される。
また、上記の実施形態においては、ワイヤーボンディングによる接続を用いたが、特に限定する趣旨ではない。例えば、板状のスペーサーの下側表面に設けられた配線が直接基板上の電極パッドに接続する構成であってもよい。
このような構成であっても、第一の半導体素子の上部表面の電極パッドを、スペーサーに設けられた配線により引き出し、基板上の電極パッドに接続することができる。
参考形態の多段チップ積層構造を示す断面図である。 参考形態の多段チップ積層構造の製造方法を示す工程断面図である。 参考形態の多段チップ積層構造の製造方法を示す工程断面図である。 実施形態の多段チップ積層構造を示す断面図である。 実施形態の多段チップ積層構造の変形例を示す断面図である。 実施形態の多段チップ積層構造の製造方法を示す工程断面図である。 実施形態の多段チップ積層構造の製造方法を示す工程断面図である。 参考形態の貫通電極の製造方法を示す工程断面図である。 参考形態の多段チップ積層構造を有する半導体装置にボールグリッドアレイ構造を適用した場合の断面図である。 実施形態の多段チップ積層構造を有する半導体装置にボールグリッドアレイ構造を適用した場合の断面図である。 従来のシリコンスペーサーを用いる多段チップ積層構造を示す断面図である。 従来の絶縁フィルムを用いるチップオンチップ構造を示す断面図である。
符号の説明
１００ 半導体装置
１０２ 基板
１０４ 半導体チップ
１０６ 半導体チップ
１０８ 再配線付シリコンスペーサー
１１２ 電極パッド
１１４ バンプ電極
１１６ 電極パッド（バンプ電極）
１１８ 電極パッド
１２０ ワイヤー
１２８ 貫通電極
１３０ 補強材
１３２ 封止樹脂層
１３４ アンダーフィル樹脂層
１３６ 電極パッド
１３８ 半田ボール
１４２ 再配線層
２００ 半導体装置
３００ 半導体装置
４１１ 第一の半導体チップ
４１２ 第一の半導体チップの表面
４１３ 第一の半導体チップのバンプ
４１４ 絶縁フィルム
４１５ フィルム
４１６ 配線パターン
４１７ 第二の半導体チップ
４１８ 第二の半導体チップの表面
４１９ 第二の半導体チップのバンプ
４２０ 配線パターン
４２３ 接続部
４２４ 接続部
４２５ 接続部
４２６ 接続部
４２７ 接続部
８０２ バリアメタル膜
８０４ シード金属膜
８０６ 銅めっき膜
１１００ 半導体装置
１１０２ 基板
１１０４ 半導体チップ
１１０６ 半導体チップ
１１０８ シリコンスペーサー
１１１２ 電極パッド
１１１４ 電極パッド
１１１６ 電極パッド
１１２０ ワイヤー

Claims (5)

  1. 基板と、
    前記基板の上部に設けられた第一の半導体素子と、
    前記第一の半導体素子の上部に設けられた第二の半導体素子と、
    前記第一の半導体素子と前記第二の半導体素子との間に設けられ、前記第一の半導体素子の外周縁よりも外方向へ張り出した張出部分を有する板状スペーサーと、
    を備え、
    前記第一の半導体素子の上面に第一及び第二の電極パッドがそれぞれ設けられており、
    前記基板の上面に第三の電極パッドが設けられており、
    前記第二の半導体素子の下面に第四の電極パッドが設けられており、
    前記スペーサーは、
    前記張出部分の上部に、前記第二の半導体素子の外周縁よりも外側に位置するように設けられた第五の電極パッドと、
    前記第一の電極パッドと前記第五の電極パッドとを接続する配線と、
    当該スペーサーを貫通し、前記第二の電極パッドと前記第四の電極パッドとを接続する貫通電極と、
    を有し、
    前記第五の電極パッドは、前記第三の電極パッドにワイヤーボンディングにより接続しており、
    前記スペーサーの前記貫通電極は、前記第二の電極パッドと前記第四の電極パッドとに対してそれぞれ直接に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記スペーサーの配線は、前記スペーサーを貫通する第二の貫通電極を含むことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記スペーサーは、シリコン基板であることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記基板上に、前記スペーサーを前記張出部分において支持する補強材をさらに備えることを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記第二の半導体素子の上面に第六の電極パッドが設けられており、
    前記第五の電極パッドは、前記第六の電極パッドにワイヤーボンディングにより接続していることを特徴とする半導体装置。
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