JP7034706B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
複数の半導体チップを一つのパッケージ内に納めた半導体装置がある。例えば、機能の異なる複数の半導体チップが一つのパッケージ内に納められる。機能の異なる半導体チップはサイズが異なる場合がある。サイズの異なる半導体チップを積層してパッケージする場合に、例えば、半導体チップの間に支持板を設け、一部の半導体チップを支持板の上に支持する。
パッケージ内の半導体チップや支持板は、封止樹脂によって覆われる。半導体チップの表面と封止樹脂との密着性や、支持板の表面と封止樹脂との密着性が悪いと、半導体チップと封止樹脂との界面や、支持板と封止樹脂との界面に水が浸入する。界面に侵入した水は、例えば、半導体装置の実装時のリフロー工程で加えられる熱により膨張する。界面で水が膨張することにより、パッケージのクラックが生じるおそれがある。また、界面で水が膨張することにより、封止樹脂が剥離して半導体装置の耐湿性が低下し、信頼性不良が生じるおそれがある。
米国特許出願公開第２００２／０１４００７３号明細書
本発明が解決しようとする課題は、封止樹脂の密着性が向上する半導体装置を提供することにある。
実施形態の半導体装置は、配線板と、前記配線板に固定され、表面に第１の表面膜を有する第１の半導体チップと、前記配線板との間に前記第１の半導体チップを挟んで設けられ、表面に第２の表面膜を有する第２の半導体チップと、前記第２の半導体チップと前記配線板とを接続するボンディングワイヤと、前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、第１の面と前記第１の面の反対側に位置する第２の面とを有し、前記第２の面が前記第１の半導体チップに対向し、前記第１の面の側に前記第２の半導体チップを支持し、前記ボンディングワイヤが接続されていない支持板と、前記配線板と前記支持板との間に設けられたスペーサーと、前記第１の面の上に設けられ、前記第２の表面膜と同一材料の表面層と、前記第２の半導体チップ、及び、前記支持板を覆い、前記第２の表面膜及び前記表面層に接する封止樹脂と、を備える。
第１の実施形態の半導体装置の模式断面図。 比較例の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
以下、実施形態の半導体装置を、図面を参照して説明する。
（第１の実施形態）
第１の実施形態の半導体装置は、配線板と、配線板に固定され、表面に第１の表面膜を有する第１の半導体チップと、配線板との間に第１の半導体チップを挟んで設けられ、表面に第２の表面膜を有する第２の半導体チップと、第１の半導体チップと第２の半導体チップとの間に設けられ、第１の面と第１の面の反対側に位置する第２の面とを有し、第２の面が第１の半導体チップに対向し、第１の面の側に第２の半導体チップを支持する支持板と、配線板と支持板との間に設けられたスペーサーと、第１の面の上に設けられ、第２の表面膜と同一材料の表面層と、第２の半導体チップ、及び、支持板を覆い、第２の表面膜及び表面層に接する封止樹脂と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、半導体メモリ１００である。
半導体メモリ１００は、ロジックチップ１０（第１の半導体チップ）、第１のメモリチップ１１（第２の半導体チップ）、プリント基板２０（配線板）、支持板２２、スペーサー２４、表面層２６、裏面層２７、封止樹脂２８、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２、第１の接着層４１、第２の接着層４２、固定層５０、外部端子６０を備える。
半導体メモリ１００は、２個の半導体チップが一つのパッケージ内に納められたマルチチップパッケージ（ＭＣＰ）である。
ロジックチップ１０は、プリント基板２０の上に第１の接着層４１を用いて固定される。ロジックチップ１０は、表面に第１の表面膜１０ａと電極パッド１０ｂを有する。
ロジックチップ１０は、演算機能を備える。ロジックチップ１０は、例えば、第１のメモリチップ１１を制御するメモリコントローラチップである。ロジックチップ１０は、例えば、単結晶シリコンを用いて製造されている。
第１の表面膜１０ａは、ロジックチップ１０の保護膜として機能する。第１の表面膜１０ａは、絶縁膜である。第１の表面膜１０ａの材料は、例えば、ポリイミド、又は、窒化シリコンである。第１の表面膜１０ａの材料は、例えば、酸化シリコン等、その他の絶縁体であっても構わない。第１の表面膜１０ａの膜厚は、例えば、２００ｎｍ以上５μｍ以下である。
第１の接着層４１は、例えば、樹脂層である。第１の接着層４１は、例えば、ダイアタッチメントフィルム（ＤＡＦ）である。
プリント基板２０は、配線層２０ａを有する。ロジックチップ１０とプリント基板２０は、第１のボンディングワイヤ３１により、電気的に接続される。第１のボンディングワイヤ３１の一端は電極パッド１０ｂに接続され、他端は配線層２０ａに接続される。
第１のメモリチップ１１は、プリント基板２０との間にロジックチップ１０を挟んで設けられる。第１のメモリチップ１１は、支持板２２に第２の接着層４２を用いて固定される。第１のメモリチップ１１は、表面に第２の表面膜１１ａと電極パッド１１ｂを有する。
第１のメモリチップ１１は、メモリ機能を備える。第１のメモリチップ１１は、例えば、ＮＡＮＤ型フラッシュメモリである。第１のメモリチップ１１は、例えば、単結晶シリコンを用いて製造されている。
ロジックチップ１０のサイズは、第１のメモリチップ１１のサイズよりも小さい。ここで、サイズとは、チップ面積を意味するものとする。
第２の表面膜１１ａは、第１のメモリチップ１１の保護膜として機能する。第２の表面膜１１ａは、絶縁膜である。第２の表面膜１１ａの材料は、例えば、ポリイミド、又は、窒化シリコンである。第２の表面膜１１ａの材料は、例えば、酸化シリコン等、その他の絶縁体であっても構わない。第２の表面膜１１ａの膜厚は、例えば、２００ｎｍ以上５μｍ以下である。
第２の表面膜１１ａは、例えば、第１の表面膜１０ａと同一の材料である。
第２の接着層４２は、例えば、樹脂層である。第２の接着層４２は、例えば、ダイアタッチメントフィルム（ＤＡＦ）である。
支持板２２は、ロジックチップ１０と第１のメモリチップ１１との間に設けられる。支持板２２は、第１の面２２ａと第２の面２２ｂとを有する。第２の面２２ｂは第１の面２２ａの反対側に位置する。第２の面２２ｂは、ロジックチップ１０に対向する。支持板２２は、第１の面２２ａの側に第１のメモリチップ１１を支持する機能を有する。
支持板２２の材料は、例えば、半導体である。支持板２２の材料は、例えば、単結晶シリコンである。支持板２２の材料は、例えば、金属、セラミックス、又は、樹脂であっても構わない。
支持板２２の第１の面２２ａの上には、表面層２６が設けられる。表面層２６は、第１の面２２ａの少なくとも一部の領域に設けられる。表面層２６は、例えば、第１の面２２ａの第１のメモリチップ１１が載置されない領域に設けられる。表面層２６は、例えば、図１に示すように、第１の面２２ａの全面に設けられても構わない。
表面層２６は、封止樹脂２８と支持板２２との間の密着性を向上させる機能を有する。表面層２６は、第２の表面膜１１ａと同一材料である。表面層２６の厚さは、例えば、２００ｎｍ以上５μｍ以下である。
支持板２２の第２の面２２ｂの下には、裏面層２７が設けられる。支持板２２は、裏面層２７を用いてスペーサー２４に固定される。
裏面層２７は、例えば、樹脂層である。裏面層２７は、例えば、ダイアタッチメントフィルム（ＤＡＦ）である。
スペーサー２４は、プリント基板２０と支持板２２との間に設けられる。スペーサー２４は、固定層５０を用いて、プリント基板２０に固定される。
スペーサー２４をプリント基板２０と支持板２２との間に設けることにより、支持板２２はロジックチップ１０と離間している。スペーサー２４をプリント基板２０と支持板２２との間に設けることにより、プリント基板２０と支持板２２との間、及び、ロジックチップ１０と支持板２２との間に所定の距離が確保できる。所定の距離が確保できるため、第１のボンディングワイヤ３１の形成が容易となる。
スペーサー２４の材料は、例えば、半導体である。スペーサー２４の材料は、例えば、単結晶シリコンである。スペーサー２４の材料は、例えば、金属、セラミックス、又は、樹脂であっても構わない。
第１のメモリチップ１１とプリント基板２０は、第２のボンディングワイヤ３２により、電気的に接続される。第２のボンディングワイヤ３２の一端は電極パッド１１ｂに接続され、他端は配線層２０ａに接続される。
封止樹脂２８は、ロジックチップ１０、第１のメモリチップ１１、支持板２２、スペーサー２４、及び、プリント基板２０を覆う。封止樹脂２８は、ロジックチップ１０の第１の表面膜１０ａ、第１のメモリチップ１１の第２の表面膜１１ａ、及び、表面層２６に接する。
封止樹脂２８は、ロジックチップ１０、第１のメモリチップ１１を保護する機能を有する。封止樹脂２８は、例えば、エポキシ樹脂を主成分とする。封止樹脂２８には、例えば、フィラ―が含まれる。フィラ―は、例えば、シリカ粒子である。
外部端子６０は、プリント基板２０の下側に設けられる。外部端子６０は、配線層２０ａに接続される。外部端子６０は、例えば、はんだボールである。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
第１の実施形態の半導体メモリ１００は、機能が異なりサイズの異なる２個の半導体チップが積層されてパッケージ内に納められる。サイズの小さいロジックチップ１０を下に、サイズの大きい第１のメモリチップ１１を上に置くため、プリント基板２０上にスペーサー２４と支持板２２が設けられる。
図２は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、半導体メモリ９００である。
半導体メモリ９００は、支持板２２の第１の面２２ａの上に、表面層２６が設けられない点で、第１の実施形態の半導体メモリ１００と異なっている。支持板２２の第１の面２２ａが封止樹脂２８に接している。
第１のメモリチップ１１の第２の表面膜１１ａの材料と、支持板２２の第１の面２２ａの材料とは異なる材料である。例えば、第２の表面膜１１ａの材料はポリイミドであり、第１の面２２ａの材料はシリコンである。
封止樹脂２８の材料は、第１のメモリチップ１１の第２の表面膜１１ａとの密着性、及び、支持板２２の第１の面２２ａとの密着性の双方が良好になるように選定される。しかしながら、異なる材質の両方に対する密着性を良好にする材料が必ずしも存在しない場合がある。
このため、半導体メモリ９００のように、第１のメモリチップ１１の第２の表面膜１１ａの材料と、支持板２２の第１の面２２ａの材料とが異なる場合、第２の表面膜１１ａと封止樹脂２８との密着性、又は、第１の面２２ａと封止樹脂２８との密着性が悪くなるおそれがある。特に、第２の表面膜１１ａの材料がポリイミド又は窒化シリコンであり、第１の面２２ａの材料がシリコンの場合、第２の表面膜１１ａとの密着性が良好な封止樹脂２８を選択すると、第１の面２２ａと封止樹脂２８との密着性が格段に悪くなる。
第２の表面膜１１ａと封止樹脂２８との密着性、又は、第１の面２２ａと封止樹脂２８との密着性が悪いと、第２の表面膜１１ａと封止樹脂２８との界面や、第１の面２２ａと封止樹脂２８との界面に水が浸入する。界面に侵入した水は、例えば、半導体メモリ９００の実装時のリフロー工程で加えられる熱により膨張する。界面で水が膨張することにより、パッケージのクラックが生じるおそれがある。また、界面で水が膨張することにより、封止樹脂２８が剥離して半導体メモリ９００の耐湿性が低下し、信頼性不良が生じるおそれがある。
第１の実施形態の半導体メモリ１００は、支持板２２の第１の面２２ａの上に、表面層２６が設けられる。表面層２６の材料は、第２の表面膜１１ａの材料と同一である。したがって、封止樹脂２８の材料を、第１のメモリチップ１１の第２の表面膜１１ａとの密着性が良好になるように選定すれば、表面層２６と封止樹脂２８との密着性も良好となる。よって、比較例の半導体メモリ９００と比較して封止樹脂２８の密着性が向上し、パッケージのクラックや信頼性不良の発生を抑制することができる。
第１のメモリチップ１１の第２の表面膜１１ａの材料は、ポリイミド又は窒化シリコンであることが好ましい。第２の表面膜１１ａの材料を、ポリイミド又は窒化シリコンとすることで第１のメモリチップ１１の耐湿性が向上する。
ロジックチップ１０の第１の表面膜１０ａと表面層２６とは、同一材料であることが好ましい。封止樹脂２８の材料を表面層２６との密着性が良好になるように選定すれば、第１の表面膜１０ａと封止樹脂２８との密着性も良好になる。
支持板２２の第２の面２２ｂの下には、樹脂層の裏面層２７が設けられることが好ましい。樹脂層の裏面層２７を設けることで、第２の面２２ｂが直接に封止樹脂２８に接することがなくなる。樹脂層と封止樹脂２８との密着性は比較的高いため、支持板２２の第２の面２２ｂの側での封止樹脂２８の密着性が向上する。
以上、第１の実施形態の半導体メモリ１００によれば、封止樹脂の密着性が向上し、パッケージのクラックや信頼性不良の発生を抑制できる。
（第２の実施形態）
第２の実施形態の半導体装置は、支持板の第１の面の側に支持され、表面に第２の表面膜と同一材料の第３の表面膜を有する第３の半導体チップを、更に有し、表面層は、第２の半導体チップと第３の半導体チップとの間の領域に設けられ、封止樹脂は第３の表面膜に接する点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
図３は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、半導体メモリ２００である。
半導体メモリ２００は、ロジックチップ１０（第１の半導体チップ）、第１のメモリチップ１１（第２の半導体チップ）、第２のメモリチップ１２（第３の半導体チップ）、プリント基板２０（配線板）、支持板２２、スペーサー２４、表面層２６、裏面層２７、封止樹脂２８、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２、第３のボンディングワイヤ３３、第１の接着層４１、第２の接着層４２、第３の接着層４３、固定層５０、外部端子６０を備える。
半導体メモリ２００は、３個の半導体チップが一つのパッケージ内に納められたマルチチップパッケージ（ＭＣＰ）である。
第１のメモリチップ１１は、プリント基板２０との間にロジックチップ１０を挟んで設けられる。第１のメモリチップ１１は、支持板２２に第２の接着層４２を用いて固定される。第１のメモリチップ１１は、表面に第２の表面膜１１ａと電極パッド１１ｂを有する。
第１のメモリチップ１１は、メモリ機能を備える。第１のメモリチップ１１は、例えば、ＮＡＮＤ型フラッシュメモリである。第１のメモリチップ１１は、例えば、単結晶シリコンを用いて製造されている。
第２のメモリチップ１２は、プリント基板２０との間にロジックチップ１０を挟んで設けられる。第２のメモリチップ１２は、支持板２２の第１の面２２ａの側に設けられる。第２のメモリチップ１２は、支持板２２に第３の接着層４３を用いて固定される。
第２のメモリチップ１２は、支持板２２の上に第１のメモリチップ１１と並んで設けられる。第２のメモリチップ１２は、表面に第３の表面膜１２ａと電極パッド１２ｂを有する。
第２のメモリチップ１２は、メモリ機能を備える。第２のメモリチップ１２は、例えば、ＮＡＮＤ型フラッシュメモリである。第２のメモリチップ１２は、例えば、単結晶シリコンを用いて製造されている。
第２のメモリチップ１２は、例えば、第１のメモリチップ１１と同一の機能を有する。第２のメモリチップ１２は、例えば、第１のメモリチップ１１と異なる機能を有する半導体チップであっても構わない。
ロジックチップ１０のサイズは、第１のメモリチップ１１のサイズ及び第２のメモリチップ１２のサイズよりも小さい。ここで、サイズとは、チップ面積を意味するものとする。
第３の表面膜１２ａは、第２のメモリチップ１２の保護膜として機能する。第３の表面膜１２ａは、絶縁膜である。第３の表面膜１２ａの材料は、例えば、ポリイミド、又は、窒化シリコンである。第３の表面膜１２ａの材料は、例えば、酸化シリコン等、その他の絶縁体であっても構わない。第３の表面膜１２ａの膜厚は、例えば、２００ｎｍ以上５μｍ以下である。
第３の表面膜１２ａは、第２の表面膜１１ａと同一の材料である。また、第３の表面膜１２ａは、例えば、第１の表面膜１０ａと同一の材料である。
表面層２６は、少なくとも、第１のメモリチップ１１と第２のメモリチップ１２との間の領域に設けられる。表面層２６は、第１のメモリチップ１１と第２のメモリチップ１２との間の支持板２２の第１の面２２ａの上に設けられる。
第２のメモリチップ１２とプリント基板２０は、第３のボンディングワイヤ３３により、電気的に接続される。第３のボンディングワイヤ３３の一端は電極パッド１２ｂに接続され、他端は配線層２０ａに接続される。
封止樹脂２８は、第２のメモリチップ１２を覆う。封止樹脂２８は、第３の表面膜１２ａに接する。
次に、第２の実施形態の半導体装置の作用及び効果について説明する。
第２の実施形態の半導体メモリ２００は、支持板２２の第１の面２２ａの上に、表面層２６が設けられる。表面層２６の材料は、第２の表面膜１１ａ及び第３の表面膜１２ａの材料と同一である。したがって、封止樹脂２８の材料を、第１のメモリチップ１１の第２の表面膜１１ａ及び第３の表面膜１２ａとの密着性が良好になるように選定すれば、表面層２６と封止樹脂２８との密着性が良好となる。
また、第２の実施形態の半導体メモリ２００は、第２のメモリチップ１２を備えることにより、半導体メモリ２００中に含まれる半導体チップが３個となる。したがって、第１の実施形態の半導体メモリ１００に比べて、機能が向上する。例えば、メモリ容量が増大する。
以上、第２の実施形態の半導体メモリ２００によれば、封止樹脂の密着性が向上し、パッケージのクラックや信頼性不良の発生を抑制できる。また、半導体チップの数が３個となることで半導体メモリ２００の機能が向上する。
（第３の実施形態）
第３の実施形態の半導体装置は、支持板と第２の半導体チップとの間に設けられ、支持板の第１の面の側に支持された第４の半導体チップと、支持板と第３の半導体チップとの間に設けられ、支持板の第１の面の側に支持された第５の半導体チップと、を更に備え、第４の半導体チップと第５の半導体チップとの距離は、第２の半導体チップと第３の半導体チップとの距離よりも大きい点で、第２の実施形態の半導体装置と異なっている。以下、第２の実施形態と重複する内容については一部記述を省略する。
図４は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置は、半導体メモリ３００である。
半導体メモリ３００は、ロジックチップ１０（第１の半導体チップ）、第１のメモリチップ１１（第２の半導体チップ）、第２のメモリチップ１２（第３の半導体チップ）、第３のメモリチップ１３（第４の半導体チップ）、第４のメモリチップ１４（第５の半導体チップ）、プリント基板２０（配線板）、支持板２２、スペーサー２４、表面層２６、裏面層２７、封止樹脂２８、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２、第３のボンディングワイヤ３３、第４のボンディングワイヤ３４、第５のボンディングワイヤ３５、第１の接着層４１、第２の接着層４２、第３の接着層４３、第４の接着層４４、第５の接着層４５、固定層５０、外部端子６０を備える。
半導体メモリ３００は、５個の半導体チップが一つのパッケージ内に納められたマルチチップパッケージ（ＭＣＰ）である。
第１のメモリチップ１１は、第３のメモリチップ１３の上に第２の接着層４２を用いて固定される。第１のメモリチップ１１は、表面に第２の表面膜１１ａと電極パッド１１ｂを有する。
第２のメモリチップ１２は、第４のメモリチップ１４の上に第３の接着層４３を用いて固定される。第２のメモリチップ１２は、第１のメモリチップ１１と並んで設けられる。第２のメモリチップ１２は、表面に第３の表面膜１２ａと電極パッド１２ｂを有する。
第３のメモリチップ１３は、支持板２２に第４の接着層４４を用いて固定される。第３のメモリチップ１３は、表面に第４の表面膜１３ａと電極パッド１３ｂを有する。
第４のメモリチップ１４は、支持板２２に第５の接着層４５を用いて固定される。第４のメモリチップ１４は、第３のメモリチップ１３と並んで設けられる。第４のメモリチップ１４は、表面に第５の表面膜１４ａと電極パッド１４ｂを有する。
第３のメモリチップ１３と第４のメモリチップ１４との距離（図４中のｄ２）は、第１のメモリチップ１１と第２のメモリチップ１２との距離（図４中のｄ１）よりも大きい。第３のメモリチップ１３と第４のメモリチップ１４との距離は、例えば、３００μｍ以上３ｍｍ以下である。第１のメモリチップ１１と第２のメモリチップ１２との距離は、例えば、５０μｍ以上２００μｍ以下である。
第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、及び、第４のメモリチップ１４は、メモリ機能を備える。第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、及び、第４のメモリチップ１４は、例えば、ＮＡＮＤ型フラッシュメモリである。第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、及び、第４のメモリチップ１４は、例えば、単結晶シリコンを用いて製造されている。
第４の表面膜１３ａは、第３のメモリチップ１３の保護膜として機能する。第４の表面膜１３ａは、絶縁膜である。第４の表面膜１３ａの材料は、例えば、ポリイミド、又は、窒化シリコンである。第４の表面膜１３ａの材料は、例えば、酸化シリコン等、その他の絶縁体であっても構わない。第４の表面膜１３ａの膜厚は、例えば、２００ｎｍ以上５μｍ以下である。
第５の表面膜１４ａは、第４のメモリチップ１４の保護膜として機能する。第５の表面膜１４ａは、絶縁膜である。第５の表面膜１４ａの材料は、例えば、ポリイミド、又は、窒化シリコンである。第５の表面膜１４ａの材料は、例えば、酸化シリコン等、その他の絶縁体であっても構わない。第５の表面膜１４ａの膜厚は、例えば、２００ｎｍ以上５μｍ以下である。
第４の表面膜１３ａ及び第５の表面膜１４ａは、例えば、第２の表面膜１１ａ及び第３の表面膜１２ａと同一の材料である。また、第４の表面膜１３ａ及び第５の表面膜１４ａは、例えば、第１の表面膜１０ａと同一の材料である。
表面層２６は、少なくとも第３のメモリチップ１３と第４のメモリチップ１４との間の領域に設けられる。表面層２６は、第３のメモリチップ１３と第４のメモリチップ１４との間の支持板２２の第１の面２２ａの上に設けられる。
第３のメモリチップ１３とプリント基板２０は、第４のボンディングワイヤ３４により、電気的に接続される。第４のボンディングワイヤ３４の一端は電極パッド１３ｂに接続され、他端は配線層２０ａに接続される。
第４のメモリチップ１４とプリント基板２０は、第５のボンディングワイヤ３５により、電気的に接続される。第５のボンディングワイヤ３５の一端は電極パッド１４ｂに接続され、他端は配線層２０ａに接続される。
なお、第２のボンディングワイヤ３２の一端は電極パッド１１ｂに接続され、他端は電極パッド１３ｂに接続される。第１のメモリチップ１１は、第２のボンディングワイヤ３２と第４のボンディングワイヤ３４により、プリント基板２０に電気的に接続される。なお、第１のメモリチップ１１を、第２のボンディングワイヤ３２で直接プリント基板２０に接続する形態としても構わない。
また、第３のボンディングワイヤ３３の一端は電極パッド１２ｂに接続され、他端は電極パッド１４ｂに接続される。第２のメモリチップ１２は、第３のボンディングワイヤ３３と第５のボンディングワイヤ３５により、プリント基板２０に電気的に接続される。なお第２のメモリチップ１２を、第３のボンディングワイヤ３３で直接プリント基板２０に接続する形態としても構わない。
封止樹脂２８は、第３のメモリチップ１３及び第４のメモリチップ１４を覆う。封止樹脂２８は、第４の表面膜１３ａ及び第５の表面膜１４ａに接する。
次に、第３の実施形態の半導体装置の作用及び効果について説明する。
第３の実施形態の半導体メモリ３００は、第２の実施形態の半導体メモリ２００と同様、支持板２２の第１の面２２ａの上に、表面層２６が設けられる。表面層２６の材料は、第２の表面膜１１ａ及び第３の表面膜１２ａの材料と同一である。したがって、封止樹脂２８の材料を、第１のメモリチップ１１の第２の表面膜１１ａとの密着性が良好になるように選定すれば、表面層２６と封止樹脂２８との密着性が良好となる。
第３の実施形態の半導体メモリ３００では、第３のメモリチップ１３、及び、第４のメモリチップ１４をボンディングワイヤでプリント基板２０に接続するために、第１のメモリチップ１１を第３のメモリチップ１３に対して横方向にずらせて積層する。同様に、第２のメモリチップ１２を第４のメモリチップ１４に対して横方向にずらせて積層する。
このため、第３のメモリチップ１３と第４のメモリチップ１４との距離（図４中のｄ２）が大きくなり、封止樹脂２８と表面層２６が接する面積が大きくなる。したがって、表面層２６と封止樹脂２８との密着性を向上させることが、特に、パッケージのクラックや信頼性不良の発生を抑制する観点から有効である。
第４の表面膜１３ａ及び第５の表面膜１４ａを、第２の表面膜１１ａ及び第３の表面膜１２ａの材料と同一とすることが好ましい。第４の表面膜１３ａ及び第５の表面膜１４ａと封止樹脂２８との密着性が向上し、更に、パッケージのクラックや信頼性不良の発生を抑制できる。
また、第３の実施形態の半導体メモリ３００は、第３のメモリチップ１３、及び、第４のメモリチップ１４を備えることにより、半導体メモリ３００中に含まれる半導体チップが５個となる。したがって、第２の実施形態の半導体メモリ２００に比べて、機能が向上する。例えば、メモリ容量が増大する。
以上、第３の実施形態の半導体メモリ３００によれば、封止樹脂の密着性が向上し、パッケージのクラックや信頼性不良の発生を抑制できる。また、半導体チップの数が５個となることで半導体メモリ３００の機能が向上する。
（第４の実施形態）
第４の実施形態の半導体装置は、支持板と表面層との間に窒化シリコン膜を更に備え、支持板の材料はシリコンであり、表面層の材料はポリイミドである点で、第３の実施形態の半導体装置と異なっている。以下、第３の実施形態と重複する内容については一部記述を省略する。
図５は、第４の実施形態の半導体装置の模式断面図である。第４の実施形態の半導体装置は、半導体メモリ４００である。
半導体メモリ４００は、ロジックチップ１０（第１の半導体チップ）、第１のメモリチップ１１（第２の半導体チップ）、第２のメモリチップ１２（第３の半導体チップ）、第３のメモリチップ１３（第４の半導体チップ）、第４のメモリチップ１４（第５の半導体チップ）、プリント基板２０（配線板）、支持板２２、スペーサー２４、表面層２６、裏面層２７、封止樹脂２８、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２、第３のボンディングワイヤ３３、第４のボンディングワイヤ３４、第５のボンディングワイヤ３５、第１の接着層４１、第２の接着層４２、第３の接着層４３、第４の接着層４４、第５の接着層４５、固定層５０、外部端子６０、窒化シリコン膜７０を備える。
半導体メモリ４００は、５個の半導体チップが一つのパッケージ内に納められたマルチチップパッケージ（ＭＣＰ）である。
支持板２２と表面層２６の間に窒化シリコン膜７０が設けられる。窒化シリコン膜７０の膜厚は、例えば、２００ｎｍ以上５００ｎｍ以下である。
支持板２２の材料はシリコンである。表面層２６の材料は、第２の表面膜１１ａ及び第３の表面膜１２ａの材料と同一である。表面層２６、第２の表面膜１１ａ、及び、第３の表面膜１２ａの材料はポリイミドである。
窒化シリコン膜７０をシリコンとポリイミドの間に挟むことによりシリコンとポリイミドの密着性が向上する。したがって、支持板２２と表面層２６の間の剥がれが抑制される。したがって、半導体メモリ４００の信頼性が向上する。
以上、第４の実施形態の半導体メモリ４００によれば、第３の実施形態の半導体メモリ３００の効果に加え、更に信頼性が向上するという効果が得られる。
（第５の実施形態）
第５の実施形態の半導体装置は、表面層が支持板の第１の面、第２の面、及び、側面を覆う点で、第３の実施形態の半導体装置と異なっている。以下、第３の実施形態と重複する内容については一部記述を省略する。
図６は、第５の実施形態の半導体装置の模式断面図である。第５の実施形態の半導体装置は、半導体メモリ５００である。
半導体メモリ５００は、ロジックチップ１０（第１の半導体チップ）、第１のメモリチップ１１（第２の半導体チップ）、第２のメモリチップ１２（第３の半導体チップ）、第３のメモリチップ１３（第４の半導体チップ）、第４のメモリチップ１４（第５の半導体チップ）、プリント基板２０（配線板）、支持板２２、スペーサー２４、表面層２６、裏面層２７、封止樹脂２８、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２、第３のボンディングワイヤ３３、第４のボンディングワイヤ３４、第５のボンディングワイヤ３５、第１の接着層４１、第２の接着層４２、第３の接着層４３、第４の接着層４４、第５の接着層４５、固定層５０、外部端子６０を備える。
半導体メモリ５００は、５個の半導体チップが一つのパッケージ内に納められたマルチチップパッケージ（ＭＣＰ）である。
表面層２６は、支持板２２の第１の面２２ａ、第２の面２２ｂ、及び、側面を覆っている。表面層２６は、例えば、支持板２２の全面を覆っている。
表面層２６の材料は、第２の表面膜１１ａ及び第３の表面膜１２ａの材料と同一である。表面層２６、第２の表面膜１１ａ、及び、第３の表面膜１２ａの材料は、例えば、ポリイミド又は窒化シリコンである。
表面層２６が、支持板２２の第１の面２２ａ、第２の面２２ｂ、及び、側面を覆うことにより、支持板２２の第１の面２２ａ側と封止樹脂２８との密着性、支持板２２の第２の面２２ｂ側と封止樹脂２８との密着性、及び、支持板２２の側面側と封止樹脂２８との密着性が向上する。したがって、パッケージのクラックや信頼性不良の発生を更に抑制できる。
以上、第５の実施形態の半導体メモリ５００によれば、パッケージのクラックや信頼性不良の発生を更に抑制できる。
（第６の実施形態）
第６の実施形態の半導体装置は、スペーサーが第１の半導体チップを覆う点で、第３の実施形態の半導体装置と異なっている。以下、第３の実施形態と重複する内容については一部記述を省略する。
図７は、第６の実施形態の半導体装置の模式断面図である。第６の実施形態の半導体装置は、半導体メモリ６００である。
半導体メモリ６００は、ロジックチップ１０（第１の半導体チップ）、第１のメモリチップ１１（第２の半導体チップ）、第２のメモリチップ１２（第３の半導体チップ）、第３のメモリチップ１３（第４の半導体チップ）、第４のメモリチップ１４（第５の半導体チップ）、プリント基板２０（配線板）、支持板２２、スペーサー２４、表面層２６、封止樹脂２８、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２、第３のボンディングワイヤ３３、第４のボンディングワイヤ３４、第５のボンディングワイヤ３５、第１の接着層４１、第２の接着層４２、第３の接着層４３、第４の接着層４４、第５の接着層４５、外部端子６０を備える。
スペーサー２４は、ロジックチップ１０、及び、第１のボンディングワイヤ３１を覆う。スペーサー２４の材料は、例えば、樹脂である。スペーサー２４の材料は、例えば、封止樹脂２８と異なる材料の樹脂である。スペーサー２４は、例えば、樹脂フィルムである。
支持板２２は、スペーサー２４が設けられることで、ロジックチップ１０と離間している。例えば、スペーサー２４を樹脂フィルムとすることにより、ロジックチップ１０と離間した支持板２２の形成が容易となる。
以上、第６の実施形態の半導体メモリ６００によれば、第３の実施形態の半導体メモリと同様、パッケージのクラックや信頼性不良の発生を抑制できる。また、第３の実施形態の半導体メモリと比較して、容易に製造することが可能となる。
第１ないし第６の実施形態では、配線板がプリント基板２０である場合を例に説明したが、配線板は、配線層を備える板状の部材であれば、プリント基板２０に限られない。例えば、配線板として、シリコンインターポーザーを適用することも可能である。
第１ないし第６の実施形態では、２個、３個、又は、５個の半導体チップが一つのパッケージ内に納められ場合を例に説明したが、パッケージ内に納められ半導体チップは、４個、あるいは、６個以上であってもかまわない。
第１ないし第６の実施形態では、半導体チップとしてロジックチップとメモリチップとがパッケージされる場合を例に説明したが、パッケージされる複数の半導体チップの種類は特に限定されるものではない。例えば、異なる種類のメモリチップが複数パッケージされても良いし、異なる種類のロジックチップが複数パッケージされても良い。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ロジックチップ（第１の半導体チップ）
１０ａ 第１の表面膜
１１ 第１のメモリチップ（第２の半導体チップ）
１１ａ 第２の表面膜
１２ 第２のメモリチップ（第３の半導体チップ）
１２ａ 第３の表面膜
１３ 第３のメモリチップ（第４の半導体チップ）
１３ａ 第４の表面膜
１４ 第４のメモリチップ（第５の半導体チップ）
１４ａ 第５の表面膜
２０ プリント基板（配線板）
２２ 支持板
２２ａ 第１の面
２２ｂ 第２の面
２４ スペーサー
２６ 表面層
２８ 封止樹脂
３１ 第１のボンディングワイヤ
３２ 第２のボンディングワイヤ
７０ 窒化シリコン膜
１００ 半導体メモリ（半導体装置）
２００ 半導体メモリ（半導体装置）
３００ 半導体メモリ（半導体装置）
４００ 半導体メモリ（半導体装置）
５００ 半導体メモリ（半導体装置）
６００ 半導体メモリ（半導体装置）

Claims (10)

  1. 配線板と、
    前記配線板に固定され、表面に第１の表面膜を有する第１の半導体チップと、
    前記配線板との間に前記第１の半導体チップを挟んで設けられ、表面に第２の表面膜を有する第２の半導体チップと、
    前記第２の半導体チップと前記配線板とを接続するボンディングワイヤと、
    前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、第１の面と前記第１の面の反対側に位置する第２の面とを有し、前記第２の面が前記第１の半導体チップに対向し、前記第１の面の側に前記第２の半導体チップを支持し、前記ボンディングワイヤが接続されていない支持板と、
    前記配線板と前記支持板との間に設けられたスペーサーと、
    前記第１の面の上に設けられ、前記第２の表面膜と同一材料の表面層と、
    前記第２の半導体チップ、及び、前記支持板を覆い、前記第２の表面膜及び前記表面層に接する封止樹脂と、
    を備える半導体装置。
  2. 配線板と、
    前記配線板に固定され、表面に第１の表面膜を有する第１の半導体チップと、
    前記配線板との間に前記第１の半導体チップを挟んで設けられ、表面に第２の表面膜を有する第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、第１の面と前記第１の面の反対側に位置する第２の面とを有し、前記第２の面が前記第１の半導体チップに対向し、前記第１の面の側に前記第２の半導体チップを支持する支持板と、
    前記配線板と前記支持板との間に設けられたスペーサーと、
    前記第１の面の上に設けられ、前記第２の表面膜と同一材料の表面層と、
    前記第２の半導体チップ、及び、前記支持板を覆い、前記第２の表面膜及び前記表面層に接する封止樹脂と、
    前記支持板の前記第１の面の側に支持され、表面に前記第２の表面膜と同一材料の第３の表面膜を有する第３の半導体チップと、
    前記支持板と前記第２の半導体チップとの間に設けられ、前記支持板の前記第１の面の側に支持された第４の半導体チップと、
    前記支持板と前記第３の半導体チップとの間に設けられ、前記支持板の前記第１の面の側に支持された第５の半導体チップと、
    を備え、
    前記表面層は、前記第２の半導体チップと前記第３の半導体チップとの間の領域に設けられ、
    前記封止樹脂は前記第３の表面膜に接し、
    前記第４の半導体チップと前記第５の半導体チップとの距離は、前記第２の半導体チップと前記第３の半導体チップとの距離よりも大きい、半導体装置。
  3. 前記第１の表面膜と前記表面層とが同一材料である請求項１又は請求項２記載の半導体装置。
  4. 前記支持板の前記第１の面の側に支持され、表面に前記第２の表面膜と同一材料の第３の表面膜を有する第３の半導体チップを、更に有し、
    前記表面層は、前記第２の半導体チップと前記第３の半導体チップとの間の領域に設けられ、
    前記封止樹脂は前記第３の表面膜に接する請求項１記載の半導体装置。
  5. 前記第１の半導体チップと前記配線板とを電気的に接続する第１のボンディングワイヤと、
    前記第２の半導体チップと前記配線板とを電気的に接続する第２のボンディングワイヤと、
    を更に備える請求項２記載の半導体装置。
  6. 前記第１の半導体チップのサイズは、前記第２の半導体チップのサイズよりも小さい請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記表面層の材料はポリイミド又は窒化シリコンである請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記支持板と前記表面層との間に窒化シリコン膜を更に備え、前記支持板の材料はシリコンであり、前記表面層の材料はポリイミドである請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記スペーサーが前記第１の半導体チップを覆う請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記スペーサーの材料は、前記封止樹脂と異なる材料の樹脂である請求項９記載の半導体装置。
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