KR20170019676A - 반도체 장치의 제조 방법 - Google Patents

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KR20170019676A
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백승덕
심종보
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 미리 정해진 제1 두께를 갖는 제1 반도체 칩과 미리 정해진 제2 두께를 갖는 제2 반도체 칩을 이용하여, 상기 제1 및 제2 두께의 합보다 크고 미리 정해진 제3 두께를 갖는 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서, 상기 제1 두께를 갖는 제1 반도체 칩을 형성하고, 상기 제1 반도체 칩 상에, 상기 제1 반도체 칩과 TSV(Through Silicon Via)로 접속되고, 상기 제2 두께를 갖는 제2 반도체 칩을 형성하고, 상기 제2 반도체 칩 상에, 상기 제2 반도체 칩과 전기적으로 미접속되고, 제4 두께를 갖는 더미 반도체 칩을 형성하는 것을 포함하되, 상기 제4 두께는 상기 제3 두께와 상기 제1 및 제2 두께의 합의 차이를 고려하여 결정된다.

Description

반도체 장치의 제조 방법{Fabricating method of a semiconductor device}
본 발명은 반도체 장치에 관한 것이고, 더욱 상세하게는 더미 반도체 칩을 포함하는 반도체 장치에 관한 것이다.
최근 반도체 산업을 비롯한 전자 산업에서는 높은 대역폭과 고용량에 대한 요구로 다중 칩을 적층하는 기술에 대한 요구가 커지고 있다. CPU/GPU 등의 Processor가 점차 고성능으로 진화하고, 이로 인해 시스템에서 요구하는 메모리의 Data 처리 속도(대역폭[Bandwidth]: I/O 개수 x I/O 당 data 처리 속도) 요구 역시 기하급수적으로 증가하고 있다. 이러한 배경으로, I/O(Input/Output) 개수를 급격하게 증가시킨 Wide I/O[I/O 개수: 512ea] 또는 HBM(High Bandwidth Memory, Signal I/O 개수: 1024ea) 이라는 신규 메모리 제품이 등장하였고, 향후에도 이러한 Wide I/O 형태의 메모리 기술은 지속 발전/진화할 것으로 예상된다.
본 발명이 해결하고자 하는 과제는, 반도체 칩의 두께를 감소시키기 위해 반도체 칩 상에 배치된 더미 반도체 칩을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 반도체 칩의 두께를 감소시키기 위해 반도체 칩 상에 배치된 더미 반도체 칩을 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 일 실시예는, 미리 정해진 제1 두께를 갖는 제1 반도체 칩과 미리 정해진 제2 두께를 갖는 제2 반도체 칩을 이용하여, 상기 제1 및 제2 두께의 합보다 크고 미리 정해진 제3 두께를 갖는 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서, 상기 제1 두께를 갖는 제1 반도체 칩을 형성하고, 상기 제1 반도체 칩 상에, 상기 제1 반도체 칩과 TSV(Through Silicon Via)로 접속되고, 상기 제2 두께를 갖는 제2 반도체 칩을 형성하고, 상기 제2 반도체 칩 상에, 상기 제2 반도체 칩과 전기적으로 미접속되고, 제4 두께를 갖는 더미 반도체 칩을 형성하는 것을 포함하되, 상기 제4 두께는 상기 제3 두께와 상기 제1 및 제2 두께의 합의 차이를 고려하여 결정된다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 및 제2 반도체 칩을 둘러싸는 절연막을 형성하고, 상기 절연막 및 상기 더미 반도체 칩을 둘러싸는 보호막을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제4 두께는 상기 제1 및 제2 두께와 서로 다를 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제4 두께는 상기 제1 및 제2 두께보다 클 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 TSV는 상기 제1 반도체 칩을 관통하도록 형성되고, 상기 제2 반도체 칩을 미관통하도록 형성될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 더미 반도체 칩은 실리콘 칩(bare Si chip)일 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에, 상기 제5 두께를 갖는 제3 반도체 칩이 적어도 하나 이상 더 형성되고, 상기 제3 반도체 칩은 상기 제1 및 제2 반도체 칩과 TSV로 접속되고, 상기 제4 두께는 상기 제3 두께와 상기 제1, 제2 및 제5 두께의 합의 차이를 고려하여 결정될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제5 두께는 상기 제1 두께와 동일할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 더미 반도체 칩을 형성하는 것은, 상기 제2 반도체 칩과 상기 더미 반도체 칩 사이에, 상기 제2 반도체 칩과 상기 더미 반도체 칩을 연결(bonding)하는 접착층을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 및 제2 반도체 칩을 둘러싸는 절연막을 형성하고, 상기 절연막, 상기 접착층 및 상기 더미 반도체 칩을 둘러싸는 보호막을 형성하는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 다른 실시예는, 웨이퍼 상에 서로 수평으로 이격되고, 미리 정해진 제1 두께를 갖는 제1 및 제2 반도체 칩을 형성하고, 각각의 상기 제1 및 제2 반도체 칩을 상기 웨이퍼와 TSV로 접속시키고, 상기 제1 및 제2 반도체 칩 상에, 상기 제1 및 제2 반도체 칩과 전기적으로 미접속되고, 제2 두께를 갖는 더미 웨이퍼를 형성하고, 상기 웨이퍼 및 상기 더미 웨이퍼를 절단하여(sawing), 상기 제1 반도체 칩을 포함하는 제1 반도체 장치와, 상기 제2 반도체 칩을 포함하는 제2 반도체 장치를 형성하되, 상기 제1 및 제2 반도체 장치는 미리 정해진 제3 두께를 갖고, 상기 제2 두께는 상기 제3 두께와 상기 제1 두께의 차이를 고려하여 결정된다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 더미 웨이퍼를 형성하는 것은, 상기 제1 및 제2 반도체 칩과 상기 더미 웨이퍼 사이에, 상기 제1 및 제2 반도체 칩과 상기 더미 웨이퍼를 연결(bonding)하는 접착층을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 반도체 장치와 오버랩되는 더미 웨이퍼의 폭은 상기 제1 반도체 칩의 폭과 다를 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 반도체 장치와 오버랩되는 더미 웨이퍼의 폭은 상기 제1 반도체 칩의 폭보다 클 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 더미 웨이퍼는 반도체 회로를 미포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 도시한 순서도이다.
도 2 내지 도 6은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
도 7은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치를 도시한 단면도이다.
도 8은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치의 효과를 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 칩의 제조 공정에서, 반도체 칩의 두께에 따른 반도체 웨이퍼의 절단 폭(Scribe Lane)을 도시한 단면도이다.
도 11은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 12 내지 도 18은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
도 19는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치를 도시한 단면도이다.
도 20은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 21은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 설명한다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 도시한 순서도이다.
도 1을 참조하면, S100 단계에서, 반도체 장치의 두께를 결정할 수 있다. 이후의 공정에서 제1 내지 제3 반도체 칩의 두께 및 더미 반도체 칩의 두께의 합은 반도체 장치의 두께보다 작을 수 있다.
S110에서, 제1 내지 제3 반도체 칩의 두께를 결정할 수 있다. 제1 내지 제3 반도체 칩의 두께는 서로 동일할 수도 있고, 다를 수도 있다. 본 발명의 기술적 사상에 따른 반도체 장치에서, 제1 및 제2 반도체 칩의 두께는 동일할 수 있고, 제3 반도체 칩의 두께는 제1 및 제2 반도체 칩의 두께보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 제3 반도체 칩의 두께는 제1 및 제2 반도체 칩의 두께보다 작을 수 있다.
S120에서, 반도체 장치의 두께와 제1 내지 제3 반도체 칩의 두께의 합의 차이를 고려하여 더미 반도체 칩의 두께를 결정할 수 있다. 즉, 다음과 같은 공식으로 더미 반도체 칩의 두께를 결정할 수 있다.
반도체 장치의 두께 - (제1 반도체 칩의 두께 + 제2 반도체 칩의 두께 + 제3 반도체 칩의 두께) > 더미 반도체 칩의 두께
제1 내지 제3 반도체 칩의 두께는, 더미 반도체 칩의 존재로 인해, 서로 동일하거나 또는 상대적으로 작은 두께로 일정하게 유지될 수 있다. 즉, 제1 내지 제3 반도체 칩의 두께는, 더미 반도체 칩의 두께를 증가시킴으로써 감소될 수 있다.
S130에서, 내부에 관통홀을 포함하는 기판을 형성할 수 있다. 관통홀은 기판의 수평면과 수직하는 방향으로 기판의 내부를 관통하도록 배치될 수 있다. 또한, 기판의 상면 및 하면에 연결부가 배치될 수 있다.
S140에서, 내부에 관통홀을 포함하는 제1 및 제2 반도체 칩을 기판 상에 형성할 수 있다. 제1 및 제2 반도체 칩은 기판 상에서 수직 방향으로 순차적으로 적층되어 적층 구조를 형성할 수 있다. 제1 및 제2 반도체 칩은 기판과 평행하도록 기판 상에 배치될 수 있고, 기판과 TSV 및 연결부를 통해 전기적으로 접속될 수 있다.
S150에서, 제2 반도체 칩 상에 제3 반도체 칩을 형성할 수 있다. 제3 반도체 칩은 제2 반도체 칩과 평행하도록 제2 반도체 칩 상에 배치될 수 있고, 제2 반도체 칩과 TSV 및 연결부를 통해 전기적으로 접속될 수 있다.
S160에서, 제3 반도체 칩 상에 더미 반도체 칩을 형성할 수 있다. 더미 반도체 칩은 제3 반도체 칩과 평행하도록 제3 반도체 칩 상에 배치될 수 있지만, 기판 및 제1 내지 제3 반도체 칩과 전기적으로 미접속될 수 있다.
S170에서, 제1 내지 제3 반도체 칩과 더미 반도체 칩을 둘러싸도록 보호막을 형성할 수 있다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 설명한 것이고, 구체적인 설명은 후술한다.
이하에서는, 도 2 및 도 7을 참조하여, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법과 반도체 장치에 대해 설명한다.
도 2 내지 도 6은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다. 도 7은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치를 도시한 단면도이다.
도 2를 참조하면, 관통홀(140)은 기판(110)의 내부에 기판(110)의 수평면과 수직하는 방향으로 기판(110)을 관통하도록 형성될 수 있다. 관통홀(140)은 마스크 패턴을 이용하여 기판(110)내에 형성될 수 있다. 마스크 패턴은 실리콘 질화물, 실리콘 산질화물, 또는 포토레지스트 같은 유기물을 포함할 수 있다. 관통홀(140)은 마스크 패턴을 패터닝 마스크로 이용하여 기판(110)을 식각하여 형성될 수 있다. 관통홀(140)을 형성한 후, 마스크 패턴은 제거될 수 있다.
관통홀(140)을 형성한 후에, 연결부(150)는 기판(110)의 상면 및 하면에, 관통홀(140)의 양 단부와 접속하도록 형성될 수 있다. 이로 인해 기판(110)과 복수의 반도체 칩(120)이 전기적으로 접속될 수 있다.
도 3을 참조하면, 기판(110)의 상면에 형성된 연결부(150)와 접속되도록 연결부(150)을 추가로 형성할 수 있다. 기판(110)의 상면에 형성된 연결부(150)와 접속될 수 있고, 기판(110) 상에 기판(110)과 평행하도록 제1 반도체 칩(121)을 형성할 수 있다. 기판(110) 상에 제1 반도체 칩(121)을 형성하는 것은, 기판(110) 상에 제1 반도체 칩(121)을 열 압착 본딩하는 것을 포함할 수 있다. 제1 반도체 칩(121)을 형성한 후에, 제1 반도체 칩(121)의 상면에 관통홀(140)의 일 단부와 접속하도록 연결부(150)를 형성할 수 있다.
관통홀(140)은 마스크 패턴을 이용하여 제1 반도체 칩(121) 내에 형성될 수 있다. 관통홀(140)은 제1 반도체 칩(121)을 기판(110) 상에 형성한 후에, 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 관통홀(140)이 제1 반도체 칩(121)에 형성된 후에, 제1 반도체 칩(121)이 기판(110) 상에 형성될 수 있다. 관통홀(140)을 통해 기판(110)과 제1 반도체 칩(121)이 전기적으로 접속될 수 있다.
제1 반도체 칩(121)을 형성한 후에, 제1 반도체 칩(121)의 하면에 형성된 연결부(150)와 제1 반도체 칩(121)을 둘러싸도록 기판(110) 상에 절연막(160)을 형성할 수 있다. 절연막(160)은 기판(110)의 가장자리와 오버랩되지 않도록 형성될 수 있다. 즉, 절연막(160)은 기판(110)의 일부 영역 상에 형성될 수 있고, 기판(110)의 가장자리 상에는 형성되지 않을 수 있다. 절연막(160)은 제1 반도체 칩(121)의 상면과 동일한 높이까지 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 4를 참조하면, 제1 반도체 칩(121)의 상면에 형성된 연결부(150)와 접속되도록 연결부(150)을 추가로 형성할 수 있다. 제1 반도체 칩(121)의 상면에 형성된 연결부(150)와 접속될 수 있고, 제1 반도체 칩(121) 상에 제1 반도체 칩(121)과 평행하도록 제2 반도체 칩(122)을 형성할 수 있다. 제1 반도체 칩(121) 상에 제2 반도체 칩(122)을 형성하는 것은, 제1 반도체 칩(121) 상에 제2 반도체 칩(122)을 열 압착 본딩하는 것을 포함할 수 있다. 제2 반도체 칩(122)을 형성한 후에, 제2 반도체 칩(122)의 상면에 관통홀(140)의 일 단부와 접속하도록 연결부(150)를 형성할 수 있다.
관통홀(140)은 마스크 패턴을 이용하여 제2 반도체 칩(122) 내에 형성될 수 있다. 관통홀(140)은 제2 반도체 칩(122)을 제1 반도체 칩(121) 상에 형성한 후에, 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 관통홀(140)이 제2 반도체 칩(122)에 형성된 후에, 제2 반도체 칩(122)이 제1 반도체 칩(121) 상에 형성될 수 있다. 관통홀(140)을 통해 기판(110), 제1 반도체 칩(121) 및 제2 반도체 칩(122)이 전기적으로 접속될 수 있다.
제2 반도체 칩(122)을 형성한 후에, 제2 반도체 칩(122)의 하면에 형성된 연결부(150)와 제2 반도체 칩(122)을 둘러싸도록 제1 반도체 칩(121) 및 절연막(160)(도 3에서 형성된 절연막) 상에 절연막(160)을 추가로 형성할 수 있다. 절연막(160)은 절연막(도 3에서 형성된 절연막)과 오버랩되도록 형성될 수 있다. 절연막(160)은 제2 반도체 칩(122)의 상면과 동일한 높이까지 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 5를 참조하면, 제2 반도체 칩(122)의 상면에 형성된 연결부(150)와 접속되도록 연결부(150)을 추가로 형성할 수 있다. 제2 반도체 칩(122)의 상면에 형성된 연결부(150)와 접속될 수 있고, 제2 반도체 칩(122) 상에 제2 반도체 칩(122)과 평행하도록 제3 반도체 칩(123)을 형성할 수 있다. 제2 반도체 칩(122) 상에 제3 반도체 칩(123)을 형성하는 것은, 제2 반도체 칩(122) 상에 제3 반도체 칩(123)을 열 압착 본딩하는 것을 포함할 수 있다.
도 5에 도시된 실시예에서, 제3 반도체 칩(123)은 내부에 관통홀(140)을 포함하지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉 몇몇 실시예에서 제3 반도체 칩(123)은 내부에 관통홀(140)을 포함할 수 있다.
제3 반도체 칩(123)이 내부에 관통홀(140)을 포함하는 경우, 관통홀(140)은 마스크 패턴을 이용하여 제3 반도체 칩(123) 내에 형성될 수 있다. 관통홀(140)은 제3 반도체 칩(123)을 제2 반도체 칩(122) 상에 형성한 후에, 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 관통홀(140)이 제3 반도체 칩(123)에 형성된 후에, 제3 반도체 칩(123)이 제2 반도체 칩(122) 상에 형성될 수 있다.
제3 반도체 칩(123)이 내부에 관통홀(140)을 포함하는지 여부와 관계없이, 관통홀(140)을 통해 기판(110), 제1 반도체 칩(121), 제2 반도체 칩(122) 및 제3 반도체 칩(123)이 전기적으로 접속될 수 있다.
제3 반도체 칩(123)을 형성한 후에, 제3 반도체 칩(123)의 하면에 형성된 연결부(150)와 제3 반도체 칩(123)을 둘러싸도록 제2 반도체 칩(122) 및 절연막(160)(도 4에서 형성된 절연막) 상에 절연막(160)을 추가로 형성할 수 있다. 절연막(160)은 절연막(도 4에서 형성된 절연막)과 오버랩되도록 형성될 수 있다. 절연막(160)은 제3 반도체 칩(123)의 상면과 동일한 높이까지 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6을 참조하면, 제3 반도체 칩(123)이 형성된 후에, 제3 반도체 칩(123) 상에 제3 반도체 칩(123)과 평행하도록 더미 반도체 칩(130)을 형성할 수 있다. 더미 반도체 칩(130)을 형성한 후에, 더미 반도체 칩(130)의 하부를 둘러싸도록 절연막(160)을 형성할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 제3 반도체 칩(123) 상에 절연막(160)을 형성할 수 있고, 절연막(160) 상에 더미 반도체 칩(130)을 형성할 수 있다. 제3 반도체 칩(123) 상에 더미 반도체 칩(130)을 형성하는 것은, 제3 반도체 칩(123) 상에 더미 반도체 칩(130)을 열 압착 본딩하는 것을 포함할 수 있다.
또한, 절연막(160)은 도 6에 도시된 것과 다르게, 더미 반도체 칩(130)의 측면은 둘러싸지 않을 수 있고, 더미 반도체 칩(130)의 하면에만 접촉하도록 형성될 수 있다. 이 경우, 보호막(170)은 더미 반도체 칩(130)의 측면 전체를 둘러싸도록 형성될 수 있다.
도 7에 도시된 실시예에서, 더미 반도체 칩의 폭(L2)이 복수의 반도체 칩(120)의 폭(L1)과 동일한 것으로 도시되어 있지만, 다른 몇몇 실시예에서는 더미 반도체 칩의 폭(L2)이 복수의 반도체 칩(120)의 폭(L1)과 다를 수 있다. 즉, 몇몇 실시예에서 더미 반도체 칩의 폭(L2)이 복수의 반도체 칩(120)의 폭(L1)보다 클 수 있고, 또는 더미 반도체 칩의 폭(L2)이 복수의 반도체 칩(120)의 폭(L1)보다 작을 수 있다.
더미 반도체 칩(130)이 형성된 후에, 보호막(170)은 기판(110) 상에서, 절연막(160)의 측면 및 더미 반도체 칩(130)의 측면을 둘러싸도록 형성될 수 있다. 절연막(160)이 복수의 반도체 칩(120)의 일부만을 둘러싸는 경우, 보호막(170)은 절연막(160)으로 둘러싸여지지 않은 복수의 반도체 칩(120)의 나머지 일부분, 절연막(160)의 측면 및 더미 반도체 칩(130)의 측면을 둘러싸도록 형성될 수 있다. 보호막(170)은 더미 반도체 칩(130)의 상면에는 형성되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 보호막(170)은 더미 반도체 칩(130)의 상면을 덮도록 형성될 수 있다.
도 2 내지 도 6에 도시된 제조 방법을 통해 도 7의 반도체 장치(100)를 제조할 수 있다. 본 발명의 기술적 사상에 따른 반도체 장치(100)의 제조 방법에서, 반도체 장치(100)의 두께가 미리 정해져 있는 것으로 설명하고 있지만, 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 반도체 장치(100)의 두께가 미리 정해져 있지 않을 수 있다.
이하에서는, 도 7을 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치에 대해 설명한다.
도 7을 참조하면, 반도체 장치(100)는 기판(110), 제1 반도체 칩(121), 제2 반도체 칩(122), 제3 반도체 칩(123), 더미 반도체 칩(130), 관통홀(140), 연결부(150), 절연막(160) 및 보호막(170)을 포함한다.
기판(110)은 반도체 웨이퍼에 기반한 실리콘 기판일 수 있다. 몇몇의 실시예에서 기판(100)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(Printed Circuit Board, PCB)일 수 있다.
기판(110)은 예를 들어, 벌크 실리콘일 수 있다. 이와 달리, 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(110)은 베이스 기판 상에 에피층이 배치된 것일 수도 있다.
기판(110)은 내부에 관통홀(140)을 포함할 수 있다. 관통홀(140)은 기판(110)의 수평면과 수직하는 방향으로 기판(110)의 내부를 관통하도록 배치될 수 있다.
관통홀(140)은 예를 들어, 마스크 패턴을 이용하여 기판(110)의 일부를 식각함으로써 기판(110)내에 형성될 수 있다. 이 때, 마스크 패턴은 실리콘 질화물, 실리콘 산질화물, 또는 포토레지스트 같은 유기물을 포함할 수 있다.
관통홀(140)은 마스크 패턴을 이용하여 기판(110)내에 배치될 수 있다. 마스크 패턴은 실리콘 질화물, 실리콘 산질화물, 또는 포토레지스트 같은 유기물을 포함할 수 있다. 관통홀(140)은, 마스크 패턴을 패터닝 마스크로 이용하여 기판(110)을 식각하여 형성될 수 있다. 관통홀(140)을 형성한 후, 마스크 패턴은 제거될 수 있다.
관통홀 라이너 층(미도시) 및 관통홀 배리어 층(미도시)은 관통홀(140)의 내벽 상에 컨포멀하게 배치될 수 있다. 관통홀 라이너 층(미도시)은 실리콘 산화물 같은 절연성 물질을 포함할 수 있다. 예를 들어, 관통홀 라이너 층(미도시)은 원자층 증착 공정(ALD, atomic layered deposition process), 플라즈마를 이용한 화학 기상 증착 공정(PECVD, plasma enhanced chemical vapor deposition process), 또는 준-상압 화학 기상 증착 공정(SACVD, sub-atmosphere chemical vapor deposition process) 등을 이용하여 증착될 수 있다. 또는 관통홀 라이너 층(미도시)은 열 산화 공정 등을 이용하여 관통홀(140)의 내벽이 열 산화되어 형성될 수도 있다.
관통홀 배리어 층(미도시)은 물리 기상 증착 공정(PVD, physical vapor deposition process) 또는 금속 유기 화학 증착 공정(MOCVD, metal organic chemical vapor deposition process)을 이용하여 관통홀 라이너 층(미도시) 상에 컨포멀하게 형성될 수 있다. 관통홀 배리어 층(미도시)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 또는 텅스텐 질화물(WN) 등을 포함할 수 있다. 관통홀 배리어 층(미도시)은 단층 또는 다층으로 형성될 수 있다.
관통홀(140)의 내부에는 관통홀 배선 물질층(미도시)이 배치될 수 있다. 관통홀 배선 물질층(미도시)은 도금 공정(EP, ElectroPlating)을 이용하여 형성될 수 있다. 관통홀 배선 물질층(미도시)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중 하나 이상을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
연결부(150)는 기판(110)의 상면 및 하면에 배치될 수 있다. 구체적으로, 연결부(150)는 관통홀(140)의 양 단부와 접속하도록 배치될 수 있다.
연결부(150)는 기판(110)과 복수의 반도체 칩(120)을 연결할 수 있다. 기판(110)은 기판(110) 상에 배치된 복수의 반도체 칩(120)과 TSV(Through Silicon Via) 및 연결부(150)를 통해 전기적으로 접속될 수 있다.
복수의 반도체 칩(120)은 제1 내지 제3 반도체 칩(121 내지 123)을 포함할 수 있다. 제1 내지 제3 반도체 칩(121 내지 123)은 기판(110) 상에 배치될 수 있다. 예를 들어, 제1 내지 제3 반도체 칩(121 내지 123)은 기판(110) 상에서 수직 방향으로 순차적으로 적층되어 적층 구조를 형성할 수 있다.
제1 반도체 칩(121)은 기판(110)과 평행하도록 기판(110) 상에 배치될 수 있고, 기판(110)과 TSV 및 연결부를 통해 전기적으로 접속될 수 있다. 제2 반도체 칩(122)은 제1 반도체 칩(121)과 평행하도록 제1 반도체 칩(121) 상에 배치될 수 있고, 제1 반도체 칩(121)과 TSV 및 연결부를 통해 전기적으로 접속될 수 있다. 제3 반도체 칩(123)은 제2 반도체 칩(122)과 평행하도록 제2 반도체 칩(122) 상에 배치될 수 있고, 제2 반도체 칩(122)과 TSV 및 연결부를 통해 전기적으로 접속될 수 있다. 즉, 제1 내지 제3 반도체 칩(121 내지 123)은 기판(110)과 평행하도록 기판(110) 상에 배치될 수 있고, 기판(110)과 TSV 및 연결부를 통해 전기적으로 접속될 수 있다.
제1 반도체 칩(121)은 관통홀(140)을 포함할 수 있다. 관통홀(140)은 제1 반도체 칩(121)의 수평면과 수직하는 방향으로 제1 반도체 칩(121)의 내부를 관통하도록 배치될 수 있다. 제2 반도체 칩(122)은 관통홀(140)을 포함할 수 있다. 관통홀(140)은 제2 반도체 칩(122)의 수평면과 수직하는 방향으로 제1 반도체 칩(122)의 내부를 관통하도록 배치될 수 있다.
기판(110), 제1 반도체 칩(121) 및 제2 반도체 칩(122)은 관통홀(140)을 포함할 수 있지만, 제3 반도체 칩(123) 및 더미 반도체 칩(130)은 관통홀(140)을 포함하지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 제3 반도체 칩(123)은 관통홀(140)을 포함할 수 있다.
제3 반도체 칩(123)이 관통홀(140)을 포함하는 경우, 관통홀(140)은 제3 반도체 칩(123)의 수평면과 수직하는 방향으로 제3 반도체 칩(123)의 내부를 관통하도록 배치될 수 있다. 이 경우에도 더미 반도체 칩(130)은 제1 내지 제3 반도체 칩(121 내지 123)과 전기적으로 절연될 수 있다. 즉, 몇몇 실시예에서 제3 반도체 칩(123)이 관통홀(140)을 포함하는지 여부와 관계없이 더미 반도체 칩(130)은 제1 내지 제3 반도체 칩(121 내지 123)과 전기적으로 절연될 수 있다.
복수의 반도체 칩(120)은 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
또한, 제1 내지 제3 반도체 칩(121 내지 123) 중 적어도 하나가 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 그러나 본 발명의 기술적 사상에 따른 반도체 장치의 형태가 이에 제한되는 것은 아니다. 몇몇의 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
더미 반도체 칩(130)은 제3 반도체 칩(123)과 평행하도록 제3 반도체 칩(123) 상에 배치될 수 있고, 절연층(160)에 의해 기판(110) 및 복수의 반도체 칩(120)과 절연될 수 있다. 또한, 더미 반도체 칩(130)은 제3 반도체 칩(123)과 전기적으로 접속되지 않을 수 있고, 반도체 회로(즉, 능동 소자)를 포함하지 않을 수 있다. 즉, 몇몇 실시예에서 더미 반도체 칩(130)은 반도체 회로를 포함하지 않는 실리콘 칩(bare silicon chip) 또는 히트 싱크(heat sink)를 포함할 수 있다. 이로 인해 더미 반도체 칩(130)은 절연층(160)에 의해 기판(110) 및 복수의 반도체 칩(120)과 절연될 수 있다. 일정한 두께를 갖는 반도체 장치(100)에서, 더미 반도체 칩(130)의 두께를 증가시킴으로써 복수의 반도체 칩(120)의 두께를 감소시킬 수 있다. 구체적인 설명은 후술한다.
반도체 장치의 두께(h5)는 미리 정해진 두께를 가질 수 있다. 즉, 반도체 장치의 두께(h5)는 변하지 않을 수 있다. 또한, 제1 내지 제3 반도체 칩의 두께(h1 내지 h3)와 더미 반도체 칩의 두께(h4)의 합은, 반도체 장치의 두께(h5)보다 작을 수 있다.
제1 내지 제3 반도체 칩의 두께(h1 내지 h3)의 합이 증가하는 경우, 더미 반도체 칩의 두께(h4)는 감소할 수 있다. 반면에, 제1 내지 제3 반도체 칩의 두께(h1 내지 h3)의 합이 감소하는 경우, 더미 반도체 칩의 두께(h4)는 증가할 수 있다. 즉, 더미 반도체 칩의 두께(h4)증가시킴으로써 제1 내지 제3 반도체 칩의 두께(h1 내지 h3)의 합을 상대적으로 감소시킬 수 있다.
더미 반도체 칩의 두께(h4)는 제1 반도체 칩의 두께(h1), 제2 반도체 칩의 두께(h2) 또는 제3 반도체 칩의 두께(h3)와 다를 수 있다. 즉, 몇몇 실시예에서 더미 반도체 칩의 두께(h4)는 제1 반도체 칩의 두께(h1), 제2 반도체 칩의 두께(h2) 또는 제3 반도체 칩의 두께(h3)보다 클 수 있다.
몇몇 실시예에서 더미 반도체 칩의 두께(h4)는 제1 반도체 칩의 두께(h1), 제2 반도체 칩의 두께(h2) 또는 제3 반도체 칩의 두께(h3)보다 작을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 더미 반도체 칩의 두께(h4)는 제1 반도체 칩의 두께(h1), 제2 반도체 칩의 두께(h2) 또는 제3 반도체 칩의 두께(h3)과 동일할 수 있다.
더미 반도체 칩(130)의 폭(L2)은 복수의 반도체 칩(120)의 폭(L1)과 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서 더미 반도체 칩의 폭(L2)은 반도체 칩의 폭(L1)과 다를 수 있다. 즉, 몇몇 실시예에서 더미 반도체 칩의 폭(L2)은 반도체 칩의 폭(L1)보다 클 수 있고, 반면에, 몇몇 실시예에서 더미 반도체 칩의 폭(L2)은 반도체 칩의 폭(L1)보다 작을 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치(100)는 제1 내지 제3 반도체 칩(121 내지 123)을 포함하는 것으로 예를 들어 설명하고 있으나. 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 반도체 장치는 1개 또는 2개의 반도체 칩을 포함할 수 있고, 또는 4개 이상의 반도체 칩을 포함할 수도 있다. 다만, 반도체 장치가 1개 또는 2개의 반도체 칩을 포함하는 경우, 더미 반도체 칩(130)의 두께는 더 증가할 수 있다. 또한, 반도체 장치가 4개 이상의 반도체 칩을 포함하는 경우, 더미 반도체 칩(130)의 두께는 더 감소할 수 있다.
구체적으로, 반도체 장치(100)의 두께(h5)는 미리 정해져 있기 때문에, 반도체 칩의 개수가 감소하여 반도체 칩의 전체 두께가 감소하는 경우, 상대적으로 더미 반도체 칩(130)의 두께는 증가할 수 있다. 반면에, 반도체 칩의 개수가 증가하여 반도체 칩의 전체 두께가 증가하는 경우, 상대적으로 더미 반도체 칩(130)의 두께는 감소할 수 있다.
절연막(160)은 기판(110) 상에서, 복수의 반도체 칩(120) 및 연결부(150)을 둘러싸도록 배치될 수 있다. 또한, 절연막은 더미 반도체 칩(130)의 하부를 둘러싸도록 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 절연막(160)은 더미 반도체 칩(130)의 하부를 둘러싸지 않을 수 있다. 또한, 몇몇 실시예에서 복수의 반도체 칩(120)의 일부만을 둘러쌀 수도 있다.
절연막(160)은 예를 들어, 전금속 절연막(pre metal dielectric, PMD)일 수 있다. 또한, 절연막(160)은 저유전율 물질이 사용될 수 있고, 예를 들어, FOX, TOSZ, USG, BSG, PSG, BPSG, PRTEOS, FSG, HDP, PEOX, FCVD 또는 이들의 조합으로 이루어질 수 있다.
절연막(160)은 각각의 반도체 칩(121 내지 123)이 TSV 및 연결부를 통해 전기적으로만 접속될 수 있도록 각각의 반도체 칩(121 내지 123) 사이에 배치될 수 있다. 절연막(160)은 제3 반도체 칩(123)과 더미 반도체 칩(130) 사이에 배치될 수 있고, 제3 반도체 칩(123)과 더미 반도체 칩(130)을 절연시킬 수 있다.
보호막(170)은 기판(110) 상에서, 절연막(160)의 측면 및 더미 반도체 칩(130)의 측면을 둘러싸도록 배치될 수 있다. 절연막(160)이 복수의 반도체 칩(120)의 일부만을 둘러싸는 경우, 보호막(170)은 절연막(160)으로 둘러싸여지지 않은 복수의 반도체 칩(120)의 나머지 일부분, 절연막(160) 및 더미 반도체 칩(130)의 측면을 둘러싸도록 배치될 수 있다. 보호막(170)은 더미 반도체 칩(130)의 상면에는 배치되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 보호막(170)은 더미 반도체 칩(130)의 상면을 덮도록 형성될 수 있다.
보호막(170)은 복수의 반도체 칩(120)을 외부로부터 보호하는 기능을 할 수 있다. 따라서 보호막(170)은 에폭시 수지(Epoxy mold compound), 실리콘(silicon) 등의 절연 물질을 포함할 수 있다.
이하에서는, 도 8을 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치의 효과를 설명한다. 도 8에서는 본 발명의 기술적 사상과의 차이점을 설명할 수 있는 구성을 위주로 설명한다.
도 8은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치의 효과를 설명하기 위한 도면이다.
도 8를 참조하면, 반도체 장치(10)는 기판(11), 제1 반도체 칩(21), 제2 반도체 칩(22) 및 제3 반도체 칩(23)을 포함할 수 있다. 반도체 장치(10)는 더미 반도체 칩(130)을 포함하지 않을 수 있다. 반도체 장치(10)의 두께(h15)를 미리 정해진 두께로 일정하게 유지하기 위해서 제3 반도체 칩(23)의 두께(h13)가 상대적으로 두껍게 형성될 수 있다. 이로 인해 제3 반도체 칩(23)의 제조 공정에서, 웨이퍼의 절단(Sawing)을 위한 절단 폭(Scribe Lane)이 증가할 수 있다.
결과적으로, 웨이퍼 내에서 제조 가능한 반도체 칩의 개수(Net Die)가 감소할 수 있고, 이로 인해 반도체 칩 제조 공정 상의 불이익이 발생하였다. 본 발명의 기술적 사상에 따른 반도체 장치(100)는 더미 반도체 칩(130)을 복수의 반도체 칩(120) 상에 배치하고, 더미 반도체 칩(130)의 두께를 증가시킴으로써, 미리 정해진 두께를 갖는 반도체 장치(100)에서의 복수의 반도체 칩(120)의 두께를 감소시킬 수 있다. 따라서, 웨이퍼 내에서 제조 가능한 반도체 칩의 개수(Net Die)가 증가할 수 있고, 이로 인해 반도체 칩 제조 공정 상의 불이익을 감소시킬 수 있다.
본 발명의 기술적 사상에 따른 실시예들이 반도체 장치의 두께가 미리 정해져 있는 것으로 설명하고 있지만, 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 반도체 장치의 두께가 미리 정해져 있지 않더라도, 더미 반도체 칩의 두께를 증가시킴으로써 반도체 칩의 두께를 감소시킬 수 있다. 따라서, 본 발명의 기술적 사상은 반도체 장치의 두께가 미리 정해져 있지 않은 경우에도, 반도체 칩 제조 공정 상의 이점이 있다.
이하에서는, 도 9 및 도 10을 참조하여, 본 발명의 기술적 사상에 따른 반도체 칩의 두께에 따른 반도체 웨이퍼의 절단 폭(Scribe Lane)에 대해 설명한다.
도 9 및 도 10은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 칩의 제조 공정에서, 반도체 칩의 두께에 따른 반도체 웨이퍼의 절단 폭(Scribe Lane)을 도시한 단면도이다.
도 9를 참조하면, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치(100)의 제3 반도체 칩(123)은, 더미 반도체 칩(130)의 존재로 인해 상대적으로 작은 두께(h123)을 가질 수 있다. 따라서, 제3 반도체 칩(123)의 제조 과정에서의 절단(S) 공정시에 절단 폭(SL1)이 상대적으로 작을 수 있다. 이로 인해, 웨이퍼 내에서 제조 가능한 반도체 칩의 개수가 증가될 수 있다.
도 10을 참조하면, 반도체 장치(10)의 제3 반도체 칩(23)은, 더미 반도체 칩(130)의 미존재로 인해 상대적으로 큰 두께(h23)를 가질 수 있다. 따라서, 제3 반도체 칩(23)의 제조 과정에서의 절단(S) 공정시에 절단 폭(SL2)이 상대적으로 클 수 있다. 이로 인해, 웨이퍼 내에서 제조 가능한 반도체 칩의 개수가 감소될 수 있다.
결과적으로, 본 발명의 기술적 사상에 따른 반도체 장치(100)는, 더미 반도체 칩(130)의 존재로 인해 복수의 반도체 칩(120)의 두께를 감소시킬 수 있고, 또한, 더미 반도체 칩(130)의 두께(h4)를 증가시킴으로써 상대적으로 작은 두께의 복수의 반도체 칩(120)을 제조할 수 있다. 이로 인해, 웨이퍼 내에서 제조 가능한 반도체 칩의 개수를 증가시킴으로써, 반도체 칩의 제조 공정 상에서의 불이익을 감소시킬 수 있다.
이하에서는, 도 11을 참조하여, 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치에 대해 설명한다. 앞서 설명한 실시예와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 11을 참조하면, 도 5의 반도체 장치(200)는 도 1의 반도체 장치(100)와 달리, 제3 반도체 칩(223)의 내부에 관통홀(240)을 포함할 수 있다. 다만, 이 경우에도 더미 반도체 칩(230)은 제1 내지 제3 반도체 칩(221 내지 223)과 전기적으로 절연될 수 있다.
이하에서는, 도 12 내지 도 19를 참조하여, 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법과 반도체 장치에 대해 설명한다. 앞서 설명한 실시예와의 차이점을 중심으로 설명한다.
도 12 내지 도 18은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다. 도 19는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치를 도시한 단면도이다.
도 12를 참조하면, 관통홀(140)은 기판(310)의 내부에 기판(310)의 수평면과 수직하는 방향으로 기판(310)을 관통하도록 형성될 수 있다. 관통홀(140)을 형성한 후에, 연결부(350)는 기판(310)의 상면 및 하면에, 관통홀(340)의 양 단부와 접속하도록 형성될 수 있다.
도 13을 참조하면, 기판(310) 상에 연결부(350) 및 제1 반도체 칩(321)을 형성할 수 있다. 그 후에, 제1 반도체 칩(321)의 하면에 형성된 연결부(350)와 제1 반도체 칩(321)을 둘러싸도록 기판(310) 상에 절연막(360)을 형성할 수 있다. 이 경우, 도 3과 달리, 절연막(360)은 기판(310)과 오버랩되도록 형성될 수 있다.
도 14를 참조하면, 제1 반도체 칩(321) 상에 연결부(350) 및 제2 반도체 칩(322)을 형성할 수 있다. 그 후에, 제2 반도체 칩(322)의 하면에 형성된 연결부(350)와 제2 반도체 칩(321)을 둘러싸도록 제1 반도체 칩(321) 및 절연막(360)(도 13에서 형성된 절연막) 상에 절연막(360)을 추가로 형성할 수 있다. 이 경우, 도 4와 달리, 절연막(360)은 기판(310)과 오버랩되도록 형성될 수 있다.
도 15를 참조하면, 제2 반도체 칩(322) 상에 연결부(350) 및 제3 반도체 칩(323)을 형성할 수 있다. 제3 반도체 칩(323)의 하면에 형성된 연결부(350)와 제3 반도체 칩(323)을 둘러싸도록 제2 반도체 칩(322) 및 절연막(360)(도 14에서 형성된 절연막) 상에 절연막(360)을 추가로 형성할 수 있다. 이 경우, 도 5와 달리, 절연막(360)은 기판(310)과 오버랩되도록 형성될 수 있다.
도 16을 참조하면, 도 6과 달리, 제3 반도체 칩(323) 및 절연막(360) 상에, 기판(310)과 오버랩되도록 접착층(380)이 형성될 수 있다. 또한, 도 19의 반도체 장치(300)는 도 7의 반도체 장치(100)과 달리, 보호막을 포함하지 않을 수 있다. 다만, 도 19의 반도체 장치(300)가 보호막(470)을 포함하는 경우, 본 발명의 기술적 사상에 따른 또 다른 실시예인 도 20의 반도체 장치(400)가 형성될 수 있다.
접착층(380)은 반도체 칩(323)과 더미 반도체 칩(330)을 연결(bonding)할 수 있다. 이 경우, 접착층(380)은 미도전성 물질을 포함함으로써, 제3 반도체 칩(323)과 더미 반도체 칩(330)을 상호간에 절연시킬 수 있다.
접착층(380) 상에 기판(310)과 오버랩되도록 더미 반도체 칩(330)을 형성할 수 있다. 더미 반도체 칩(330)을 형성하는 것은, 후술하는 웨이퍼 간의 결합으로 형성할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 몇몇 실시예에서 더미 반도체 칩(330)은 개별적으로 접착층(380) 상에 형성될 수 있다.
도 17은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치에서, 웨이퍼 간(Wafer to Wafer)의 결합으로 제조되는 제조 방법을 개략적으로 설명한 도면이다. 도 18은 도 17의 반도체 장치(1000)를 A-A'선을 따라 절단한 부분 확대 단면도이다.
도 17 및 도 19를 참조하면, 반도체 웨이퍼(W1) 상에 반도체 장치(1000)가 일정한 간격으로 이격되어 배치될 수 있다. 반도체 장치(1000)는 도 19의 반도체 장치(300)에서, 기판(310), 제1 반도체 칩(321), 제2 반도체 칩(322), 제3 반도체 칩(323), 관통홀(340), 연결부(350) 및 절연막(360)을 포함할 수 있다.
더미 반도체 웨이퍼(W2)는 반도체 회로(즉, 능동 소자)를 포함하지 않을 수 있다. 즉, 더미 반도체 웨이퍼(W2)는 반도체 회로를 포함하지 않는 실리콘 칩 또는 히트 싱크를 포함할 수 있다.
도 18은 반도체 웨이퍼(W1) 상의 하나의 반도체 장치(1000)를 부분 확대한 단면도이다.
도 18을 참조하면, 반도체 웨이퍼(W1) 상에 서로 일정한 간격으로 배치되어 있는 반도체 장치(1000) 상에 더미 반도체 웨이퍼(W2)를 결합할 수 있다. 이 경우, 앞에서 설명한 바와 같이, 반도체 장치(1000)와 더미 반도체 웨이퍼(W2)는 접착층(380)을 통해 결합될 수 있다.
각각의 반도체 장치(1000) 상에 더미 반도체 웨이퍼(W2)를 결합시킨 후에, 반도체 웨이퍼(W1) 및 더미 반도체 웨이퍼(W2)를 절단하여 반도체 장치(300)을 제조할 수 있다. 이러한, 제조 방법은 반도체 웨이퍼(W1) 및 더미 반도체 웨이퍼(W2)를 각각 절단하는 제조 공정을 하나의 제조 공정으로 단축시킴으로써 제조 공정 상의 이점이 있다.
도 12 내지 도 18에 도시된 제조 방법을 통해 도 19의 반도체 장치(300)를 제조할 수 있다. 본 발명의 기술적 사상에 따른 반도체 장치(300)의 제조 방법에서, 반도체 장치(300)의 두께가 미리 정해져 있는 것으로 설명하고 있지만, 이에 제한되는 것은 아니다.
이하에서는, 도 19를 참조하여 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치에 대해 설명한다. 앞서 설명한 실시예와의 차이점을 중심으로 설명한다.
도 19를 참조하면, 도 19의 반도체 장치(300)는 기판(310), 제1 반도체 칩(321), 제2 반도체 칩(322), 제3 반도체 칩(323), 더미 반도체 칩(330), 관통홀(340), 연결부(350), 절연막(360) 및 접착층(380)을 포함할 수 있다. 반도체 장치(300)는 도 7의 반도체 장치(100)와 달리, 접착층(380)을 더 포함할 수 있고, 보호막(170)을 포함하지 않을 수 있다.
접착층(380)은 제3 반도체 칩(323) 및 절연층(360) 상에 배치될 수 있고, 제3 반도체 칩(323)과 더미 반도체 칩(330)을 연결(bonding)할 수 있다. 이 경우, 접착층(380)은 미도전성 물질을 포함함으로써, 제3 반도체 칩(323)과 더미 반도체 칩(330)을 상호간에 절연시킬 수 있다.
더미 반도체 칩(330)은 접착층(380) 상에 배치되고, 절연층(360)에 의해 둘러싸이지 않는다. 더미 반도체 칩(330)은 기판(310)과 오버랩될 수 있고, 더미 반도체 칩의 폭(L4)은 반도체 칩의 폭(L3)보다 클 수 있다. 반도체 장치(300)는 웨이퍼 간의 결합으로 인한 반도체 장치(300)의 제조 방법을 통해 제조될 수 있다.
몇몇 실시예에서, 제3 반도체 칩(323)은 관통홀(340)을 포함할 수 있다. 다만, 이 경우에도 더미 반도체 칩(330)은 제1 내지 제3 반도체 칩(321 내지 323)과 전기적으로 절연될 수 있다.
이하에서는, 도 20을 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치에 대해 설명한다. 앞서 설명한 실시예와의 차이점을 중심으로 설명한다.
도 20은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 20을 참조하면, 도 20의 반도체 장치(400)은 도 19의 반도체 장치(300)와 달리, 보호막(470)을 더 포함할 수 있다.
보호막(470)은 기판(410) 상에서, 절연막(460)의 측면, 접착층(480)의 측면 및 더미 반도체 칩(430)의 측면을 둘러싸도록 배치될 수 있다. 절연막(460)이 반도체 칩(420)의 일부만을 둘러싸는 경우, 절연막(460)으로 둘러싸여지지 않은 반도체 칩(420)의 나머지 일부도 보호막(470)이 둘러싸도록 배치될 수 있다. 보호막(470)은 더미 반도체 칩(430)의 상면에는 배치되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
보호막(470)은 반도체 칩(420)을 외부로부터 보호하는 기능을 할 수 있다. 따라서 보호막(470)은 에폭시 수지(Epoxy mold compound), 실리콘(silicon) 등의 절연 물질을 포함할 수 있다.
더미 반도체 칩의 폭(L6)은 반도체 칩의 폭(L5)보다 클 수 있다. 반도체 장치(400)는, 도 17 및 도 18에서 설명한 바와 같이, 웨이퍼 간의 결합으로 인한 제조 방법을 통해 제조될 수 있다. 다만, 이 경우, 반도체 장치(400)는 반도체 웨이퍼(W1) 및 더미 반도체 웨이퍼(W2)를 각각 절단한 후에, 기판(410) 상에서 절연막(460)의 측면, 접착층(480)의 측면 및 더미 반도체 칩(430)의 측면을 둘러싸도록 보호막(470)을 형성함으로써 제조될 수 있다.
몇몇 실시예에서, 제3 반도체 칩(423)은 관통홀(440)을 포함할 수 있다. 다만, 이 경우에도 더미 반도체 칩(430)은 제1 내지 제3 반도체 칩(421 내지 423)과 전기적으로 절연될 수 있다.
도 21은 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 21은 태블릿 PC를 도시한 것이다. 본 발명의 기술적 사상에 따른 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC에 사용될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 장치 110: 기판
120: 반도체 칩 130: 더미 반도체 칩
140: 관통홀 160: 절연막
170: 보호막 380: 접착층

Claims (10)

  1. 미리 정해진 제1 두께를 갖는 제1 반도체 칩과 미리 정해진 제2 두께를 갖는 제2 반도체 칩을 이용하여, 상기 제1 및 제2 두께의 합보다 크고 미리 정해진 제3 두께를 갖는 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서,
    상기 제1 두께를 갖는 제1 반도체 칩을 형성하고,
    상기 제1 반도체 칩 상에, 상기 제1 반도체 칩과 TSV(Through Silicon Via)로 접속되고, 상기 제2 두께를 갖는 제2 반도체 칩을 형성하고,
    상기 제2 반도체 칩 상에, 상기 제2 반도체 칩과 전기적으로 미접속되고, 제4 두께를 갖는 더미 반도체 칩을 형성하는 것을 포함하되,
    상기 제4 두께는 상기 제3 두께와 상기 제1 및 제2 두께의 합의 차이를 고려하여 결정되는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 반도체 칩을 둘러싸는 절연막을 형성하고,
    상기 절연막 및 상기 더미 반도체 칩을 둘러싸는 보호막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제4 두께는 상기 제1 및 제2 두께와 서로 다른 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제4 두께는 상기 제1 및 제2 두께보다 큰 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 TSV는 상기 제1 반도체 칩을 관통하도록 형성되고, 상기 제2 반도체 칩을 미관통하도록 형성되는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 더미 반도체 칩은 실리콘 칩(bare Si chip)인 반도체 장치의 제조 방법.
  7. 웨이퍼 상에 서로 수평으로 이격되고, 미리 정해진 제1 두께를 갖는 제1 및 제2 반도체 칩을 형성하고,
    각각의 상기 제1 및 제2 반도체 칩을 상기 웨이퍼와 TSV로 접속시키고,
    상기 제1 및 제2 반도체 칩 상에, 상기 제1 및 제2 반도체 칩과 전기적으로 미접속되고, 제2 두께를 갖는 더미 웨이퍼를 형성하고,
    상기 웨이퍼 및 상기 더미 웨이퍼를 절단하여(sawing), 상기 제1 반도체 칩을 포함하는 제1 반도체 장치와, 상기 제2 반도체 칩을 포함하는 제2 반도체 장치를 형성하되,
    상기 제1 및 제2 반도체 장치는 미리 정해진 제3 두께를 갖고, 상기 제2 두께는 상기 제3 두께와 상기 제1 두께의 차이를 고려하여 결정되는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 더미 웨이퍼를 형성하는 것은,
    상기 제1 및 제2 반도체 칩과 상기 더미 웨이퍼 사이에, 상기 제1 및 제2 반도체 칩과 상기 더미 웨이퍼를 연결(bonding)하는 접착층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 제1 반도체 장치와 오버랩되는 더미 웨이퍼의 폭은 상기 제1 반도체 칩의 폭과 다른 반도체 방치의 제조 방법.
  10. 제 7항에 있어서,
    상기 더미 웨이퍼는 반도체 회로를 미포함하는 반도체 장치의 제조 방법
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