CN110060992B - 半导体封装 - Google Patents

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Abstract

一种半导体封装，包括：第一封装，包括第一半导体芯片、将第一半导体芯片覆盖的第一封装层、和与第一半导体芯片的焊盘连接的第一再分布图案；以及第二封装，在第一封装上，该第二封装包括：第二半导体芯片、将第二半导体芯片覆盖的第二封装层、以及与第二半导体芯片的焊盘连接的第二再分布图案。第一再分布图案通过第一封装层被连接到第二再分布图案。

Description

半导体封装
相关申请的交叉引用
本申请要求分别于2018年1月19日和2018年11月5日在韩国知识产权局提交的韩国专利申请第10-2018-0007166号和第10-2018-0134443号的权益，其公开内容通过引用整体并入本文。
技术领域
一个或多个实施例涉及半导体封装。
背景技术
随着电子行业的巨大发展以及用户需求的提升，电子设备被小型化并轻量化。因此，作为电子设备的核心部分的半导体器件需要被高度集成。此外，随着移动产品的发展，半导体器件需要小型化并且是多功能的。
因此，为了提供多功能半导体封装，正在研究关于封装型半导体封装的封装，在该封装型半导体封装中，在一个半导体封装上堆叠具有另一功能的半导体封装。当上部封装大于下部封装时，建议通过扇出晶圆级封装(FOWLP)型半导体封装来形成下部封装。
发明内容
一个或多个实施例包括具有改进后的可靠性的半导体封装及其制造方法。
另外的方面将部分地在以下的描述中阐述，并且将部分地根据描述而为显而易见的，或者可以通过对所呈现的实施例加以实践来习得。
根据一个或多个实施例提供一种半导体封装，包括：第一封装，包括第一半导体芯片、将第一半导体芯片覆盖的第一封装层、和与第一半导体芯片的焊盘连接的第一再分布图案；以及第二封装，在第一封装上，该第二封装包括：第二半导体芯片、将第二半导体芯片覆盖的第二封装层、和与第二半导体芯片的焊盘连接的第二再分布图案。第一再分布图案通过第一封装层被连接到第二再分布图案。
在示例性实施例中，第一封装层将第一半导体芯片的其中设置有第一半导体芯片的焊盘的表面的至少一部分覆盖。
在示例性实施例中，第一封装层包括光敏绝缘材料。
在示例性实施例中，该半导体封装还包括：第一绝缘图案，将第一半导体芯片的其中设置有第一半导体芯片的焊盘的表面的至少一部分覆盖。第一封装层将第一半导体芯片的侧表面覆盖。
在示例性实施例中，第二封装还包括：无源器件，电连接到第二再分布图案。
在示例性实施例中，第二封装层将第二半导体芯片的其中设置有第二半导体芯片的焊盘的表面的至少一部分覆盖。
在示例性实施例中，第二封装层包括光敏绝缘材料。
该半导体封装还包括：第二绝缘图案，将第二半导体芯片的其中设置有第二半导体芯片的焊盘的表面的至少一部分覆盖。第二封装层将第二半导体芯片的侧表面覆盖。
在示例性实施例中，该半导体封装还包括：电磁屏蔽层，将第一封装的至少一部分和第二封装的至少一部分覆盖。
在示例性实施例中，该半导体封装还包括：外部封装层，将第一封装、第二封装和电磁屏蔽层覆盖。
在示例性实施例中，该半导体封装还包括：下部导电层，在第一封装和外部封装层上延伸。下部导电层连接到第一封装的第一再分布图案以及电磁屏蔽层。
在示例性实施例中，该半导体封装还包括：导热膜，设置在第一封装和外部封装层上，并且将下部导电层的至少一部分覆盖。
在示例性实施例中，该半导体封装还包括：第三封装，设置在第一封装的下方。第三封装包括：第三半导体芯片、集成无源器件(IPD)、将第三半导体芯片和IPD覆盖的第三封装层、以及通过第三封装层被连接到第一再分布图案的第三再分布图案。
在示例性实施例中，第三半导体芯片是人工智能(AI)处理器。
在示例性实施例中，IPD是环形的以围绕第三半导体芯片。
附图说明
这些和/或其他方面将根据以下结合附图对实施例的描述而变得显而易见并且更易于理解，其中：
图1是示出根据本发明构思的示例性实施例的半导体封装的剖视图；
图2A至图2D是示出根据本发明构思的示例性实施例的制造半导体封装的方法的剖视图；
图3是示出根据本发明构思的示例性实施例的半导体封装的剖视图；
图4是示出根据本发明构思的示例性实施例的半导体封装的剖视图；
图5A至图5E是示出根据本发明构思的示例性实施例的制造半导体封装的方法的剖视图；
图6是示出根据本发明构思的示例性实施例的半导体封装的剖视图；
图7是示出根据本发明构思的示例性实施例的半导体封装的剖视图；
图8A是示出根据本发明构思的示例性实施例的半导体封装的剖视图；
图8B是示出沿着图8A的线8B-8B'截取的半导体封装的剖视图；并且
图9是示出根据本发明构思的示例性实施例的半导体封装的剖视图。
具体实施方式
现在将参考示出了示例实施例的附图来更全面地描述本公开。然而，本公开的主题可以以许多不同的形式来体现，并且不应该被解释为限于本文所阐述的示例实施例。相反，提供这些实施例是为了使本公开将该主题传达给本领域技术人员。在附图中，为了清楚起见，层和区域的厚度可能被夸大。只要有可能，附图中的相同附图标记将指示相同的元件。因此，本公开不受如附图所示的相对尺寸或间隔的限制。
虽然诸如“第一”、“第二”等这类术语可被用于描述各种组件，但是这些组件不受上述术语限制。上述术语仅被用于将一个组件与另一个组件区分开来。例如，在没有冲突的情况下，第一组件可以指示第二组件或者第二组件可以指示第一组件。
本文在各种示例实施例中所用的术语仅被用于描述示例实施例，并且不应被解释为限制各种另外的实施例。除非在上下文中另外定义，否则单数表述包括复数表述。本文在各种示例实施例中所用的术语“包括”或“可以包括”可以指示存在相应的功能、操作或组件，并且并不限制一个或多个附加的功能、操作或组件。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”可被用于指定存在所述特征、整体、步骤、操作、元件和/或组件，但是并不排除存在或者添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。此外，当诸如“...中的至少一个”的表述位于元素列表之前时，其修饰整个元素列表，并且不修饰列表的各个元素。
当特定实施例可以以不同方式实现时，具体的处理顺序可以与所描述的顺序不同地执行。例如，两个连续描述的处理可以被基本上同时地执行或者以与所描述的顺序相反的顺序来执行。可以预期到来自例如由于制造技术和/或公差而导致的图示的形状的变化。因此，本公开的实施例不应被解释为限于本文所示区域的特定形状，而是包括例如由制造导致的形状上的偏差。如本文所使用的，术语“和/或”包括相关所列项目中的一个或多个的任意组合和所有组合。
图1是示出根据本发明构思的示例性实施例的半导体封装10的剖视图。
参考图1，半导体封装10可以包括第一封装100以及第二封装200。半导体封装10可以是例如封装(PoP)型半导体封装上的封装，其中第二封装200附接到第一封装100。
第一封装100可以是例如扇出晶圆级封装(FOWLP)型半导体封装。
第一封装100可以包括第一半导体芯片110。形成第一半导体芯片110的半导体基板可以包括例如硅(Si)。可替代地，形成第一半导体芯片110的半导体基板可以包括诸如锗(Ge)的半导体元件、或者诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体。可替代地，形成第一半导体芯片110的半导体基板可以具有绝缘体上的硅(SOI)结构。
形成第一半导体芯片110的半导体基板可以具有有源表面、以及与有源表面相对的无源表面。在第一半导体芯片110中，包括多种不同类型的单独器件的半导体器件可以形成在有源表面上。多个单独器件可以包括各种微电子器件，例如，诸如互补金属绝缘体半导体(CMOS)晶体管的金属氧化物半导体场效应晶体管(MOSFET)、诸如系统大规模集成电路(LSI)或CMOS成像传感器(CIS)的图像传感器、微机电系统(MEMS)、有源器件、以及无源器件。
第一半导体芯片110可以包括多个焊盘110p。多个焊盘110p可以电连接到被包括在第一半导体芯片110中的半导体器件。第一半导体芯片110可以是一个半导体芯片。然而，本发明构思不限于此。例如，第一半导体芯片110可以是多个半导体芯片的堆叠体。
在示例性实施例中，第一半导体芯片110可以是例如存储器半导体芯片。存储器半导体芯片可以是诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器半导体芯片、或者是诸如相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻随机存取存储器(RRAM)的非易失性存储器半导体芯片。
另外，在示例性实施例中，第一半导体芯片110可以是逻辑芯片。例如，第一半导体芯片110可以是人工智能(AI)处理器、中央处理器单元(CPU)、微处理器单元(MPU)、图形处理器单元(GPU)、或应用处理器(AP)。
第一封装100可以包括将第一半导体芯片110的至少一部分覆盖的第一封装层120。第一封装层120将第一半导体芯片110的侧表面覆盖并且可以将第一半导体芯片110的其中设置有多个焊盘110p的下表面覆盖。第一封装层120可以具有用于将第一半导体芯片110的焊盘110p暴露的开口。
第一封装层120可以包括绝缘材料。在示例性实施例中，第一封装层120可以包括光敏材料。例如，第一封装层120可以由诸如聚酰亚胺的聚合物材料来形成。形成第一封装层120的材料不限于此。例如，第一封装层120可以包括环氧树脂模塑料(EMC)。
第一封装层120可以包括垂直穿过第一封装层120的通孔120H。通孔120H可以设置在第一半导体芯片110的外围部分中。
第一封装100可以包括设置在第一半导体芯片110上的第一再分布结构129。第一再分布结构129可以包括第一再分布图案130以及第一绝缘图案140。
第一再分布图案130可以将第一半导体芯片110的焊盘110p电连接到外部连接端子190。另外，第一再分布图案130可以电连接到第二再分布图案230。通过第一再分布图案130和第二再分布图案230，第一半导体芯片110和第二半导体芯片210可以彼此电连接，并且第二半导体芯片210可以电连接到外部连接端子190。
更详细而言，第一再分布图案130可以由多个子再分布图案来形成，并且子再分布图案可以具有多层结构。例如，第一再分布图案130可以包括第一子再分布图案131和第二子再分布图案133。第一子再分布图案131可以形成在第一封装层120上，并且可以连接到第一半导体芯片110的焊盘110p。第一子再分布图案131的一部分可以通过第一封装层120和第二绝缘图案240被连接到第二再分布图案230。第二子再分布图案133在第一绝缘图案140上延伸，并且可以通过第一绝缘图案140被连接到第一子再分布图案131。
第一绝缘图案140可以设置在第一封装层120的下表面上。第一绝缘图案140将第一子再分布图案131覆盖，并且可以具有将第一子再分布图案131的一部分暴露的开口。
保护层150可以形成在第一绝缘图案140上。保护层150可以将第二子再分布图案133的一部分暴露。外部连接端子190可以布置在第二子再分布图案133的、由保护层150暴露的部分上。外部连接端子190可以是例如焊球或凸块。外部连接端子190可以将半导体封装10电连接到外部设备。
第二封装200可以布置在第一封装100上。第二封装200可以包括第二半导体芯片210。第二半导体芯片210可以包括焊盘210p。第二半导体芯片210可以是一个半导体芯片。然而，本发明构思不限于此。例如，第二半导体芯片210可以是多个半导体芯片的堆叠体。
在示例性实施例中，第二半导体芯片210可以是例如存储器半导体芯片。可替代地，在示例性实施例中，第二半导体芯片210可以是逻辑芯片。
第二封装200可以包括将第二半导体芯片210的至少一部分覆盖的第二封装层220。例如，第二封装层220将第二半导体芯片210的侧表面覆盖并且可以将第二半导体芯片210的其上设置有焊盘210p的下表面覆盖。第二封装层220可以具有用于将第二半导体芯片210的焊盘210p暴露的开口。此时，第二封装层220可以不将与第二半导体芯片210的下表面相对的第二半导体芯片210的上表面覆盖。
第二封装层220可以包括绝缘材料。在示例性实施例中，第二封装层220可以包括光敏材料。例如，第二封装层220可以由诸如聚酰亚胺的聚合物材料来形成。形成第二封装层220的材料不限于此，并且可以是例如EMC。
第二封装200可以包括在第二封装层220与第一封装层120之间设置的第二再分布结构229。第二再分布结构229可以包括第二再分布图案230以及第二绝缘图案240。第二再分布图案230可以沿着第二封装层220的表面延伸，并且可以电连接到第二半导体芯片210的焊盘210p。
根据本发明构思的实施例，第二封装200与第一封装100之间的电连接可以通过第一再分布图案130和第二再分布图案230来执行。由于半导体封装10不包括诸如焊球的、用于将第二封装200连接到第一封装100的封装间连接端子，因此可以简化半导体封装制造工艺并且可以制造出更薄的PoP型半导体封装。
通常，在堆叠有多个封装的PoP型半导体封装的情况下，由于半导体封装的翘曲，所以会在封装间连接端子中产生诸如裂缝的损坏，因此半导体封装的可靠性劣化。然而，根据本发明构思的示例性实施例，由于第二封装200和第一封装100可以在没有易于受到翘曲影响的封装间连接端子的情况下电连接，所以可以提高半导体封装10的可靠性。
图2A至图2D是示出根据本发明构思的示例性实施例的制造半导体封装的方法的剖视图。在图2A至图2D中，将对制造图1所示的半导体封装10的方法进行描述。
参考图2A，将第二半导体芯片210布置在载体11上，并且形成将第二半导体芯片210覆盖的第二封装层220。第二封装层220可以将第二半导体芯片210的侧表面和半导体芯片210的其中设置有焊盘210p的表面覆盖。在示例性实施例中，为了形成第二封装层220，在载体11和第二半导体芯片210上涂覆绝缘层，并且可以将绝缘层的一部分去除，从而使第二半导体芯片210的焊盘210p暴露。绝缘层可以包括例如光敏材料。
在形成第二封装层220之后，可以在第二封装层220和第二半导体芯片210上形成第二再分布结构229。详细而言，可以在第二封装层220以及第二半导体芯片210的焊盘210p上形成第二再分布图案230。例如，第二再分布图案230可以通过种子层形成工艺、掩模工艺和电镀工艺来形成。在形成第二再分布图案230之后，为了形成第二绝缘图案240，在第二封装层220和第二再分布图案230上形成绝缘层，并且将绝缘层的一部分去除，从而可以形成用于将第二再分布图案230的一部分暴露的开口240H。
参考图2B，将第一半导体芯片110布置在第二绝缘图案240上。可以在第一半导体芯片110与第二绝缘图案240之间设置用于将第一半导体芯片110固定的粘合层119。粘合层119可以包括例如芯片粘结膜。另外，粘合层119可以包括具有高导热率的材料，从而使第一半导体芯片110的热量可以被有效地散发。
在布置第一半导体芯片110之后，可以形成将第一半导体芯片110覆盖的第一封装层120。第一封装层120可以具有用于将第一半导体芯片110的焊盘110p暴露的开口、以及穿过第一封装层120以便将第二再分布图案230暴露的通孔120H。为了形成第一封装层120，在载体11和第二半导体芯片210上涂覆绝缘层，并且将绝缘层的一部分去除，从而使第二半导体芯片210的焊盘210p暴露，并且可以形成垂直穿过绝缘层的通孔120H，从而使第二再分布图案230暴露。
在本发明构思的示例性实施例中，第一封装层120通过使用诸如聚酰亚胺的聚合物材料的层压工艺来形成，并且可以将第一半导体芯片110的侧表面和第一半导体芯片110的其中设置有焊盘110p的表面覆盖。在这种情况下，与执行形成将第一半导体芯片110的侧表面覆盖的模制材料的工艺和在第一半导体芯片110的下表面上顺序地形成绝缘材料的工艺的情况相比，因为可以通过单一层压工艺来形成将第一半导体芯片110的侧表面和第一半导体芯片110的表面覆盖的第一封装层120，所以可以简化半导体封装制造工艺。
参考图2C，可以在第一封装层120和第一半导体芯片110上形成第一再分布结构。为了形成第一再分布结构，可以顺序地形成第一子再分布图案131、第一绝缘图案140和第二子再分布图案133。更详细而言，第一子再分布图案131形成在第一封装层120上，与第一半导体芯片110的焊盘110p接触，并且沿着第一封装层120的通孔120H延伸，并且可以与第二再分布模式230接触。例如，第一子再分布图案131可以通过种子层形成工艺、掩模工艺和电镀工艺来形成。在形成第一子再分布图案131之后，为了形成第一绝缘图案140，在第一封装层120和第一子再分布图案131上形成绝缘层，并且将绝缘层的一部分去除，从而可以形成用于将第一子再分布图案131的一部分暴露的开口。在形成第一绝缘图案140之后，可以在第一绝缘图案140上形成第二子再分布图案133。第二子再分布图案133可以通过第一绝缘图案140被连接到第一子再分布图案131。例如，第二子再分布图案133可以通过种子层形成工艺、掩模工艺和电镀工艺来形成。
然后，在第一绝缘图案140上形成保护层150。保护层150可以具有将第二子再分布图案133的一部分暴露的开口。在形成保护层150之后，可以将外部连接端子190附接到通过保护层150的开口而暴露的第二子再分布图案133。外部连接端子190可以是例如焊球或凸块。
参考图2D，去除载体(图2C中的11)，并且通过锯切工艺来将半导体封装单一化为单独的半导体封装。也就是说，图2C所示的半导体封装沿着划线(图2C的SL)被切断并且可以被划分为多个单独的半导体封装。
图3是示出根据本发明构思的示例性实施例的半导体封装10a的剖视图。除了被包括在第一封装100a中的第一绝缘图案140a和第一封装层120a、以及被包括在第二封装层200a中的第二绝缘图案240a和第二封装层220a之外，图3所示的半导体封装10a可以具有与图1所示的半导体封装10的组件相同的组件。在图3中，将不给出或者将简单地给出与以上描述相同的描述。
参考图3，第一封装100a可以包括将第一半导体芯片110的侧壁覆盖的第一封装层120a。此时，第一封装层120a的下表面可以与第一半导体芯片110的下表面基本上共面。
第一封装层120a可以包括绝缘材料。在示例性实施例中，第一封装层120a可以包括光敏材料。例如，第一封装层120a可以由诸如聚酰亚胺的聚合物材料来形成。
第一封装100a可以包括第一再分布结构129a。第一再分布结构129a可以包括第一再分布图案130和第一绝缘图案140a。
第一绝缘图案140a可以包括在第一半导体芯片110和第一封装层120a上顺序堆叠的第一子绝缘图案141和第二子绝缘图案143。第一子绝缘图案141设置在第一半导体芯片110的下表面以及第一封装层120a的下表面上，并且可以具有用于将第一半导体芯片110的焊盘110p暴露的开口。第二子绝缘图案143设置在第一子绝缘图案141上，并且可以将第一子绝缘图案141上的第一子再分布图案131覆盖。
在示例性实施例中，第一绝缘图案140a可以包括光敏材料。例如，第一绝缘图案140a可以由诸如聚酰亚胺的聚合物材料来形成。另外，在示例性实施例中，第一绝缘图案140a可以由具有低介电常数(低k)、低热膨胀系数(低CTE)和/或低固化温度的介电材料来形成。
第一再分布图案130可以包括第一子再分布图案131和第二子再分布图案133。第一子再分布图案131可以沿着第一子绝缘图案141延伸，并且可以通过第一子绝缘图案141的开口被连接到第一半导体芯片110的焊盘110p。另外，第一子再分布图案131的一部分可以通过第一子绝缘图案141、第一封装层120a和第二子绝缘图案243被连接到第二再分布图案230。
第二封装200a可以包括将第二半导体芯片210a的侧壁覆盖的第二封装层220a。此时，第二封装层220a的下表面可以与第二半导体芯片210的下表面基本上共面。在示例性实施例中，第二封装层220a可以由EMC来形成。然而，本发明构思不限于此。
第二封装200a可以包括第二再分布结构229a。第二再分布结构229a可以包括第二再分布图案230以及第二绝缘图案240a。
第二绝缘图案240a可以包括在第二半导体芯片210a和第二封装层220a上顺序堆叠的第一子绝缘图案241和第二子绝缘图案243。第一子绝缘图案241设置在第二半导体芯片210a的下表面以及第二封装层220a的下表面上，并且可以具有用于将第二半导体芯片210a的焊盘210p暴露的开口。第二子绝缘图案243设置在第一子绝缘图案241上，并且可以将第一子绝缘图案241上的第二再分布图案230覆盖。
在示例性实施例中，第二绝缘图案240a可以包括光敏材料。例如，第二绝缘图案240a可以由诸如聚酰亚胺的聚合物材料来形成。另外，在示例性实施例中，第二绝缘图案240a可以由具有低介电常数(低k)、低热膨胀系数(低CTE)和/或低固化温度的介电材料来形成。
图4是示出根据本发明构思的示例性实施例的半导体封装10b的剖视图。在图4中，将不给出或者将简单地给出与以上描述相同的描述。
参考图4，半导体封装10b可以包括第一封装100b以及第二封装200b。半导体封装10b可以是例如PoP型半导体封装，其中第二封装200b附接到第一封装100b上。第一封装100b可以是例如FOWLP型半导体封装。
第一封装100b可以包括多个半导体芯片。例如，第一封装100b可以包括彼此水平分开的、第一下部半导体芯片111和第二下部半导体芯片113。在示例性实施例中，第一下部半导体芯片111和第二下部半导体芯片113可以是相同类型的半导体芯片。或者，在示例性实施例中，第一下部半导体芯片111和第二下部半导体芯片113可以是不同类型的半导体芯片。
第一封装100b可以包括将第一下部半导体芯片111的至少一部分以及第二下部半导体芯片113的至少一部分覆盖的第一封装层120。第一封装层120可以包括绝缘材料。在示例性实施例中，第一封装层120可以由光敏材料来形成，例如，诸如聚酰亚胺的聚合物材料。
第二封装200b可以包括多个半导体芯片。例如，第二封装200b可以包括彼此水平间隔开的、第一上部半导体芯片211和第二上部半导体芯片213。在示例性实施例中，第一上部半导体芯片211和第二上部半导体芯片213可以是相同类型的半导体芯片。可替代地，在示例性实施例中，第一上部半导体芯片211和第二上部半导体芯片213可以是不同类型的半导体芯片。
此外，在示例性实施例中，第二封装200b可以是系统级封装型半导体封装，其中封装了执行信号处理功能的各种电路器件，例如无源器件160。
第二封装200b可以包括将第一上部半导体芯片211的至少一部分以及第二上部半导体芯片213的至少一部分覆盖的第二封装层220b。第二封装层220b可以填充在第一上部半导体芯片211与第二上部半导体芯片213之间。在示例性实施例中，第二封装层220b可以由EMC来形成。然而，本发明构思不限于此。
图5A至图5E是示出根据本发明构思的示例性实施例的制造半导体封装的方法的剖视图。在图5A至图5E中，将对制造图4所示的半导体封装10b的方法进行描述。
参考图5A，将第一上部半导体芯片211和第二上部半导体芯片213布置在支撑基板13上。然后，在支撑基板13上形成将第一上部半导体芯片211和第二上部半导体芯片213覆盖的第二封装层220b。在示例性实施例中，第二封装层220b可以包括EMC。可替代地，在示例性实施例中，第二封装层220b可以包括绝缘层，该绝缘层包括光敏材料，如图2A的第二封装层220。
参考图5B，从图5A的所得结构中去除支撑基板13，并且将所得结构翻转并布置在载体11上。
然后，可以在第二封装层220b、第一上部半导体芯片211以及第二上半导体芯片213上形成第二再分布结构。为了形成第二再分布结构，可以顺序地形成第一子绝缘图案241、第二再分布图案230和第二子绝缘图案243。更详细而言，在第一子绝缘图案241中，在第一上部半导体芯片211和第二上部半导体芯片213上形成绝缘层，并且将绝缘层的一部分去除，从而可以形成用于将第一上部半导体芯片211的焊盘211p以及第二上部半导体芯片213的焊盘213p暴露的开口。在形成第一子绝缘图案241之后，可以在第一子绝缘图案241上形成第二再分布图案230。例如，第二再分布图案230可以通过种子层形成工艺、掩模工艺和电镀工艺来形成。在形成第二再分布图案230之后，可以在第一子绝缘图案241上形成将第二再分布图案230覆盖的第二子绝缘图案243。第二子绝缘图案243可以具有用于将第二再分布图案230的一部分暴露的开口243H。
参考图5C，将第一下部半导体芯片111和第二下部半导体芯片113布置在第二子绝缘图案243上。在第一下部半导体芯片111与第二绝缘图案240a之间以及第二下部半导体芯片113与第二子绝缘图案243之间，可以设置用于将第一下部半导体芯片111以及第二下部半导体芯片113固定的粘合层119。
在形成第一下部半导体芯片111和第二下部半导体芯片113之后，可以形成将第一下部半导体芯片111和第二下部半导体芯片113覆盖的第一封装层120。第一封装层120可以通过与图2B中描述的方法类似的方法而具有垂直穿过第一封装层120的通孔120H、以及将第一下部半导体芯片111的焊盘111p、和第二下部半导体芯片113的焊盘113p暴露的开口。
参考图5D，可以在第一封装层120、第一下部半导体芯片111以及第二下部半导体芯片113上形成第一再分布结构。为了形成第一再分布结构，可以通过与图2C中描述的方法类似的方法来顺序地形成第一子再分布图案131、第一绝缘图案140和第二子再分布图案133。
然后，可以通过与图2C中描述的方法类似的方法来形成第一绝缘图案140上的保护层150、以及附接到保护层150的外部连接端子190。
参考图5E，去除载体(图5D的11)，并且沿着划线(图5D的SL)将图5D所示的半导体封装切断，使得图5D的半导体封装可以被单一化为多个单独的半导体封装。
图6是示出根据本发明构思的示例性实施例的半导体封装10c的剖视图。在图6中，将不给出或者将简单给出与以上描述相同的描述。
参考图6，半导体封装10c可以包括在垂直方向上堆叠的第一封装310、第二封装320、第三封装330以及第四封装340。第一封装310、第二封装320、第三封装330以及第四封装340可以是FOWLP型半导体封装。
第一封装310可以包括第一半导体芯片311、第一封装层312以及第一再分布结构315。第二封装320可以包括第二半导体芯片321、第二封装层322以及第二再分布结构325。第三封装330可以包括第三半导体芯片331、第三封装层332以及第三再分布结构335。例如，由于第一封装310、第二封装320以及第三封装330可以具有与先前参考图1描述的第一封装(图1中的100)的技术特征类似的技术特征，因此将不给出其详细描述。
第四封装340可以包括第四半导体芯片341、第四封装层342以及第四再分布结构345。例如，由于第四封装340可以具有与参考图1描述的第二封装(图1中的200)的技术特征类似的技术特征，因此将不给出其详细描述。
第一封装310的第一半导体芯片311、第二封装320的第二半导体芯片321、第三封装330的第三半导体芯片331以及第四封装340的第四半导体芯片341可以是相同类型的半导体芯片、或者是不同类型的半导体芯片。
在本发明构思的示例性实施例中，第一半导体芯片311、第二半导体芯片321、第三半导体芯片331以及第四半导体芯片341之间的电连接可以通过第一封装310的、穿过第一封装层312及第二绝缘图案324延伸的第一再分布图案313、第二封装320的、穿过第二封装层322及第三绝缘图案334延伸的第二再分布图案323、第三封装330的、穿过第三封装层332及第四绝缘图案344延伸的第三再分布图案333、以及第四封装340的第四再分布图案343来实现。由于第一封装310、第二封装320、第三封装330以及第四封装340可以在没有易于受到翘曲影响的封装间连接端子的情况下电连接，因此可以提高半导体封装10c的可靠性。另外，由于可以在没有封装间连接端子的情况下堆叠多个封装，因此可以制造出更薄的半导体封装10c。
图7是示出根据本发明构思的示例性实施例的半导体封装10d的剖视图。在图7中，将不给出或者将简单地给出与以上描述相同的描述。
参考图7，半导体封装10d可以包括在垂直方向上堆叠的第一封装310、第二封装320、第三封装330以及第四封装340。例如，由于第一封装310、第二封装320、第三封装330以及第四封装340可以具有与参考图6描述的半导体封装10c的技术特性类似的技术特性，因此将省略其详细描述。
半导体封装10d可以包括将第一封装310、第二封装320、第三封装330以及第四封装340的至少一部分覆盖的电磁屏蔽层350。例如，如图7所示，电磁屏蔽层350可以将第一封装310的侧壁、第二封装320的侧壁、第三封装330的侧壁、以及第四封装340的侧壁及上表面覆盖。电磁屏蔽层350屏蔽电磁干扰(EMI)，并且可以防止半导体封装10d的性能由于EMI而劣化。
例如，为了形成电磁屏蔽层350，可以通过使用诸如化学气相沉积(CVD)、非电解电镀、电解电镀、喷涂或溅射的方法来形成将第一封装310、第二封装320、第三封装330以及第四封装340覆盖的导电材料层。电磁屏蔽层350可以包括诸如铜(Cu)、银(Ag)或铂(Pt)的导电材料。
半导体封装10d可以包括将电磁屏蔽层350覆盖的外部封装层360，该电磁屏蔽层350将第一封装310、第二封装320、第三封装330以及第四封装340覆盖。在示例性实施例中，外部封装层360可以包括具有高导热率的材料，从而改善了半导体封装10d的散热特性。
半导体封装10d可以包括在第一封装310的下表面以及外部封装层360的下表面上设置的下部导电层370和导热膜380。
下部导电层370可以从第一封装310的第一绝缘图案314的表面、外部封装层360的表面、和/或第一封装310与外部封装层360之间的电磁屏蔽层350的表面延伸。
下部导电层370的一部分沿着第一绝缘图案314延伸，并且可以通过第一绝缘图案314的开口被连接到第一封装310的第一再分布图案313。
另外，下部导电层370的一部分连接到电磁屏蔽层350，并且可以作为用于使入射在电磁屏蔽层350上的电磁波接地的电气通路来发挥作用。
例如，下部导电层370可以包括导电材料。例如，下部导电层370可以包括具有低电阻率的材料，例如Cu。
导热膜380可以设置在第一封装310的第一绝缘图案314的表面、外部封装层360的表面、和/或第一封装310与外部封装层360之间的电磁屏蔽层350的表面上。导热膜380将下部导电层370覆盖，并且可以包括将下部导电层370的一部分暴露的开口。
例如，导热膜380可以包括具有高导热率的绝缘材料。
图8A是示出根据本发明构思的示例性实施例的半导体封装10e的剖视图。图8B是示出沿着图8A的线8B-8B'截取的半导体封装的剖视图。
参考图8A和图8B，半导体封装10e可以包括半导体芯片411以及无源部分413。半导体封装10e可以是系统级封装，其中半导体芯片411和无源部分413通过扇出方法来封装。
在示例性实施例中，半导体芯片411可以是逻辑芯片。例如，半导体芯片411可以是AI处理器。可替代地，半导体芯片411可以是CPU、MPU、GPU或AP。可替代地，在示例性实施例中，半导体芯片411可以是存储器半导体芯片。
在示例性实施例中，无源部分413可以包括集成无源器件(IPD)。IPD可以包括例如设置在硅基板上的各种无源器件。
在示例性实施例中，无源部分413可以包括各种无源器件，该各种无源器件形成在具有可容纳半导体芯片411的腔室的基板上。例如，如图8B所示，无源部分413可以是环形的以围绕半导体芯片411。
可替代地，在其他示例性实施例中，半导体封装10e可以包括彼此间隔开的多个无源部分413。
半导体封装10e可以包括对半导体芯片411和无源部分413进行模制的封装层420，使得半导体芯片411和无源部分413彼此集成在一起。封装层420可以将半导体芯片411的至少一部分以及无源部分413的至少一部分覆盖。例如，封装层420可以将半导体芯片411的侧壁、半导体芯片411的其上设置有半导体芯片411的焊盘411p的下表面、无源部分413的侧壁、以及无源部分413的其上设置有无源部分413的焊盘413p的下表面覆盖。
半导体封装10e可以包括再分布结构429。再分布结构429可以包括再分配图案430以及绝缘图案440。
再分布图案430可以将半导体芯片411的焊盘411p电连接到外部连接端子190，并且可以将无源部分413的焊盘413p电连接到外部连接端子190。再分布图案430可以由多个子再分布图案430来形成，并且子再分布图案430可以具有多层结构。例如，再分布图案430可以包括第一子再分布图案431以及第二子再分布图案433。第一子再分布图案431可以沿着封装层420的表面延伸，连接到半导体芯片411的焊盘411p，并且可以连接到无源部分413的焊盘413p。另外，第一子再分布图案431的一部分可以在垂直方向上穿过封装层420延伸。
绝缘图案440设置在封装层420的下表面上，并且可以将第一子再分布图案431的至少一部分覆盖。
保护层450可以形成在绝缘图案440上。保护层450将第二子再分布图案433覆盖，并且可以将第二子再分布图案433的一部分暴露。外部连接端子190可以布置在第二子再分布图案433的由保护层450暴露的部分中。
导热膜460和散热板470可以设置在半导体芯片411的上表面以及无源部分413的上表面上。用于将半导体芯片411固定的粘合层418可以设置在半导体芯片411的上表面与导热膜460之间。用于将无源部分固定的粘合层419可以设置在无源部分413的上表面与导热膜460之间。在示例性实施例中，粘合层418和419可以包括具有高导热率的材料，从而改善了半导体芯片411的散热特性和无源部分413的散热特性。
图9是示出根据本发明构思的示例性实施例的半导体封装10f的剖视图。在图9中，将不给出或者将简单地给出与以上描述相同的描述。
参考图9，半导体封装10f可以包括下部封装610以及上部封装620。由于下部封装610可以具有与图8A和8B所示的半导体封装10e相同的组件，并且上部封装620可以具有与图7所示的半导体封装10d相同的组件，因此将不给出下部封装610和上部封装620的详细描述。
如图9所示，设置在下部封装610中的第一子再分布图案431可以穿过下部封装610的封装层420、以及导热膜380延伸，并且可以连接到下部导电层370。也就是说，下部封装610的半导体芯片411和上部封装620的半导体芯片311、321、331和341可以通过下部封装610的再分布图案430、上部封装620的下部导电层370、以及上部封装620的第一再分布图案313、第二再分布图案323、第三再分布图案333和第四再分布图案343被连接。
在示例性实施例中，下部封装610的半导体芯片411是AI处理器，并且上部封装620的半导体芯片311、321、331和341可以是存储器半导体芯片，该存储器半导体芯片被配置为向下部封装610的半导体芯片411发送电信号并且从下部封装610的半导体芯片411接收电信号。
在本发明构思的示例性实施例中，由于下部封装610和上部封装620可以在没有易于受到翘曲影响的封装间连接端子的情况下彼此电连接，因此可以提高半导体封装10f的可靠性。另外，由于可以在没有封装间连接端子的情况下堆叠多个封装，因此可以制造出更薄的半导体封装10f。
应当理解的是，本文所描述的实施例应仅被认为是描述性的，而并非为了限制的目的。每个实施例中的特征或方面的描述可通常应被认为可用于其他实施例中的其他类似特征或方面。
虽然已经参考附图描述了一个或多个实施例，但是本领域普通技术人员将会理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种修改。

Claims (14)

1.一种半导体封装，包括：
第一封装，包括：第一半导体芯片、将所述第一半导体芯片覆盖的第一封装层、与所述第一半导体芯片的焊盘连接的第一再分布图案和接触所述第一封装层的下表面和所述第一再分布图案的第一绝缘图案；以及
第二封装，在所述第一封装上，所述第二封装包括：第二半导体芯片、将所述第二半导体芯片覆盖的第二封装层、和与所述第二半导体芯片的焊盘连接的第二再分布图案，
其中所述第一再分布图案通过所述第一封装层被连接到所述第二再分布图案，并且
其中所述第一封装层包括从所述第一封装层的上表面延伸到与所述第一封装层的所述上表面相对的所述第一封装层的所述下表面的第一通孔，
其中所述第一再分布图案沿着所述第一封装层的所述下表面和所述第一通孔的侧壁连续延伸，并且直接连接到所述第二再分布图案，
其中所述第一再分布图案部分地填充所述第一通孔，
其中所述第一绝缘图案部分地填充所述第一通孔并且接触在所述第一通孔中提供的所述第一再分布图案，
其中所述第一封装层接触所述第一半导体芯片的其中设置有所述第一半导体芯片的焊盘的下表面，并且
其中所述第一再分布图案直接接触所述第一封装层的所述下表面和所述第一通孔的所述侧壁。
2.根据权利要求1所述的半导体封装，其中，
所述第一封装层包括光敏绝缘材料。
3.根据权利要求1所述的半导体封装，其中，
所述第一封装层将所述第一半导体芯片的侧表面覆盖。
4.根据权利要求1所述的半导体封装，其中，所述第二封装进一步包括：
无源器件，电连接到所述第二再分布图案。
5.根据权利要求1所述的半导体封装，其中，
所述第二封装层将所述第二半导体芯片的设置有所述第二半导体芯片的焊盘的表面的至少一部分覆盖。
6.根据权利要求1所述的半导体封装，其中，
所述第二封装层包括光敏绝缘材料。
7.根据权利要求1所述的半导体封装，进一步包括：
第二绝缘图案，将所述第二半导体芯片的设置有所述第二半导体芯片的焊盘的表面的至少一部分覆盖，
其中所述第二封装层将所述第二半导体芯片的侧表面覆盖。
8.根据权利要求1所述的半导体封装，进一步包括：
电磁屏蔽层，将所述第一封装的至少一部分和所述第二封装的至少一部分覆盖。
9.根据权利要求8所述的半导体封装，进一步包括：
外部封装层，将所述第一封装、所述第二封装和所述电磁屏蔽层覆盖。
10.根据权利要求9所述的半导体封装，进一步包括：
下部导电层，在所述第一封装和所述外部封装层上延伸，
其中所述下部导电层连接到所述第一封装的所述第一再分布图案以及所述电磁屏蔽层。
11.根据权利要求10所述的半导体封装，进一步包括：
导热膜，设置在所述第一封装和所述外部封装层上，并且将所述下部导电层的至少一部分覆盖。
12.根据权利要求1所述的半导体封装，进一步包括：
第三封装，设置在所述第一封装的下方，
其中所述第三封装包括：第三半导体芯片、集成无源器件IPD、将所述第三半导体芯片和所述IPD覆盖的第三封装层、以及通过所述第三封装层被连接到所述第一再分布图案的第三再分布图案。
13.根据权利要求12所述的半导体封装，其中，
所述第三半导体芯片包括人工智能AI处理器。
14.根据权利要求12所述的半导体封装，其中，
所述IPD是环形的以围绕所述第三半导体芯片。
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