KR20180071138A - 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법 - Google Patents

칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법 Download PDF

Info

Publication number
KR20180071138A
KR20180071138A KR1020160173987A KR20160173987A KR20180071138A KR 20180071138 A KR20180071138 A KR 20180071138A KR 1020160173987 A KR1020160173987 A KR 1020160173987A KR 20160173987 A KR20160173987 A KR 20160173987A KR 20180071138 A KR20180071138 A KR 20180071138A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
heat transfer
transfer block
heat
Prior art date
Application number
KR1020160173987A
Other languages
English (en)
Other versions
KR102527409B1 (ko
Inventor
성기준
정래형
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160173987A priority Critical patent/KR102527409B1/ko
Priority to US15/635,600 priority patent/US10170456B2/en
Priority to CN201710820887.2A priority patent/CN108206178A/zh
Publication of KR20180071138A publication Critical patent/KR20180071138A/ko
Application granted granted Critical
Publication of KR102527409B1 publication Critical patent/KR102527409B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

인터커넥트(interconnect)층에 상호 이격되어 배치된 제1반도체 칩 및 제2반도체 칩과, 반도체 재질의 열 전달 블록(heat transferring block), 열 전달 블록의 상면(top surface)에 연결되고 봉지재의 상면을 덮도록 연장된 방열층을 포함하는 반도체 패키지 및 제조 방법을 제시한다.

Description

칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법{Semiconductor package including heat transferring block between chips and methods for manufacturing the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히 반도체 칩(chip)들 사이에 열 전달 블록(heat transferring block)을 배치한 반도체 패키지 및 제조 방법에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라, 복수의 반도체 소자(semiconductor device)들을 하나의 패키지 구조 내에 통합하는 기술이 요구되고 있다. 하나로 통합된 패키지 구조는 반도체 소자 전체 크기를 줄이며 다양한 기능들을 수행하도록 설계(design)될 수 있다. 서로 다른 기능을 하는 반도체 칩(semiconductor chip)들 복수 개를 하나의 패키지로 구현하여, 다양한 기능을 수행하며 대용량의 데이터를 한번에 처리할 수 있는 패키지 구조가 시도되고 있다.
이러한 통합된 패키지 구조로서 시스템 인 패키지 (SIP: System In Package) 기술이 주목되고 있다. 어플리케이션-프로세서 칩(application processor chip)과 메모리 칩(memory chip)을 하나의 SIP 패키지로 구비하고자 시도되고 있다. 마이크로-프로세서 칩과 메모리 칩이 하나의 SIP 패키지로 통합되며, 패키지 구동 시 많은 열이 발생될 수 있어, 패키지 외부로 열을 유효하게 방출하고자 여러 방식이 시도되고 있다.
본 출원은 반도체 칩들 사이에 열 전달 블록(heat transferring block)을 배치한 반도체 패키지의 구조를 제시하고자 한다.
본 출원은 반도체 칩들 사이에 열 전달 블록(heat transferring block)을 배치한 반도체 패키지의 구조를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 인터커넥트(interconnect)층에 상호 이격되어 배치된 제1반도체 칩 및 제2반도체 칩; 상기 인터커넥트층의 상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 배치된 반도체 재질의 열 전달 블록(heat transferring block); 상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 덮는 봉지재(encapsulant); 및 상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층;을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 히트 싱크 패턴(heat sink pattern)을 가지는 인터커넥트(interconnect)층에 상호 이격되어 배치된 제1반도체 칩 및 제2반도체 칩; 상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 상기 히트 싱크 패턴에 접속되도록 배치된 열 전달 블록(heat transferring block); 상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 덮는 봉지재(encapsulant); 및 상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층;을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 인터커넥트(interconnect)층에 상호 이격되어 배치된 제1반도체 칩 및 제2반도체 칩; 상기 제1반도체 칩과 상기 제2반도체 칩 사이의 상기 인터커넥트층 부분에 접착층에 의해 하면(bottom surface)가 접착된 열 전달 블록(heat transferring block); 상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 덮는 봉지재(encapsulant); 및 상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층;을 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 캐리어(carrier) 상에 인터커넥트(interconnect)층을 형성하는 단계; 상기 인터커넥트층에 상에 상호 이격되도록 제1반도체 칩 및 제2반도체 칩을 배치하는 단계; 상기 인터커넥트층의 상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 반도체 재질의 열 전달 블록(heat transferring block)을 배치하는 단계; 상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 적어도 덮는 봉지재(encapsulant)를 형성하는 단계; 및 상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장되는 방열층을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 캐리어 상에 히트 싱크 패턴(heat sink pattern)을 가지는 인터커넥트(interconnect)층을 형성하는 단계; 상기 인터커넥트층에 상호 이격되도록 제1반도체 칩 및 제2반도체 칩을 배치하는 단계; 상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 상기 히트 싱크 패턴에 접속되도록 열 전달 블록(heat transferring block)을 배치하는 단계; 상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 적어도 덮는 봉지재(encapsulant)를 형성하는 단계; 및 상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 캐리어(carrier) 상에 인터커넥트(interconnect)층을 형성하는 단계; 상기 인터커넥트층에 상호 이격되도록 제1반도체 칩 및 제2반도체 칩을 배치하는 단계; 상기 제1반도체 칩과 상기 제2반도체 칩 사이의 상기 인터커넥트층 부분에 접착층에 의해 하면(bottom surface)가 접착된 열 전달 블록(heat transferring block)을 배치하는 단계; 상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 적어도 덮는 봉지재(encapsulant)를 형성하는 단계; 및 상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
도 1 및 도 2는 각각 일 예에 따른 반도체 패키지 구조를 보여주는 평면도 및 단면도이다.
도 3은 일 예에 따른 반도체 패키지 구조를 보여주는 단면도이다.
도 4는 일 예에 따른 반도체 패키지 구조를 보여주는 단면도이다.
도 5는 일 예에 따른 반도체 패키지 구조를 보여주는 단면도이다.
도 6 내지 8은 일 예에 따른 반도체 패키지 제조 방법을 보여주는 단면도들이다.
도 9는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
본 출원의 반도체 패키지는 시스템 인 패키지로 구성될 수 있다. 반도체 패키지는 서로 다른 기능을 수행하도록 제작된 복수의 반도체 칩들이 하나의 패키지 형태로 조립된 형태를 가질 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 반도체 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 또는, 반도체 칩은 전자 회로가 집적된 반도체 다이(die)가 어떠한 패키지 기판 상에 패키징(packaging)된 형태를 가질 수 있다. 반도체 칩은 복수의 반도체 다이들이 관통 실리콘 비아(TSV: Through Silicon Via) 구조를 이용하여 수직하게 3 차원(3D) 적층된 형태를 포함할 수 있다. 반도체 다이는 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 다이일 수 있다. 반도체 칩 또는 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
시스템 인 패키지의 반도체 칩은 하나의 시스템을 이루는 일부로 배치된 시스템 온 칩(SoC: System on Chip) 형태의 로직(logic) 칩일 수 있다. SoC는 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러(microcontroller), 어플리케이션 프로세서(AP), 디지털 신호 처리 코어(digital signal processing core) 및 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다. SoC칩은 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit)일 수 있다.
이러한 SoC칩이 고속 동작하기 위해서, 데이터를 저장하는 메모리 칩과 SoC칩은 빠르게 데이터를 주고받을 필요가 있다. 이를 위해 짧은 인터페이스 신호 경로 거리 및 보다 높은 신호 대역이 요구되고 있다. 일 예로서, 모바일(mobile) AP 칩과 광대역 메모리(HBM: High Bandwidth Memory) 칩이 측방향으로 마주보도록 하나의 시스템 인 패키지 내에 배치함으로써, AP 칩과 메모리 칩 사이에 보다 짧은 인터페이스 신호 경로를 확보할 수 있다. HBM은 관통 실리콘 비아(TSV) 기술로 상호 수직하게 적층된 메모리 다이(die)들을 연결하여 광대역 신호 교환을 구현하도록 개발되고 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지 구조를 보여주는 평면도이고, 도 2는 도 1의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 1을 도 2와 함께 참조하면, 반도체 패키지(10)는 서로 다른 기능을 수행하는 제1반도체 칩(200)과 제2반도체 칩(300)이 측방향으로 일정 간격 이격되어 배치된 시스템 인 패키지(SIP) 구조로 구성될 수 있다. 제1반도체 칩(200)과 제2반도체 칩(300)은 봉지재(encapsulant: 500)에 의해 보호될 수 있다. 제2반도체 칩(300)은 데이터(data)를 저장하거나 버퍼(buffer)로 동작하는 메모리(memory) 소자일 수 있고, 제1반도체 칩(200)은 제2반도체 칩(300)의 데이터를 연산하는 연산 소자, 예컨대, 어플리케이션 프로세서(AP) 소자일 수 있다.
AP 소자의 동작에는 메모리 소자와의 대량의 데이터 교환이 고속으로 이루어지는 것이 요구되므로, 제1반도체 칩(200)과 제2반도체 칩(300) 사이의 영역에는 대량의 고속 데이터 교환 동작에 따른 발열이 집중될 수 있다. 제1반도체 칩(200)과 제2반도체 칩(300)과의 데이터 교환 과정에서 발생된 열이 제1반도체 칩(200)과 제2반도체 칩(300) 사이의 영역에 트랩(trap)될 경우, 외부로 방출되지 못한 열에 의해서 제1반도체 칩(200)이나 제2반도체 칩(300)이 열화(degradation)되는 불량이 유발될 수 있다. 반도체 패키지(10)는 제1반도체 칩(200)과 제2반도체 칩(300)을 수직 방향으로 적층하지 않고 측 방향으로 나란히 배치함으로써, 상대적으로 얇은 두께를 가질 수 있다. 이러한 발열에 의해서 얇은 두께의 반도체 패키지(10)가 말리거나 휘는 워피지(warpage) 불량이 유발되거나 크랙(crack)이 유발될 수 있다.
제1반도체 칩(200)과 제2반도체 칩(300) 사이에 유발되거나 트랩(trap)되는 열을 외부로 발산 또는 전달하기 위해서, 제1반도체 칩(200)과 제2반도체 칩(300) 사이에 열 전달 블록(heat transferring block: 400)을 배치할 수 있다. 열 전달 블록(400)은 평면에서 볼 때 직사각형 형상을 가지는 블록 바디(block body: 401)와 블록 바디(401)를 상하로 실질적으로 관통하는 여러 개의 관통 비아(through via : 403)들을 포함할 수 있다. 블록 바디(401)와 제1반도체 칩(200)이나 제2반도체 칩(300)들 사이 이격 공간은 봉지재(500)에 의해 채워질 수 있다.
블록 바디(401)는 적어도 봉지재(500)를 이루는 봉지 물질, 예컨대, 에폭시 몰딩재(EMC: Epoxy Molding Compound)나 여러 폴리머(polymer) 물질 보다 열 전도율이 상대적으로 높은 물질로 이루어질 수 있다. 블록 바디(401)는 예컨대 실리콘(Si)과 같은 반도체 재질로 이루어질 수 있다. 블록 바디(401)는 예컨대 단결정 실리콘 재질의 칩 또는 다이 형태를 가질 수 있다. EMC는 대략 2W/mK 내지 3 W/mK에 불과한 열 전도율을 가질 수 있지만, 실리콘 재질은 대략 149W/mK의 열 전도율을 가질 있다. 블록 바디(401)는 제1반도체 칩(200)이나 제2반도체 칩(300)과 열 팽창 계수가 실질적으로 유사하거나 동일한 물질, 예컨대, 실리콘(Si)과 같은 반도체 물질로 이루어질 수 있다. 제1반도체 칩(200)이나 제2반도체 칩(300)과 블록 바디(401)가 서로 유사한 열 팽창 계수를 가질 경우, 열 팽창 차이에 따라 유발될 수 있는 크랙(crack)이나 열적 스트레스(stress)가 반도체 패키지(10)에 유발되는 것이 유효하게 억제될 수 있다.
블록 바디(401)는 예컨대 실리콘 더미 다이(Si dummy die)로 이루어질 수 있고, 블록 바디(401)의 관통 비아(403)들은 실리콘 더미 다이를 관통하는 관통 실리콘 비아(TSV: Through Silicon Via) 형태로 형성될 수 있다. 관통 비아(403)는 블록 바디(401)를 이루는 실리콘에 비해 열 전도율이 상대적으로 높은 금속 물질, 예컨대 구리(Cu) 물질을 포함하여 이루어질 수 있다. 구리는 대략 385 W/mK의 열 전도율을 가질 수 있어, 실리콘에 비해 2 배 이상 높은 열 전도율을 가질 수 있다. 블록 바디(401)를 관통하는 관통 비아(403)들을 갖는 열 전달 블록(400)은 실리콘 더미 다이 형태를 가지므로, 제1반도체 칩(200)과 제2반도체 칩(300) 사이에 배치하기가 상당히 용이할 수 있다.
제1반도체 칩(200)과 제2반도체 칩(300) 사이에 위치할 수 있는 봉지재(500) 부분을 직접적으로 관통하도록 관통 비아(403)들을 형성하는 경우를 고려할 수 있지만, 봉지재(500) 부분을 직접적으로 관통하도록 관통 비아(403)들을 형성하기 보다는 실리콘 더미 다이 형태를 제1반도체 칩(200)과 제2반도체 칩(300) 사이에 배치시키고 봉지재(500)를 몰딩(molding)하는 것이 보다 공정을 구현하는 데 용이하다. 실리콘 블록 바디(401)의 체적만큼 봉지재(500)의 체적을 줄일 수 있으므로, 반도체 패키지(10)의 열적 변형을 줄일 수 있다. 봉지재(500)를 이루는 EMC 성분과 제1반도체 칩(200)과 제2반도체 칩(300)을 실질적으로 이루는 실리콘 재질과의 열 팽창 계수 차이는, 반도체 패키지(10)에 많은 열적 스트레스를 야기할 수 있다. 실리콘 블록 바디(401)에 의해 봉지재(500)의 체적을 줄일 경우, 봉지재(500)의 EMC 성분에 의해 유발되는 열적 스트레스를 상대적으로 줄일 수 있다.
열 전달 블록(400)은 제1반도체 칩(200)이나 제2반도체 칩(300)에 비해 어느 일 방향으로 더 큰 폭을 가지는 칩 형태를 가질 수 있다. 제1반도체 칩(200)과 제2반도체 칩(300)이 서로 다른 기능을 하는 소자를 포함할 수 있어, 제1반도체 칩(200)과 제2반도체 칩(300)은 도 1의 평면도에서 볼 때 서로 다른 크기(size)를 가질 수 있다. 예컨대, 절단선 A-A'이 연장되는 방향에 실질적으로 수직한 방향, 즉, 제1반도체 칩(200)과 제2반도체 칩(300)이 상호 마주보는 방향에 수직한 방향으로 제1반도체 칩(200)은 제1폭(B1)을 가지고, 제2반도체 칩(300)은 제1폭(B1)과 다른 제2폭(B2)을 가질 때, 열 전달 블록(400)은 제1 및 제2폭(B1, B2) 보다 큰 제3폭(BC)를 가질 수 있다. 열 전달 블록(400)의 제3폭(BC)이 클수록, 열 전달 블록(400)이 반도체 패키지(10)에서 차지는 체적이 커질 수 있으므로, 열 전달 블록(400)에 의한 열 전달 효과를 증가시킬 수 있다.
도 2를 도 1과 함께 참조하면, 반도체 패키지(10)는 인터커넥트층 (interconnect layer: 100) 상에 제1반도체 칩(200) 및 제2반도체 칩(300)을 배치할 수 있다. 제2반도체 칩(300)은 복수의 반도체 다이들이 상호 수직하게 적층된 메모리 소자의 패키지일 수 있다. 메모리 반도체 다이들이 상호 수직하게 적층되고, 반도체 다이들이 관통 실리콘 비아(TSV)를 이용한 수직 인터커넥트 구조에 의해 상호 연결된 반도체 패키지 형태로 제2반도체 칩(300)이 구비될 수 있다. 제2반도체 칩(300)은 광대역 메모리 소자(HBM)를 포함할 수 있다. 제1반도체 칩(200)은 제2반도체 칩(300)에 저장되거나 버퍼링되어 있는 데이터(data)를 이용하여, 그래픽 연산이나 프로그램 연산을 수행하는 어플리케이션 프로세서(AP) 소자를 포함할 수 있다.
인터커넥트층(100)은 제1반도체 칩(200)이나 제2반도체 칩(300)을 외부 기기와 연결시키는 경로를 제공하거나 또는/ 및 제1반도체 칩(200)과 제2반도체 칩(300)이 데이터 교환을 하는 경로를 제공할 수 있다. 인터커넥트층(100)의 제1표면(101)에 외부 기기와의 전기적 및 신호적 접속을 위한 외측 접속부(outer connector: 700)들이 접속될 수 있다. 외측 접속부(700)는 다양한 형태의 접속 단자로 구비될 수 있다. 예컨대 외측 접속부(700)는 솔더 볼(solder ball) 형태로 구비될 수 있다.
반도체 패키지(10)의 두께를 얇게 구현하기 위해서, 제1반도체 칩(200)이나 제2반도체 칩(300)은 얇은 두께의 인터커넥트층(100) 상에 배치될 수 있다. 인터커넥트층(100)은 복수의 유전층들(110, 120, 130, 140)과 재배선 패턴들(150, 160, 170)을 포함하는 층들이 적층된 구조로 형성될 수 있다.
유전층들(110, 120, 130, 140) 또는 유전층 개개는 다양한 유전 물질, 예컨대, 층간 절연 물질(ILD material)이나 금속층간 절연 물질(IMD material), 폴리 이미드(polyimide)와 같은 폴리머(polymer) 물질, 실리콘 산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 등의 절연 물질을 포함할 수 있다. 유전층들(110, 120, 130, 140)은 개개 유전 물질층을 합지(lamination)하거나 또는 유전 물질을 증착(deposition)하거나 또는 유전 물질을 도포(coating)하는 공정으로 형성될 수 있다.
재배선 패턴들(150, 160, 170)은 도전 물질, 예컨대, 구리(Cu)를 포함하는 금속 물질을 증착하거나 또는 도금하거나 하는 공정으로 형성될 수 있다. 재배선층들(150, 160, 170)은 식각 마스크(etch mask)를 이용한 선택적 식각 과정이나 또는 도금 마스크(plating mask)를 이용한 선택적 도금 과정으로 일정한 패턴 형상으로 패터닝될 수 있다.
인터커넥트층(100)을 이루는 개개의 층들이 수 마이크로미터(㎛) 이하의 두께, 많아야 10㎛ 이하의 두께를 가질 수 있어, 인터커넥트층(100)의 전체 두께는 많아야 수십 ㎛의 얇은 두께를 가질 수 있다. 인터커넥트층(100)은 일반적인 인쇄회로기판(PCB: Printed Circuit Board) 보다 얇은 두꼐를 가질 수 있어, 전체 반도체 패키지(10)의 두께를 보다 얇게 유도할 수 있다.
인터커넥트층(100)은 외측 접속부(700)가 위치하는 층에 예컨대 제1유전층(110)을 포함할 수 있고, 제1유전층(110) 상에 위치하는 도전성 패턴들로 제1재배선 패턴(150)들을 포함할 수 있다. 제1재배선 패턴(150)의 일부일 수 있는 제1접속 부분(connecting portion: 151)은 제1유전층(110)을 실질적으로 관통하도록 연장될 수 있다. 제1재배선 패턴(150)의 제1접속 부분(151)은 제1유전층(110)을 관통하는 비아(via) 부분일 수 있다. 제1유전층(110)의 노출되는 일 표면이 인터커넥트층(100)의 제1표면(101)을 이룰 수 있으므로, 인터커넥트층(100)의 제1표면(101)에 제1재배선 패턴(150)의 제1접속 부분(151)의 표면 일부가 노출될 수 있다. 제1유전층(110)으로부터 노출된 제1재배선 패턴(150)의 제1접속 부분(151)에, 외측 접속부(700)가 연결되거나 또는 본딩(bonding)될 수 있다.
인터커넥트층(100)은 제1유전층(110)과 결합되는 제2유전층(120)을 포함할 수 있다. 제1재배선 패턴(150)들은 제1유전층(110)과 제2유전층(120) 사이 계면에 위치하도록 연장될 수 있다. 인터커넥트층(100)은 제2유전층(120) 상에 위치하는 도전성 패턴들로 제2재배선 패턴(160)들을 포함할 수 있다. 제2재배선 패턴(160)들 중 일부일 수 있는 제2재배선 제1패턴(163)의 제2접속 부분(161)은 제2유전층(120)을 실질적으로 관통하도록 연장될 수 있다. 제2재배선 제1패턴(163)의 제2접속 부분(161)은 제2유전층(120)을 관통하는 비아 부분일 수 있다. 제2유전층(120)을 관통하는 제2재배선 제1패턴(163)의 제2접속 부분(161)은 제1재배선 패턴(150)의 일부 부분과 연결되거나 본딩될 수 있다.
인터커넥트층(100)은 제2유전층(120)과 결합되는 제3유전층(130)을 포함할 수 있다. 제2재배선 패턴(160)들은 제2유전층(120)과 제3유전층(130) 사이 계면에 위치하도록 연장될 수 있다. 인터커넥트층(100)은 제3유전층(130) 상에 위치하는 도전성 패턴들로 제3재배선 패턴(170)들을 포함할 수 있다. 제3재배선 패턴(170)들 중 일부일 수 있는 제3재배선 제1패턴(173)의 제3접속 부분(171)은 제3유전층(130)을 실질적으로 관통하도록 연장될 수 있다. 제3재배선 제1패턴(173)의 제3접속 부분(171)은 제3유전층(130)을 관통하는 비아 부분일 수 있다. 제3유전층(130)을 관통하는 제3재배선 제1패턴(173)의 제3접속 부분(171)은 제2재배선 패턴(160)의 일부 부분과 연결되거나 본딩될 수 있다.
인터커넥트층(100)은 제3유전층(130)과 결합되는 제4유전층(140)을 포함할 수 있다. 제4유전층(140)의 일부 표면이 인터커넥트층(100)의 제2표면(102)을 이루도록 제4유전층(140)이 인터커넥트층(100)의 최상층에 위치할 수 있다. 제4유전층(140)은 제3재배선 패턴(170)들의 일부 부분들을 각각 노출하는 오프닝(opening: 141)들을 가지도록 패터닝될 수 있다. 예컨대, 제4유전층(140)은 솔더 레지스트(solder resist) 물질과 같은 폴리머(polymer)층을 포함하여 형성한 후, 포토리소그래피(photolithography) 과정을 이용하여 노광 및 현상함으로써 오프닝(141)들을 제4유전층(140)에 형성할 수 있다.
내부 배선 회로가 제1 내지 제3재배선 패턴들(150, 160, 170)의 3층으로 이루어지는 경우를 예시하여 인터커넥트층(100)을 설명하지만, 경우에 따라 재배선 패턴들은 단일층이나 또는 2층 또는 4층 이상의 다층으로도 구성될 수 있다.
인터커넥트층(100)의 제2표면(102)에 제1반도체 칩(200)이 제1내측 접속부(210)들에 의해 본딩될 수 있다. 제1내측 접속부(210)들은 제4유전층(140)의 일부 오프닝(141)들 각각에 정렬되거나 삽입되어, 제3재배선 패턴(170)들의 일부 부분에 접속되거나 본딩될 수 있다. 제1내측 접속부(210)들은 마이크로 범프(micro bump)와 같은 미세한 크기를 가지는 접속 부재일 수 있다. 제1반도체 칩(200)은 후면(back side)일 수 있는 제3표면(205)에 반대되는 제4표면(206), 예컨대, 전면(front side)이 인터커넥트층(100)의 제2표면(102)을 향하도록 인터커넥트층(100)에 플립 칩(flip chip) 본딩될 수 있다.
제1반도체 칩(200)에 일정 간격 측방향으로 이격되어, 제2반도체 칩(300)이 제2내측 접속부(310)들에 의해 인터커넥트층(100)의 제2표면(102)에 본딩될 수 있다. 제2내측 접속부(310)들은 제4유전층(140)의 다른 일부 오프닝(141)들 각각에 정렬되거나 삽입되어 제3재배선 패턴(170)들의 다른 일부 부분에 접속되거나 본딩될 수 있다. 제2내측 접속부(310)들은 마이크로 범프와 같은 미세한 크기를 가지는 접속 부재일 수 있다. 제2반도체 칩(300)은 후면일 수 있는 제5표면(305)에 반대되는 제6표면(306), 예컨대, 전면이 인터커넥트층(100)의 제2표면(102)을 향하도록 인터커넥트층(100)에 플립 칩 본딩될 수 있다.
제1반도체 칩(200)은 제1내측 접속부(210)들의 일부에 연결된 제3재배선 제1패턴(173)과, 제3접속 부분(171)을 통해 제3재배선 제1패턴(173)에 연결된 제2재배선 제1패턴(163)과, 제2접속 부분(161)을 통해 제2재배선 제1패턴(163)에 연결된 제1재배선 제1패턴(153)을 포함하는 제1경로(193)을 통해 외측 접속부(700)에 다른 제2반도체 칩(300)을 경유하지 않고 직접적으로 연결될 수 있다. 제2반도체 칩(300)은 제2내측 접속부(310)들의 일부에 연결된 제3재배선 제2패턴(175)과, 제3재배선 제2패턴(175)에 연결된 제2재배선 제2패턴(165)과, 제2재배선 제2패턴(165)에 연결된 제1재배선 제2패턴(155)을 포함하는 제2경로(195)을 통해 외측 접속부(700)에 다른 제1반도체 칩(200)을 경유하지 않고 직접적으로 연결될 수 있다.
제1반도체 칩(200)과 제2반도체 칩(300)은, 제1내측 접속부(210)들의 다른 일부에 연결된 제3재배선 제3패턴(174)와, 제2내측 접속부(310)들의 다른 일부에 연결된 제3재배선 제4패턴(176)과, 제3재배선 제3패턴(174)과 제3재배선 제4패턴(176)을 이어서 연결시키는 제2재배선 제3패턴(167)을 포함하는 제3경로(191)을 통해 상호 전기적으로 직접적으로 연결될 수 있다. 제2재배선 제3패턴(167)은 제1반도체 칩(200)에 일 단부 부분이 중첩되도록 연장되고, 다른 단부 부분이 제2반도체 칩(300)에 중첩되도록 연장되고, 중간 부분은 열 전달 블록(400)에 중첩되도록 연장될 수 있다. 제3경로(191)는 제1반도체 칩(200)과 제2반도체 칩(300)이 상호 인터페이싱하는 경로일 수 있다.
제1반도체 칩(200)과 제2반도체 칩(300)이 서로 데이터를 교환하는 제3경로(191) 상에 히트 싱크 패턴(heat sink pattern: 179)가 배치될 수 있다. 히트 싱크 패턴(179)은 제2재배선 제3패턴(167)이 배치된 영역에 중첩되도록 인터커넥트층(100)에 내장될 수 있다. 히트 싱크 패턴(179)은 제3재배선 제3패턴(174)과 제3재배선 제4패턴(176)과 측방향으로 이격되도록 배치되고, 제3재배선 제3패턴(174)과 제3재배선 제4패턴(176)과 동일한 층위(level)에 위치하도록 배치될 수 있다. 히트 싱크 패턴(179)은 주변에서 발생된 열이 빠져나가는 경로를 제공하는 부재일 수 있다. 제1반도체 칩(200)과 제2반도체 칩(300)의 신호 데이터의 교환이 매우 빠르게 이루어지고 또한 대량의 데이터들이 교환될 경우, 제1반도체 칩(200)과 제2반도체 칩(300)을 서로 이어주는 제3경로(191)에는 많은 양의 열이 발생될 수 있다. 이러한 발생된 열을 보다 유효하게 수집하기 위해 히트 싱크 패턴(heat sink pattern: 179)을 적어도 제3경로(191)의 제2재배선 제3패턴(167)에 중첩되도록 배치할 수 있다. 히트 싱크 패턴(179)은 제3재배선 패턴(170)의 일부 패턴으로 형성될 수 있다. 제3재배선 패턴(170)은 제1반도체 칩(200)이나 제2반도체 칩(300)과는 전기적으로 연결되지 않는 더미 패턴(dummy pattern)으로 형성될 수 있다.
인터커넥트층(100)의 제2표면(102)의 제1반도체 칩(200)과 제2반도체 칩(300) 사이 영역에 열 전달 블록(400)을 접속할 수 있다. 열 전달 블록(400)은 제1반도체 칩(200) 및 제2반도체 칩(300) 각각에 일정 간격 측방향으로 이격되도록 위치하고, 제3내측 접속부(410)들에 의해 인터커넥트층(100)의 제2표면(102)에 본딩될 수 있다. 인터커넥트층(100)의 제4유전층(140)의 오프닝(141)들의 또 다른 일부는 히트 싱크 패턴(179)의 일부 영역들을 노출하도록 형성될 수 있다. 제3내측 접속부(410)들은 제4유전층(140)의 오프닝(141)들 각각에 정렬되거나 삽입되어 히트 싱크 패턴(179)에 연결되거나 본딩될 수 있다. 제3내측 접속부(410)들은 마이크로 범프와 같은 미세한 크기를 가지는 접속 부재일 수 있다. 제3내측 접속부(410)들은 제1내측 접속부(210)나 제2내측 접속부(310)와 동일한 크기 및 형상을 가지는 범프일 수 있다.
열 전달 블록(400)은 후면일 수 있는 제7표면(405)에 반대되는 제8표면(406), 예컨대, 전면이 인터커넥트층(100)의 제2표면(102)을 향하도록 인터커넥트층(100)에 본딩될 수 있다. 열 전달 블록(400)의 블록 바디(401)을 관통하는 관통 비아(403)들은 양 단부들이 각각 제7표면(405) 및 제8표면(406)에 노출되도록 블록 바디(401) 내부를 관통할 수 있다. 블록 바디(403)의 제8표면(406)에 노출된 관통 비아(410)들의 일 단부들과 제4유전층(140)의 오프닝(141)들에 노출된 히트 싱크 패턴(179)의 일부 영역들은 제3내측 접속부(410)들에 의해서 상호 연결될 수 있다. 이에 따라, 히트 싱크 패턴(179)에 수집된 열이 관통 비아(403)들을 통해 블록 바디(401)의 제7표면(405)에까지 전달될 수 있다.
관통 비아(403)뿐만 아니라 블록 다이(403) 또한 봉지재(500) 보다 더 높은 열 전도율을 가지므로, 열 전달은 보다 유효하게 이루어질 수 있다. 열 전달 블록(400)이 제1반도체 칩(200)과 제2반도체 칩(300)의 사이 부분에 위치하므로, 제1반도체 칩(200)과 제2반도체 칩(300) 사이의 고속의 데이터 교환 동작에 의해 유발되는 열은 열 전달 블록(400)의 블록 바디(401)를 통해서 흡수 또는 수집될 수도 있다. 열 전달 블록(400)은 히트 싱크 패턴(179)에 의해 수집된 열을 전달하는 경로를 제공하면서 또한 그 자체로 또 다른 히트 싱크로 역할할 수도 있다.
도 1에 제시된 바와 같이 열 전달 블록(400)은 제1 및 제2반도체 칩(200, 300)의 제1 및 제2폭(B1, B2) 보다 큰 제3폭(BC)를 가지는 영역에 중첩되도록 배치될 수 있다. 열 전달 블록(400)에 접속되는 히트 싱크 패턴(179)은 열 전달 블록(400)에 중첩되는 영역 전체에 걸쳐 위치하도록 연장될 수 있다. 히트 싱크 패턴(179)은 열 전달 블록(400)에 중첩되는 영역에 중첩되는 패드(pad) 패턴 또는 블랭킷(blanket) 패턴일 수 있다.
반도체 패키지(10)는, 제1반도체 칩(200)의 측면 및 제2반도체 칩(300)의 측면을 덮고, 제1반도체 칩(200)과 열 전달 블록(400)의 사이 부분과 제2반도체 칩(300)과 열 전달 블록(400)의 사이 부분을 채우는 봉지재(500)를 포함할 수 있다. 봉지재(500)는 제1반도체 칩(200), 제2반도체 칩(300) 및 열 전달 블록(400)들과 인터커넥트층(100)의 제2표면(102) 사이 부분을 채우도록 연장될 수도 있다. 봉지재(500)의 상면(top surface)인 제9표면(505)이 제1반도체 칩(200)의 상측 표면인 제3표면(205)을 노출하고, 제2반도체 칩(300)의 상측 표면인 제5표면(305)을 노출하고, 열 전달 블록(400)의 제7표면(405)를 노출하도록, 봉지재(500)가 형성될 수 있다.
반도체 패키지(10)는, 봉지재(500)의 제9표면(505)에 노출된 열 전달 블록(400)의 제7표면(405)에 직접적으로 결합되는 방열층(heat dissipation layer: 600)을 포함할 수 있다. 방열층(600)은 금속 물질의 층으로 형성되어 전달받은 열을 분산하여 발산시키는 역할을 할 수 있다. 방열층(600)은 금속 물질의 증착이나 도금으로 형성될 수 있다.
방열층(600)은 열 전달 블록(400)의 제7표면(405)에 직접적으로 결합 또는 연결될 수 있으며, 제7표면에 노출된 관통 비아(403)의 단부와 직접적으로 결합 또는 본딩될 수 있다. 열 전달 블록(400)의 실리콘(Si) 블록 바디(401)는 방열층(600)에 대면하는 상면(top surface)인 제7표면(405)과 인터커넥트층(100)에 대면하는 하면(bottom surface)인 제8표면(406)을 가지고, 관통 비아(403)의 일 단부는 상면에 노출되고 다른 단부는 하면에 노출되도록 연장될 수 있다.
방열층(600)은 제1반도체 칩(200) 및 제2반도체 칩(300)과 봉지재(500)가 위치하는 영역들 상으로 연장될 수 있다. 방열층(600)은 제1반도체 칩(200)의 제3표면(205)과 직접적으로 접촉 또는 결합되도록 연장될 수 있어, 제1반도체 칩(200)에 발생된 열을 직접적으로 방출할 수 있다. 방열층(600)은 제2반도체 칩(300)의 제5표면(505)과 직접적으로 접촉 또는 결합되도록 연장될 수 있어, 제2반도체 칩(300)에 발생된 열을 직접적으로 방출할 수 있다.
방열층(600)이 반도체 패키지(10)의 상면(505, 205, 405, 305) 전체를 실질적으로 덮도록 연장되므로, 금속층을 포함하는 방열층(600)은 반도체 패키지(10)가 휘는 것을 막아주는 보강재의 역할을 할 수 있다. 이에 따라, 반도체 패키지(10)에 워피지 현상이 유발되는 것을 유효하게 억제할 수 있다.
방열층(600)이 제1반도체 칩(200)의 제3표면(205)과 제2반도체 칩(300)의 제5표면(305)에 직접적으로 접촉하도록 하기 위해서, 제1반도체 칩(200)의 제3표면(205)과 제2반도체 칩(300)의 제5표면(305), 열 전달 블록(400)의 제7표면(405) 및 봉지재(500)의 제9표면(505)은 실질적으로 동일한 표면 높이들을 가져, 이들 표면들을 모두 포함하여 이루어지는 전체 표면은 실질적으로 표면 단차나 굴곡이 배제된 평탄한 표면을 이룰 수 있다.
도 3은 일 예에 따른 반도체 패키지(20)의 구조를 보여주는 단면도이다.
도 3을 참조하면, 반도체 패키지(20)는 인터커넥트층(2100)의 제2표면(2102) 상에 서로 다른 기능을 수행하는 제1반도체 칩(2200)과 제2반도체 칩(2300)이 측방향으로 일정 간격 이격되어 배치된 시스템 인 패키지(SIP) 구조로 구성될 수 있다. 제1반도체 칩(2200)과 제2반도체 칩(2300)은 봉지재(2500)에 의해 보호될 수 있다.
제1반도체 칩(2200)과 제2반도체 칩(2300) 사이에 유발되거나 트랩되는 열을 외부로 발산 또는 전달하기 위해서, 제1반도체 칩(2200)과 제2반도체 칩(2300) 사이에 열 전달 블록(2400)을 배치할 수 있다. 열 전달 블록(2400)은 평면에서 볼 때 직사각형 형상을 가지는 블록 바디(2401)와 블록 바디(2401)를 상하로 실질적으로 관통하는 여러 개의 관통 비아(2403)들을 포함할 수 있다.
인터커넥트층(2100)은 제1반도체 칩(2200)이나 제2반도체 칩(2300)을 외부 기기와 연결시키는 경로를 제공하거나 또는/ 및 제1반도체 칩(2200)과 제2반도체 칩(2300)이 데이터 교환을 하는 경로를 제공할 수 있다. 인터커넥트층(2100)의 제1표면(2101)에 외부 기기와의 전기적 및 신호적 접속을 위한 외측 접속부(2700)들이 접속될 수 있다. 인터커넥트층(2100)은 제1 내지 제4유전층들(2110, 2120, 2130, 2140)과 제1 내지 제3재배선 패턴들(2150, 2160, 2170)을 포함하는 층들이 적층된 구조로 형성될 수 있다.
인터커넥트층(2100)의 제2표면(2102)에 제1반도체 칩(2200)이 제1내측 접속부(2210)들에 의해 본딩될 수 있다. 제2반도체 칩(2300)이 제2내측 접속부(2310)들에 의해 인터커넥트층(2100)의 제2표면(2102)에 본딩될 수 있다.
제1반도체 칩(2200)과 제2반도체 칩(2300)이 서로 데이터를 교환하는 제2재배선 제3패턴(2167) 상에 히트 싱크 패턴(2179)가 배치될 수 있다. 히트 싱크 패턴(2179)은 주변에서 발생된 열이 빠져나가는 경로를 제공하는 부재일 수 있다. 인터커넥트층(2100)의 제2표면(2102)의 제1반도체 칩(2200)과 제2반도체 칩(2300) 사이 영역에 열 전달 블록(2400)을 접속할 수 있다. 열 전달 블록(2400)은 제3내측 접속부(2410)들에 의해 히트 싱크 패턴(2179)에 연결되거나 본딩될 수 있다.
열 전달 블록(2400)은 후면일 수 있는 제7표면(2405)에 반대되는 제8표면(2406), 예컨대, 전면이 인터커넥트층(2100)의 제2표면(2102)을 향하도록 인터커넥트층(2100)에 본딩될 수 있다. 열 전달 블록(2400)은 제1반도체 칩(2200)이나 제2반도체 칩(2300) 보다 더 두꺼운 두께를 가질 수 있다. 이에 따라, 열 전달 블록(2400)의 제7표면(2405)은 제1반도체 칩(2200)의 제3표면(2205)나 제2반도체 칩(2300)의 제5표면(2305) 보다 높은 위치에 위치할 수 있다.
반도체 패키지(20)는 열 전달 블록(2400)의 제7표면(2405)에 직접적으로 결합되는 방열층(2600)을 포함할 수 있다. 봉지재(2500)의 일 부분(2506)은 제1반도체 칩(2200)과 방열층(2600)의 사이의 제1갭(gap: G1) 부분과 제2반도체 칩(2300)과 방열층(2600) 사이의 제2갭(G2) 부분을 채우도록 연장될 수도 있다. 봉지재(2500)의 연장 일 부분(2506)은 제1반도체 칩(2200)과 방열층(2600) 사이를 전기적으로 물리적으로 격리하고, 제2반도체 칩(2300)과 방열층(2600) 사이를 전기적으로 물리적으로 격리할 수 있다.
도 4는 일 예에 따른 반도체 패키지(30)의 구조를 보여주는 단면도이다.
도 4를 참조하면, 반도체 패키지(30)는 인터커넥트층(3100)의 제2표면(3102) 상에 서로 다른 기능을 수행하는 제1반도체 칩(3200)과 제2반도체 칩(3300)이 측방향으로 일정 간격 이격되어 배치된 시스템 인 패키지(SIP) 구조로 구성될 수 있다. 제1반도체 칩(3200)과 제2반도체 칩(3300)은 봉지재(3500)에 의해 보호될 수 있다.
제1반도체 칩(3200)과 제2반도체 칩(3300) 사이에 유발되거나 트랩되는 열을 외부로 발산 또는 전달하기 위해서, 제1반도체 칩(3200)과 제2반도체 칩(3300) 사이에 열 전달 블록(3400)을 배치할 수 있다. 열 전달 블록(3400)은 평면에서 볼 때 직사각형 형상을 가지는 블록 바디(3401)와 블록 바디(3401)를 상하로 실질적으로 관통하는 여러 개의 관통 비아(3403)들을 포함할 수 있다.
인터커넥트층(3100)은 제1반도체 칩(3200)이나 제2반도체 칩(3300)을 외부 기기와 연결시키는 경로를 제공하거나 또는/ 및 제1반도체 칩(3200)과 제2반도체 칩(3300)이 데이터 교환을 하는 경로를 제공할 수 있다. 인터커넥트층(3100)의 제1표면(3101)에 외부 기기와의 전기적 및 신호적 접속을 위한 외측 접속부(3700)들이 접속될 수 있다. 인터커넥트층(3100)은 제1 내지 제4유전층들(3110, 3120, 3130, 3140)과 제1 내지 제3재배선 패턴들(3150, 3160, 3170)을 포함하는 층들이 적층된 구조로 형성될 수 있다.
인터커넥트층(3100)의 제2표면(3102)에 제1반도체 칩(3200)이 제1내측 접속부(3210)들에 의해 본딩될 수 있다. 제2반도체 칩(3300)이 제2내측 접속부(3310)들에 의해 인터커넥트층(3100)의 제2표면(3102)에 본딩될 수 있다.
제1반도체 칩(3200)과 제2반도체 칩(3300)이 서로 데이터를 교환하는 제2재배선 제3패턴(3167) 상에 히트 싱크 패턴(3179)가 더미 패턴으로 배치될 수 있다. 인터커넥트층(3100)의 제2표면(3102)의 제1반도체 칩(3200)과 제2반도체 칩(3300) 사이 영역에 열 전달 블록(3400)을 접속할 수 있다. 열 전달 블록(3400)의 제8표면(3406)은 접착층(3410)에 의해서 인터커넥트층(3100)의 제4유전층(3140)의 히트 싱크 패턴(3179) 상에 중첩된 부분(3141)에 접착될 수 있다. 접착층(3410)은 열 계면 물질을 포함하는 접착층일 수 있다. 접착층(3410)은 두꺼워야 10㎛ 보다 얇은 두께로 형성될 수 있다. 히트 싱크 패턴(3179)은 제2재배선 제3패턴(3167) 등으로부터 발생된 열을 열 전달 블록(3400)으로 보다 유효하게 전달하기 위해, 제2재배선 제3패턴(3167)과 접착층(3410)과 중첩되는 영역에 위치할 수 있다. 반도체 패키지(20)는, 열 전달 블록(3400)의 제7표면(3405)에 직접적으로 결합되는 방열층(3600)을 포함할 수 있다.
도 5는 일 예에 따른 반도체 패키지(40)의 구조를 보여주는 단면도이다.
도 5를 참조하면, 반도체 패키지(40)는 인터커넥트층(4100)의 제2표면(4102) 상에 서로 다른 기능을 수행하는 제1반도체 칩(4200)과 제2반도체 칩(4300)이 측방향으로 일정 간격 이격되어 배치된 시스템 인 패키지(SIP) 구조로 구성될 수 있다. 제1반도체 칩(4200)과 제2반도체 칩(4300)은 봉지재(4500)에 의해 보호될 수 있다.
제1반도체 칩(4200)과 제2반도체 칩(4300) 사이에 유발되거나 트랩되는 열을 외부로 발산 또는 전달하기 위해서, 제1반도체 칩(4200)과 제2반도체 칩(4300) 사이에 열 전달 블록(4400)을 배치할 수 있다. 열 전달 블록(4400)은 평면에서 볼 때 직사각형 형상을 가지는 블록 바디(4401)와 블록 바디(4401)를 상하로 실질적으로 관통하는 여러 개의 관통 비아(4403)들을 포함할 수 있다.
인터커넥트층(4100)은 제1반도체 칩(4200)이나 제2반도체 칩(4300)을 외부 기기와 연결시키는 경로를 제공하거나 또는/ 및 제1반도체 칩(4200)과 제2반도체 칩(4300)이 데이터 교환을 하는 경로를 제공할 수 있다. 인터커넥트층(4100)의 제1표면(4101)에 외부 기기와의 전기적 및 신호적 접속을 위한 외측 접속부(4700)들이 접속될 수 있다. 인터커넥트층(4100)은 제1 내지 제4유전층들(4110, 4120, 4130, 4140)과 제1 내지 제3재배선 패턴들(4150, 4160, 4170)을 포함하는 층들이 적층된 구조로 형성될 수 있다.
인터커넥트층(4100)의 제2표면(4102)에 제1반도체 칩(4200)이 제1내측 접속부(4210)들에 의해 본딩될 수 있다. 제2반도체 칩(4300)이 제2내측 접속부(4310)들에 의해 인터커넥트층(4100)의 제2표면(4102)에 본딩될 수 있다.
제1반도체 칩(4200)과 제2반도체 칩(4300)이 서로 데이터를 교환하는 제2재배선 제3패턴(4167) 상에 히트 싱크 패턴(4179)가 더미 패턴으로 배치될 수 있다. 인터커넥트층(4100)의 제2표면(4102)의 제1반도체 칩(4200)과 제2반도체 칩(4300) 사이 영역에 열 전달 블록(4400)을 접속할 수 있다. 열 전달 블록(4400)의 제8표면(4406)은 접착층(4410)에 의해서 인터커넥트층(4100)의 제4유전층(4140)의 히트 싱크 패턴(4179) 상에 중첩된 부분(4141)에 접착될 수 있다
열 전달 블록(4400)은 제1반도체 칩(4200)이나 제2반도체 칩(4300) 보다 더 두꺼운 두께를 가질 수 있다. 이에 따라, 열 전달 블록(4400)의 제7표면(4405)은 제1반도체 칩(4200)의 제3표면(4205)나 제2반도체 칩(4300)의 제5표면(4305) 보다 높은 위치에 위치할 수 있다.
반도체 패키지(40)는 열 전달 블록(4400)의 제7표면(4405)에 직접적으로 결합되는 방열층(4600)을 포함할 수 있다. 봉지재(4500)의 일 부분(4506)은 제1반도체 칩(4200)과 방열층(4600)의 사이의 제1갭(G1) 부분과 제2반도체 칩(4300)과 방열층(4600) 사이의 제2갭(G2) 부분을 채우도록 연장될 수도 있다. 봉지재(4500)의 연장 일 부분(4506)은 제1반도체 칩(4200)과 방열층(4600) 사이를 전기적으로 물리적으로 격리하고, 제2반도체 칩(4300)과 방열층(4600) 사이를 전기적으로 물리적으로 격리할 수 있다.
도 6 내지 8은 일 예에 따른 반도체 패키지 제조 방법을 보여주는 단면도들이다. 도 6 내지 도 8을 인용하는 반도체 패키지 제조 방법은 도 2를 인용하여 설명한 반도체 패키지(도 2의 10)를 형성하는 과정을 예시할 수 있다. 도 6 내지 도 8을 인용하는 반도체 패키지 제조 방법의 여러 공정 요소들은 도 3 내지 도 5를 인용하여 설명한 반도체 패키지들(도 3의 20, 도 4의 30, 도 5의 40)을 형성하는 과정에도 적용될 수 있다.
도 6은 봉지재의 층(5501)을 형성하는 단계를 보여준다. 인터커넥트층(5100)을 웨이퍼에 대한 공정 과정으로 형성하는 핸들링 부재(handler) 또는 서포터(supporter)로 캐리어(carrier: 5800)를 도입한다. 캐리어(5800)는 웨이퍼(wafer) 형상을 가지는 부재로 도입될 수 있다. 캐리어(5800)는 더미 실리콘 웨이퍼(dummy silicon wafer)로 도입할 수 있다. 캐리어(5800)는 웨이퍼 형상을 가지는 한 실리콘 재질이 아닌 다른 재질의 웨이퍼, 예컨대, 사파이어 웨이퍼(sapphire wafer)나 실리콘 온 인슐레이터(SOI: Silicon On Insulator) 웨이퍼, 절연 물질의 웨이퍼 또는 유전 물질의 웨이퍼를 사용할 수도 있다.
캐리어(5800)로 더미 실리콘 웨이퍼를 사용할 경우, 인터커넥트층(5100)을 형성하는 공정에 웨이퍼 가공을 위한 알려진 반도체 장비들을 사용할 수 있고, 웨이퍼를 사용하는 알려진 반도체 공정 기술을 적용할 수 있다. 이에 따라, 인터커넥트층(5100)은 보다 미세한 선폭을 가지는 재배선 패턴들(5150, 5160, 5170)을 회로 배선으로 구비할 수 있다. 인터커넥트층(5100)은 PCB에 비해 보다 얇은 두께를 가지는 부재로 형성될 수 있다. 후속 과정에서 캐리어(5800)에 접착된 상태의 인터커넥트층(5100)을 캐리어(5800)로부터 분리할 때, 분리를 위한 버퍼층(buffer layer: 5810)이 캐리어(5800)와 인터커넥트층(5100)의 계면에 도입될 수 있다. 버퍼층(5810)은 반도체 패키지(도 2의 10)를 형성하는 과정에서는 인터커넥트층(5100)과 캐리어(5800)가 접착된 상태로 유지하고, 분리 과정에서는 이형층(release layer)로 작용할 수 있다.
이하 인터커넥트층(5100)을 형성하는 과정은 웨이퍼 가공 기술을 적용하는 경우를 예시하여 설명하지만, 공정 순서나 패턴 형상을 변형하여 재배선 패턴들(5150, 5160, 5170)을 형성하는 다양한 과정으로 변형될 수도 있다.
캐리어(5800)의 버퍼층(5810) 상에 제1유전층(5110)을 유전 물질의 증착이나 도포를 이용하여 형성하거나 또는 유전 물질의 시트(sheet)를 라미네이션(lamination)하여 형성할 수 있다. 제1유전층(5110)의 일부를 선택적으로 식각하거나 제거하여 캐리어(5800)의 버퍼층(5810)의 일부 영역을 노출하도록 제1유전층(5110)을 패터닝할 수 있다. 제1유전층(5110) 상에 금속 물질을 증착하거나 또는 도금하여 제1재배선 패턴들(5150)을 형성할 수 있다.
제1유전층(5110)에 결합되어 제1재배선 패턴들(5150)을 덮는 제2유전층(5120)을 형성할 수 있다. 제2유전층(5120)의 일부를 선택적으로 식각하거나 제거하여 제1재배선 패턴들(5150)의 일부 영역을 노출하도록 제2유전층(5120)을 패터닝할 수 있다. 제2유전층(5120) 상에 금속 물질을 증착하거나 또는 도금하여 제2재배선 패턴들(5160)을 형성할 수 있다. 제2유전층(5120)에 결합되어 제2재배선 패턴들(5160)을 덮는 제3유전층(5130)을 형성할 수 있다. 제3유전층(5130)의 일부를 선택적으로 식각하거나 제거하여 제2재배선 패턴들(5160)의 일부 영역을 노출하도록 제3유전층(5130)을 패터닝할 수 있다. 제3유전층(5130) 상에 금속 물질을 증착하거나 또는 도금하여 제3재배선 패턴들(5170)과 히트 싱크 패턴(5179)를 형성할 수 있다. 제3유전층(5130)에 결합되어 제3재배선 패턴들(5170) 및 히트 싱크 패턴(5179)을 덮는 제4유전층(5140)을 형성할 수 있다. 제4유전층(5140)의 일부를 선택적으로 식각하거나 제거하여 제3재배선 패턴들(5170)의 일부 영역 및 히트 싱크 패턴(5179)의 일부 영역들을 노출하도록 제4유전층(5140)을 패터닝할 수 있다.
인터커넥트층(2100)은 3층의 재배선 패턴들(5150, 5160, 5170)과 4층의 유전층들(5110, 5120, 5130, 514)을 포함하는 층들의 적층 구조로 형성될 수 있지만, 경우에 따라, 1층 또는 2층의 재배선층들이나 4층 이상의 재배선층들을 포함하도록 인터커넥트층이 형성될 수도 있다.
인터커넥트층(5100)의 제2표면(5102)에 제1반도체 칩(5200)을 제1내측 접속부(5210)들을 이용하여 플립 칩 본딩한다. 인터커넥트층(5100)의 제2표면(5102)에 제1반도체 칩(5200)에 측방향으로 이격되도록 위치하는 제2반도체 칩(5300)을 제2내측 접속부(5310)들을 이용하여 플립 칩 본딩한다. 인터커넥트층(5100)의 제2표면(5102)에 제1반도체 칩(5200)과 제2반도체 칩(5300) 사이에 위치하도록 열 전달 블록(5400)을 제3내측 접속부(5410)들을 이용하여 플립 칩 본딩한다. 제3내측 접속부(5410)들은 열 전달 블록(5400)의 블록 바디(5401)를 상하로 수직하게 관통하는 관통 비아(5403)들을 히트 싱크 패턴(5179)에 실질적으로 모두 접속시키도록 제4유전층(5140)을 관통할 수 있다. 도 3에서 예시한 형태의 보다 두꺼운 두께를 가지는 열 전달 블록(도 3의 2400) 또한 도 6에 예시한 열 전달 블록(5400)과 같이 히트 싱크 패턴(5179)에 체결될 수 있다.
몰딩 과정을 적용하여 제1반도체 칩(5200)의 측면 및 제2반도체 칩(5300)의 측면을 덮고, 제1반도체 칩(5200)과 열 전달 블록(5400)의 사이 부분과 제2반도체 칩(5300)과 열 전달 블록(5400)의 사이 부분을 채우는 봉지재의 층(5501)을 형성할 수 있다. 봉지재의 층(5501)은 제1반도체 칩(5200)의 제4표면(5206), 제2반도체 칩(5300)의 제6표면(5306) 및 열 전달 블록(5400)의 제8표면(5406)들과 인터커넥트층(5100)의 제2표면(5102) 사이 부분을 채우도록 연장될 수도 있다. 인터커넥트층(5100)의 제2표면(5102)은 캐리어(5800)에 대향되는 제1표면(5101)에 반대되는 표면일 수 있다. 봉지재의 층(5501)은 제1반도체 칩(5200)의 제3표면(5205), 제2반도체 칩(5300)의 제5표면(5305), 열 전달 블록(5400)의 제7표면(5405)을 덮도록 연장될 수 있다.
도 7은 봉지재(5500)를 평탄화하는 단계를 보여준다. 봉지재의 층(5501)의 상측 표면(5502)를 평탄화하여, 제1반도체 칩(5200)의 제3표면(5205), 제2반도체 칩(5300)의 제5표면(5305) 및 열 전달 블록(5400)의 제7표면(5405)를 노출하는 제9표면(5505)를 가지는 봉지재(5500)의 형상을 형성한다. 평탄화 과정은 봉지재의 층(5501)의 상측 표면(5502)을 그라인딩(grinding)하는 과정을 포함할 수 있다. 평탄화 과정은 에치 백(etch back)이나 화학기계적연마(chemical mechanical polishing) 과정을 포함할 수도 있다. 평탄화에 의해서 제1반도체 칩(5200)의 제3표면(5205), 제2반도체 칩(5300)의 제5표면(5305) 및 열 전달 블록(5400)의 제7표면(5405)은 봉지재(5500)의 제9표면(5505)과 동일한 표면 높이를 가져, 전체적으로 글로벌 평탄한 표면(globally planarized surface)이 이루어질 수 있다.
도 8은 방열층(5600)을 형성하는 과정을 보여준다. 제1반도체 칩(5200)의 제3표면(5205), 제2반도체 칩(5300)의 제5표면(5305), 열 전달 블록(5400)의 제7표면(5405), 및 봉지재(5500)의 제9표면(5505)에 직접적으로 접촉하는 방열층(5600)을 형성한다. 방열층(5600)은 금속 물질을 증착하거나 또는 도금하여 형성될 수 있다. 방열층(5600)은 알루미늄(Al)이나 구리와 같은 열 전도율이 높은 금속 물질을 포함할 수 있다.
방열층(5600)을 형성한 후 캐리어(도 7의 5800)를 분리할 수 있다. 이후에, 도 2에 제시된 바와 같이, 외측 접속부(도 2의 700)들을 인터커넥트층(5100)에 부착할 수 있다. 외측 접속부(700)는 솔더 볼을 포함할 수 있고, 외측 접속부(700)를 부착하는 과정은 솔더 볼 마운팅(solder ball mounting) 과정으로 수행될 수 있다. 이후에, 개별 단위 패키지로 분리하는 싱귤레이션(sigulation) 과정을 수행할 수 있다.
도 9는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 단면도이다. 도 9을 인용하는 반도체 패키지 제조 방법은 도 3를 인용하여 설명한 반도체 패키지(도 3의 20)를 형성하는 과정을 예시할 수 있다. 도 9를 반도체 패키지 제조 방법의 여러 공정 요소들은 도 2, 제4 및 도 5를 인용하여 설명한 반도체 패키지들(도 2의 10, 도 4의 30, 도 5의 40)을 형성하는 과정에도 적용될 수 있다.
도 9는 봉지재(6500)를 평탄화하는 단계를 보여준다. 캐리어(6800)의 버퍼층(6810) 상에 제1 내지 제4유전층들(6110, 6120, 6130, 6140) 및 제1 내지 제3재배선 패턴들(6150, 6160, 6170)을 포함하는 인터커넥트층(6100)을 형성한다. 히트 싱크 패턴(6179)를 제3재배선 패턴(6170)을 형성하는 과정에 함께 형성할 수 있다.
인터커넥트층(6100)의 제2표면(6102)에 제1반도체 칩(6200)을 제1내측 접속부(6210)들을 이용하여 플립 칩 본딩한다. 인터커넥트층(6100)의 제2표면(6102)에 제1반도체 칩(6200)에 측방향으로 이격되도록 위치하는 제2반도체 칩(6300)을 제2내측 접속부(6310)들을 이용하여 플립 칩 본딩한다. 인터커넥트층(6100)의 제2표면(6102)에 제1반도체 칩(6200)과 제2반도체 칩(6300) 사이에 위치하도록 열 전달 블록(6400)을 제3내측 접속부(6410)들을 이용하여 플립 칩 본딩한다. 열 전달 블록(6400)은 제1반도체 칩(6200)이나 제2반도체 칩(6300) 보다 더 두꺼운 두께를 가질 수 있다. 접착층(6410)에 의해서 열 전달 블록(6400)의 제8표면(6406)은 제4유전층(6140)의 일부 부분(6141)에 접착될 수 있다. 접착층(6410)은 히트 싱크 패턴(6179)에 중첩되는 위치에 위치할 수 있다. 열 전달 블록(6400)의 블록 바디(6401)를 상하로 수직하게 관통하는 관통 비아(6403)들을 접착층(6410)에 직접적으로 접속될 수 있다. 도 4에서 예시한 형태의 보다 열 전달 블록(도 4의 3400) 또한 도 9에 예시한 두꺼운 열 전달 블록(6400)과 같이 제4유전층(6140)에 접착될 수 있다.
몰딩 과정을 적용하여 제1반도체 칩(6200)의 측면 및 제2반도체 칩(6300)의 측면을 덮고, 제1반도체 칩(6200)과 열 전달 블록(6400)의 사이 부분과 제2반도체 칩(6300)과 열 전달 블록(6400)의 사이 부분을 채우는 봉지재의 층(6501)을 형성할 수 있다. 봉지재의 층(6501)은 제1반도체 칩(6200)의 제4표면(6206) 및 제2반도체 칩(6300)의 제6표면(6306)들과 인터커넥트층(6100)의 제2표면(6102) 사이 부분을 채우도록 연장될 수도 있다. 봉지재의 층(6501)은 제1반도체 칩(6200)의 제3표면(6205), 제2반도체 칩(6300)의 제5표면(6305), 열 전달 블록(6400)의 제7표면(6405)을 덮도록 연장될 수 있다.
봉지재의 층(6501)의 상측 표면(6502)를 평탄화하여, 제1반도체 칩(6200)의 제3표면(6205) 및 제2반도체 칩(6300)의 제5표면(6305)을 덮도록 잔류하는 일부 부분(6506)을 잔류시키고, 열 전달 블록(6400)의 제7표면(6405)를 노출하는 제9표면(6505)를 가지는 봉지재(6500)의 형상을 형성한다. 열 전달 블록(6400)의 제7표면(6405)에 직접적으로 접촉하고, 봉지재(6500)의 제9표면(6505)를 가지는 방열층을 형성할 수 있다. 방열층을 형성한 후 캐리어(6800)를 분리할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 인터커넥트층,
400: 열 전달 블록.

Claims (53)

  1. 인터커넥트(interconnect)층에 상호 이격되어 배치된 제1반도체 칩 및 제2반도체 칩;
    상기 인터커넥트층의 상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 배치된 반도체 재질의 열 전달 블록(heat transferring block);
    상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 덮는 봉지재(encapsulant); 및
    상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층;을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 열 전달 블록은
    상기 방열층에 대면하는 상면 및 상기 인터커넥트층에 대면하는 하면을 가지는 블록 바디(block body); 및
    상기 블록 바디를 관통하여 일 단부가 상기 상면에 노출되고 다른 단부가 상기 하면에 노출되도록 연장된 관통 비아들을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 블록 바디는
    실리콘 재질의 다이(die) 형상을 가지는 반도체 패키지.
  4. 제2항에 있어서,
    상기 블록 바디는
    상기 제1반도체 칩과 상기 제2반도체 칩이 대면하는 방향에 수직한 방향으로 상기 제1반도체 칩과 상기 제2반도체 칩 보다 더 큰 폭을 가지는 반도체 패키지.
  5. 제2항에 있어서,
    상기 관통 비아는
    상기 블록 바디 보다 열 전도율이 높은 물질로 이루어진 반도체 패키지.
  6. 제2항에 있어서,
    상기 관통 비아는
    금속 재질로 이루어진 반도체 패키지.
  7. 제6항에 있어서,
    상기 관통 비아는
    구리(Cu)를 포함하여 이루어진 반도체 패키지.
  8. 제1항에 있어서,
    상기 인터커넥트층은
    상기 제1반도체 칩 및 상기 제2반도체 칩에 각각 접속되는 제1 및 제2재배선 패턴들; 및
    상기 제1 및 제2재배선 패턴들을 상호 연결하도록 상기 제1반도체 칩에 일 단부 부분이 중첩되고 다른 단부 부분이 상기 제2반도체 칩에 중첩되고 중간 부분이 상기 열 전달 블록에 중첩되도록 연장된 제3재배선 패턴을 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1반도체 칩은
    어플리케이션 프로세서(AP) 소자를 포함하고,
    상기 제2반도체 칩은
    어플리케이션 프로세서(AP) 소자에 데이터(data)를 제공하는 메모리(memory) 소자를 포함하는 반도체 패키지.
  10. 히트 싱크 패턴(heat sink pattern)을 가지는 인터커넥트(interconnect)층에 상호 이격되어 배치된 제1반도체 칩 및 제2반도체 칩;
    상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 상기 히트 싱크 패턴에 접속되도록 배치된 열 전달 블록(heat transferring block);
    상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 덮는 봉지재(encapsulant); 및
    상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층;을 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 인터커넥트층은
    상기 제1반도체 칩 및 상기 제2반도체 칩에 각각 접속되는 제1 및 제2재배선 패턴들; 및
    상기 제1 및 제2재배선 패턴들을 상호 연결하도록 상기 제1반도체 칩에 일 단부 부분이 중첩되고 다른 단부 부분이 상기 제2반도체 칩에 중첩되고 중간 부분이 상기 열 전달 블록에 중첩되도록 연장된 제3재배선 패턴을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제3재배선 패턴은
    상기 히트 싱크 패턴에 중첩되는 부분에 배치된 반도체 패키지.
  13. 제11항에 있어서,
    상기 제1 및 제2재배선 패턴들은
    상기 히트 싱크 패턴과 측방향으로 이격되도록 위치하는 반도체 패키지.
  14. 제10항에 있어서,
    상기 히트 싱크 패턴은
    상기 열 전달 블록에 중첩되는 영역에 위치하도록 연장된 반도체 패키지.
  15. 제10항에 있어서,
    상기 히트 싱크 패턴은
    상기 열 전달 블록에 중첩되는 패드(pad) 패턴을 포함하는 반도체 패키지.
  16. 제10항에 있어서,
    상기 히트 싱크 패턴과 상기 열 전달 블록을 연결하는 복수의 내측 접속부들을 더 포함하는 반도체 패키지.
  17. 제10항에 있어서,
    상기 열 전달 블록은
    상기 방열층에 대면하는 상면 및 상기 인터커넥트층에 대면하는 하면을 가지는 블록 바디(block body); 및
    상기 블록 바디를 관통하여 일 단부가 상기 상면에 노출되고 다른 단부가 상기 하면에 노출되도록 연장된 관통 비아들을 포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 블록 바디는
    실리콘 재질의 다이(die) 형상을 가지는 반도체 패키지.
  19. 제17항에 있어서,
    상기 블록 바디는
    상기 제1반도체 칩과 상기 제2반도체 칩이 대면하는 방향에 수직한 방향으로 상기 제1반도체 칩과 상기 제2반도체 칩 보다 더 큰 폭을 가지는 반도체 패키지.
  20. 제17항에 있어서,
    상기 관통 비아는
    상기 블록 바디 보다 열 전도율이 높은 물질로 이루어진 반도체 패키지.
  21. 제17항에 있어서,
    상기 관통 비아와
    상기 히트 싱크 패턴을 연결하는 복수의 내측 접속부들을 더 포함하는 반도체 패키지.
  22. 제10항에 있어서,
    상기 방열층은
    상기 제1 및 제2반도체 칩들 및 상기 열 전달 블록의 상측 표면들에 직접적으로 결합되도록 연장되고,
    상기 봉지재는 상기 제1 및 제2반도체 칩들 및 상기 열 전달 블록의 상측 표면들을 노출하는 반도체 패키지.
  23. 제10항에 있어서,
    상기 방열층은
    상기 열 전달 블록의 상측 표면에 직접적으로 결합되고, 상기 제1 및 제2반도체 칩들의 상으로 연장되고,
    상기 봉지재는 상기 방열층과 상기 제1 및 제2반도체 칩들의 상측 표면들 사이를 격리하도록 연장된 반도체 패키지.
  24. 제10항에 있어서,
    상기 방열층은
    금속층을 포함하는 반도체 패키지.
  25. 제10항에 있어서,
    상기 제1반도체 칩은
    어플리케이션 프로세서(AP) 소자를 포함하고,
    상기 제2반도체 칩은
    어플리케이션 프로세서(AP) 소자에 데이터(data)를 제공하는 메모리(memory) 소자를 포함하는 반도체 패키지.
  26. 인터커넥트(interconnect)층에 상호 이격되어 배치된 제1반도체 칩 및 제2반도체 칩;
    상기 제1반도체 칩과 상기 제2반도체 칩 사이의 상기 인터커넥트층 부분에 접착층에 의해 하면(bottom surface)가 접착된 열 전달 블록(heat transferring block);
    상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 덮는 봉지재(encapsulant); 및
    상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층;을 포함하는 반도체 패키지.
  27. 제26항에 있어서,
    상기 인터커넥트층은
    상기 제1반도체 칩 및 상기 제2반도체 칩에 각각 접속되는 제1 및 제2재배선 패턴들; 및
    상기 제1 및 제2재배선 패턴들을 상호 연결하도록 상기 제1반도체 칩에 일 단부 부분이 중첩되고 다른 단부 부분이 상기 제2반도체 칩에 중첩되고 중간 부분이 상기 열 전달 블록에 중첩되도록 연장된 제3재배선 패턴을 포함하는 반도체 패키지.
  28. 제27항에 있어서,
    상기 인터커넥트층은
    상기 제3재배선 패턴에 중첩되도록 상기 인터커넥트층에 내장된 히트 싱크 패턴을 더 포함하는 반도체 패키지.
  29. 제28항에 있어서,
    상기 제1 및 제2재배선 패턴들은
    상기 히트 싱크 패턴과 측방향으로 이격되도록 위치하는 반도체 패키지.
  30. 제28항에 있어서,
    상기 히트 싱크 패턴은
    상기 열 전달 블록에 중첩되는 영역에 위치하도록 연장된 반도체 패키지.
  31. 제28항에 있어서,
    상기 히트 싱크 패턴은
    상기 열 전달 블록에 중첩되는 패드(pad) 패턴을 포함하는 반도체 패키지.
  32. 제26항에 있어서,
    상기 열 전달 블록은
    상기 방열층에 대면하는 상면 및 상기 인터커넥트층에 대면하는 하면을 가지는 블록 바디(block body); 및
    상기 블록 바디를 관통하여 일 단부가 상기 상면에 노출되고 다른 단부가 상기 하면에 노출되도록 연장된 관통 비아들을 포함하는 반도체 패키지.
  33. 제26항에 있어서,
    상기 방열층은
    상기 제1 및 제2반도체 칩들 및 상기 열 전달 블록의 상측 표면들에 직접적으로 결합되도록 연장되고,
    상기 봉지재는 상기 제1 및 제2반도체 칩들 및 상기 열 전달 블록의 상측 표면들을 노출하는 반도체 패키지.
  34. 제26항에 있어서,
    상기 방열층은
    상기 열 전달 블록의 상측 표면에 직접적으로 결합되고, 상기 제1 및 제2반도체 칩들의 상으로 연장되고,
    상기 봉지재는 상기 방열층과 상기 제1 및 제2반도체 칩들의 상측 표면들 사이를 격리하도록 연장된 반도체 패키지.
  35. 캐리어(carrier) 상에 인터커넥트(interconnect)층을 형성하는 단계;
    상기 인터커넥트층에 상에 상호 이격되도록 제1반도체 칩 및 제2반도체 칩을 배치하는 단계;
    상기 인터커넥트층의 상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 반도체 재질의 열 전달 블록(heat transferring block)을 배치하는 단계;
    상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 적어도 덮는 봉지재(encapsulant)를 형성하는 단계; 및
    상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장되는 방열층을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법.
  36. 제35항에 있어서,
    상기 열 전달 블록은
    상기 방열층에 대면하는 상면 및 상기 인터커넥트층에 대면하는 하면을 가지는 블록 바디(block body); 및
    상기 블록 바디를 관통하여 일 단부가 상기 상면에 노출되고 다른 단부가 상기 하면에 노출되도록 연장된 관통 비아들을 포함하는 반도체 패키지 제조 방법.
  37. 제36항에 있어서,
    상기 블록 바디는
    상기 제1반도체 칩과 상기 제2반도체 칩이 대면하는 방향에 수직한 방향으로 상기 제1반도체 칩과 상기 제2반도체 칩 보다 더 큰 폭을 가지는 반도체 패키지 제조 방법.
  38. 제36항에 있어서,
    상기 인터커넥트층은
    상기 제1반도체 칩 및 상기 제2반도체 칩에 각각 접속되는 제1 및 제2재배선 패턴들; 및
    상기 제1 및 제2재배선 패턴들을 상호 연결하도록 상기 제1반도체 칩에 일 단부 부분이 중첩되고 다른 단부 부분이 상기 제2반도체 칩에 중첩되고 중간 부분이 상기 열 전달 블록에 중첩되도록 연장된 제3재배선 패턴을 포함하도록 형성되는 반도체 패키지 제조 방법.
  39. 제36항에 있어서,
    상기 제1반도체 칩은
    어플리케이션 프로세서(AP) 소자를 포함하고,
    상기 제2반도체 칩은
    어플리케이션 프로세서(AP) 소자에 데이터(data)를 제공하는 메모리(memory) 소자를 포함하는 반도체 패키지 제조 방법.
  40. 캐리어 상에 히트 싱크 패턴(heat sink pattern)을 가지는 인터커넥트(interconnect)층을 형성하는 단계;
    상기 인터커넥트층에 상호 이격되도록 제1반도체 칩 및 제2반도체 칩을 배치하는 단계;
    상기 제1반도체 칩과 상기 제2반도체 칩 사이 부분에 상기 히트 싱크 패턴에 접속되도록 열 전달 블록(heat transferring block)을 배치하는 단계;
    상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 적어도 덮는 봉지재(encapsulant)를 형성하는 단계; 및
    상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법.
  41. 제40항에 있어서,
    상기 인터커넥트층은
    상기 제1반도체 칩 및 상기 제2반도체 칩에 각각 접속되는 제1 및 제2재배선 패턴들; 및
    상기 제1 및 제2재배선 패턴들을 상호 연결하도록 상기 제1반도체 칩에 일 단부 부분이 중첩되고 다른 단부 부분이 상기 제2반도체 칩에 중첩되고 중간 부분이 상기 열 전달 블록에 중첩되도록 연장된 제3재배선 패턴을 포함하도록 형성되는 반도체 패키지 제조 방법.
  42. 제41항에 있어서,
    상기 제3재배선 패턴은
    상기 히트 싱크 패턴에 중첩되는 부분에 배치되도록 형성되는 반도체 패키지 제조 방법.
  43. 제41항에 있어서,
    상기 제1 및 제2재배선 패턴들은
    상기 히트 싱크 패턴과 측방향으로 이격되도록 형성되는 반도체 패키지 제조 방법.
  44. 제40항에 있어서,
    상기 히트 싱크 패턴은
    상기 열 전달 블록에 중첩되는 영역에 위치하도록 형성되는 반도체 패키지 제조 방법.
  45. 제40항에 있어서,
    상기 히트 싱크 패턴은
    상기 열 전달 블록에 중첩되는 패드(pad) 패턴으로 형성되는 반도체 패키지 제조 방법.
  46. 제40항에 있어서,
    상기 히트 싱크 패턴과 상기 열 전달 블록은 복수의 내측 접속부들에 의해서 상호 연결되는 반도체 패키지 제조 방법.
  47. 제40항에 있어서,
    상기 열 전달 블록은
    상기 방열층에 대면하는 상면 및 상기 인터커넥트층에 대면하는 하면을 가지는 블록 바디(block body); 및
    상기 블록 바디를 관통하여 일 단부가 상기 상면에 노출되고 다른 단부가 상기 하면에 노출되도록 연장된 관통 비아들을 포함하는 반도체 패키지 제조 방법.
  48. 제47항에 있어서,
    상기 관통 비아와
    상기 히트 싱크 패턴은 복수의 내측 접속부들에 의해서 상호 연결되는 반도체 패키지 제조 방법.
  49. 제40항에 있어서,
    상기 방열층은
    상기 제1 및 제2반도체 칩들 및 상기 열 전달 블록의 상측 표면들에 직접적으로 결합되도록 형성되고,
    상기 봉지재는 상기 제1 및 제2반도체 칩들 및 상기 열 전달 블록의 상측 표면들을 노출하도록 형성되는 반도체 패키지 제조 방법.
  50. 제40항에 있어서,
    상기 방열층은
    상기 열 전달 블록의 상측 표면에 직접적으로 결합되고, 상기 제1 및 제2반도체 칩들의 상으로 연장되도록 형성되고,
    상기 봉지재는 상기 방열층과 상기 제1 및 제2반도체 칩들의 상측 표면들 사이를 격리하도록 연장되는 반도체 패키지 제조 방법.
  51. 캐리어(carrier) 상에 인터커넥트(interconnect)층을 형성하는 단계;
    상기 인터커넥트층에 상호 이격되도록 제1반도체 칩 및 제2반도체 칩을 배치하는 단계;
    상기 제1반도체 칩과 상기 제2반도체 칩 사이의 상기 인터커넥트층 부분에 접착층에 의해 하면(bottom surface)가 접착된 열 전달 블록(heat transferring block)을 배치하는 단계;
    상기 제1 및 제2반도체 칩들과 상기 열 전달 블록 사이를 채우고 상기 제1 및 제2반도체 칩들 측면들을 적어도 덮는 봉지재(encapsulant)를 형성하는 단계; 및
    상기 열 전달 블록의 상면(top surface)에 연결되고 상기 봉지재의 상면을 덮도록 연장된 방열층을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법.
  52. 제51항에 있어서,
    상기 인터커넥트층은
    상기 제1반도체 칩 및 상기 제2반도체 칩에 각각 접속되는 제1 및 제2재배선 패턴들; 및
    상기 제1 및 제2재배선 패턴들을 상호 연결하도록 상기 제1반도체 칩에 일 단부 부분이 중첩되고 다른 단부 부분이 상기 제2반도체 칩에 중첩되고 중간 부분이 상기 열 전달 블록에 중첩되도록 연장된 제3재배선 패턴을 포함하도록 형성되는 반도체 패키지 제조 방법.
  53. 제52항에 있어서,
    상기 제3재배선 패턴에 중첩되도록 상기 인터커넥트층에 내장된 히트 싱크 패턴을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
KR1020160173987A 2016-12-19 2016-12-19 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법 KR102527409B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160173987A KR102527409B1 (ko) 2016-12-19 2016-12-19 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법
US15/635,600 US10170456B2 (en) 2016-12-19 2017-06-28 Semiconductor packages including heat transferring blocks and methods of manufacturing the same
CN201710820887.2A CN108206178A (zh) 2016-12-19 2017-09-13 包括传热块的半导体封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160173987A KR102527409B1 (ko) 2016-12-19 2016-12-19 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법

Publications (2)

Publication Number Publication Date
KR20180071138A true KR20180071138A (ko) 2018-06-27
KR102527409B1 KR102527409B1 (ko) 2023-05-02

Family

ID=62556962

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160173987A KR102527409B1 (ko) 2016-12-19 2016-12-19 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법

Country Status (3)

Country Link
US (1) US10170456B2 (ko)
KR (1) KR102527409B1 (ko)
CN (1) CN108206178A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020085715A1 (ko) * 2018-10-26 2020-04-30 주식회사 네패스 반도체 패키지
KR20200047204A (ko) * 2018-10-26 2020-05-07 주식회사 네패스 반도체 패키지 및 이를 포함하는 반도체 모듈
US11600687B2 (en) 2020-03-13 2023-03-07 Samsung Display Co., Ltd. Electronic device package and display device including the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6943051B2 (ja) * 2017-07-19 2021-09-29 株式会社デンソー 半導体装置の製造方法
CN107993991A (zh) * 2017-12-20 2018-05-04 合肥矽迈微电子科技有限公司 一种芯片封装结构及其制造方法
US20190214327A1 (en) * 2018-01-10 2019-07-11 Sonja Koller Thermal conduction devices and methods for embedded electronic devices
DE102018109920A1 (de) * 2018-04-25 2019-10-31 Dr. Ing. H.C. F. Porsche Aktiengesellschaft Kühlung von leistungselektronischen Schaltungen
US10867102B2 (en) 2018-06-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Inverted pitch IC structure, layout method, and system
CN110739289B (zh) * 2018-07-19 2021-05-04 欣兴电子股份有限公司 基板结构及其制造方法
US10720416B2 (en) * 2018-08-15 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package including thermal relaxation block and manufacturing method thereof
DE102018130035B4 (de) * 2018-09-28 2020-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package und verfahren
US20200211968A1 (en) * 2018-12-27 2020-07-02 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
KR102653499B1 (ko) 2019-06-28 2024-03-29 삼성전자주식회사 반도체 패키지
KR102574409B1 (ko) * 2019-07-01 2023-09-04 삼성전기주식회사 반도체 패키지
KR102643069B1 (ko) * 2019-07-03 2024-03-05 에스케이하이닉스 주식회사 열 방출 구조를 포함하는 적층 반도체 패키지
US11127650B2 (en) * 2020-02-24 2021-09-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package including thermal dissipation element and method of manufacturing the same
CN112086417B (zh) * 2020-10-28 2021-02-12 广东佛智芯微电子技术研究有限公司 一种高效散热的多芯片3d堆叠封装结构及封装方法
US20220157777A1 (en) * 2020-11-13 2022-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having dummy dies and method of forming the same
KR20220116922A (ko) * 2021-02-16 2022-08-23 삼성전자주식회사 열 통로를 갖는 반도체 패키지
US11923263B2 (en) * 2021-03-19 2024-03-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming
US20230014913A1 (en) * 2021-07-15 2023-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Heat Dissipation Structures for Integrated Circuit Packages and Methods of Forming the Same
US20230142729A1 (en) * 2021-11-08 2023-05-11 Analog Devices, Inc. Integrated device package with an integrated heat sink

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130093074A1 (en) * 2011-10-13 2013-04-18 Xilinx, Inc. Multi-die integrated circuit structure with heat sink
US20140159247A1 (en) * 2012-12-06 2014-06-12 Texas Instruments Incorporated 3D Semiconductor Interposer for Heterogeneous Integration of Standard Memory and Split-Architecture Processor
US20150001701A1 (en) * 2013-06-27 2015-01-01 International Business Machines Corporation Multichip module with stiffing frame and associated covers

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735087B2 (en) 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130093074A1 (en) * 2011-10-13 2013-04-18 Xilinx, Inc. Multi-die integrated circuit structure with heat sink
US20140159247A1 (en) * 2012-12-06 2014-06-12 Texas Instruments Incorporated 3D Semiconductor Interposer for Heterogeneous Integration of Standard Memory and Split-Architecture Processor
US20150001701A1 (en) * 2013-06-27 2015-01-01 International Business Machines Corporation Multichip module with stiffing frame and associated covers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020085715A1 (ko) * 2018-10-26 2020-04-30 주식회사 네패스 반도체 패키지
KR20200047204A (ko) * 2018-10-26 2020-05-07 주식회사 네패스 반도체 패키지 및 이를 포함하는 반도체 모듈
US11600687B2 (en) 2020-03-13 2023-03-07 Samsung Display Co., Ltd. Electronic device package and display device including the same

Also Published As

Publication number Publication date
CN108206178A (zh) 2018-06-26
US10170456B2 (en) 2019-01-01
US20180175011A1 (en) 2018-06-21
KR102527409B1 (ko) 2023-05-02

Similar Documents

Publication Publication Date Title
KR102527409B1 (ko) 칩들 사이에 열 전달 블록을 배치한 반도체 패키지 및 제조 방법
US11824040B2 (en) Package component, electronic device and manufacturing method thereof
US11929349B2 (en) Semiconductor device having laterally offset stacked semiconductor dies
US10867897B2 (en) PoP device
CN110060992B (zh) 半导体封装
TWI771647B (zh) 晶圓級堆疊晶片封裝及製造其之方法
CN107507825B (zh) 半导体封装
US9502335B2 (en) Package structure and method for fabricating the same
KR101692955B1 (ko) 반도체 패키지 및 그 제조 방법
KR101678539B1 (ko) 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
KR101739939B1 (ko) 반도체 장치의 제조 방법
TWI496270B (zh) 半導體封裝件及其製法
KR20170075125A (ko) 반도체 패키지 및 제조 방법
TW201724413A (zh) 晶片封裝及其製造方法
US20090294947A1 (en) Chip package structure and manufacturing method thereof
JP2012253392A (ja) モールド再構成ウェハーを利用したスタックパッケージ及びその製造方法
US9548220B2 (en) Method of fabricating semiconductor package having an interposer structure
TWI727523B (zh) 封裝結構及其製造方法
KR20200024499A (ko) 브리지 다이를 포함하는 스택 패키지
CN104685624B (zh) 重组晶圆级微电子封装
CN104779215B (zh) 堆叠式半导体封装件
US11587859B2 (en) Wiring protection layer on an interposer with a through electrode
KR20190056190A (ko) 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법
US11552054B2 (en) Package structure and method of manufacturing the same
TWI831969B (zh) 半導體結構及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant